DS50003319C-13 以太网 HDMI TX IP
HDMI TX IP 用户指南
介绍 （问一个问题）
Microchip 的高清多媒体接口 (HDMI) 发送器 IP 支持传输 HDMI 标准规范中描述的视频和音频数据包数据。
HDMI 采用最小化传输差分信号 (TMDS) 来高效地在延长的电缆距离上传输大量数字数据，确保高速、串行和可靠的数字信号传输。TMDS 链路由一个时钟通道和三个数据通道组成。视频像素时钟在 TMDS 时钟通道上传输，这有助于保持信号同步。视频数据以 24 位像素的形式在三个 TMDS 数据通道上传输，其中每个数据通道指定用于红色、绿色和蓝色分量。音频数据以 8 位数据包的形式在 TMDS 绿色和红色通道上传输。
TMDS 编码器允许高速传输串行数据，同时通过最小化转换次数（减少通道之间的干扰）来最大限度地降低铜缆上电磁干扰 (EMI) 的可能性，并通过保持线路上 1 和 0 的数量几乎相等来实现电线上的直流 (DC) 平衡。
HDMI TX IP 设计用于与 PolarFire 一起使用® SoC 和 PolarFire 设备收发器。该 IP 与 HDMI 1.4 和 HDMI 2.0 兼容，支持高达每秒 60 帧，最大带宽为 18 Gbps。该 IP 使用 TMDS 编码器，将每通道 8 位视频数据和音频数据包转换为 10 位 DC 平衡和转换最小化序列。然后以每像素每通道 10 位的速率串行传输。在视频消隐期间，传输控制令牌。这些令牌是基于 hsync 和 vsync 信号生成的。在数据岛期间，音频数据包在红色和绿色通道上作为 10 位数据包传输。
用户指南
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概括
下表总结了 HDMI TX IP 的特性。
表 1. HDMI TX IP 特性
|
核心版 |
本用户指南支持 HDMI TX IP v5.2.0 |
|
支持 设备系列 |
• 极火® 系统级芯片 • 极火 |
|
支持的工具流程 |
需要自由人® SoC v11.4 或更高版本 |
|
支持 接口 |
HDMI TX IP 支持的接口包括： • AXI4-流 – 此核支持 AXI4-Stream 至输入端口。在此模式下配置时，IP 将以 AXI4 Stream 标准兼容信号作为输入。 • AXI4-Lite 配置接口 – 此核心支持 AXI4-Lite 配置接口，满足 4Kp60 要求。在此模式下，IP 输入由 SoftConsole 提供。 • 本国的 – 在此模式下配置时，IP 将以原生视频和音频信号作为输入。 |
|
许可 |
HDMI TX IP 提供以下两种许可选项： • 加密：为核心提供了完整的加密 RTL 代码。它可免费使用任何 Libero 许可证，从而可以使用 SmartDesign 实例化核心。您可以使用 Libero 设计套件执行仿真、综合、布局和编程 FPGA 硅片。 • 恢复传输层：完整的RTL源代码是许可证锁定的，需要单独购买。 |
特征
HDMI TX IP具有以下特点：
• 兼容 HDMI 2.0 和 1.4b
• 支持每时钟输入一个或四个符号/像素
• 支持高达 3840 x 2160 的分辨率，帧率为 60 fps
• 支持 8、10、12 和 16 位色彩深度
• 支持 RGB、YUV 4:2:2 和 YUV 4:4:4 等颜色格式
• 支持最多 32 个通道的音频
• 支持编码方案 - TMDS
• 支持本机和 AXI4 流视频和音频数据接口
• 支持 Native 和 AXI4-Lite Configuration 接口进行参数修改
安装说明
IP 核必须安装到 Libero 的 IP 目录中® SoC 软件可通过 Libero SoC 软件中的 IP Catalog 更新功能自动更新，或从目录中手动下载。一旦 IP 核安装在 Libero SoC 软件 IP Catalog 中，它就会在 SmartDesign 中配置、生成和实例化，以纳入 Libero 项目。
用户指南
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资源利用 （问一个问题）
HDMI TX IP 在 PolarFire 中实现® FPGA（MPF300T-1FCG1152I封装）。
下表列出了 g_PIXELS_PER_CLK = 1PXL 时所使用的资源。
表 2. 1PXL 的资源利用率
|
|
g_COLOR_FORMAT g_BITS_PER_COMPONENT（位） |
g_AUX_CHANNEL_ENABLE g_4K60_SUPPORT 结构 |
|
4个查找表 |
织物 数字化光纤 |
接口 4LUT |
接口DFF |
uSRAM（64×12） |
|
RGB |
8 |
使能够 |
禁用 |
787 |
514 |
108 |
108 |
9 |
|
禁用 |
禁用 |
819 |
502 |
108 |
108 |
9 |
||
|
10 |
禁用 |
禁用 |
1070 |
849 |
156 |
156 |
13 |
|
|
12 |
禁用 |
禁用 |
1084 |
837 |
156 |
156 |
13 |
|
|
16 |
禁用 |
禁用 |
1058 |
846 |
156 |
156 |
13 |
|
|
YCbCr422 |
8 |
禁用 |
禁用 |
696 |
473 |
96 |
96 |
8 |
|
YCbCr444 |
8 |
禁用 |
禁用 |
819 |
513 |
108 |
108 |
9 |
|
10 |
禁用 |
禁用 |
1068 |
849 |
156 |
156 |
13 |
|
|
12 |
禁用 |
禁用 |
1017 |
837 |
156 |
156 |
13 |
|
|
16 |
禁用 |
禁用 |
1050 |
845 |
156 |
156 |
13 |
下表列出了 g_PIXELS_PER_CLK = 4PXL 时所使用的资源。
表 3. 4PXL 的资源利用率
|
|
g_COLOR_FORMAT g_BITS_PER_COMPONENT（位） |
g_AUX_CHANNEL_ENABLE g_4K60_SUPPORT 结构 |
|
4个查找表 |
织物 数字化光纤 |
接口 4LUT |
接口DFF |
uSRAM（64×12） |
|
RGB |
8 |
禁用 |
使能够 |
4078 |
2032 |
144 |
144 |
12 |
|
使能够 |
禁用 |
1475 |
2269 |
144 |
144 |
12 |
||
|
禁用 |
禁用 |
1393 |
1092 |
144 |
144 |
12 |
||
|
10 |
禁用 |
禁用 |
2151 |
1635 |
264 |
264 |
22 |
|
|
12 |
禁用 |
禁用 |
1909 |
1593 |
264 |
264 |
22 |
|
|
16 |
禁用 |
禁用 |
1645 |
1284 |
264 |
264 |
22 |
|
|
YCbCr422 |
8 |
禁用 |
禁用 |
1265 |
922 |
144 |
144 |
12 |
|
YCbCr444 |
8 |
禁用 |
禁用 |
1119 |
811 |
144 |
144 |
12 |
|
10 |
禁用 |
禁用 |
2000 |
1627 |
264 |
264 |
22 |
|
|
12 |
禁用 |
禁用 |
1909 |
1585 |
264 |
264 |
22 |
|
|
16 |
禁用 |
禁用 |
1604 |
1268 |
264 |
264 |
22 |
用户指南
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HDMI TX IP 配置器
1. HDMI TX IP 配置器 （问一个问题）
本节提供了view HDMI TX 配置器接口及其各种组件。
HDMI TX 配置器提供图形界面，用于设置 HDMI TX 核心以满足特定的视频传输要求。此配置器允许用户选择参数，例如每分量位数、颜色格式、像素数、音频模式、接口、测试台和许可证。正确调整这些设置对于确保通过 HDMI 有效传输视频数据至关重要。
HDMI TX 配置器的界面由各种下拉菜单和选项组成，使用户能够自定义 HDMI 传输设置。关键配置如下所述 表 3-1.
下图提供了详细的 view HDMI TX 配置器接口。
图 1-1。 HDMI TX IP 配置器
该界面还包括“确定”和“取消”按钮，用于确认或放弃所做的配置。
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硬件实现
2. 硬件实现 （问一个问题）
HDMI 发送器 (TX) 由两个tages：
• XOR/XNOR 运算，可最大限度地减少转换次数
• INV/NONINV，最小化差异（DC 平衡）。此时添加额外的两位tag操作的 e。控制数据（hsync 和 vsync）以四种可能的组合编码为 10 位，以帮助接收器将其时钟与发射器时钟同步。必须将收发器与 HDMI TX IP 一起使用，以序列化 10 位（1 像素模式）或 40 位（4 像素模式）。
配置器还显示 HDMI Tx 核心的表示，标记为 HDMI_TX_0，指示与核心连接的各种输入和输出连接。HDMI TX 接口有三种模式，解释如下：
RGB 颜色格式模式
当启用音频模式且颜色格式为 RGB 时，HDMI TX IP 端口每时钟一个像素® 设备如下图所示。HDMI Tx 核心端口的可视化表示如下：
• 控制时钟信号为R_CLK_LOCK、G_CLK_LOCK、B_CLK_LOCK。时钟信号为R_CLK_I、G_CLK_I、B_CLK_I。
• 数据通道包括DATA_R_I、DATA_G_I和DATA_B_I。
• 辅助数据信号是AUX_DATA_R_I 和AUX_DATA_G_I。
图 2-1。 HDMI TX IP 框图（RGB 颜色格式）
有关 RGB 颜色格式的 I/O 信号的更多信息，请参阅 表 3-2.
YCbCr444 颜色格式模式
下图显示了启用音频模式且颜色格式为 YCbCr444 时，HDMI TX IP 端口每时钟一个像素的情况。HDMI Tx 核心端口的直观表示如下：
• 控制信号为Y_CLK_LOCK、Cb_CLK_LOCK 和Cr_CLK_LOCK。
• 时钟信号为Y_CLK_I、Cb_CLK_I和Cr_CLK_I。
用户指南
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硬件实现
• 数据通道包括DATA_Y_I、DATA_Cb_I和DATA_Cr_I。
• 辅助数据输入信号是AUX_DATA_Y_I 和AUX_DATA_C_I。
图 2-2。 HDMI TX IP 框图（YCbCr444 颜色格式）
有关 YCbCr444 颜色格式的 I/O 信号的更多信息，请参阅 表 3-6. YCbCr422 颜色格式模式
下图显示了启用音频模式且颜色格式为 YCbCr422 时，HDMI TX IP 端口每时钟一个像素的情况。HDMI Tx 核心端口的直观表示如下：
• 控制信号为LANE1_CLK_LOCK、LANE2_CLK_LOCK、LANE3_CLK_LOCK。 • 时钟信号为LANE1_CLK_I、LANE2_CLK_I、LANE3_CLK_I。
• 数据通道包括DATA_Y_I 和DATA_C_I。
用户指南
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硬件实现
图 2-3。 HDMI TX IP 框图（YCbCr422 颜色格式）
有关 YCbCr422 颜色格式的 I/O 信号的更多信息，请参阅 表 3-7 用户指南
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HDMI TX 参数和接口信号
3. HDMI TX 参数和接口信号 （问一个问题）
本节讨论 HDMI TX GUI 配置器和 I/O 信号中的参数。 3.1 配置参数 （问一个问题）
下表列出了 HDMI TX IP 中的配置参数。
表 3-1。 配置参数
|
参数名称 |
描述 |
|
颜色格式 |
定义颜色空间。支持以下颜色格式： • RGB • YCbCr422 • YCbCr444 |
|
每比特数 成分 |
指定每个颜色分量的位数。每个分量支持 8、10、12 和 16 位。 |
|
像素数 |
表示每个时钟输入的像素数： • 每时钟像素 = 1 • 每时钟像素 = 4 |
|
4Kp60 支持 |
支持每秒 4 帧的 60K 分辨率： • 1 时，启用 4Kp60 支持 • 设置为 0 时，将禁用 4Kp60 支持 |
|
音讯模式 |
配置音频传输模式。R 和 G 通道的音频数据：• 启用 • 禁用 |
|
界面 |
本机和 AXI 流 |
|
试验台 |
允许选择测试台环境。支持以下测试台选项：• 用户 • 没有 |
|
执照 |
指定许可证的类型。提供以下两种许可证选项： • 返回 • 加密 |
3.2 端口 （问一个问题）
下表列出了当启用音频模式且颜色格式为 RGB 时，HDMI TX IP 的 Native 接口的输入和输出端口。
表 3-2。 输入和输出信号
|
信号名称 |
方向 |
宽度 |
描述 |
|
SYS_CLK_I |
输入 |
1 位 |
系统时钟，通常与显示控制器的时钟相同 |
|
复位_N_I |
输入 |
1 位 |
异步低电平有效复位信号 |
|
视频数据有效 |
输入 |
1 位 |
视频数据有效输入 |
|
音频数据有效 |
输入 |
1 位 |
音频包数据有效输入 |
|
时钟输入 |
输入 |
1 位 |
来自 XCVR 的“R”通道的 TX 时钟 |
|
时钟源锁定 |
输入 |
1 位 |
XCVR 的 R 通道的 TX_CLK_STABLE |
|
时钟源 |
输入 |
1 位 |
来自 XCVR 的“G”通道的 TX 时钟 |
|
时钟源锁定 |
输入 |
1 位 |
XCVR 的 G 通道的 TX_CLK_STABLE |
|
时钟源 |
输入 |
1 位 |
来自 XCVR 的“B”通道的 TX 时钟 |
用户指南
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HDMI TX 参数和接口信号
|
………..继续 信号名称 方向 宽度 描述 |
|||
|
时钟锁 |
输入 |
1 位 |
来自 XCVR 的 B 通道的 TX_CLK_STABLE |
|
同步信号 |
输入 |
1 位 |
水平同步脉冲 |
|
同步信号 |
输入 |
1 位 |
垂直同步脉冲 |
|
数据包头 |
输入 |
每时钟像素数*1 |
音频数据包的数据包头 |
|
数据_R_I |
输入 |
每时钟像素数*8 |
输入“R”数据 |
|
数据_G_I |
输入 |
每时钟像素数*8 |
输入“G”数据 |
|
数据_B_I |
输入 |
每时钟像素数*8 |
输入“B”数据 |
|
辅助数据R_I |
输入 |
每时钟像素数*4 |
音频数据包“R”通道数据 |
|
辅助数据_G_I |
输入 |
每时钟像素数*4 |
音频数据包“G”通道数据 |
|
TMDS_R_O |
输出 |
每时钟像素数*10 |
编码“R”数据 |
|
TMDS_G_O |
输出 |
每时钟像素数*10 |
编码“G”数据 |
|
TMDS_B_O |
输出 |
每时钟像素数*10 |
编码“B”数据 |
下表列出了具有音频启用功能的 AXI4 Stream 接口的端口。
表 3-3。 AXI4 流接口的输入和输出端口
|
端口名称类型 |
|
宽度 |
描述 |
|
数据输入端口 |
输入 |
3*g_BITS_PER_COMPONENT*g_PIXELS_PER_CLK输入视频数据 |
|
|
TVALID_I |
输入 |
1 位 |
输入视频有效 |
|
TREADY_O 输出 1 位 |
|
|
输出从机就绪信号 |
|
使用者編號 |
输入 |
每时钟像素数*9 + 5 |
位 0 = 未使用 位 1 = VSYNC 位 2 = 水平同步 位 3 = 未使用 位 [3 + g_PIXELS_PER_CLK: 4] = 数据包头 位 [4 + g_PIXELS_PER_CLK] = 音频数据有效 位[(5 * g_PIXELS_PER_CLK) + 4: (1*g_PIXELS_PER_CLK) + 5] = 音频G数据 位[(9 * g_PIXELS_PER_CLK) + 4: (5*g_PIXELS_PER_CLK) + 5] = 音频 R 数据 |
下表列出了音频模式禁用时 Native 接口的 HDMI TX IP 的输入和输出端口。
表 3-4。 输入和输出信号
|
信号名称 |
方向 |
宽度 |
描述 |
|
SYS_CLK_I |
输入 |
1 位 |
系统时钟，通常与显示控制器的时钟相同 |
|
复位_N_I |
输入 |
1 位 |
异步低电平有效复位信号 |
|
视频数据有效 |
输入 |
1 位 |
视频数据有效输入 |
|
时钟输入 |
输入 |
1 位 |
来自 XCVR 的“R”通道的 TX 时钟 |
|
时钟源锁定 |
输入 |
1 位 |
XCVR 的 R 通道的 TX_CLK_STABLE |
|
时钟源 |
输入 |
1 位 |
来自 XCVR 的“G”通道的 TX 时钟 |
|
时钟源锁定 |
输入 |
1 位 |
XCVR 的 G 通道的 TX_CLK_STABLE |
|
时钟源 |
输入 |
1 位 |
来自 XCVR 的“B”通道的 TX 时钟 |
|
时钟锁 |
输入 |
1 位 |
来自 XCVR 的 B 通道的 TX_CLK_STABLE |
|
同步信号 |
输入 |
1 位 |
水平同步脉冲 |
|
同步信号 |
输入 |
1 位 |
垂直同步脉冲 |
|
数据_R_I |
输入 |
每时钟像素数*8 |
输入“R”数据 |
用户指南
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HDMI TX 参数和接口信号
|
………..继续 信号名称 方向 宽度 描述 |
|||
|
数据_G_I |
输入 |
每时钟像素数*8 |
输入“G”数据 |
|
数据_B_I |
输入 |
每时钟像素数*8 |
输入“B”数据 |
|
TMDS_R_O |
输出 |
每时钟像素数*10 |
编码“R”数据 |
|
TMDS_G_O |
输出 |
每时钟像素数*10 |
编码“G”数据 |
|
TMDS_B_O |
输出 |
每时钟像素数*10 |
编码“B”数据 |
下表列出了 AXI4 Stream 接口的端口。
表 3-5。 AXI4 流接口的输入和输出端口
|
端口名称 |
类型 |
宽度 |
描述 |
|
数据_I_视频 |
输入 |
3*每组件位*每时钟像素数 |
输入视频数据 |
|
TVALID_I_视频 |
输入 |
1 位 |
输入视频有效 |
|
TREADY_O_视频 |
输出 |
1 位 |
输出从机就绪信号 |
|
TUSER_I_视频 |
输入 |
4 位 |
位 0 = 未使用 位 1 = VSYNC 位 2 = 水平同步 位 3 = 未使用 |
下表列出了启用音频模式时 YCbCr444 模式的端口。
表 3-6。 启用 YCbCr444 模式和音频模式的输入和输出
|
信号名称 |
方向宽度 |
|
描述 |
|
SYS_CLK_I |
输入 |
1 位 |
系统时钟，通常与显示控制器的时钟相同 |
|
复位_N_I |
输入 |
1 位 |
异步低电平有效复位信号 |
|
VIDEO_DATA_VALID_I 输入 |
|
1 位 |
视频数据有效输入 |
|
AUDIO_DATA_VALID_I 输入 |
|
1 位 |
音频包数据有效输入 |
|
Y 时钟输入 |
输入 |
1 位 |
来自 XCVR 的“Y”通道的 TX 时钟 |
|
Y_CLK_锁定 |
输入 |
1 位 |
来自 XCVR 的 Y 通道的 TX_CLK_STABLE |
|
时钟源 |
输入 |
1 位 |
来自 XCVR 的“Cb”通道的 TX 时钟 |
|
Cb_CLK_锁定 |
输入 |
1 位 |
来自 XCVR 的 Cb 通道的 TX_CLK_STABLE |
|
Cr_CLK_I |
输入 |
1 位 |
来自 XCVR 的“Cr”通道的 TX 时钟 |
|
时钟锁定 |
输入 |
1 位 |
XCVR 的 Cr 通道的 TX_CLK_STABLE |
|
同步信号 |
输入 |
1 位 |
水平同步脉冲 |
|
同步信号 |
输入 |
1 位 |
垂直同步脉冲 |
|
数据包头 |
输入 |
每时钟像素数*1 |
音频数据包的数据包头 |
|
数据_Y_I |
输入 |
每时钟像素数*8 |
输入“Y”数据 |
|
数据_Cb_I |
输入 |
PIXELS_PER_CLK*DATA_WIDTH 输入“Cb”数据 |
|
|
数据_Cr_I |
输入 |
PIXELS_PER_CLK*DATA_WIDTH 输入“Cr”数据 |
|
|
辅助数据 Y |
输入 |
每时钟像素数*4 |
音频数据包“Y”通道数据 |
|
辅助数据_C_I |
输入 |
每时钟像素数*4 |
音频数据包“C”通道数据 |
|
TMDS_R_O |
输出 |
每时钟像素数*10 |
编码“Cb”数据 |
|
TMDS_G_O |
输出 |
每时钟像素数*10 |
编码“Y”数据 |
|
TMDS_B_O |
输出 |
每时钟像素数*10 |
编码的“Cr”数据 |
下表列出了启用音频模式时 YCbCr422 模式的端口。
用户指南
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HDMI TX 参数和接口信号
表 3-7。 启用 YCbCr422 模式和音频模式的输入和输出
|
信号名称 |
方向宽度 |
|
描述 |
|
SYS_CLK_I |
输入 |
1 位 |
系统时钟，通常与显示控制器的时钟相同 |
|
复位_N_I |
输入 |
1 位 |
异步低电平有效复位信号 |
|
VIDEO_DATA_VALID_I 输入 |
|
1 位 |
视频数据有效输入 |
|
LANE1_CLK_I |
输入 |
1 位 |
来自 XCVR 的“来自 XCVE 通道 1 的通道”通道的 TX 时钟 |
|
LANE1_CLK_锁定 |
输入 |
1 位 |
来自 XCVE 通道 1 的通道的 TX_CLK_STABLE |
|
LANE2_CLK_I |
输入 |
1 位 |
来自 XCVR 的“来自 XCVE 通道 2 的通道”通道的 TX 时钟 |
|
LANE2_CLK_锁定 |
输入 |
1 位 |
来自 XCVE 通道 2 的通道的 TX_CLK_STABLE |
|
LANE3_CLK_I |
输入 |
1 位 |
来自 XCVR 的“来自 XCVE 通道 3 的通道”通道的 TX 时钟 |
|
LANE3_CLK_锁定 |
输入 |
1 位 |
来自 XCVE 通道 3 的通道的 TX_CLK_STABLE |
|
同步信号 |
输入 |
1 位 |
水平同步脉冲 |
|
同步信号 |
输入 |
1 位 |
垂直同步脉冲 |
|
数据包头 |
输入 |
每时钟像素数*1 |
音频数据包的数据包头 |
|
数据_Y_I |
输入 |
PIXELS_PER_CLK*DATA_WIDTH 输入“Y”数据 |
|
|
数据_C_I |
输入 |
PIXELS_PER_CLK*DATA_WIDTH 输入“C”数据 |
|
|
辅助数据 Y |
输入 |
每时钟像素数*4 |
音频数据包“Y”通道数据 |
|
辅助数据_C_I |
输入 |
每时钟像素数*4 |
音频数据包“C”通道数据 |
|
TMDS_R_O |
输出 |
每时钟像素数*10 |
编码“C”数据 |
|
TMDS_G_O |
输出 |
每时钟像素数*10 |
编码“Y”数据 |
|
TMDS_B_O |
输出 |
每时钟像素数*10 |
与同步信息相关的编码数据 |
用户指南
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寄存器映射和描述
4. 寄存器映射和描述 （问一个问题）
|
抵消 |
姓名 |
位位置。 |
7 |
6 |
5 |
4 |
3 |
2 |
1 |
0 |
|
0x00 |
扰频器_IP_EN |
7:0 |
|
|
|
|
|
|
|
开始 |
|
15:8 |
|
|
|
|
|
|
|
|
||
|
23:16 |
|
|
|
|
|
|
|
|
||
|
31:24 |
|
|
|
|
|
|
|
|
||
|
0x04 |
XCVR_DATA_LANE_ 0_选择 |
7:0 |
|
|
|
|
|
|
开始[1:0] |
|
|
15:8 |
|
|
|
|
|
|
|
|
||
|
23:16 |
|
|
|
|
|
|
|
|
||
|
31:24 |
|
|
|
|
|
|
|
|
||
用户指南
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寄存器映射和描述
4.1 扰频器_IP_EN （问一个问题）
名称：SCRAMBLER_IP_EN
偏移量：0x000
重置：0x0
属性：只写
扰频器启用控制寄存器。必须写入此寄存器才能获得 HDMI TX IP 的 4kp60 支持
位 31 30 29 28 27 26 25 24
使用权
重置
位 23 22 21 20 19 18 17 16
使用权
重置
位 15 14 13 12 11 10 9 8
使用权
重置
位 7 6 5 4 3 2 1 0
|
|
|
|
|
|
|
|
开始 |
访问 W 重置 0
位 0 – 开始 将“1”写入此位将启动扰频器数据传输。HDMI 2.0 确实采用一种称为 8b/10b 编码的扰频形式。此编码方案用于可靠高效地通过 HDMI 接口传输数据。
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寄存器映射和描述
4.2 XCVR_DATA_LANE_0_SEL （问一个问题）
名称：XCVR_DATA_LANE_0_SEL
偏移量：0x004
重置：0x1
属性：只写
XCVR_DATA_LANE_0_SEL 寄存器选择需要从 HDMI TX IP 传输到 XCVR 的数据以获取全高清、4kp30、4kp60 的时钟。
位 31 30 29 28 27 26 25 24
|
|
|
|
|
|
|
|
|
使用权
重置
位 23 22 21 20 19 18 17 16
|
|
|
|
|
|
|
|
|
使用权
重置
位 15 14 13 12 11 10 9 8
|
|
|
|
|
|
|
|
|
使用权
重置
位 7 6 5 4 3 2 1 0
|
|
|
|
|
|
|
开始[1:0] |
访问 WW 重置 0 1
位 1:0 - START[1:0] 将“10”写入此位将启动 4KP60 启用，并且 XCVR 数据速率为 FFFFF_00000。
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测试台仿真
5. 测试台仿真 （问一个问题）
测试平台用于检查 HDMI TX 核心的功能。测试平台仅在本机接口下工作，每时钟 1 个像素，并启用音频模式。
下表列出了根据应用程序配置的参数。
表 5-1。 测试台配置参数
|
姓名 |
默认参数 |
|
颜色格式（g_COLOR_FORMAT） |
RGB |
|
每组件位数（g_BITS_PER_COMPONENT） |
8 |
|
像素数（g_PIXELS_PER_CLK） |
1 |
|
4Kp60 支持 (g_4K60_SUPPORT) |
0 |
|
音频模式（g_AUX_CHANNEL_ENABLE） |
1（启用） |
|
接口（G_FORMAT） |
0（禁用） |
要使用测试台模拟核心，请执行以下步骤：
1. 在设计流程窗口中，展开创建设计。
2. 右键单击Create SmartDesign Testbench，然后单击Run，如下图所示。 图 5-1。 创建 SmartDesign 测试台
3. 输入 SmartDesign 测试台的名称，然后单击“确定”。
图 5-2。 命名 SmartDesign 测试台
SmartDesign 测试平台已创建，画布出现在“设计流程”窗格的右侧。
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测试台仿真
4. 导航至 Libero® SoC 目录，选择 View > Windows > IP Catalog，然后展开 Solutions Video。双击 HDMI TX IP (v5.2.0)，然后单击 OK。
5. 在参数配置器窗口中，选择所需的像素值，如下图所示。
图 5-3。 参数配置
6. 选择所有端口，右键单击并选择提升至顶层。
7. 在 SmartDesign 工具栏上，单击“生成组件”。
8. 在“刺激层次结构”选项卡上，右键单击 HDMI_TX_TB 测试台 file，然后单击“模拟预合成设计”>“以交互方式打开”。
模型模拟® 工具与测试台一起打开，如下图所示。 图 5-4。 带有 HDMI TX 测试台的 ModelSim 工具 File
重要的： 如果模拟由于在 DO file，使用 运行-全部 命令来完成模拟。
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测试台仿真
5.1 时序图 （问一个问题）
以下 HDMI TX IP 时序图显示了每时钟 1 个像素的视频数据和控制数据周期。
图 5-5。 每时钟 1 个像素的视频数据 HDMI TX IP 时序图
下图显示了控制数据的四种组合。
图 5-6。 每时钟 1 个像素的控制数据 HDMI TX IP 时序图
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系统集成
6. 系统集成 （问一个问题）
本节显示为amp设计描述。
下表列出了 PF XCVR、PF TX PLL 和 PF CCC 的配置。
表 6-1。 PF XCVR、PF TX PLL 和 PF CCC 配置
|
解决 |
|
位宽 PF XCVR 配置 |
PF TX PLL 配置 |
PF CCC 配置 |
||||
|
发送数据 速度 |
发射时钟 分配 因素 |
发送个数 织物 宽度 |
期望 输出位时钟 |
参考 钟 频率 |
输入 频率 |
输出 频率 |
||
|
1像素 (1080p60) 8 |
|
1485 |
4 |
10 |
5940 |
148.5 |
NA |
NA |
|
1像素 (1080p30) 10 |
|
925 |
4 |
10 |
3700 |
148.5 |
92.5 |
74 |
|
12 |
1113.75 |
4 |
10 |
4455 |
148.5 |
111.375 |
74.25 |
|
|
16 |
1485 |
4 |
10 |
5940 |
148.5 |
148.5 |
74.25 |
|
|
4像素 (1080p60) 10 |
|
1860 |
4 |
40 |
7440 |
148.5 |
46.5 |
37.2 |
|
12 |
2229 |
4 |
40 |
8916 |
148.5 |
55.725 |
37.15 |
|
|
16 |
2970 |
2 |
40 |
5940 |
148.5 |
74.25 |
37.125 |
|
|
4像素 (4kp30) |
8 |
2970 |
2 |
40 |
5940 |
148.5 |
NA |
NA |
|
10 |
3712.5 |
2 |
40 |
7425 |
148.5 |
92.812 |
74.25 |
|
|
12 |
4455 |
1 |
40 |
4455 |
148.5 |
111.375 |
74.25 |
|
|
16 |
5940 |
1 |
40 |
5940 |
148.5 |
148.5 |
74.25 |
|
|
4像素 (4Kp60) |
8 |
5940 |
1 |
40 |
5940 |
148.5 |
NA |
NA |
HDMI 发送端ample 设计，当配置为 g_BITS_PER_COMPONENT = 8 位时，
g_PIXELS_PER_CLK = 1 PXL模式，如下图所示。
图 6-1。 HDMI 发送端amp设计
HDMI_TX_C0_0
PF_INIT_MONITOR_C0_0
|
FABRIC_POR_N PCIE_INIT_完成 初始化完成 初始化完成 设备初始化完成 初始化完成 USRAM_INIT_FROM_SNVM_DONE USRAM_INIT_FROM_UPROM_DONE USRAM_INIT_FROM_SPI_DONE SRAM_INIT_FROM_SNVM_DONE SRAM_INIT_FROM_UPROM_DONE SRAM_INIT_FROM_SPI_DONE 自动校准完成 |
PF_INIT_MONITOR_C0
CORERESET_PF_C0_0
|
时钟 EXT_RST_N BANK_x_VDDI_状态 BANK_y_VDDI_状态 PLL_断电_B 锁相环锁 FABRIC_RESET_N SS_忙 初始化完成 FF_US_RESTORE FPGA_POR_N |
CORERESET_PF_C0
显示_控制器_C0_0
|
FRAME_END_O 水平同步_O 重置_I V_SYNC_O SYS_CLK_I V_ACTIVE_O 启用_I 数据触发_O 水平分辨率[15:0] 电压恢复输出[15:0] |
显示控制器_C0
pattern_generator_verilog_pattern_0
|
数据有效_O SYS_CLK_I FRAME_END_O 复位_N_I LINE_END_O 数据_EN_I RED_O[7:0] FRAME_END_I 绿色_O[7:0] 模式选择 I[2:0] 蓝色_O[7:0] 拜耳_O[7:0] |
测试模式生成器_C1
PF_XCVR_REF_CLK_C0_0
|
复位_N_I SYS_CLK_I 视频数据有效 时钟输入 时钟源锁定 时钟源 时钟源锁定 TMDS_R_O[9:0] 时钟源 TMDS_G_O[9:0] 时钟锁 TMDS_B_O[9:0] 同步信号 XCVR_LANE_0_DATA_O[9:0] 同步信号
数据R_I[7:0]
数据G_I[7:0]
数据_B_I[7:0] |
HDMI_TX_C0
PF_TX_PLL_C0_0
PF_XCVR_ERM_C0_0
|
PAD_输出 LANE3_TXD_N CLKS_FROM_TXPLL_0 LANE3_TXD_P LANE0_输入 LANE2_TXD_N LANE0_PCS_ARST_N LANE2_TXD_P LANE0_PMA_ARST_N LANE1_TXD_N LANE0_TX_数据[9:0] LANE1_TXD_P LANE1_输入 LANE0_TXD_N LANE1_PCS_ARST_N LANE0_TXD_P LANE1_PMA_ARST_N LANE0_输出 LANE1_TX_数据[9:0] LANE0_TX_CLK_R LANE2_输入 LANE0_TX_CLK_稳定 LANE2_PCS_ARST_N LANE1_输出 LANE2_PMA_ARST_N LANE1_TX_CLK_R LANE2_TX_数据[9:0] LANE1_TX_CLK_稳定 LANE3_输入 LANE2_输出 LANE3_PCS_ARST_N LANE2_TX_CLK_R LANE3_PMA_ARST_N LANE2_TX_CLK_稳定 LANE3_TX_数据[9:0] LANE3_输出 LANE3_TX_CLK_稳定 |
PF_XCVR_ERM_C0
LANE3_TXD_N LANE3_TXD_P LANE2_TXD_N LANE2_TXD_P LANE1_TXD_N LANE1_TXD_P LANE0_TXD_N LANE0_TXD_P
模式选择 I[2:0] 参考时钟PAD_P 参考时钟PAD_N
|
参考时钟引脚 参考时钟引脚参考时钟 |
|
参考时钟锁相环锁CLKS_TO_XCVR |
PF_XCVR_REF_CLK_C0
PF_TX_PLL_C0
例如amp例如，在 8 位配置中，以下组件是设计的一部分：• PF_XCVR_ERM（PF_XCVR_ERM_C0_0）配置为仅用于 TX 的 PMA 模式下的数据速率为 1485 Mbps，数据宽度配置为 10pxl 模式下的 1 位和 148.5 MHz 参考时钟，基于前面的表格设置
• 根据前面的表格设置，PF_XCVR_ERM_C0_0 的 LANE0_TX_CLK_R 输出生成为 148.5 MHz 时钟
• SYS_CLK_I（HDMI_TX_C0、Display_Controller_C0、pattern_generator_C0、CORERESET_PF_C0 和 PF_INIT_MONITOR_C0）由 LANE0_TX_CLK_R 驱动，频率为 148.5 MHz
• R_CLK_I、G_CLK_I 和 B_CLK_I 分别由 LANE3_TX_CLK_R、LANE2_TX_CLK_R 和 LANE1_TX_CLK_R 驱动
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系统集成
Sample 积分，g_BITS_PER_COMPONENT = 8 和 g_PIXELS_PER_CLK = 4。例如amp例如，在 8 位配置中，以下组件是设计的一部分： • PF_XCVR_ERM（PF_XCVR_ERM_C0_0）配置为 PMA 模式下的数据速率为 2970 Mbps，用于
仅 TX，数据宽度配置为 40pxl 模式的 1 位，参考时钟为 148.5 MHz（基于上表设置）
• 根据前面的表格设置，PF_XCVR_ERM_C0_0 的 LANE0_TX_CLK_R 输出生成为 74.25 MHz 时钟
• SYS_CLK_I（HDMI_TX_C0、Display_Controller_C0、pattern_generator_C0、CORERESET_PF_C0 和 PF_INIT_MONITOR_C0）由 LANE0_TX_CLK_R 驱动，频率为 148.5 MHz
• R_CLK_I、G_CLK_I 和 B_CLK_I 分别由 LANE3_TX_CLK_R、LANE2_TX_CLK_R 和 LANE1_TX_CLK_R 驱动
HDMI 发送端ample Design，当配置为g_BITS_PER_COMPONENT = 12 Bit和g_PIXELS_PER_CLK = 1 PXL模式时，如下图所示。
图 6-2。 HDMI 发送端amp设计
PF_XCVR_ERM_C0_0
模式选择 I[2:0]
参考时钟PAD_P 参考时钟PAD_N
PF_CCC_C1_0
|
参考时钟0 输出0_FABCLK_0PLL_LOCK_0 |
PF_CCC_C1
PF_INIT_MONITOR_C0_0
CORERESET_PF_C0_0
|
时钟 EXT_RST_N BANK_x_VDDI_状态 BANK_y_VDDI_状态 PLL_断电_B 锁相环锁 FABRIC_RESET_N SS_忙 初始化完成 FF_US_RESTORE FPGA_POR_N |
CORERESET_PF_C0
显示_控制器_C0_0
|
FRAME_END_O 水平同步_O 重置_I V_SYNC_O SYS_CLK_I V_ACTIVE_O 启用_I 数据触发_O 水平分辨率[15:0] 电压恢复输出[15:0] |
显示控制器_C0
pattern_generator_verilog_pattern_0
|
数据有效_O SYS_CLK_I FRAME_END_O 复位_N_I LINE_END_O 数据_EN_I RED_O[7:0] FRAME_END_I 绿色_O[7:0] 模式选择 I[2:0] 蓝色_O[7:0] 拜耳_O[7:0] |
测试模式生成器_C0
PF_XCVR_REF_CLK_C0_0
|
参考时钟引脚 参考时钟引脚参考时钟 |
PF_XCVR_REF_CLK_C0
HDMI_TX_0
|
复位_N_I SYS_CLK_I 视频数据有效 时钟输入 时钟源锁定 时钟源 时钟源锁定 TMDS_R_O[9:0] 时钟源 TMDS_G_O[9:0] 时钟锁 TMDS_B_O[9:0] 同步信号 XCVR_LANE_0_DATA_O[9:0] 同步信号
数据R_I[11:4]
数据G_I[11:4]
数据_B_I[11:4] |
HDMI_TX_C0
PF_TX_PLL_C0_0
|
PAD_输出 CLKS_FROM_TXPLL_0 LANE3_TXD_N LANE0_输入 LANE3_TXD_P LANE0_PCS_ARST_N LANE2_TXD_N LANE0_PMA_ARST_N LANE2_TXD_P LANE0_TX_数据[9:0] LANE1_TXD_N LANE1_输入 LANE1_TXD_P LANE1_PCS_ARST_N LANE0_TXD_N LANE1_PMA_ARST_N LANE0_TXD_P LANE1_TX_数据[9:0] LANE0_输出 LANE2_输入 LANE1_输出 LANE2_PCS_ARST_N LANE1_TX_CLK_R LANE2_PMA_ARST_N LANE1_TX_CLK_稳定 LANE2_TX_数据[9:0] LANE2_输出 LANE2_TX_CLK_R LANE3_PCS_ARST_N LANE2_TX_CLK_稳定 LANE3_PMA_ARST_N LANE3_输出 LANE3_TX_数据[9:0] LANE3_TX_CLK_R LANE3_TX_CLK_稳定 |
PF_XCVR_ERM_C0
LANE3_TXD_N LANE3_TXD_P LANE2_TXD_N LANE2_TXD_P LANE1_TXD_N LANE1_TXD_P LANE0_TXD_N LANE0_TXD_P
|
FABRIC_POR_N PCIE_INIT_完成 初始化完成 初始化完成 设备初始化完成 初始化完成 USRAM_INIT_FROM_SNVM_DONE USRAM_INIT_FROM_UPROM_DONE USRAM_INIT_FROM_SPI_DONE SRAM_INIT_FROM_SNVM_DONE SRAM_INIT_FROM_UPROM_DONE SRAM_INIT_FROM_SPI_DONE 自动校准完成 |
|
参考时钟锁相环锁CLKS_TO_XCVR |
PF_INIT_MONITOR_C0
PF_TX_PLL_C0
Sample 积分，g_BITS_PER_COMPONENT > 8 和 g_PIXELS_PER_CLK = 1。例如amp例如，在 12 位配置中，以下组件是设计的一部分：
• PF_XCVR_ERM (PF_XCVR_ERM_C0_0) 仅配置为 PMA 模式下 TX 的数据速率为 111.375 Mbps，数据宽度配置为 10pxl 模式下的 1 位，参考时钟为 1113.75 Mbps，基于 表 6-1 设置
• PF_XCVR_ERM_C1_0 的 LANE0_TX_CLK_R 输出基于 表 6-1 设置
• R_CLK_I、G_CLK_I 和 B_CLK_I 分别由 LANE3_TX_CLK_R、LANE2_TX_CLK_R 和 LANE1_TX_CLK_R 驱动
• 当输入时钟为 0 MHz 时，PF_CCC_C0 生成一个名为 OUT0_FABCLK_74.25 的时钟，频率为 111.375 MHz，由 LANE1_TX_CLK_R 驱动
• SYS_CLK_I (HDMI_TX_C0、Display_Controller_C0、pattern_generator_C0、CORERESET_PF_C0 和 PF_INIT_MONITOR_C0) 由 OUT0_FABCLK_0 驱动，频率为 74.25 MHz
Sample 积分，g_BITS_PER_COMPONENT > 8 和 g_PIXELS_PER_CLK = 4。例如amp例如，在 12 位配置中，以下组件是设计的一部分：
• PF_XCVR_ERM (PF_XCVR_ERM_C0_0) 仅配置为 PMA 模式下 TX 的 4455 Mbps 数据速率，数据宽度配置为 40pxl 模式下的 4 位，参考时钟为 111.375 MHz，基于 表 6-1 设置
• PF_XCVR_ERM_C1_0 的 LANE0_TX_CLK_R 输出基于 表 6-1 设置
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系统集成
• R_CLK_I、G_CLK_I 和 B_CLK_I 分别由 LANE3_TX_CLK_R、LANE2_TX_CLK_R 和 LANE1_TX_CLK_R 驱动
• 当输入时钟为 0 MHz 时，PF_CCC_C0 生成一个名为 OUT0_FABCLK_74.25 的时钟，频率为 111.375 MHz，由 LANE1_TX_CLK_R 驱动
• SYS_CLK_I (HDMI_TX_C0、Display_Controller_C0、pattern_generator_C0、CORERESET_PF_C0 和 PF_INIT_MONITOR_C0) 由 OUT0_FABCLK_0 驱动，频率为 74.25 MHz
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修订历史
7. 修订历史 （问一个问题）
修订历史描述了文档中实施的更改。更改按修订列出，从最新发布开始。
表 7-1。 修订历史
|
修订 |
日期 |
描述 |
|
C |
05/2024 |
以下是该文件 C 版的变更列表： • 更新 介绍 部分 • 删除了 1 像素和 4 像素的资源利用率表，并添加了 表 2 和 表 3 in 1. 资源利用 部分 • 更新 表 3-1 在 3.1. 配置参数 部分 • 添加 表 3-6 和 表 3-7 在 3.2. 端口 部分 • 添加 6.系统集成 部分 |
|
B |
|
09/2022 以下是该文件修订版 B 的变更列表： • 更新了功能和 介绍 • 添加 图 2-2 禁用音频模式 • 添加 表 3-4 和 表 3-5 • 更新了 表 3-2 和 表 3-3 • 更新 表 3-1 • 更新 1. 资源利用 • 更新 图 1-1 • 更新 图 5-3 |
|
A |
|
04/2022 以下是该文件修订版 A 的变更列表： • 文档已迁移至 Microchip 模板 • 文档编号从 50003319 更新为 DS50200863 |
|
2.0 |
— |
以下是此次修订中所做更改的摘要。 • 添加了功能和支持系列部分 |
|
1.0 |
|
08/2021 初次修订 |
用户指南
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微芯片 FPGA 支持
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联系客户服务以获得非技术产品支持，例如产品定价、产品升级、更新信息、订单状态和授权。
• 从北美致电 800.262.1060
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微芯信息
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• Microchip 相信其产品系列在按照预期方式、在操作规范内以及在正常条件下使用时是安全的。
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