DS50003319C-13 Ethernet HDMI TX IP
Guida per l'utente IP HDMI TX
Introduzione (Fai una domanda)
L'IP del trasmettitore HDMI (High-Definition Multimedia Interface) di Microchip supporta la trasmissione di dati di pacchetti video e audio descritti nelle specifiche dello standard HDMI.
HDMI utilizza il segnale differenziale minimo di transizione (TMDS) per trasmettere in modo efficiente volumi sostanziali di dati digitali su distanze di cavo estese, garantendo una trasmissione del segnale digitale affidabile, seriale e ad alta velocità. Un collegamento TMDS è costituito da un singolo canale di clock e tre canali dati. Il clock dei pixel video viene trasmesso sul canale clock TMDS, che aiuta a mantenere i segnali sincronizzati. I dati video vengono trasportati come pixel a 24 bit sui tre canali dati TMDS, dove ciascun canale dati è designato per la componente di colore rosso, verde e blu. I dati audio vengono trasportati come pacchetti a 8 bit sui canali verde e rosso TMDS.
L'encoder TMDS consente di trasmettere dati seriali ad alta velocità, riducendo al minimo il potenziale di interferenza elettromagnetica (EMI) sui cavi in rame riducendo al minimo il numero di transizioni (riducendo l'interferenza tra i canali) e raggiunge il bilanciamento della corrente continua (CC) sui fili , mantenendo il numero di uno e di zeri sulla linea quasi uguale.
HDMI TX IP è progettato per essere utilizzato insieme a PolarFire® Ricetrasmettitori per dispositivi SoC e PolarFire. L'IP è compatibile con HDMI 1.4 e HDMI 2.0, che supporta fino a 60 fotogrammi al secondo, con una larghezza di banda massima di 18 Gbps. L'IP utilizza un codificatore TMDS che converte i dati video a 8 bit per canale e pacchetto audio in una sequenza DC bilanciata a 10 bit e riduce al minimo la transizione. Viene quindi trasmesso in serie a una velocità di 10 bit per pixel, per canale. Durante il periodo di oscuramento del video vengono trasmessi i token di controllo. Questi token vengono generati in base ai segnali hsync e vsync. Durante il periodo dell'isola dati, i pacchetti audio vengono trasmessi come pacchetti a 10 bit sui canali rosso e verde.
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Riepilogo
La tabella seguente fornisce un riepilogo delle caratteristiche IP di HDMI TX.
Tabella 1. Caratteristiche IP TX HDMI
|
Versione principale |
Questa guida per l'utente supporta HDMI TX IP v5.2.0 |
|
Supportato Famiglie di dispositivi |
• PolarFire® SoC • PolarFire |
|
Flusso di strumenti supportato |
Richiede Libero® SoC v11.4 o versioni successive |
|
Supportato Interfacce |
Le interfacce supportate dall'IP HDMI TX sono: • AXI4-Stream – Questo core supporta AXI4-Stream sulle porte di ingresso. Se configurato in questa modalità, IP accetta come input i segnali di reclamo standard AXI4 Stream. • Interfaccia di configurazione AXI4-Lite – Questo Core supporta l'interfaccia di configurazione AXI4-Lite per i requisiti 4Kp60. In questa modalità, gli input IP vengono forniti da SoftConsole. • Nativo – Se configurato in questa modalità, IP accetta segnali video e audio nativi come input. |
|
Licenza |
HDMI TX IP viene fornito con le seguenti due opzioni di licenza: • Criptato: Per il core viene fornito il codice RTL crittografato completo. È disponibile gratuitamente con qualsiasi licenza Libero, consentendo di istanziare il core con SmartDesign. È possibile eseguire simulazione, sintesi, layout e programmare il silicio FPGA utilizzando la suite di progettazione Libero. • RTL: Il codice sorgente RTL completo ha una licenza bloccata, che deve essere acquistata separatamente. |
Caratteristiche
HDMI TX IP ha le seguenti caratteristiche:
• Compatibile con HDMI 2.0 e 1.4b
• Supporta uno o quattro simboli/pixel per ingresso clock
• Supporta risoluzioni fino a 3840 x 2160 a 60 fps
• Supporta profondità colore a 8, 10, 12 e 16 bit
• Supporta formati colore come RGB, YUV 4:2:2 e YUV 4:4:4
• Supporta audio fino a 32 canali
• Supporta lo schema di codifica – TMDS
• Supporta l'interfaccia nativa e AXI4 Stream Video e dati audio
• Supporta l'interfaccia di configurazione nativa e AXI4-Lite per la modifica dei parametri
Istruzioni per l'installazione
Il core IP deve essere installato sul Catalogo IP di Libero® Il software SoC avviene automaticamente tramite la funzione di aggiornamento del Catalogo IP nel software Libero SoC, oppure viene scaricato manualmente dal catalogo. Una volta installato il core IP nel catalogo IP del software Libero SoC, viene configurato, generato e istanziato all'interno di SmartDesign per essere incluso nel progetto Libero.
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Utilizzo delle risorse (Fai una domanda)
HDMI TX IP è implementato in PolarFire® FPGA (pacchetto MPF300T – 1FCG1152I).
La tabella seguente elenca le risorse utilizzate quando g_PIXELS_PER_CLK = 1PXL.
Tabella 2. Utilizzo delle risorse per 1PXL
|
|
g_COLOR_FORMAT g_BITS_PER_COMPONENT (Bit) |
g_AUX_CHANNEL_ENABLE g_4K60_SUPPORT Tessuto |
|
4LUT |
Tessuto DFF |
Interfaccia 4LUT |
Interfaccia DFF |
uSRAM (64×12) |
|
Colore RGB |
8 |
Abilitare |
Disabilitare |
787 |
514 |
108 |
108 |
9 |
|
Disabilitare |
Disabilitare |
819 |
502 |
108 |
108 |
9 |
||
|
10 |
Disabilitare |
Disabilitare |
1070 |
849 |
156 |
156 |
13 |
|
|
12 |
Disabilitare |
Disabilitare |
1084 |
837 |
156 |
156 |
13 |
|
|
16 |
Disabilitare |
Disabilitare |
1058 |
846 |
156 |
156 |
13 |
|
|
YCbCr422 |
8 |
Disabilitare |
Disabilitare |
696 |
473 |
96 |
96 |
8 |
|
YCbCr444 |
8 |
Disabilitare |
Disabilitare |
819 |
513 |
108 |
108 |
9 |
|
10 |
Disabilitare |
Disabilitare |
1068 |
849 |
156 |
156 |
13 |
|
|
12 |
Disabilitare |
Disabilitare |
1017 |
837 |
156 |
156 |
13 |
|
|
16 |
Disabilitare |
Disabilitare |
1050 |
845 |
156 |
156 |
13 |
La tabella seguente elenca le risorse utilizzate quando g_PIXELS_PER_CLK = 4PXL.
Tabella 3. Utilizzo delle risorse per 4PXL
|
|
g_COLOR_FORMAT g_BITS_PER_COMPONENT (Bit) |
g_AUX_CHANNEL_ENABLE g_4K60_SUPPORT Tessuto |
|
4LUT |
Tessuto DFF |
Interfaccia 4LUT |
Interfaccia DFF |
uSRAM (64×12) |
|
Colore RGB |
8 |
Disabilitare |
Abilitare |
4078 |
2032 |
144 |
144 |
12 |
|
Abilitare |
Disabilitare |
1475 |
2269 |
144 |
144 |
12 |
||
|
Disabilitare |
Disabilitare |
1393 |
1092 |
144 |
144 |
12 |
||
|
10 |
Disabilitare |
Disabilitare |
2151 |
1635 |
264 |
264 |
22 |
|
|
12 |
Disabilitare |
Disabilitare |
1909 |
1593 |
264 |
264 |
22 |
|
|
16 |
Disabilitare |
Disabilitare |
1645 |
1284 |
264 |
264 |
22 |
|
|
YCbCr422 |
8 |
Disabilitare |
Disabilitare |
1265 |
922 |
144 |
144 |
12 |
|
YCbCr444 |
8 |
Disabilitare |
Disabilitare |
1119 |
811 |
144 |
144 |
12 |
|
10 |
Disabilitare |
Disabilitare |
2000 |
1627 |
264 |
264 |
22 |
|
|
12 |
Disabilitare |
Disabilitare |
1909 |
1585 |
264 |
264 |
22 |
|
|
16 |
Disabilitare |
Disabilitare |
1604 |
1268 |
264 |
264 |
22 |
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Configuratore IP TX HDMI
1. Configuratore IP TX HDMI (Fai una domanda)
Questa sezione fornisce una panoramicaview dell'interfaccia HDMI TX Configurator e dei suoi vari componenti.
Il configuratore HDMI TX fornisce un'interfaccia grafica per configurare il core HDMI TX per requisiti di trasmissione video specifici. Questo configuratore consente all'utente di selezionare parametri quali bit per componente, formato colore, numero di pixel, modalità audio, interfaccia, banco di prova e licenza. È essenziale regolare correttamente queste impostazioni per garantire l'efficace trasmissione dei dati video tramite HDMI.
L'interfaccia del configuratore HDMI TX è costituita da vari menu a discesa e opzioni che consentono agli utenti di personalizzare le impostazioni di trasmissione HDMI. Le configurazioni principali sono descritte in Tabella 3-1.
La figura seguente fornisce un dettaglio view dell'interfaccia del configuratore HDMI TX.
Figura 1-1. Configuratore IP TX HDMI
L'interfaccia include anche i pulsanti OK e Annulla per confermare o annullare le configurazioni effettuate.
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Implementazione hardware
2. Implementazione hardware (Fai una domanda)
Il trasmettitore HDMI (TX) è composto da due connettoritages:
• Un'operazione XOR/XNOR, che riduce al minimo il numero di transizioni
• Un INV/NONINV, che minimizza la disparità (bilanciamento DC). I due bit extra vengono aggiunti a questo stage di funzionamento. I dati di controllo (hsync e vsync) sono codificati su 10 bit in quattro possibili combinazioni per aiutare il ricevitore a sincronizzare il proprio orologio con l'orologio del trasmettitore. È necessario utilizzare un ricetrasmettitore insieme all'IP HDMI TX per serializzare 10 bit (modalità 1 pixel) o 40 bit (modalità 4 pixel).
Il configuratore mostra anche una rappresentazione del core HDMI Tx, etichettato HDMI_TX_0, che indica le varie connessioni di ingresso e uscita interfacciate con il core. Sono disponibili tre modalità per l'interfaccia HDMI TX, spiegate di seguito:
Modalità formato colore RGB
Le porte HDMI TX IP per un pixel per clock quando la modalità audio è abilitata e il formato colore è RGB per PolarFire® dispositivi è mostrato nella figura seguente. Una rappresentazione visiva delle porte del core HDMI Tx come segue:
• I segnali del clock di controllo sono R_CLK_LOCK, G_CLK_LOCK e B_CLK_LOCK. I segnali di clock sono R_CLK_I, G_CLK_I e B_CLK_I.
• Canali dati inclusi DATA_R_I, DATA_G_I e DATA_B_I.
• I segnali dati ausiliari sono AUX_DATA_R_I e AUX_DATA_G_I.
Figura 2-1. Diagramma a blocchi IP TX HDMI (formato colore RGB)
Per ulteriori informazioni sui segnali I/O per il formato colore RGB, vedere Tabella 3-2.
Modalità formato colore YCbCr444
Le porte di HDMI TX IP per un pixel per clock quando la modalità audio è abilitata e il formato colore è YCbCr444 sono mostrate nella figura seguente. Una rappresentazione visiva delle porte del core HDMI Tx come segue:
• I segnali di controllo sono Y_CLK_LOCK, Cb_CLK_LOCK e Cr_CLK_LOCK.
• I segnali di clock sono Y_CLK_I, Cb_CLK_I e Cr_CLK_I.
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Implementazione hardware
• Canali dati inclusi DATA_Y_I, DATA_Cb_I e DATA_Cr_I.
• I segnali di ingresso dati ausiliari sono AUX_DATA_Y_I e AUX_DATA_C_I.
Figura 2-2. Diagramma a blocchi IP TX HDMI (formato colore YCbCr444)
Per ulteriori informazioni sui segnali I/O per il formato colore YCbCr444, vedere Tabella 3-6. Modalità formato colore YCbCr422
Le porte di HDMI TX IP per un pixel per clock quando la modalità audio è abilitata e il formato colore è YCbCr422 sono mostrate nella figura seguente. Una rappresentazione visiva delle porte del core HDMI Tx come segue:
• I segnali di controllo sono LANE1_CLK_LOCK, LANE2_CLK_LOCK e LANE3_CLK_LOCK. • I segnali di clock sono LANE1_CLK_I, LANE2_CLK_I e LANE3_CLK_I.
• Canali dati inclusi DATA_Y_I e DATA_C_I.
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Implementazione hardware
Figura 2-3. Diagramma a blocchi IP TX HDMI (formato colore YCbCr422)
Per ulteriori informazioni sui segnali I/O per il formato colore YCbCr422, vedere Tabella 3-7 Guida per l'utente
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Parametri TX HDMI e segnali di interfaccia
3. Parametri TX HDMI e segnali di interfaccia (Fai una domanda)
Questa sezione tratta i parametri nel configuratore della GUI HDMI TX e i segnali I/O. 3.1 Parametri di configurazione (Fai una domanda)
La tabella seguente elenca i parametri di configurazione nell'HDMI TX IP.
Tabella 3-1. Parametri di configurazione
|
Nome del parametro |
Descrizione |
|
Formato colore |
Definisce lo spazio colore. Supporta i seguenti formati di colore: • Colore RGB • YCbCr422 • YCbCr444 |
|
Numero di bit per componente |
Specifica il numero di bit per componente di colore. Supporta 8, 10, 12 e 16 bit per componente. |
|
Numero di pixel |
Indica il numero di pixel per ingresso di clock: • Pixel per orologio = 1 • Pixel per orologio = 4 |
|
Supporto 4Kp60 |
Supporto per la risoluzione 4K a 60 fotogrammi al secondo: • Quando 1, il supporto 4Kp60 è abilitato • Quando è 0, il supporto 4Kp60 è disabilitato |
|
Modalità audio |
Configura la modalità di trasmissione dell'audio. Dati audio per i canali R e G: • Abilita • Disattivare |
|
Interfaccia |
Flusso nativo e AXI |
|
Banco di prova |
Consente la selezione di un ambiente di testbench. Supporta le seguenti opzioni del banco di prova: • Utente • Nessuno |
|
Licenza |
Specifica il tipo di licenza. Fornisce le due opzioni di licenza seguenti: • RTL • Crittografato |
3.2 Porti (Fai una domanda)
La tabella seguente elenca le porte di ingresso e uscita dell'interfaccia HDMI TX IP per nativa quando la modalità audio è abilitata e il formato colore è RGB.
Tabella 3-2. Segnali di ingresso e uscita
|
Nome del segnale |
Direzione |
Larghezza |
Descrizione |
|
SYS_CLK_I |
Ingresso |
1 bit |
Orologio di sistema, in genere lo stesso orologio della scheda video |
|
RESET_N_I |
Ingresso |
1 bit |
Segnale di ripristino attivo-basso asincrono |
|
VIDEO_DATA_VALID_I |
Ingresso |
1 bit |
Ingresso dati video valido |
|
AUDIO_DATA_VALID_I |
Ingresso |
1 bit |
Ingresso valido per i dati del pacchetto audio |
|
R_CLK_I |
Ingresso |
1 bit |
Clock TX per il canale “R” da XCVR |
|
R_CLK_LOCK |
Ingresso |
1 bit |
TX_CLK_STABLE per il canale R da XCVR |
|
G_CLK_I |
Ingresso |
1 bit |
Clock TX per il canale “G” da XCVR |
|
G_CLK_LOCK |
Ingresso |
1 bit |
TX_CLK_STABLE per il canale G da XCVR |
|
B_CLK_I |
Ingresso |
1 bit |
Orologio TX per il canale “B” da XCVR |
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Parametri TX HDMI e segnali di interfaccia
|
………..continua Nome segnale Direzione Larghezza Descrizione |
|||
|
B_CLK_LOCK |
Ingresso |
1 bit |
TX_CLK_STABLE per il canale B da XCVR |
|
H_SYNC_I |
Ingresso |
1 bit |
Impulso di sincronizzazione orizzontale |
|
V_SYNC_I |
Ingresso |
1 bit |
Impulso di sincronizzazione verticale |
|
PACKET_HEADER_I |
Ingresso |
PIXEL_PER_CLK*1 |
Intestazione del pacchetto per i dati del pacchetto audio |
|
DATI_R_I |
Ingresso |
PIXEL_PER_CLK*8 |
Immettere i dati “R”. |
|
DATI_G_I |
Ingresso |
PIXEL_PER_CLK*8 |
Immettere i dati "G". |
|
DATI_B_I |
Ingresso |
PIXEL_PER_CLK*8 |
Immettere i dati “B”. |
|
AUX_DATA_R_I |
Ingresso |
PIXEL_PER_CLK*4 |
Dati del canale “R” del pacchetto audio |
|
AUX_DATA_G_I |
Ingresso |
PIXEL_PER_CLK*4 |
Dati del canale “G” del pacchetto audio |
|
TMDS_R_O |
Produzione |
PIXEL_PER_CLK*10 |
Dati “R” codificati |
|
TMDS_G_O |
Produzione |
PIXEL_PER_CLK*10 |
Dati "G" codificati |
|
TMDS_B_O |
Produzione |
PIXEL_PER_CLK*10 |
Dati "B" codificati |
La tabella seguente elenca le porte per l'interfaccia AXI4 Stream con Audio Enable.
Tabella 3-3. Porte di ingresso e uscita per l'interfaccia AXI4 Stream
|
Tipo nome porta |
|
Larghezza |
Descrizione |
|
TDATA_I |
Ingresso |
3*g_BITS_PER_COMPONENT*g_PIXELS_PER_CLK Ingresso dati video |
|
|
TVALID_I |
Ingresso |
1 bit |
Video in ingresso valido |
|
TREADY_O Uscita 1 bit |
|
|
Segnale di uscita slave pronto |
|
TUSER_I |
Ingresso |
PIXEL_PER_CLK*9 + 5 |
bit 0 = non utilizzato bit 1 = VSYNC bit 2 = HSYNC bit 3 = non utilizzato bit [3 + g_PIXELS_PER_CLK: 4] = Intestazione pacchetto bit [4 + g_PIXELS_PER_CLK] = Dati audio validi bit [(5 * g_PIXELS_PER_CLK) + 4: (1*g_PIXELS_PER_CLK) + 5] = dati audio G bit [(9 * g_PIXELS_PER_CLK) + 4: (5*g_PIXELS_PER_CLK) + 5] = dati audio R |
La tabella seguente elenca le porte di ingresso e uscita dell'interfaccia HDMI TX IP per nativa quando la modalità audio è disabilitata.
Tabella 3-4. Segnali di ingresso e uscita
|
Nome del segnale |
Direzione |
Larghezza |
Descrizione |
|
SYS_CLK_I |
Ingresso |
1 bit |
Orologio di sistema, in genere lo stesso orologio della scheda video |
|
RESET_N_I |
Ingresso |
1 bit |
Segnale di reset attivo asincrono basso |
|
VIDEO_DATA_VALID_I |
Ingresso |
1 bit |
Ingresso dati video valido |
|
R_CLK_I |
Ingresso |
1 bit |
Clock TX per il canale “R” da XCVR |
|
R_CLK_LOCK |
Ingresso |
1 bit |
TX_CLK_STABLE per il canale R da XCVR |
|
G_CLK_I |
Ingresso |
1 bit |
Clock TX per il canale “G” da XCVR |
|
G_CLK_LOCK |
Ingresso |
1 bit |
TX_CLK_STABLE per il canale G da XCVR |
|
B_CLK_I |
Ingresso |
1 bit |
Orologio TX per il canale “B” da XCVR |
|
B_CLK_LOCK |
Ingresso |
1 bit |
TX_CLK_STABLE per il canale B da XCVR |
|
H_SYNC_I |
Ingresso |
1 bit |
Impulso di sincronizzazione orizzontale |
|
V_SYNC_I |
Ingresso |
1 bit |
Impulso di sincronizzazione verticale |
|
DATI_R_I |
Ingresso |
PIXEL_PER_CLK*8 |
Immettere i dati “R”. |
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Parametri TX HDMI e segnali di interfaccia
|
………..continua Nome segnale Direzione Larghezza Descrizione |
|||
|
DATI_G_I |
Ingresso |
PIXEL_PER_CLK*8 |
Immettere i dati "G". |
|
DATI_B_I |
Ingresso |
PIXEL_PER_CLK*8 |
Immettere i dati “B”. |
|
TMDS_R_O |
Produzione |
PIXEL_PER_CLK*10 |
Dati “R” codificati |
|
TMDS_G_O |
Produzione |
PIXEL_PER_CLK*10 |
Dati "G" codificati |
|
TMDS_B_O |
Produzione |
PIXEL_PER_CLK*10 |
Dati "B" codificati |
La tabella seguente elenca le porte per l'interfaccia AXI4 Stream.
Tabella 3-5. Porte di ingresso e uscita per l'interfaccia AXI4 Stream
|
Nome della porta |
Tipo |
Larghezza |
Descrizione |
|
TDATA_I_VIDEO |
Ingresso |
3*g_BITS_PER_COMPONENT*g_PIXELS_PER_CLK |
Immettere i dati video |
|
TVALID_I_VIDEO |
Ingresso |
1 bit |
Video in ingresso valido |
|
TREADY_O_VIDEO |
Produzione |
1 bit |
Segnale di uscita slave pronto |
|
TUSER_I_VIDEO |
Ingresso |
4 bit |
bit 0 = non utilizzato bit 1 = VSYNC bit 2 = HSYNC bit 3 = non utilizzato |
La tabella seguente elenca le porte per la modalità YCbCr444 quando è abilitata la modalità audio.
Tabella 3-6. Ingresso e uscita per la modalità YCbCr444 e la modalità audio abilitata
|
Nome del segnale |
Larghezza direzione |
|
Descrizione |
|
SYS_CLK_I |
Ingresso |
1 bit |
Orologio di sistema, in genere lo stesso orologio della scheda video |
|
RESET_N_I |
Ingresso |
1 bit |
Segnale di ripristino attivo-basso asincrono |
|
VIDEO_DATA_VALID_I Ingresso |
|
1 bit |
Ingresso dati video valido |
|
AUDIO_DATA_VALID_I Ingresso |
|
1 bit |
Ingresso valido per i dati del pacchetto audio |
|
Y_CLK_I |
Ingresso |
1 bit |
Orologio TX per il canale "Y" da XCVR |
|
Y_CLK_LOCK |
Ingresso |
1 bit |
TX_CLK_STABLE per il canale Y da XCVR |
|
Cb_CLK_I |
Ingresso |
1 bit |
Orologio TX per il canale “Cb” da XCVR |
|
Cb_CLK_LOCK |
Ingresso |
1 bit |
TX_CLK_STABLE per il canale Cb da XCVR |
|
Cr_CLK_I |
Ingresso |
1 bit |
Orologio TX per il canale “Cr” da XCVR |
|
Cr_CLK_LOCK |
Ingresso |
1 bit |
TX_CLK_STABLE per il canale Cr da XCVR |
|
H_SYNC_I |
Ingresso |
1 bit |
Impulso di sincronizzazione orizzontale |
|
V_SYNC_I |
Ingresso |
1 bit |
Impulso di sincronizzazione verticale |
|
PACKET_HEADER_I |
Ingresso |
PIXEL_PER_CLK*1 |
Intestazione del pacchetto per i dati del pacchetto audio |
|
DATI_Y_I |
Ingresso |
PIXEL_PER_CLK*8 |
Immettere i dati "Y". |
|
DATA_Cb_I |
Ingresso |
PIXELS_PER_CLK*DATA_WIDTH Immettere i dati “Cb”. |
|
|
DATA_Cr_I |
Ingresso |
PIXELS_PER_CLK*DATA_WIDTH Immettere i dati “Cr”. |
|
|
AUX_DATA_Y_I |
Ingresso |
PIXEL_PER_CLK*4 |
Dati del canale “Y” del pacchetto audio |
|
AUX_DATA_C_I |
Ingresso |
PIXEL_PER_CLK*4 |
Dati del canale “C” del pacchetto audio |
|
TMDS_R_O |
Produzione |
PIXEL_PER_CLK*10 |
Dati “Cb” codificati |
|
TMDS_G_O |
Produzione |
PIXEL_PER_CLK*10 |
Dati "Y" codificati |
|
TMDS_B_O |
Produzione |
PIXEL_PER_CLK*10 |
Dati "Cr" codificati |
La tabella seguente elenca le porte per la modalità YCbCr422 quando è abilitata la modalità audio.
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Parametri TX HDMI e segnali di interfaccia
Tabella 3-7. Ingresso e uscita per la modalità YCbCr422 e la modalità audio abilitata
|
Nome del segnale |
Larghezza direzione |
|
Descrizione |
|
SYS_CLK_I |
Ingresso |
1 bit |
Orologio di sistema, in genere lo stesso orologio della scheda video |
|
RESET_N_I |
Ingresso |
1 bit |
Asincrono attivo: segnale di ripristino basso |
|
VIDEO_DATA_VALID_I Ingresso |
|
1 bit |
Ingresso dati video valido |
|
LANE1_CLK_I |
Ingresso |
1 bit |
Orologio TX per il canale "corsia da XCVE corsia 1" da XCVR |
|
LANE1_CLK_LOCK |
Ingresso |
1 bit |
TX_CLK_STABLE per la corsia dalla corsia XCVE 1 |
|
LANE2_CLK_I |
Ingresso |
1 bit |
Orologio TX per il canale "corsia da XCVE corsia 2" da XCVR |
|
LANE2_CLK_LOCK |
Ingresso |
1 bit |
TX_CLK_STABLE per la corsia dalla corsia XCVE 2 |
|
LANE3_CLK_I |
Ingresso |
1 bit |
Orologio TX per il canale "corsia da XCVE corsia 3" da XCVR |
|
LANE3_CLK_LOCK |
Ingresso |
1 bit |
TX_CLK_STABLE per la corsia dalla corsia XCVE 3 |
|
H_SYNC_I |
Ingresso |
1 bit |
Impulso di sincronizzazione orizzontale |
|
V_SYNC_I |
Ingresso |
1 bit |
Impulso di sincronizzazione verticale |
|
PACKET_HEADER_I |
Ingresso |
PIXEL_PER_CLK*1 |
Intestazione del pacchetto per i dati del pacchetto audio |
|
DATI_Y_I |
Ingresso |
PIXELS_PER_CLK*DATA_WIDTH Immettere i dati “Y”. |
|
|
DATI_C_I |
Ingresso |
PIXELS_PER_CLK*DATA_WIDTH Immettere dati “C”. |
|
|
AUX_DATA_Y_I |
Ingresso |
PIXEL_PER_CLK*4 |
Dati del canale “Y” del pacchetto audio |
|
AUX_DATA_C_I |
Ingresso |
PIXEL_PER_CLK*4 |
Dati del canale “C” del pacchetto audio |
|
TMDS_R_O |
Produzione |
PIXEL_PER_CLK*10 |
Dati "C" codificati |
|
TMDS_G_O |
Produzione |
PIXEL_PER_CLK*10 |
Dati "Y" codificati |
|
TMDS_B_O |
Produzione |
PIXEL_PER_CLK*10 |
Dati codificati relativi alle informazioni di sincronizzazione |
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Registrati Mappa e descrizioni
4. Registrati Mappa e descrizioni (Fai una domanda)
|
Offset |
Nome |
Pos. bit |
7 |
6 |
5 |
4 |
3 |
2 |
1 |
0 |
|
0x00 |
SCRAMBLER_IP_EN |
7:0 |
|
|
|
|
|
|
|
INIZIO |
|
15:8 |
|
|
|
|
|
|
|
|
||
|
23:16 |
|
|
|
|
|
|
|
|
||
|
31:24 |
|
|
|
|
|
|
|
|
||
|
0x04 |
XCVR_DATA_LANE_ 0_SEL |
7:0 |
|
|
|
|
|
|
INIZIO[1:0] |
|
|
15:8 |
|
|
|
|
|
|
|
|
||
|
23:16 |
|
|
|
|
|
|
|
|
||
|
31:24 |
|
|
|
|
|
|
|
|
||
Guida per l'utente
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Registrati Mappa e descrizioni
4.1 SCRAMBLER_IP_EN (Fai una domanda)
Nome: SCRAMBLER_IP_EN
Scostamento: 0x000
Reimposta: 0x0
Proprietà: sola scrittura
Scrambler Abilita registro di controllo. Questo registro deve essere scritto per ottenere il supporto 4kp60 per HDMI TX IP
Po 31 30 29 28 27 26 25 24
Accesso
Reset
Po 23 22 21 20 19 18 17 16
Accesso
Reset
Po 15 14 13 12 11 10 9 8
Accesso
Reset
Po 7 6 5 4 3 2 1 0
|
|
|
|
|
|
|
|
INIZIO |
Accedere a W Reset 0
Bit 0 – START Scrivendo “1” su questo bit si avvia il trasferimento dati Scrambler. HDMI 2.0 utilizza una forma di codifica nota come codifica 8b/10b. Questo schema di codifica viene utilizzato per trasmettere dati tramite l'interfaccia HDMI in modo affidabile ed efficiente.
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Registrati Mappa e descrizioni
4.2 XCVR_DATA_LANE_0_SEL (Fai una domanda)
Nome: XCVR_DATA_LANE_0_SEL
Scostamento: 0x004
Reimposta: 0x1
Proprietà: sola scrittura
Il registro XCVR_DATA_LANE_0_SEL seleziona i dati necessari da trasferire all'XCVR da HDMI TX IP per ottenere l'orologio per Full HD, 4kp30, 4kp60.
Po 31 30 29 28 27 26 25 24
|
|
|
|
|
|
|
|
|
Accesso
Reset
Po 23 22 21 20 19 18 17 16
|
|
|
|
|
|
|
|
|
Accesso
Reset
Po 15 14 13 12 11 10 9 8
|
|
|
|
|
|
|
|
|
Accesso
Reset
Po 7 6 5 4 3 2 1 0
|
|
|
|
|
|
|
INIZIO[1:0] |
Accedere al ripristino WW 0 1
Bit 1:0 – START[1:0] Scrivendo "10" su questi bit si avvia 4KP60 e la velocità dati XCVR viene fornita come FFFFF_00000.
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Simulazione del banco di prova
5. Simulazione del banco di prova (Fai una domanda)
Viene fornito un banco di prova per verificare la funzionalità del core HDMI TX. Testbench funziona solo nell'interfaccia nativa con 1 pixel per clock e modalità audio abilitata.
La tabella seguente elenca i parametri configurati in base all'applicazione.
Tabella 5-1. Parametro di configurazione del banco di prova
|
Nome |
Parametri predefiniti |
|
Formato colore (g_COLOR_FORMAT) |
Colore RGB |
|
Bit per componente (g_BITS_PER_COMPONENT) |
8 |
|
Numero di pixel (g_PIXELS_PER_CLK) |
1 |
|
Supporto 4Kp60 (g_4K60_SUPPORT) |
0 |
|
Modalità audio (g_AUX_CHANNEL_ENABLE) |
1 (Abilita) |
|
Interfaccia (G_FORMAT) |
0 (Disattiva) |
Per simulare il core utilizzando il banco di prova, eseguire i seguenti passaggi:
1. Nella finestra Flusso di progettazione, espandere Crea progettazione.
2. Fare clic con il pulsante destro del mouse su Crea SmartDesign Testbench, quindi fare clic su Esegui, come mostrato nella figura seguente. Figura 5-1. Creazione del banco di prova SmartDesign
3. Immettere un nome per il testbench di SmartDesign, quindi fare clic su OK.
Figura 5-2. Denominazione di SmartDesign Testbench
Viene creato il banco di prova SmartDesign e viene visualizzato un canvas a destra del riquadro Flusso di progettazione.
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Simulazione del banco di prova
4. Navigare su Libero® Catalogo SoC, seleziona View > Windows > Catalogo IP, quindi espandere Solutions Video. Fare doppio clic su HDMI TX IP (v5.2.0), quindi fare clic su OK.
5. Nella finestra Configuratore parametri, selezionare il valore Numero di pixel richiesto, come mostrato nella figura seguente.
Figura 5-3. Configurazione dei parametri
6. Selezionare tutte le porte, fare clic con il pulsante destro del mouse e selezionare Promuovi a livello superiore.
7. Sulla barra degli strumenti SmartDesign, fare clic su Genera componente.
8. Nella scheda Gerarchia degli stimoli, fare clic con il pulsante destro del mouse su HDMI_TX_TB testbench file, quindi fare clic su Simula progettazione pre-synth > Apri in modo interattivo.
Il ModelloSim® lo strumento si apre con il testbench, come mostrato nella figura seguente. Figura 5-4. Strumento ModelSim con banco di prova HDMI TX File
Importante: Se la simulazione viene interrotta a causa del limite di tempo di esecuzione specificato nel file DO file, usa il corri-tutto comando per completare la simulazione.
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Simulazione del banco di prova
5.1 Diagrammi di temporizzazione (Fai una domanda)
Il seguente diagramma temporale per HDMI TX IP mostra i dati video e i periodi dei dati di controllo per 1 pixel per clock.
Figura 5-5. Diagramma temporale IP HDMI TX dei dati video per 1 pixel per clock
Il diagramma seguente mostra le quattro combinazioni di dati di controllo.
Figura 5-6. Diagramma temporale IP HDMI TX dei dati di controllo per 1 pixel per clock
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Integrazione del sistema
6. Integrazione del sistema (Fai una domanda)
Questa sezione mostra comeampdescrizione del progetto.
La seguente tabella elenca le configurazioni di PF XCVR, PF TX PLL e PF CCC.
Tabella 6-1. Configurazioni PF XCVR, PF TX PLL e PF CCC
|
Risoluzione |
|
Configurazione XCVR PF larghezza bit |
Configurazione PF TX PLL |
Configurazione PF CCC |
||||
|
Dati di trasmissione Valutare |
Orologio TX Divisione Fattore |
TX PZ Tessuto Larghezza |
Desiderato Orologio bit di uscita |
Riferimento Orologio Frequenza |
Ingresso Frequenza |
Produzione Frequenza |
||
|
1PXL (1080p60) 8 |
|
1485 |
4 |
10 |
5940 |
148.5 |
NA |
NA |
|
1PXL (1080p30) 10 |
|
925 |
4 |
10 |
3700 |
148.5 |
92.5 |
74 |
|
12 |
1113.75 |
4 |
10 |
4455 |
148.5 |
111.375 |
74.25 |
|
|
16 |
1485 |
4 |
10 |
5940 |
148.5 |
148.5 |
74.25 |
|
|
4PXL (1080p60) 10 |
|
1860 |
4 |
40 |
7440 |
148.5 |
46.5 |
37.2 |
|
12 |
2229 |
4 |
40 |
8916 |
148.5 |
55.725 |
37.15 |
|
|
16 |
2970 |
2 |
40 |
5940 |
148.5 |
74.25 |
37.125 |
|
|
4PXL (4kp30) |
8 |
2970 |
2 |
40 |
5940 |
148.5 |
NA |
NA |
|
10 |
3712.5 |
2 |
40 |
7425 |
148.5 |
92.812 |
74.25 |
|
|
12 |
4455 |
1 |
40 |
4455 |
148.5 |
111.375 |
74.25 |
|
|
16 |
5940 |
1 |
40 |
5940 |
148.5 |
148.5 |
74.25 |
|
|
4PXL (4Kp60) |
8 |
5940 |
1 |
40 |
5940 |
148.5 |
NA |
NA |
HDMITX Sample Design, se configurato in g_BITS_PER_COMPONENT = 8 bit e
g_PIXELS_PER_CLK = 1 modalità PXL, è mostrata nella figura seguente.
Figura 6-1. HDMITX Sampil design
HDMI_TX_C0_0
PF_INIT_MONITOR_C0_0
|
TESSUTO_POR_N PCIE_INIT_DONE USRAM_INIT_DONE SRAM_INIT_DONE DEVICE_INIT_DONE XCVR_INIT_DONE USRAM_INIT_FROM_SNVM_DONE USRAM_INIT_FROM_UPROM_DONE USRAM_INIT_FROM_SPI_DONE SRAM_INIT_FROM_SNVM_DONE SRAM_INIT_FROM_UPROM_DONE SRAM_INIT_FROM_SPI_DONE AUTOCALIB_FATTO |
PF_INIT_MONITOR_C0
CORERESET_PF_C0_0
|
Orologio EST_RST_N BANCA_x_VDDI_STATO BANCA_y_VDDI_STATUS PLL_POWERDOWN_B PLL_LOCK TESSUTO_RESET_N SS_BUSY INIT_DONE FF_US_RESTORE FPGA_POR_N |
CORERESET_PF_C0
Display_Controller_C0_0
|
FRAME_END_O H_SYNC_O RESETN_I V_SYNC_O SYS_CLK_I V_ACTIVE_O ABILITA_I DATA_TRIGGER_O H_RES_O[15:0] V_RES_O[15:0] |
Display_Controller_C0
pattern_generator_verilog_pattern_0
|
DATA_VALID_O SYS_CLK_I FRAME_END_O RESET_N_I LINE_END_O DATA_IT_I ROSSO_O[7:0] FRAME_END_I VERDE_O[7:0] MODELLO_SEL_I[2:0] BLU_O[7:0] BAYER_O[7:0] |
Test_Pattern_Generator_C1
PF_XCVR_REF_CLK_C0_0
|
RESET_N_I SYS_CLK_I VIDEO_DATA_VALID_I R_CLK_I R_CLK_LOCK G_CLK_I G_CLK_LOCK TMDS_R_O[9:0] B_CLK_I TMDS_G_O[9:0] B_CLK_LOCK TMDS_B_O[9:0] V_SYNC_I XCVR_LANE_0_DATA_O[9:0] H_SYNC_I
DATI_R_I[7:0]
DATI_G_I[7:0]
DATI_B_I[7:0] |
HDMI_TX_C0
PF_TX_PLL_C0_0
PF_XCVR_ERM_C0_0
|
PAD_OUT LANE3_TXD_N CLKS_FROM_TXPLL_0 LANE3_TXD_P LANE0_IN LANE2_TXD_N LANE0_PCS_ARST_N LANE2_TXD_P LANE0_PMA_ARST_N LANE1_TXD_N LANE0_TX_DATA[9:0] LANE1_TXD_P LANE1_IN LANE0_TXD_N LANE1_PCS_ARST_N LANE0_TXD_P LANE1_PMA_ARST_N LANE0_OUT LANE1_TX_DATA[9:0] LANE0_TX_CLK_R LANE2_IN LANE0_TX_CLK_STABLE LANE2_PCS_ARST_N LANE1_OUT LANE2_PMA_ARST_N LANE1_TX_CLK_R LANE2_TX_DATA[9:0] LANE1_TX_CLK_STABLE LANE3_IN LANE2_OUT LANE3_PCS_ARST_N LANE2_TX_CLK_R LANE3_PMA_ARST_N LANE2_TX_CLK_STABLE LANE3_TX_DATA[9:0] LANE3_OUT LANE3_TX_CLK_STABLE |
PF_XCVR_ERM_C0
LANE3_TXD_N LANE3_TXD_P LANE2_TXD_N LANE2_TXD_P LANE1_TXD_N LANE1_TXD_P LANE0_TXD_N LANE0_TXD_P
MODELLO_SEL_I[2:0] RIF_CLK_PAD_P RIF_CLK_PAD_N
|
REF_CLK_PAD_P RIF_CLK_PAD_NRIF_CLK |
|
RIF_CLKPLL_LOCKCLKS_TO_XCVR |
PF_XCVR_REF_CLK_C0
PF_TX_PLL_C0
Per esempioample, nelle configurazioni a 8 bit, i seguenti componenti fanno parte del progetto: • PF_XCVR_ERM (PF_XCVR_ERM_C0_0) è configurato per una velocità dati di 1485 Mbps in modalità PMA solo per TX, con la larghezza dei dati configurata come 10 bit per la modalità 1pxl e Orologio di riferimento da 148.5 MHz, in base alle impostazioni della tabella precedente
• L'uscita LANE0_TX_CLK_R di PF_XCVR_ERM_C0_0 viene generata come clock da 148.5 MHz, in base alle impostazioni della tabella precedente
• SYS_CLK_I (HDMI_TX_C0, Display_Controller_C0, pattern_generator_C0, CORERESET_PF_C0 e PF_INIT_MONITOR_C0) sono gestiti da LANE0_TX_CLK_R, che è 148.5 MHz
• R_CLK_I, G_CLK_I e B_CLK_I sono guidati rispettivamente da LANE3_TX_CLK_R, LANE2_TX_CLK_R e LANE1_TX_CLK_R
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Integrazione del sistema
Sampintegrazione le per, g_BITS_PER_COMPONENT = 8 e g_PIXELS_PER_CLK = 4. Per Example, nelle configurazioni a 8 bit, i seguenti componenti fanno parte del progetto: • PF_XCVR_ERM (PF_XCVR_ERM_C0_0) è configurato per una velocità dati di 2970 Mbps in modalità PMA per
Solo TX, con la larghezza dei dati configurata a 40 bit per la modalità 1pxl e clock di riferimento a 148.5 MHz in base alle impostazioni della tabella precedente
• L'uscita LANE0_TX_CLK_R di PF_XCVR_ERM_C0_0 viene generata come clock da 74.25 MHz, in base alle impostazioni della tabella precedente
• SYS_CLK_I (HDMI_TX_C0, Display_Controller_C0, pattern_generator_C0, CORERESET_PF_C0 e PF_INIT_MONITOR_C0) sono gestiti da LANE0_TX_CLK_R, che è 148.5 MHz
• R_CLK_I, G_CLK_I e B_CLK_I sono guidati rispettivamente da LANE3_TX_CLK_R, LANE2_TX_CLK_R e LANE1_TX_CLK_R
HDMITX Sample Design, se configurato in modalità g_BITS_PER_COMPONENT = 12 Bit e g_PIXELS_PER_CLK = 1 PXL, mostrato nella figura seguente.
Figura 6-2. HDMITX Sampil design
PF_XCVR_ERM_C0_0
MODELLO_SEL_I[2:0]
RIF_CLK_PAD_P RIF_CLK_PAD_N
PF_CCC_C1_0
|
RIF_CLK_0 OUT0_FABCLK_0PLL_LOCK_0 |
PF_CCC_C1
PF_INIT_MONITOR_C0_0
CORERESET_PF_C0_0
|
Orologio EST_RST_N BANCA_x_VDDI_STATO BANCA_y_VDDI_STATUS PLL_POWERDOWN_B PLL_LOCK TESSUTO_RESET_N SS_BUSY INIT_DONE FF_US_RESTORE FPGA_POR_N |
CORERESET_PF_C0
Display_Controller_C0_0
|
FRAME_END_O H_SYNC_O RESETN_I V_SYNC_O SYS_CLK_I V_ACTIVE_O ABILITA_I DATA_TRIGGER_O H_RES_O[15:0] V_RES_O[15:0] |
Display_Controller_C0
pattern_generator_verilog_pattern_0
|
DATA_VALID_O SYS_CLK_I FRAME_END_O RESET_N_I LINE_END_O DATA_IT_I ROSSO_O[7:0] FRAME_END_I VERDE_O[7:0] MODELLO_SEL_I[2:0] BLU_O[7:0] BAYER_O[7:0] |
Test_Pattern_Generator_C0
PF_XCVR_REF_CLK_C0_0
|
REF_CLK_PAD_P RIF_CLK_PAD_NRIF_CLK |
PF_XCVR_REF_CLK_C0
HDMI_TX_0
|
RESET_N_I SYS_CLK_I VIDEO_DATA_VALID_I R_CLK_I R_CLK_LOCK G_CLK_I G_CLK_LOCK TMDS_R_O[9:0] B_CLK_I TMDS_G_O[9:0] B_CLK_LOCK TMDS_B_O[9:0] V_SYNC_I XCVR_LANE_0_DATA_O[9:0] H_SYNC_I
DATI_R_I[11:4]
DATI_G_I[11:4]
DATI_B_I[11:4] |
HDMI_TX_C0
PF_TX_PLL_C0_0
|
PAD_OUT CLKS_FROM_TXPLL_0 LANE3_TXD_N LANE0_IN LANE3_TXD_P LANE0_PCS_ARST_N LANE2_TXD_N LANE0_PMA_ARST_N LANE2_TXD_P LANE0_TX_DATA[9:0] LANE1_TXD_N LANE1_IN LANE1_TXD_P LANE1_PCS_ARST_N LANE0_TXD_N LANE1_PMA_ARST_N LANE0_TXD_P LANE1_TX_DATA[9:0] LANE0_OUT LANE2_IN LANE1_OUT LANE2_PCS_ARST_N LANE1_TX_CLK_R LANE2_PMA_ARST_N LANE1_TX_CLK_STABLE LANE2_TX_DATA[9:0] LANE2_OUT LANE2_TX_CLK_R LANE3_PCS_ARST_N LANE2_TX_CLK_STABLE LANE3_PMA_ARST_N LANE3_OUT LANE3_TX_DATA[9:0] LANE3_TX_CLK_R LANE3_TX_CLK_STABLE |
PF_XCVR_ERM_C0
LANE3_TXD_N LANE3_TXD_P LANE2_TXD_N LANE2_TXD_P LANE1_TXD_N LANE1_TXD_P LANE0_TXD_N LANE0_TXD_P
|
TESSUTO_POR_N PCIE_INIT_DONE USRAM_INIT_DONE SRAM_INIT_DONE DEVICE_INIT_DONE XCVR_INIT_DONE USRAM_INIT_FROM_SNVM_DONE USRAM_INIT_FROM_UPROM_DONE USRAM_INIT_FROM_SPI_DONE SRAM_INIT_FROM_SNVM_DONE SRAM_INIT_FROM_UPROM_DONE SRAM_INIT_FROM_SPI_DONE AUTOCALIB_FATTO |
|
RIF_CLKPLL_LOCKCLKS_TO_XCVR |
PF_INIT_MONITOR_C0
PF_TX_PLL_C0
Sampintegrazione le per, g_BITS_PER_COMPONENT > 8 e g_PIXELS_PER_CLK = 1. Per Example, nelle configurazioni a 12 bit, i seguenti componenti fanno parte del progetto:
• PF_XCVR_ERM (PF_XCVR_ERM_C0_0) è configurato per una velocità dati di 111.375 Mbps in modalità PMA solo per TX, con la larghezza dati configurata come 10 bit per la modalità 1pxl e clock di riferimento 1113.75 Mbps, in base al Tabella 6-1 impostazioni
• L'uscita LANE1_TX_CLK_R di PF_XCVR_ERM_C0_0 viene generata come clock da 111.375 MHz, in base al Tabella 6-1 impostazioni
• R_CLK_I, G_CLK_I e B_CLK_I sono guidati rispettivamente da LANE3_TX_CLK_R, LANE2_TX_CLK_R e LANE1_TX_CLK_R
• PF_CCC_C0 genera un clock denominato OUT0_FABCLK_0, con una frequenza di 74.25 MHz, quando il clock di ingresso è 111.375 MHz, gestito da LANE1_TX_CLK_R
• SYS_CLK_I (HDMI_TX_C0, Display_Controller_C0, pattern_generator_C0, CORERESET_PF_C0 e PF_INIT_MONITOR_C0) è gestito da OUT0_FABCLK_0, che è 74.25 MHz
Sampintegrazione le per, g_BITS_PER_COMPONENT > 8 e g_PIXELS_PER_CLK = 4. Per Example, nelle configurazioni a 12 bit, i seguenti componenti fanno parte del progetto:
• PF_XCVR_ERM (PF_XCVR_ERM_C0_0) è configurato per una velocità dati di 4455 Mbps in modalità PMA solo per TX, con la larghezza dati configurata come 40 bit per la modalità 4pxl e clock di riferimento 111.375 MHz, in base al Tabella 6-1 impostazioni
• L'uscita LANE1_TX_CLK_R di PF_XCVR_ERM_C0_0 viene generata come clock da 111.375 MHz, in base al Tabella 6-1 impostazioni
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Integrazione del sistema
• R_CLK_I, G_CLK_I e B_CLK_I sono guidati rispettivamente da LANE3_TX_CLK_R, LANE2_TX_CLK_R e LANE1_TX_CLK_R
• PF_CCC_C0 genera un clock denominato OUT0_FABCLK_0, con una frequenza di 74.25 MHz, quando il clock di ingresso è 111.375 MHz, gestito da LANE1_TX_CLK_R
• SYS_CLK_I (HDMI_TX_C0, Display_Controller_C0, pattern_generator_C0, CORERESET_PF_C0 e PF_INIT_MONITOR_C0) è gestito da OUT0_FABCLK_0, che è 74.25 MHz
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Cronologia delle revisioni
7. Cronologia delle revisioni (Fai una domanda)
La cronologia delle revisioni descrive le modifiche implementate nel documento. Le modifiche sono elencate per revisione, a partire dalla pubblicazione più recente.
Tabella 7-1. Cronologia delle revisioni
|
Revisione |
Data |
Descrizione |
|
C |
05/2024 |
Di seguito l'elenco delle modifiche apportate alla revisione C del documento: • Aggiornato Introduzione sezione • Rimosse e aggiunte tabelle sull'utilizzo delle risorse per un pixel e quattro pixel Tabella 2 E Tabella 3 in 1. Utilizzo delle risorse sezione • Aggiornato Tabella 3-1 nel 3.1. Parametri di configurazione sezione • Aggiunto Tabella 3-6 E Tabella 3-7 nel 3.2. Porti sezione • Aggiunto 6. Integrazione del sistema sezione |
|
B |
|
09/2022 Di seguito l'elenco delle modifiche intervenute nella revisione B del documento: • Aggiornato il contenuto di Funzionalità e Introduzione • Aggiunto Figura 2-2 per la modalità audio disabilitata • Aggiunto Tabella 3-4 E Tabella 3-5 • Aggiornato il Tabella 3-2 E Tabella 3-3 • Aggiornato Tabella 3-1 • Aggiornato 1. Utilizzo delle risorse • Aggiornato Figura 1-1 • Aggiornato Figura 5-3 |
|
A |
|
04/2022 Di seguito l'elenco delle modifiche intervenute nella revisione A del documento: • Il documento è stato migrato sul modello Microchip • Il numero del documento è stato aggiornato a DS50003319 da 50200863 |
|
2.0 |
— |
Di seguito è riportato un riepilogo delle modifiche apportate in questa revisione. • Aggiunte sezioni Funzionalità e Famiglie supportate |
|
1.0 |
|
08/2021 Revisione iniziale |
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Supporto FPGA per microchip
Il gruppo di prodotti Microchip FPGA supporta i propri prodotti con vari servizi di supporto, tra cui Servizio clienti, Centro assistenza tecnica clienti, a websito e uffici vendite in tutto il mondo. Si consiglia ai clienti di visitare le risorse online di Microchip prima di contattare l'assistenza poiché è molto probabile che le loro domande abbiano già ricevuto risposta.
Contattare il Centro di assistenza tecnica tramite il websito a www.microchip.com/support. Menziona il numero di parte del dispositivo FPGA, seleziona la categoria di custodia appropriata e carica il design files durante la creazione di un caso di supporto tecnico.
Contatta il servizio clienti per assistenza non tecnica sui prodotti, ad esempio prezzi dei prodotti, aggiornamenti dei prodotti, informazioni sull'aggiornamento, stato dell'ordine e autorizzazione.
• Dal Nord America, chiamare 800.262.1060
• Dal resto del mondo, chiama 650.318.4460
• Fax, da qualsiasi parte del mondo, 650.318.8044
Informazioni sul microchip
Il microchip Websito
Microchip fornisce supporto online tramite il nostro websito a www.microchip.com/. Questo webil sito è utilizzato per fare filee informazioni facilmente accessibili ai clienti. Alcuni dei contenuti disponibili includono:
• Supporto prodotto – Schede tecniche ed errata, note applicative e sampprogrammi, risorse di progettazione, guide per l'utente e documenti di supporto hardware, ultime versioni software e software archiviato
• Supporto tecnico generale – Domande frequenti (FAQ), richieste di supporto tecnico, gruppi di discussione online, elenco dei membri del programma dei partner di progettazione Microchip
• Affari di Microchip – Guide per la selezione e l'ordinazione dei prodotti, ultimi comunicati stampa di Microchip, elenco di seminari ed eventi, elenco di uffici vendita, distributori e rappresentanti di fabbrica di Microchip
Servizio di notifica di modifica del prodotto
Il servizio di notifica delle modifiche ai prodotti di Microchip aiuta a mantenere i clienti aggiornati sui prodotti Microchip. Gli abbonati riceveranno una notifica via e-mail ogni volta che ci sono modifiche, aggiornamenti, revisioni o errata relativi a una specifica famiglia di prodotti o strumento di sviluppo di interesse.
Per registrarsi, andare su www.microchip.com/pcn e segui le istruzioni per la registrazione. Assistenza clienti
Gli utenti dei prodotti Microchip possono ricevere assistenza attraverso diversi canali: • Distributore o Rappresentante
• Ufficio vendite locale
• Ingegnere di soluzioni integrate (ESE)
• Assistenza tecnica
I clienti devono contattare il loro distributore, rappresentante o ESE per ricevere supporto. Sono disponibili anche uffici vendite locali per aiutare i clienti. Un elenco di uffici vendite e sedi è incluso in questo documento.
Il supporto tecnico è disponibile tramite websito a: www.microchip.com/support Funzionalità di protezione del codice dei dispositivi a microchip
Si noti quanto segue in merito alla funzionalità di protezione del codice sui prodotti Microchip:
Guida per l'utente
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• I prodotti Microchip soddisfano le specifiche contenute nella loro particolare Scheda Tecnica Microchip.
• Microchip ritiene che la sua famiglia di prodotti sia sicura se utilizzata nel modo previsto, entro le specifiche operative e in condizioni normali.
• Microchip valorizza e protegge in modo aggressivo i propri diritti di proprietà intellettuale. I tentativi di violare le funzionalità di protezione del codice del prodotto Microchip sono severamente vietati e potrebbero violare il Digital Millennium Copyright Act.
• Né Microchip né qualsiasi altro produttore di semiconduttori può garantire la sicurezza del proprio codice. La protezione del codice non significa che garantiamo che il prodotto sia “indistruttibile”. La protezione del codice è in continua evoluzione. Microchip è impegnata a migliorare continuamente le caratteristiche di protezione del codice dei nostri prodotti.
Note legali
Questa pubblicazione e le informazioni ivi contenute possono essere utilizzate solo con i prodotti Microchip, anche per progettare, testare e integrare i prodotti Microchip con l'applicazione. L'uso di queste informazioni in qualsiasi altro modo viola questi termini. Le informazioni relative alle applicazioni del dispositivo sono fornite solo per comodità dell'utente e possono essere sostituite da aggiornamenti. È tua responsabilità assicurarti che la tua applicazione soddisfi le tue specifiche. Contattare l'ufficio vendite Microchip locale per ulteriore supporto o ottenere ulteriore supporto all'indirizzo www.microchip.com/en-us/support/design-help/client-support-services.
QUESTE INFORMAZIONI SONO FORNITE DA MICROCHIP "COSÌ COME SONO". MICROCHIP NON RILASCIA ALCUNA DICHIARAZIONE O GARANZIA DI ALCUN TIPO, SIA ESSE ESPRESSE O IMPLICITE, SCRITTE O ORALI, STATUTARIE O ALTRO, RELATIVE ALLE INFORMAZIONI, INCLUSE, SENZA LIMITAZIONE, QUALSIASI GARANZIA IMPLICITA DI NON VIOLAZIONE, COMMERCIABILITÀ E IDONEITÀ PER UNO SCOPO PARTICOLARE, O GARANZIE RELATIVE ALLA SUA CONDIZIONE, QUALITÀ O PRESTAZIONI.
IN NESSUN CASO MICROCHIP SARÀ RITENUTA RESPONSABILE PER QUALSIASI PERDITA, DANNO, COSTO O SPESA INDIRETTA, SPECIALE, PUNITIVA, ACCIDENTALE O CONSEGUENTE DI QUALSIASI TIPO CORRELATA ALLE INFORMAZIONI O AL SUO UTILIZZO, COMUNQUE CAUSATA, ANCHE SE MICROCHIP È STATA INFORMATA DELLA POSSIBILITÀ O SE I DANNI SONO PREVEDIBILI. NELLA MISURA MASSIMA CONSENTITA DALLA LEGGE, LA RESPONSABILITÀ TOTALE DI MICROCHIP PER TUTTI I RECLAMI IN QUALSIASI MODO CORRELATI ALLE INFORMAZIONI O AL SUO UTILIZZO NON SUPERERÀ L'IMPORTO DELLE COMMISSIONI, SE PRESENTI, CHE AVETE PAGATO DIRETTAMENTE A MICROCHIP PER LE INFORMAZIONI.
L'uso dei dispositivi Microchip in applicazioni di supporto vitale e/o di sicurezza è interamente a rischio dell'acquirente, il quale accetta di difendere, indennizzare e tenere indenne Microchip da qualsiasi danno, reclamo, causa o spesa risultante da tale uso. Nessuna licenza viene trasferita, implicitamente o in altro modo, in base ai diritti di proprietà intellettuale di Microchip, salvo diversamente specificato.
Marchi
Il nome e il logo Microchip, il logo Microchip, Adaptec, AVR, logo AVR, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMD, maXStylus, maXTouch, MediaLB, megaAVR, Microsemi, logo Microsemi, MOST, logo MOST, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, logo PIC32, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, logo SST, SuperFlash, Symmetricom , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron e XMEGA sono marchi registrati di Microchip Technology Incorporated negli Stati Uniti e in altri paesi.
AgileSwitch, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed Control, HyperLight Load, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, logo ProASIC Plus, Quiet-Wire, SmartFusion, SyncWorld, TimeCesium, TimeHub, TimePictra, TimeProvider e ZL sono marchi registrati di Microchip Technology Incorporated negli Stati Uniti
Soppressione dei tasti adiacenti, AKS, Analog-for-the-Digital Age, Any Capacitor, AnyIn, AnyOut, Commutazione aumentata, BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, dsPICDEM, dsPICDEM.net, Dynamic
Guida per l'utente
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Corrispondenza media, DAM, ECAN, Espresso T1S, EtherGREEN, EyeOpen, GridTime, IdealBridge, IGaT, Programmazione seriale in-circuit, ICSP, INICnet, Parallelismo intelligente, IntelliMOS, Connettività inter-chip, JitterBlocker, Manopola sul display, MarginLink, maxCripto, maxView, memBrain, Mindi, MiWi, MPASM, MPF, logo certificato MPLAB, MPLIB, MPLINK, mSiC, MultiTRAK, NetDetach, generazione di codice onnisciente, PICDEM, PICDEM.net, PICkit, PICtail, Power MOS IV, Power MOS 7, PowerSmart, PureSilicon , QMatrix, REAL ICE, Ripple Blocker, RTAX, RTG4, SAM-ICE, Quad I/O seriale, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance , Tempo attendibile, TSHARC, Turing, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect e ZENA sono marchi registrati di Microchip Technology Incorporated negli Stati Uniti e in altri paesi.
SQTP è un marchio di servizio di Microchip Technology Incorporated negli USA
Il logo Adaptec, Frequency on Demand, Silicon Storage Technology e Symmcom sono marchi registrati di Microchip Technology Inc. in altri paesi.
GestIC è un marchio registrato di Microchip Technology Germany II GmbH & Co. KG, una sussidiaria di Microchip Technology Inc., in altri paesi.
Tutti gli altri marchi qui menzionati sono di proprietà delle rispettive aziende. © 2024, Microchip Technology Incorporated e sue controllate. Tutti i diritti riservati. ISBN:
Sistema di gestione della qualità
Per informazioni sui sistemi di gestione della qualità di Microchip, visitare www.microchip.com/qualità.
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Vendite e assistenza in tutto il mondo
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Malesia – Kuala Lumpur Tel: 60-3-7651-7906
Malesia – Penang
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Singapore
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Taiwan – Hsin Chu
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Taiwan-Kaohsiung
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Taiwan-Taipei
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Thailandia – Bangkok
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Vietnam-Ho Chi Minh
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Austria – Wels
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Fax: 43-7242-2244-393
Danimarca – Copenaghen
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Finlandia – Espoo
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Francia – Parigi
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Fax: 33-1-69-30-90-79
Germania – Garching
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