MICROCHIP DS50003319C-13 Ethernet HDMI TX IP Giya sa Gumagamit

Ang Microchip's High-Definition Multimedia Interface (HDMI) transmitter IP nagsuporta sa pagpasa sa video ug audio packet data nga gihulagway sa HDMI standard specification.

Ang HDMI naggamit sa Transition Minimized Differential Signaling (TMDS) aron episyenteng magpadala sa daghang gidaghanon sa digital data latas sa mga gilay-on nga cable, pagsiguro sa high-speed, serial, ug kasaligan nga digital signal transmission. Ang link sa TMDS naglangkob sa usa ka channel sa orasan ug tulo ka channel sa datos. Ang video pixel clock gipasa sa TMDS clock channel, nga makatabang sa pagpadayon sa mga signal sa pag-synchronize. Ang data sa video gidala isip 24-bit pixels sa tulo ka TMDS data channels, diin ang matag data channel gitakda alang sa red, green, ug blue color component. Ang datos sa audio gidala isip 8-bit packet sa TMDS green ug red channel.

Gitugotan sa TMDS encoder ang pagpadala sa mga serial data sa taas nga tulin, samtang gipamubu ang potensyal alang sa Electro-magnetic Interference (EMI) sa mga kable nga tumbaga pinaagi sa pagminus sa gidaghanon sa mga transisyon (pagkunhod sa interference tali sa mga kanal), ug pagkab-ot sa balanse sa Direct Current (DC), sa mga wire. , pinaagi sa pagpabilin sa gidaghanon sa usa ug mga sero sa linya nga halos managsama.

Ang HDMI TX IP gidesinyo nga gamiton kauban ang PolarFire® SoC ug PolarFire device transceivers. Ang IP nahiuyon sa HDMI 1.4 ug HDMI 2.0, nga nagsuporta hangtod sa 60 ka mga frame matag segundo, nga adunay labing kataas nga bandwidth nga 18 Gbps. Ang IP naggamit sa TMDS encoder nga nag-convert sa 8-bit nga video data kada channel ug audio packet ngadto sa 10-bit nga DC-balanced, ug ang transisyon nga gipamubu nga pagkasunod-sunod. Dayon kini gipasa sa serially sa gikusgon nga 10-bits kada pixel, kada channel. Sa panahon sa pag-blangko sa video, ang mga token sa pagkontrol gipasa. Kini nga mga token gihimo base sa hsync ug vsync signal. Sa panahon sa data island, ang audio packet gipasa isip 10-bit packets sa red ug green nga channel.

Giya sa Gumagamit

DS50003319C – 1

Summary

Ang mosunod nga lamesa naghatag ug summary sa HDMI TX IP nga mga kinaiya.

Talaan 1. HDMI TX IP Mga Kinaiya

Kinauyokan nga Bersyon	Kini nga giya sa gumagamit nagsuporta sa HDMI TX IP v5.2.0
Gisuportahan Mga Pamilya sa Device	• PolarFire® SoC • PolarFire
Gisuportahan nga Tool Flow	Nagkinahanglan og Libero® Ang SoC v11.4 o ulahi nga gipagawas
Gisuportahan Mga Interface	Ang mga interface nga gisuportahan sa HDMI TX IP mao ang: • AXI4-Stream - Kini nga kinauyokan nagsuporta sa AXI4-Stream sa mga input port. Kung gi-configure sa kini nga mode, ang IP nagkuha sa AXI4 Stream standard nga mga signal sa reklamo ingon mga input. • AXI4-Lite Configuration Interface - Kini nga Core nagsuporta sa AXI4-Lite configuration interface alang sa 4Kp60 nga kinahanglanon. Niini nga mode, ang mga IP input gihatag gikan sa SoftConsole. • Lumad - Kung gi-configure sa kini nga mode, ang IP nagkuha mga lumad nga video ug audio signal ingon mga input.
Paglisensya	Ang HDMI TX IP gihatag sa mosunod nga duha ka kapilian sa lisensya: • Gi-encrypt: Ang kompleto nga naka-encrypt nga RTL code gihatag alang sa kinauyokan. Magamit kini nga libre sa bisan unsang lisensya sa Libero, nga makapahimo sa kinauyokan nga ma-instantiated sa SmartDesign. Mahimo nimong buhaton ang Simulation, Synthesis, Layout, ug programa ang FPGA silicon gamit ang Libero design suite. • RTL: Ang kompleto nga RTL source code kay naka-lock sa lisensya, nga kinahanglang mapalit nga gilain.

Mga bahin

Ang HDMI TX IP adunay mga mosunod nga bahin:

• Compatible alang sa HDMI 2.0 ug 1.4b

• Nagsuporta sa usa o upat ka simbolo / pixel kada input sa orasan

• Nagsuporta sa mga Resolusyon hangtod sa 3840 x 2160 sa 60 fps

• Nagsuporta sa 8, 10, 12, ug 16-bit nga giladmon sa kolor

• Nagsuporta sa mga format sa kolor sama sa RGB, YUV 4:2:2, ug YUV 4:4:4

• Nagsuporta sa audio hangtod sa 32 ka channel

• Nagsuporta sa Encoding Scheme - TMDS

• Nagsuporta sa Lumad ug AXI4 Stream Video ug Audio Data interface

• Nagsuporta sa Native ug AXI4-Lite Configuration interface alang sa pagbag-o sa parameter

Mga Instruksyon sa Pag-instalar

Ang IP core kinahanglang ma-install sa IP Catalog sa Libero® Awtomatikong SoC software pinaagi sa IP Catalog update function sa Libero SoC software, o kini manwal nga gi-download gikan sa catalog. Sa higayon nga ang IP core ma-install sa Libero SoC software IP Catalog, kini gi-configure, namugna, ug gi-instantiate sulod sa SmartDesign para iapil sa Libero nga proyekto.

Giya sa Gumagamit

DS50003319C – 2

Paggamit sa Kapanguhaan (Pangutana)

Ang HDMI TX IP gipatuman sa PolarFire® FPGA (MPF300T - 1FCG1152I Package).

Ang mosunod nga talaan naglista sa mga kapanguhaan nga gigamit sa dihang g_PIXELS_PER_CLK = 1PXL.

Talaan 2. Paggamit sa Kapanguhaan para sa 1PXL

	g_COLOR_FORMAT g_BITS_PER_COMPONENT (Bit)	g_AUX_CHANNEL_ENABLE g_4K60_SUPPORT Panapton		4LUT	Tela DFF	Interface 4LUT	Interface DFF	uSRAM (64×12)
RGB	8	Makapahimo	Pag-disable	787	514	108	108	9
	8	Pag-disable	Pag-disable	819	502	108	108	9
	10	Pag-disable	Pag-disable	1070	849	156	156	13
	12	Pag-disable	Pag-disable	1084	837	156	156	13
	16	Pag-disable	Pag-disable	1058	846	156	156	13
YCbCr422	8	Pag-disable	Pag-disable	696	473	96	96	8
YCbCr444	8	Pag-disable	Pag-disable	819	513	108	108	9
	10	Pag-disable	Pag-disable	1068	849	156	156	13
	12	Pag-disable	Pag-disable	1017	837	156	156	13
	16	Pag-disable	Pag-disable	1050	845	156	156	13

Ang mosunod nga talaan naglista sa mga kapanguhaan nga gigamit sa dihang g_PIXELS_PER_CLK = 4PXL.

Talaan 3. Paggamit sa Kapanguhaan para sa 4PXL

	g_COLOR_FORMAT g_BITS_PER_COMPONENT (Bit)	g_AUX_CHANNEL_ENABLE g_4K60_SUPPORT Panapton		4LUT	Tela DFF	Interface 4LUT	Interface DFF	uSRAM (64×12)
RGB	8	Pag-disable	Makapahimo	4078	2032	144	144	12
		Makapahimo	Pag-disable	1475	2269	144	144	12
		Pag-disable	Pag-disable	1393	1092	144	144	12
	10	Pag-disable	Pag-disable	2151	1635	264	264	22
	12	Pag-disable	Pag-disable	1909	1593	264	264	22
	16	Pag-disable	Pag-disable	1645	1284	264	264	22
YCbCr422	8	Pag-disable	Pag-disable	1265	922	144	144	12
YCbCr444	8	Pag-disable	Pag-disable	1119	811	144	144	12
	10	Pag-disable	Pag-disable	2000	1627	264	264	22
	12	Pag-disable	Pag-disable	1909	1585	264	264	22
	16	Pag-disable	Pag-disable	1604	1268	264	264	22

Giya sa Gumagamit

DS50003319C – 3

HDMI TX IP Configurator

1. HDMI TX IP Configurator (Pangutana)

Kini nga seksyon naghatag usa ka labawview sa HDMI TX Configurator interface ug sa lainlaing mga sangkap niini.

Ang HDMI TX Configurator naghatag ug graphical interface aron i-set up ang HDMI TX core alang sa piho nga mga kinahanglanon sa pagpasa sa video. Kini nga configurator nagtugot sa user sa pagpili sa mga parameter sama sa Bits Per Component, Color Format, Number of Pixels, Audio Mode, Interface, Testbench, ug License. Mahinungdanon ang pag-adjust niini nga mga setting sa husto aron masiguro ang epektibo nga pagpasa sa data sa video sa HDMI.

Ang interface sa HDMI TX Configurator naglangkob sa lain-laing mga dropdown menu ug mga opsyon nga makapahimo sa mga tiggamit sa pag-customize sa HDMI transmission settings. Ang yawe nga mga pag-configure gihulagway sa Talaan 3-1.

Ang mosunud nga numero naghatag usa ka detalyado view sa HDMI TX Configurator interface.

Hulagway 1-1. HDMI TX IP Configurator

Ang interface naglakip usab sa OK ug Cancel nga mga buton para sa pagkumpirma o pagsalikway sa mga configuration nga gihimo.

Giya sa Gumagamit

DS50003319C – 5

Pagpatuman sa Hardware

2. Pagpatuman sa Hardware (Pangutana)

Ang HDMI Transmitter (TX) naglangkob sa duha ka stages:

• Usa ka XOR/XNOR nga operasyon, nga nagpamenos sa gidaghanon sa mga transisyon

• Usa ka INV/NONINV, nga nagpamenos sa disparity (DC balance). Ang dugang nga duha ka bit gidugang niini nga stage sa operasyon. Ang control data (hsync ug vsync) gi-encode sa 10 bits sa upat ka posibleng kombinasyon aron matabangan ang receiver nga ma-synchronize ang orasan niini sa transmitter clock. Ang usa ka transceiver kinahanglan gamiton kauban ang HDMI TX IP aron ma-serialize ang 10 bits (1 pixel mode) o 40 bits (4 pixels mode).

Ang configurator nagpakita usab og representasyon sa HDMI Tx core, nga gimarkahan og HDMI_TX_0, nga nagpakita sa lain-laing input ug output nga koneksyon nga gi-interface sa core. Adunay tulo ka mga mode alang sa HDMI TX interface ug gipatin-aw sama sa mosunod:

Mode sa Format sa Kolor sa RGB

Ang mga pantalan sa HDMI TX IP alang sa usa ka pixel matag orasan kung ang audio mode gipagana ug ang format sa kolor mao ang RGB para sa PolarFire® mga device gipakita sa mosunod nga numero. Usa ka biswal nga representasyon sa HDMI Tx core's ports sama sa mosunod:

• Ang pagkontrol sa mga signal sa orasan mao ang R_CLK_LOCK, G_CLK_LOCK, ug B_CLK_LOCK. Ang mga signal sa orasan mao ang R_CLK_I, G_CLK_I, ug B_CLK_I.

• Mga channel sa datos lakip ang DATA_R_I, DATA_G_I, ug DATA_B_I.

• Ang mga signal sa Auxiliary Data mao ang AUX_DATA_R_I ug AUX_DATA_G_I.

Hulagway 2-1. HDMI TX IP Block Diagram (RGB Color Format)

Para sa dugang nga impormasyon bahin sa mga signal sa I/O para sa format sa kolor sa RGB, tan-awa Talaan 3-2.

YCbCr444 Color Format Mode

Ang mga pantalan sa HDMI TX IP alang sa usa ka pixel matag orasan kung ang audio mode gipagana ug ang format sa kolor mao ang YCbCr444 gipakita sa mosunod nga numero. Usa ka biswal nga representasyon sa HDMI Tx core's ports sama sa mosunod:

• Ang control signal mao ang Y_CLK_LOCK, Cb_CLK_LOCK, ug Cr_CLK_LOCK.

• Ang mga signal sa orasan mao ang Y_CLK_I, Cb_CLK_I, ug Cr_CLK_I.

Giya sa Gumagamit

DS50003319C – 6

Pagpatuman sa Hardware

• Mga channel sa datos lakip ang DATA_Y_I, DATA_Cb_I, ug DATA_Cr_I.

• Auxiliary Data input signal mao ang AUX_DATA_Y_I ug AUX_DATA_C_I.

Hulagway 2-2. HDMI TX IP Block Diagram (YCbCr444 Color Format)

Para sa dugang nga impormasyon bahin sa I/O signal para sa YCbCr444 color format, tan-awa Talaan 3-6. YCbCr422 Color Format Mode

Ang mga pantalan sa HDMI TX IP alang sa usa ka pixel matag orasan kung ang audio mode gipagana ug ang format sa kolor mao ang YCbCr422 gipakita sa mosunod nga numero. Usa ka biswal nga representasyon sa HDMI Tx core's ports sama sa mosunod:

• Ang control signal mao ang LANE1_CLK_LOCK, LANE2_CLK_LOCK, ug LANE3_CLK_LOCK. • Ang mga signal sa orasan mao ang LANE1_CLK_I, LANE2_CLK_I, ug LANE3_CLK_I.

• Mga channel sa datos lakip ang DATA_Y_I ug DATA_C_I.

Giya sa Gumagamit

DS50003319C – 7

Pagpatuman sa Hardware

Hulagway 2-3. HDMI TX IP Block Diagram (YCbCr422 Color Format)

Para sa dugang nga impormasyon bahin sa I/O signal para sa YCbCr422 color format, tan-awa Talaan 3-7 Giya sa Gumagamit

DS50003319C – 8

HDMI TX Parameters ug Interface Signals

3. HDMI TX Parameters ug Interface Signals (Pangutana)

Kini nga seksyon naghisgot sa mga parameter sa HDMI TX GUI configurator ug I/O signal. 3.1 Mga Parameter sa Pag-configure (Pangutana)

Ang mosunod nga talaan naglista sa mga parameter sa pagsumpo sa HDMI TX IP.

Talaan 3-1. Mga Parameter sa Pag-configure

Ngalan sa Parameter	Deskripsyon
Kolor nga Format	Naghubit sa kolor nga luna. Nagsuporta sa mosunod nga mga format sa kolor: • RGB • YCbCr422 • YCbCr444
Gidaghanon sa mga bit kada sangkap	Gipiho ang gidaghanon sa mga bit kada sangkap sa kolor. Nagsuporta sa 8, 10, 12, ug 16 bits matag component.
Gidaghanon sa mga Pixel	Nagpakita sa gidaghanon sa mga pixel kada input sa orasan: • Pixel kada orasan = 1 • Pixel kada orasan = 4
Suporta sa 4Kp60	Suporta alang sa 4K nga resolusyon sa 60 ka mga frame matag segundo: • Sa diha nga ang 1, 4Kp60 nga suporta gipagana • Sa diha nga ang 0, 4Kp60 nga suporta gi-disable
Modulo sa Audio	I-configure ang audio transmission mode. Audio data para sa R ug G channel: • Enable • Pag-disable
Interface	Lumad ug AXI nga sapa
Testbench	Gitugotan ang pagpili sa usa ka palibot sa testbench. Nagsuporta sa mosunod nga mga kapilian sa testbench: • User • Wala
Lisensya	Gitakda ang matang sa lisensya. Naghatag sa mosunod nga duha ka kapilian sa lisensya: • RTL • Gi-encrypt

3.2 Mga pantalan (Pangutana)

Ang mosunod nga talaan naglista sa input ug output port sa HDMI TX IP alang sa Lumad nga interface kon ang Audio mode gipagana ug ang Color format kay RGB.

Talaan 3-2. Mga Signal sa Input ug Output

Ngalan sa Signal	Direksyon	Lapad	Deskripsyon
SYS_CLK_I	Input	1-gamay	System clock, kasagaran parehas nga orasan sa display controller
RESET_N_I	Input	1-gamay	Asynchronous nga aktibo-ubos nga reset signal
VIDEO_DATA_VALID_I	Input	1-gamay	Ang data sa video balido nga input
AUDIO_DATA_VALID_I	Input	1-gamay	Ang audio packet data balido nga input
R_CLK_I	Input	1-gamay	TX nga orasan alang sa "R" nga channel gikan sa XCVR
R_CLK_LOCK	Input	1-gamay	TX_CLK_STABLE alang sa R channel gikan sa XCVR
G_CLK_I	Input	1-gamay	TX nga orasan alang sa "G" nga channel gikan sa XCVR
G_CLK_LOCK	Input	1-gamay	TX_CLK_STABLE para sa G channel gikan sa XCVR
B_CLK_I	Input	1-gamay	TX nga orasan alang sa "B" nga channel gikan sa XCVR

Giya sa Gumagamit

DS50003319C – 9

HDMI TX Parameters ug Interface Signals

……….. mipadayon Signal Ngalan Direksyon Lapad Deskripsyon
B_CLK_LOCK	Input	1-gamay	TX_CLK_STABLE para sa B channel gikan sa XCVR
H_SYNC_I	Input	1-gamay	Horizontal nga pag-sync sa pulso
V_SYNC_I	Input	1-gamay	Vertical sync nga pulso
PACKET_HEADER_I	Input	PIXELS_PER_CLK*1	Packet header para sa audio packet data
DATA_R_I	Input	PIXELS_PER_CLK*8	Pagsulod sa "R" nga datos
DATA_G_I	Input	PIXELS_PER_CLK*8	Pagsulod sa "G" nga datos
DATA_B_I	Input	PIXELS_PER_CLK*8	Pagsulod sa "B" nga datos
AUX_DATA_R_I	Input	PIXELS_PER_CLK*4	Audio packet "R" channel data
AUX_DATA_G_I	Input	PIXELS_PER_CLK*4	Audio packet "G" channel data
TMDS_R_O	Output	PIXELS_PER_CLK*10	Gi-encode nga "R" nga datos
TMDS_G_O	Output	PIXELS_PER_CLK*10	Gi-encode nga "G" nga datos
TMDS_B_O	Output	PIXELS_PER_CLK*10	Gi-encode nga "B" nga datos

Ang mosunod nga lamesa naglista sa mga pantalan alang sa AXI4 Stream interface nga adunay Audio Enable.

Talaan 3-3. Input ug Output Ports para sa AXI4 Stream Interface

Uri sa Ngalan sa Port		Lapad	Deskripsyon
TDATA_I	Input	3g_BITS_PER_COMPONENTg_PIXELS_PER_CLK Input video data
TVALID_I	Input	1-gamay	Ang input nga video balido
TREADY_O Output 1-bit			Output ulipon andam signal
TUSER_I	Input	PIXELS_PER_CLK*9 + 5	gamay 0 = wala magamit gamay 1 = VSYNC gamay 2 = HSYNC gamay 3 = wala magamit gamay [3 + g_PIXELS_PER_CLK: 4] = Packet header bit [4 + g_PIXELS_PER_CLK] = Audio data balido gamay [(5 * g_PIXELS_PER_CLK) + 4: (1g_PIXELS_PER_CLK) + 5] = Audio G data gamay [(9 g_PIXELS_PER_CLK) + 4: (5*g_PIXELS_PER_CLK) + 5] = Audio R data

Ang mosunod nga talaan naglista sa mga input ug output port sa HDMI TX IP alang sa Lumad nga interface kon ang Audio mode gi-disable.

Talaan 3-4. Mga Signal sa Input ug Output

Ngalan sa Signal	Direksyon	Lapad	Deskripsyon
SYS_CLK_I	Input	1-gamay	System clock, kasagaran parehas nga orasan sa display controller
RESET_N_I	Input	1-gamay	Asynchronous nga aktibo -ubos nga reset signal
VIDEO_DATA_VALID_I	Input	1-gamay	Ang data sa video balido nga input
R_CLK_I	Input	1-gamay	TX nga orasan alang sa "R" nga channel gikan sa XCVR
R_CLK_LOCK	Input	1-gamay	TX_CLK_STABLE alang sa R channel gikan sa XCVR
G_CLK_I	Input	1-gamay	TX nga orasan alang sa "G" nga channel gikan sa XCVR
G_CLK_LOCK	Input	1-gamay	TX_CLK_STABLE para sa G channel gikan sa XCVR
B_CLK_I	Input	1-gamay	TX nga orasan alang sa "B" nga channel gikan sa XCVR
B_CLK_LOCK	Input	1-gamay	TX_CLK_STABLE para sa B channel gikan sa XCVR
H_SYNC_I	Input	1-gamay	Horizontal nga pag-sync sa pulso
V_SYNC_I	Input	1-gamay	Vertical sync nga pulso
DATA_R_I	Input	PIXELS_PER_CLK*8	Pagsulod sa "R" nga datos

Giya sa Gumagamit

DS50003319C – 10

HDMI TX Parameters ug Interface Signals

……….. mipadayon Signal Ngalan Direksyon Lapad Deskripsyon
DATA_G_I	Input	PIXELS_PER_CLK*8	Pagsulod sa "G" nga datos
DATA_B_I	Input	PIXELS_PER_CLK*8	Pagsulod sa "B" nga datos
TMDS_R_O	Output	PIXELS_PER_CLK*10	Gi-encode nga "R" nga datos
TMDS_G_O	Output	PIXELS_PER_CLK*10	Gi-encode nga "G" nga datos
TMDS_B_O	Output	PIXELS_PER_CLK*10	Gi-encode nga "B" nga datos

Ang mosunod nga lamesa naglista sa mga pantalan alang sa AXI4 Stream interface.

Talaan 3-5. Input ug Output Ports para sa AXI4 Stream Interface

Ngalan sa Port	Type	Lapad	Deskripsyon
TDATA_I_VIDEO	Input	3g_BITS_PER_COMPONENTg_PIXELS_PER_CLK	Pagsulod sa datos sa video
TVALID_I_VIDEO	Input	1-gamay	Ang input nga video balido
TREADY_O_VIDEO	Output	1-gamay	Output ulipon andam signal
TUSER_I_VIDEO	Input	4 bitay	gamay 0 = wala magamit gamay 1 = VSYNC gamay 2 = HSYNC gamay 3 = wala magamit

Ang mosunod nga talaan naglista sa mga pantalan alang sa YCbCr444 mode kon ang audio mode gipagana.

Talaan 3-6. Input ug Output para sa YCbCr444 Mode ug Audio Mode Enabled

Ngalan sa Signal	Lapad sa Direksyon		Deskripsyon
SYS_CLK_I	Input	1-gamay	System clock, kasagaran parehas nga orasan sa display controller
RESET_N_I	Input	1-gamay	Asynchronous nga aktibo-ubos nga reset signal
VIDEO_DATA_VALID_I Input		1-gamay	Ang data sa video balido nga input
AUDIO_DATA_VALID_I Input		1-gamay	Ang audio packet data balido nga input
Y_CLK_I	Input	1-gamay	TX nga orasan alang sa "Y" nga channel gikan sa XCVR
Y_CLK_LOCK	Input	1-gamay	TX_CLK_STABLE alang sa Y channel gikan sa XCVR
Cb_CLK_I	Input	1-gamay	TX nga orasan alang sa "Cb" nga channel gikan sa XCVR
Cb_CLK_LOCK	Input	1-gamay	TX_CLK_STABLE para sa Cb channel gikan sa XCVR
Cr_CLK_I	Input	1-gamay	TX nga orasan alang sa "Cr" nga channel gikan sa XCVR
Cr_CLK_LOCK	Input	1-gamay	TX_CLK_STABLE alang sa Cr channel gikan sa XCVR
H_SYNC_I	Input	1-gamay	Horizontal nga pag-sync sa pulso
V_SYNC_I	Input	1-gamay	Vertical sync nga pulso
PACKET_HEADER_I	Input	PIXELS_PER_CLK*1	Packet header para sa audio packet data
DATA_Y_I	Input	PIXELS_PER_CLK*8	Pagsulod sa "Y" nga datos
DATA_Cb_I	Input	PIXELS_PER_CLK*DATA_WIDTH Input "Cb" data
DATA_Cr_I	Input	PIXELS_PER_CLK*DATA_WIDTH Input "Cr" data
AUX_DATA_Y_I	Input	PIXELS_PER_CLK*4	Audio packet "Y" channel data
AUX_DATA_C_I	Input	PIXELS_PER_CLK*4	Audio packet "C" channel data
TMDS_R_O	Output	PIXELS_PER_CLK*10	Gi-encode nga "Cb" nga datos
TMDS_G_O	Output	PIXELS_PER_CLK*10	Gi-encode nga "Y" nga datos
TMDS_B_O	Output	PIXELS_PER_CLK*10	Gi-encode nga "Cr" nga datos

Ang mosunod nga talaan naglista sa mga pantalan alang sa YCbCr422 mode kon ang audio mode gipagana.

Giya sa Gumagamit

DS50003319C – 11

HDMI TX Parameters ug Interface Signals

Talaan 3-7. Input ug Output para sa YCbCr422 Mode ug Audio Mode Enabled

Ngalan sa Signal	Lapad sa Direksyon		Deskripsyon
SYS_CLK_I	Input	1-gamay	System clock, kasagaran parehas nga orasan sa display controller
RESET_N_I	Input	1-gamay	Asynchronous Aktibo -Ubos nga reset signal
VIDEO_DATA_VALID_I Input		1-gamay	Ang data sa video balido nga input
LANE1_CLK_I	Input	1-gamay	TX nga orasan alang sa "lane gikan sa XCVE lane 1" nga channel gikan sa XCVR
LANE1_CLK_LOCK	Input	1-gamay	TX_CLK_STABLE para sa lane gikan sa XCVE lane 1
LANE2_CLK_I	Input	1-gamay	TX nga orasan alang sa "lane gikan sa XCVE lane 2" nga channel gikan sa XCVR
LANE2_CLK_LOCK	Input	1-gamay	TX_CLK_STABLE para sa lane gikan sa XCVE lane 2
LANE3_CLK_I	Input	1-gamay	TX nga orasan alang sa "lane gikan sa XCVE lane 3" nga channel gikan sa XCVR
LANE3_CLK_LOCK	Input	1-gamay	TX_CLK_STABLE para sa lane gikan sa XCVE lane 3
H_SYNC_I	Input	1-gamay	Horizontal nga pag-sync sa pulso
V_SYNC_I	Input	1-gamay	Vertical sync nga pulso
PACKET_HEADER_I	Input	PIXELS_PER_CLK*1	Packet header para sa audio packet data
DATA_Y_I	Input	PIXELS_PER_CLK*DATA_WIDTH Input “Y” data
DATA_C_I	Input	PIXELS_PER_CLK*DATA_WIDTH Input “C” data
AUX_DATA_Y_I	Input	PIXELS_PER_CLK*4	Audio packet "Y" channel data
AUX_DATA_C_I	Input	PIXELS_PER_CLK*4	Audio packet "C" channel data
TMDS_R_O	Output	PIXELS_PER_CLK*10	Gi-encode nga "C" nga datos
TMDS_G_O	Output	PIXELS_PER_CLK*10	Gi-encode nga "Y" nga datos
TMDS_B_O	Output	PIXELS_PER_CLK*10	Gi-encode nga datos nga may kalabotan sa impormasyon sa pag-sync

Giya sa Gumagamit

DS50003319C – 12

Pagrehistro sa Mapa ug Deskripsyon

4. Pagrehistro sa Mapa ug Deskripsyon (Pangutana)

Offset	Ngalan	Bit nga Pos.	7	6	5	4	3	2	1	0
0x00	SCRAMBLER_IP_EN	7:0								SUGOD
		15:8
		23:16
		31:24
0x04	XCVR_DATA_LANE_ 0_SEL	7:0							SUGOD[1:0]
		15:8
		23:16
		31:24

Giya sa Gumagamit

DS50003319C – 13

Pagrehistro sa Mapa ug Deskripsyon

4.1 SCRAMBLER_IP_EN (Pangutana)

Ngalan: SCRAMBLER_IP_EN

Offset: 0x000

I-reset: 0x0

Property: Write-only

Scrambler Enable Control Register. Kini nga rehistro kinahanglan isulat aron makakuha og 4kp60 nga Suporta alang sa HDMI TX IP

Bit 31 30 29 28 27 26 25 24

Access

I-reset

Bit 23 22 21 20 19 18 17 16

Access

I-reset

Bit 15 14 13 12 11 10 9 8

Access

I-reset

Bit 7 6 5 4 3 2 1 0

SUGOD

Pag-access sa W Reset 0

Bit 0 - SUGOD Pagsulat "1" niini nga bit nagsugod sa Scrambler pagbalhin sa data gipagana. Ang HDMI 2.0 naggamit sa usa ka porma sa scrambling nga nailhan nga 8b/10b encoding. Kini nga pamaagi sa pag-encode gigamit sa pagpadala sa datos sa HDMI interface nga kasaligan ug episyente.

Giya sa Gumagamit

DS50003319C – 14

Pagrehistro sa Mapa ug Deskripsyon

4.2 XCVR_DATA_LANE_0_SEL (Pangutana)

Ngalan: XCVR_DATA_LANE_0_SEL

Offset: 0x004

I-reset: 0x1

Property: Write-only

Ang rehistro sa XCVR_DATA_LANE_0_SEL nagpili sa datos nga kinahanglan ibalhin sa XCVR gikan sa HDMI TX IP alang sa pagkuha sa orasan alang sa Full HD, 4kp30, 4kp60.

Bit 31 30 29 28 27 26 25 24

Access

I-reset

Bit 23 22 21 20 19 18 17 16

Access

I-reset

Bit 15 14 13 12 11 10 9 8

Access

I-reset

Bit 7 6 5 4 3 2 1 0

SUGOD[1:0]

I-access ang WW Reset 0 1

Bits 1:0 – START[1:0] Ang pagsulat og “10” niini nga bits magpasiugda sa 4KP60 ug ang XCVR data-rate gihatag isip FFFFF_00000.

Giya sa Gumagamit

DS50003319C – 15

Testbench Simulation

5. Testbench Simulation (Pangutana)

Gihatag ang Testbench aron masusi ang pagpaandar sa HDMI TX core. Ang Testbench naglihok lamang sa lumad nga interface nga adunay 1 pixel kada orasan ug gipagana ang audio mode.

Ang mosunod nga lamesa naglista sa mga parameter nga gi-configure sumala sa aplikasyon.

Talaan 5-1. Parameter sa Pag-configure sa Testbench

Ngalan	Mga Default nga Parameter
Pormat sa Kolor (g_COLOR_FORMAT)	RGB
Mga bit kada sangkap (g_BITS_PER_COMPONENT)	8
Gidaghanon sa Pixels (g_PIXELS_PER_CLK)	1
4Kp60 nga Suporta (g_4K60_SUPPORT)	0
Audio Mode (g_AUX_CHANNEL_ENABLE)	1 (Enable)
Interface (G_FORMAT)	0 (Disable)

Aron ma-simulate ang kinauyokan gamit ang testbench, buhata ang mosunod nga mga lakang:

1. Sa window sa Design Flow, palapad ang Create Design.

2. I-right-click ang Paghimo sa SmartDesign Testbench, ug dayon i-klik ang Run, ingon sa gipakita sa mosunod nga numero. Hulagway 5-1. Paghimo sa SmartDesign Testbench

3. Pagsulod ug ngalan alang sa SmartDesign testbench, ug dayon i-klik ang OK.

Hulagway 5-2. Pagngalan sa SmartDesign Testbench

Ang SmartDesign testbench gihimo, ug usa ka canvas ang makita sa tuo sa Design Flow pane.

Giya sa Gumagamit

DS50003319C – 16

Testbench Simulation

4. Pagdala ngadto sa Libero® SoC Catalog, pilia View > Windows > IP Catalog, ug unya palapdan ang Solutions Video. Doble-klik ang HDMI TX IP (v5.2.0), ug dayon i-klik ang OK.

5. Sa Parameter Configurator nga bintana, pilia ang gikinahanglan nga Number of Pixels value, sama sa gipakita sa mosunod nga numero.

Hulagway 5-3. Pag-configure sa Parameter

6. Pilia ang tanan nga mga pantalan, i-right-click ug pilia ang Promote to Top Level.

7. Sa SmartDesign toolbar, i-klik Generate Component.

8. Sa tab nga Stimulus Hierarchy, i-right-click ang HDMI_TX_TB testbench file, ug dayon i-klik ang Simulate Pre-Synth Design > Open Interactively.

Ang ModelSim® abli ang himan gamit ang testbench, ingon sa gipakita sa mosunod nga numero. Hulagway 5-4. ModelSim Tool nga adunay HDMI TX Testbench File

Importante: Kung ang simulation mabalda tungod sa run time limit nga gitakda sa DO file, gamita ang dagan -tanan sugo aron makompleto ang simulation.

Giya sa Gumagamit

DS50003319C – 17

Testbench Simulation

5.1 Timing Diagram (Pangutana)

Ang mosunod nga timing diagram alang sa HDMI TX IP nagpakita sa video data ug pagkontrol sa mga panahon sa datos alang sa 1 pixel kada orasan.

Hulagway 5-5. HDMI TX IP Timing Diagram sa Video Data alang sa 1 Pixel matag Clock

Ang mosunod nga diagram nagpakita sa upat ka kombinasyon sa control data.

Hulagway 5-6. HDMI TX IP Timing Diagram sa Control Data alang sa 1 Pixel matag Clock

Giya sa Gumagamit

DS50003319C – 18

Paghiusa sa Sistema

6. Paghiusa sa Sistema (Pangutana)

Kini nga seksyon nagpakita ingonampAng paghulagway sa disenyo.

Ang mosunod nga talaan naglista sa mga configuration sa PF XCVR, PF TX PLL, ug PF CCC.

Talaan 6-1. PF XCVR, PF TX PLL, ug PF CCC Configurations

Resolusyon		Bit Width PF XCVR Configuration			PF TX PLL Configuration		PF CCC Configuration
Resolusyon		TX nga datos Rate	TX nga orasan Dibisyon hinungdan	TX PCS Tela Lapad	Gitinguha Output Bit Clock	Reperensya Relo Frequency	Input Frequency	Output Frequency
1PXL (1080p60) 8		1485	4	10	5940	148.5	NA	NA
1PXL (1080p30) 10		925	4	10	3700	148.5	92.5	74
	12	1113.75	4	10	4455	148.5	111.375	74.25
	16	1485	4	10	5940	148.5	148.5	74.25
4PXL (1080p60) 10		1860	4	40	7440	148.5	46.5	37.2
	12	2229	4	40	8916	148.5	55.725	37.15
	16	2970	2	40	5940	148.5	74.25	37.125
4PXL (4kp30)	8	2970	2	40	5940	148.5	NA	NA
	10	3712.5	2	40	7425	148.5	92.812	74.25
	12	4455	1	40	4455	148.5	111.375	74.25
	16	5940	1	40	5940	148.5	148.5	74.25
4PXL (4Kp60)	8	5940	1	40	5940	148.5	NA	NA

HDMI TX Sample Disenyo, kung gi-configure sa g_BITS_PER_COMPONENT = 8-bit ug

g_PIXELS_PER_CLK = 1 PXL mode, gipakita sa mosunod nga numero.

Hulagway 6-1. HDMI TX Sample Disenyo

HDMI_TX_C0_0

PF_INIT_MONITOR_C0_0

FABRIC_POR_N

PCIE_INIT_DONE

USRAM_INIT_DONE

SRAM_INIT_DONE

DEVICE_INIT_DONE

XCVR_INIT_DONE

USRAM_INIT_FROM_SNVM_DONE

USRAM_INIT_FROM_UPROM_DONE

USRAM_INIT_FROM_SPI_DONE

SRAM_INIT_FROM_SNVM_DONE

SRAM_INIT_FROM_UPROM_DONE

SRAM_INIT_FROM_SPI_DONE

AUTOCALIB_DONE

PF_INIT_MONITOR_C0

CORERESET_PF_C0_0

CLK

EXT_RST_N

BANK_x_VDDI_STATUS

BANK_y_VDDI_STATUS

PLL_POWERDOWN_B

PLL_LOCK

FABRIC_RESET_N

SS_BUSY

INIT_DONE

FF_US_RESTORE

FPGA_POR_N

CORERESET_PF_C0

Display_Controller_C0_0

FRAME_END_O

H_SYNC_O

RESETN_I

V_SYNC_O

SYS_CLK_I

V_ACTIVE_O

ENABLE_I

DATA_TRIGGER_O

H_RES_O[15:0]

V_RES_O[15:0]

Display_Controller_C0

pattern_generator_verilog_pattern_0

DATA_VALID_O

SYS_CLK_I

FRAME_END_O

RESET_N_I

LINE_END_O

DATA_EN_I

RED_O[7:0]

FRAME_END_I

GREEN_O[7:0]

PATTERN_SEL_I[2:0]

BLUE_O[7:0]

BAYER_O[7:0]

Test_Pattern_Generator_C1

PF_XCVR_REF_CLK_C0_0

RESET_N_I

SYS_CLK_I

VIDEO_DATA_VALID_I

R_CLK_I

R_CLK_LOCK

G_CLK_I

G_CLK_LOCK

TMDS_R_O[9:0]

B_CLK_I

TMDS_G_O[9:0]

B_CLK_LOCK

TMDS_B_O[9:0]

V_SYNC_I

XCVR_LANE_0_DATA_O[9:0]

H_SYNC_I

DATA_R_I[7:0]

DATA_G_I[7:0]

DATA_B_I[7:0]

HDMI_TX_C0

PF_TX_PLL_C0_0

PF_XCVR_ERM_C0_0

PADs_OUT

LANE3_TXD_N

CLKS_FROM_TXPLL_0

LANE3_TXD_P

LANE0_IN

LANE2_TXD_N

LANE0_PCS_ARST_N

LANE2_TXD_P

LANE0_PMA_ARST_N

LANE1_TXD_N

LANE0_TX_DATA[9:0]

LANE1_TXD_P

LANE1_IN

LANE0_TXD_N

LANE1_PCS_ARST_N

LANE0_TXD_P

LANE1_PMA_ARST_N

LANE0_OUT

LANE1_TX_DATA[9:0]

LANE0_TX_CLK_R

LANE2_IN

LANE0_TX_CLK_STABLE

LANE2_PCS_ARST_N

LANE1_OUT

LANE2_PMA_ARST_N

LANE1_TX_CLK_R

LANE2_TX_DATA[9:0]

LANE1_TX_CLK_STABLE

LANE3_IN

LANE2_OUT

LANE3_PCS_ARST_N

LANE2_TX_CLK_R

LANE3_PMA_ARST_N

LANE2_TX_CLK_STABLE

LANE3_TX_DATA[9:0] LANE3_OUTLANE3_TX_CLK_R

LANE3_TX_CLK_STABLE

PF_XCVR_ERM_C0

LANE3_TXD_N LANE3_TXD_P LANE2_TXD_N LANE2_TXD_P LANE1_TXD_N LANE1_TXD_P LANE0_TXD_N LANE0_TXD_P

PATTERN_SEL_I[2:0] REF_CLK_PAD_P REF_CLK_PAD_N

REF_CLK_PAD_P

REF_CLK_PAD_NREF_CLK

REF_CLKPLL_LOCKCLKS_TO_XCVR

PF_XCVR_REF_CLK_C0

PF_TX_PLL_C0

Para sa Example, sa 8-bit configurations, ang mosunod nga mga component mao ang bahin sa disenyo: • PF_XCVR_ERM (PF_XCVR_ERM_C0_0) gi-configure para sa data rate nga 1485 Mbps sa PMA mode para sa TX lang, nga ang data width gi-configure isip 10 bit para sa 1pxl mode ug 148.5 MHz reference clock, base sa nag-una nga mga setting sa lamesa

• LANE0_TX_CLK_R output sa PF_XCVR_ERM_C0_0 namugna isip 148.5 MHz nga orasan, base sa nag-una nga mga setting sa lamesa

• SYS_CLK_I (HDMI_TX_C0, Display_Controller_C0, pattern_generator_C0, CORERESET_PF_C0, ug PF_INIT_MONITOR_C0) gimaneho sa LANE0_TX_CLK_R, nga 148.5 MHz

• R_CLK_I, G_CLK_I, ug B_CLK_I gimaneho sa LANE3_TX_CLK_R, LANE2_TX_CLK_R, ug LANE1_TX_CLK_R, matag usa

Giya sa Gumagamit

DS50003319C – 19

Paghiusa sa Sistema

Sample integration para sa, g_BITS_PER_COMPONENT = 8 ug g_PIXELS_PER_CLK = 4. Para sa Example, sa 8-bit configurations, ang mosunod nga mga component mao ang bahin sa disenyo: • PF_XCVR_ERM (PF_XCVR_ERM_C0_0) gi-configure para sa data rate nga 2970 Mbps sa PMA mode para sa

TX lang, nga ang data width gi-configure isip 40-bit para sa 1pxl mode ug 148.5 MHz reference clock base sa nag-una nga mga setting sa lamesa

• LANE0_TX_CLK_R output sa PF_XCVR_ERM_C0_0 namugna isip 74.25 MHz nga orasan, base sa nag-una nga mga setting sa lamesa

• SYS_CLK_I (HDMI_TX_C0, Display_Controller_C0, pattern_generator_C0, CORERESET_PF_C0, ug PF_INIT_MONITOR_C0) gimaneho sa LANE0_TX_CLK_R, nga 148.5 MHz

• R_CLK_I, G_CLK_I, ug B_CLK_I gimaneho sa LANE3_TX_CLK_R, LANE2_TX_CLK_R, ug LANE1_TX_CLK_R, matag usa

HDMI TX Sample Disenyo, kung gi-configure sa g_BITS_PER_COMPONENT = 12 Bit ug g_PIXELS_PER_CLK = 1 PXL mode, gipakita sa mosunod nga numero.

Hulagway 6-2. HDMI TX Sample Disenyo

PF_XCVR_ERM_C0_0

PATTERN_SEL_I[2:0]

REF_CLK_PAD_P REF_CLK_PAD_N

PF_CCC_C1_0

REF_CLK_0 OUT0_FABCLK_0PLL_LOCK_0

PF_CCC_C1

PF_INIT_MONITOR_C0_0

CORERESET_PF_C0_0

CLK

EXT_RST_N

BANK_x_VDDI_STATUS

BANK_y_VDDI_STATUS

PLL_POWERDOWN_B

PLL_LOCK

FABRIC_RESET_N

SS_BUSY

INIT_DONE

FF_US_RESTORE

FPGA_POR_N

CORERESET_PF_C0

Display_Controller_C0_0

FRAME_END_O

H_SYNC_O

RESETN_I

V_SYNC_O

SYS_CLK_I

V_ACTIVE_O

ENABLE_I

DATA_TRIGGER_O

H_RES_O[15:0]

V_RES_O[15:0]

Display_Controller_C0

pattern_generator_verilog_pattern_0

DATA_VALID_O

SYS_CLK_I

FRAME_END_O

RESET_N_I

LINE_END_O

DATA_EN_I

RED_O[7:0]

FRAME_END_I

GREEN_O[7:0]

PATTERN_SEL_I[2:0]

BLUE_O[7:0]

BAYER_O[7:0]

Test_Pattern_Generator_C0

PF_XCVR_REF_CLK_C0_0

REF_CLK_PAD_P

REF_CLK_PAD_NREF_CLK

PF_XCVR_REF_CLK_C0

HDMI_TX_0

RESET_N_I

SYS_CLK_I

VIDEO_DATA_VALID_I

R_CLK_I

R_CLK_LOCK

G_CLK_I

G_CLK_LOCK

TMDS_R_O[9:0]

B_CLK_I

TMDS_G_O[9:0]

B_CLK_LOCK

TMDS_B_O[9:0]

V_SYNC_I

XCVR_LANE_0_DATA_O[9:0]

H_SYNC_I

DATA_R_I[11:0]

DATA_R_I[11:4]

DATA_G_I[11:0]

DATA_G_I[11:4]

DATA_B_I[11:0]

DATA_B_I[11:4]

HDMI_TX_C0

PF_TX_PLL_C0_0

PADs_OUT

CLKS_FROM_TXPLL_0

LANE3_TXD_N

LANE0_IN

LANE3_TXD_P

LANE0_PCS_ARST_N

LANE2_TXD_N

LANE0_PMA_ARST_N

LANE2_TXD_P

LANE0_TX_DATA[9:0]

LANE1_TXD_N

LANE1_IN

LANE1_TXD_P

LANE1_PCS_ARST_N

LANE0_TXD_N

LANE1_PMA_ARST_N

LANE0_TXD_P

LANE1_TX_DATA[9:0]

LANE0_OUT

LANE2_IN

LANE1_OUT

LANE2_PCS_ARST_N

LANE1_TX_CLK_R

LANE2_PMA_ARST_N

LANE1_TX_CLK_STABLE

LANE2_TX_DATA[9:0] LANE2_OUTLANE3_IN

LANE2_TX_CLK_R

LANE3_PCS_ARST_N

LANE2_TX_CLK_STABLE

LANE3_PMA_ARST_N

LANE3_OUT

LANE3_TX_DATA[9:0]

LANE3_TX_CLK_R

LANE3_TX_CLK_STABLE

PF_XCVR_ERM_C0

LANE3_TXD_N LANE3_TXD_P LANE2_TXD_N LANE2_TXD_P LANE1_TXD_N LANE1_TXD_P LANE0_TXD_N LANE0_TXD_P

FABRIC_POR_N

PCIE_INIT_DONE

USRAM_INIT_DONE

SRAM_INIT_DONE

DEVICE_INIT_DONE

XCVR_INIT_DONE

USRAM_INIT_FROM_SNVM_DONE

USRAM_INIT_FROM_UPROM_DONE

USRAM_INIT_FROM_SPI_DONE

SRAM_INIT_FROM_SNVM_DONE

SRAM_INIT_FROM_UPROM_DONE

SRAM_INIT_FROM_SPI_DONE

AUTOCALIB_DONE

REF_CLKPLL_LOCKCLKS_TO_XCVR

PF_INIT_MONITOR_C0

PF_TX_PLL_C0

Sample integration para sa, g_BITS_PER_COMPONENT > 8 ug g_PIXELS_PER_CLK = 1. Para sa Example, sa 12-bit nga mga pag-configure, ang mosunod nga mga sangkap mao ang bahin sa disenyo:

• Ang PF_XCVR_ERM (PF_XCVR_ERM_C0_0) gi-configure para sa data rate nga 111.375 Mbps sa PMA mode para sa TX lang, nga ang data width gi-configure isip 10 bit para sa 1pxl mode ug 1113.75 Mbps reference clock, base sa Talaan 6-1 mga setting

• LANE1_TX_CLK_R output sa PF_XCVR_ERM_C0_0 gihimo isip 111.375 MHz nga orasan, base sa Talaan 6-1 mga setting

• R_CLK_I, G_CLK_I, ug B_CLK_I gimaneho sa LANE3_TX_CLK_R, LANE2_TX_CLK_R, ug LANE1_TX_CLK_R, matag usa

• Ang PF_CCC_C0 nagmugna og orasan nga ginganlag OUT0_FABCLK_0, nga adunay frequency nga 74.25 MHz, kung ang input nga orasan kay 111.375 MHz, nga gimaneho sa LANE1_TX_CLK_R

• SYS_CLK_I (HDMI_TX_C0, Display_Controller_C0, pattern_generator_C0, CORERESET_PF_C0, ug PF_INIT_MONITOR_C0) gimaneho sa OUT0_FABCLK_0, nga 74.25 MHz

Sample integration para sa, g_BITS_PER_COMPONENT > 8 ug g_PIXELS_PER_CLK = 4. Para sa Example, sa 12-bit nga mga pag-configure, ang mosunod nga mga sangkap mao ang bahin sa disenyo:

• Ang PF_XCVR_ERM (PF_XCVR_ERM_C0_0) gi-configure para sa data rate nga 4455 Mbps sa PMA mode para sa TX lang, nga ang data width gi-configure isip 40 bit para sa 4pxl mode ug 111.375 MHz reference clock, base sa Talaan 6-1 mga setting

• LANE1_TX_CLK_R output sa PF_XCVR_ERM_C0_0 gihimo isip 111.375 MHz nga orasan, base sa Talaan 6-1 mga setting

Giya sa Gumagamit

DS50003319C – 20

Paghiusa sa Sistema

• R_CLK_I, G_CLK_I, ug B_CLK_I gimaneho sa LANE3_TX_CLK_R, LANE2_TX_CLK_R, ug LANE1_TX_CLK_R, matag usa

• Ang PF_CCC_C0 nagmugna og orasan nga ginganlag OUT0_FABCLK_0, nga adunay frequency nga 74.25 MHz, kung ang input nga orasan kay 111.375 MHz, nga gimaneho sa LANE1_TX_CLK_R

• SYS_CLK_I (HDMI_TX_C0, Display_Controller_C0, pattern_generator_C0, CORERESET_PF_C0, ug PF_INIT_MONITOR_C0) gimaneho sa OUT0_FABCLK_0, nga 74.25 MHz

Giya sa Gumagamit

DS50003319C – 21

Kasaysayan sa Pagbag-o

7. Kasaysayan sa Pagbag-o (Pangutana)

Ang kasaysayan sa rebisyon naghulagway sa mga kausaban nga gipatuman sa dokumento. Ang mga pagbag-o gilista pinaagi sa rebisyon, sugod sa pinakabag-o nga publikasyon.

Talaan 7-1. Kasaysayan sa Pagbag-o

Rebisyon	Petsa	Deskripsyon
C	05/2024	Ang mosunod mao ang listahan sa mga kausaban sa rebisyon C sa dokumento: • Gi-update Pasiuna seksyon • Gikuha ang mga lamesa sa paggamit sa kapanguhaan alang sa usa ka pixel ug upat ka pixel ug gidugang Talaan 2 ug Talaan 3 in 1. Paggamit sa Kapanguhaan seksyon • Gi-update Talaan 3-1 sa 3.1. Mga Parameter sa Pag-configure seksyon • Gidugang Talaan 3-6 ug Talaan 3-7 sa 3.2. Mga pantalan seksyon • Gidugang 6. Paghiusa sa Sistema seksyon
B		09/2022 Ang mosunod mao ang listahan sa mga kausaban sa rebisyon B sa dokumento: • Updated sa sulod sa Features ug Pasiuna • Gidugang Hulagway 2-2 alang sa disabled Audio Mode • Gidugang Talaan 3-4 ug Talaan 3-5 • Gi-update ang Talaan 3-2 ug Talaan 3-3 • Gi-update Talaan 3-1 • Gi-update 1. Paggamit sa Kapanguhaan • Gi-update Hulagway 1-1 • Gi-update Hulagway 5-3
A		04/2022 Ang mosunod mao ang listahan sa mga kausaban sa rebisyon A sa dokumento: • Ang dokumento gibalhin ngadto sa Microchip template • Ang numero sa dokumento gi-update sa DS50003319 gikan sa 50200863
2.0	—	Ang mosunod mao ang summary sa mga kausaban nga gihimo niini nga rebisyon. • Gidugang nga mga bahin ug gisuportahan nga mga seksyon sa Pamilya
1.0		08/2021 Inisyal nga rebisyon

Giya sa Gumagamit

DS50003319C – 22

Suporta sa Microchip FPGA

Ang grupo sa mga produkto sa Microchip FPGA nagpaluyo sa mga produkto niini nga adunay nagkalain-laing serbisyo sa suporta, lakip ang Customer Service, Customer Technical Support Center, a website, ug mga opisina sa pagbaligya sa tibuok kalibutan. Gisugyot ang mga kustomer nga bisitahan ang Microchip online nga mga kapanguhaan sa wala pa makontak ang suporta tungod kay lagmit nga ang ilang mga pangutana natubag na.

Kontaka ang Technical Support Center pinaagi sa website sa www.microchip.com/support. Hisguti ang FPGA Device Part number, pilia ang angay nga kategorya sa kaso, ug i-upload ang disenyo files samtang nagmugna og teknikal nga suporta nga kaso.

Kontaka ang Customer Service alang sa dili teknikal nga suporta sa produkto, sama sa pagpresyo sa produkto, pag-upgrade sa produkto, impormasyon sa pag-update, status sa order, ug pagtugot.

• Gikan sa North America, tawag 800.262.1060

• Gikan sa ubang bahin sa kalibutan, tawag 650.318.4460

• Fax, gikan sa bisan asa sa kalibutan, 650.318.8044

Impormasyon sa Microchip

Ang Microchip Website

Ang Microchip naghatag online nga suporta pinaagi sa among website sa www.microchip.com/. Kini website gigamit sa paghimo files ug impormasyon nga dali makuha sa mga kustomer. Pipila sa mga sulod nga anaa naglakip sa:

• Suporta sa Produkto - Mga sheet sa datos ug sayup, mga nota sa aplikasyon ug sampmga programa, mga kapanguhaan sa disenyo, mga giya sa tiggamit ug mga dokumento sa suporta sa hardware, pinakabag-o nga pagpagawas sa software ug gi-archive nga software

• Kinatibuk-ang Suporta sa Teknikal - Kanunay nga Gipangutana nga mga Pangutana (FAQ), mga hangyo sa teknikal nga suporta, mga grupo sa diskusyon sa online, listahan sa miyembro sa programa sa kasosyo sa disenyo sa Microchip

• Negosyo sa Microchip - Pagpili sa produkto ug mga giya sa pag-order, pinakabag-o nga press release sa Microchip, listahan sa mga seminar ug mga panghitabo, listahan sa mga opisina sa pagbaligya sa Microchip, mga distributor ug mga representante sa pabrika

Serbisyo sa Pagpahibalo sa Pagbag-o sa Produkto

Ang serbisyo sa pagpahibalo sa pagbag-o sa produkto sa Microchip makatabang sa pagpadayon sa mga kostumer sa mga produkto sa Microchip. Ang mga subscriber makadawat og pahibalo sa email sa matag higayon nga adunay mga pagbag-o, mga pag-update, mga pagbag-o o mga sayup nga may kalabutan sa usa ka piho nga pamilya sa produkto o himan sa pagpalambo sa interes.

Para magparehistro, adto sa www.microchip.com/pcn ug sunda ang mga instruksyon sa pagrehistro. Suporta sa Kustomer

Ang mga tiggamit sa mga produkto sa Microchip makadawat og tabang pinaagi sa daghang mga agianan: • Distributor o Representante

• Lokal nga Opisina sa Pagbaligya

• Embedded Solutions Engineer (ESE)

• Teknikal nga Suporta

Kinahanglang kontakon sa mga kustomer ang ilang distributor, representante o ESE alang sa suporta. Anaa usab ang mga lokal nga opisina sa pagpamaligya aron matabangan ang mga kustomer. Ang usa ka lista sa mga opisina sa pagpamaligya ug mga lokasyon gilakip sa kini nga dokumento.

Ang teknikal nga suporta anaa pinaagi sa website sa: www.microchip.com/support Feature sa Pagpanalipod sa Code sa Microchip Device

Matikdi ang mosunod nga mga detalye sa feature sa pagpanalipod sa code sa mga produkto sa Microchip:

Giya sa Gumagamit

DS50003319C – 23

• Ang mga produkto sa Microchip nakab-ot ang mga detalye nga anaa sa ilang partikular nga Microchip Data Sheet.

• Nagtuo ang Microchip nga ang pamilya sa mga produkto niini luwas kung gamiton sa gituyo nga paagi, sulod sa mga detalye sa pag-operate, ug ubos sa normal nga mga kondisyon.

• Ang mga mithi sa Microchip ug agresibo nga nanalipod sa mga katungod sa intelektwal nga kabtangan niini. Ang mga pagsulay sa paglapas sa mga bahin sa pagpanalipod sa code sa produkto sa Microchip hugot nga gidili ug mahimong makalapas sa Digital Millennium Copyright Act.

• Bisan ang Microchip o bisan unsang ubang tiggama sa semiconductor dili makagarantiya sa seguridad sa code niini. Ang pagpanalipod sa code wala magpasabut nga gigarantiyahan namon ang produkto nga "dili mabuak". Ang pagpanalipod sa code kanunay nga nag-uswag. Gipasalig sa Microchip ang padayon nga pagpaayo sa mga bahin sa pagpanalipod sa code sa among mga produkto.

Legal nga Pahibalo

Kini nga publikasyon ug ang impormasyon dinhi mahimong gamiton lamang sa mga produkto sa Microchip, lakip ang pagdesinyo, pagsulay, ug paghiusa sa mga produkto sa Microchip sa imong aplikasyon. Ang paggamit niini nga impormasyon sa bisan unsang laing paagi naglapas niini nga mga termino. Ang impormasyon bahin sa mga aplikasyon sa device gihatag lamang para sa imong kasayon ug mahimong mapulihan sa mga update. Imong responsibilidad ang pagsiguro nga ang imong aplikasyon nagtagbo sa imong mga detalye. Kontaka ang imong lokal nga opisina sa pagbaligya sa Microchip alang sa dugang nga suporta o, pagkuha og dugang nga suporta sa www.microchip.com/en-us/support/design-help/client-support-services.

KINI NGA IMPORMASYON GIHATAG SA MICROCHIP "AS IS". ANG MICROCHIP WALAY MGA REPRESENTASYON O WARRANTY SA BISAN UNSANG KLASE MAPASABOT O GIPAHIBALO, GISULAT O ORAL, STATUTORY O UBAN PA, MAY KALAMBOAN SA IMPORMASYON LAKIP APAN DILI LIMITADO SA BISAN UNSANG GIPASABOT NGA WARRANTY SA DILI, PAGBASA KATUYOAN, O MGA WARRANTY NGA MAY MALABATI SA IYANG KONDISYON, KALIDAD, O PERFORMANCE.

BISAN WALA MAN ANG MICROCHIP MAHIMONG TUBAG ALANG SA BISAN UNSANG INDIRECT, ESPESYAL, PUNITIVE, INCIDENTAL, O KONSEQUENTIAL NGA PAGKAWAL, KADOT, GASTO, O GASTO SA BISAN UNSANG KLASE NGA MAY MALAIT SA IMPORMASYON O PAGGAMIT KINI, BISAN UNSAY HINUNGDANON, BISAN KON NAHIMO ANG POSIBILIDAD O ANG MGA KADOT MAHITABO. HANGTOD SA KATAPUSAN NGA GITUGOT SA BALAOD, ANG TOTAL LIABILIDAD SA MICROCHIP SA TANANG MGA PANGANGINLAN SA UNSANG PAAGI NGA MAY KALAMBOAN SA IMPORMASYON O ANG PAGGAMIT NIINI DILI MOLABAW SA KANTIDAD SA BAYARAN, KUNG NAA MAN, NGA IMONG GIBAYAD DIREKTA SA MICROCHIP ALANG SA IMPORMASYON.

Ang paggamit sa mga gamit sa Microchip sa suporta sa kinabuhi ug/o mga aplikasyon sa kaluwasan hingpit nga naa sa peligro sa pumapalit, ug ang pumapalit miuyon nga depensahan, bayran ug huptan nga dili makadaot ang Microchip gikan sa bisan unsa ug tanan nga mga kadaot, pag-angkon, mga demanda, o mga gasto nga resulta sa ingon nga paggamit. Wala’y mga lisensya nga gihatag, sa tinuud o kung dili, sa ilawom sa bisan unsang mga katungod sa intelektwal nga kabtangan sa Microchip gawas kung gipahayag.

Mga marka sa pamatigayon

Ang Microchip nga ngalan ug logo, ang Microchip logo, Adaptec, AVR, AVR logo, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMD, maXStylus, maXTouch MediaLB, megaAVR, Microsemi, Microsemi logo, MOST, MOST logo, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, PIC32 logo, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, SST Logo, SuperFlash, Symmetricom , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron, ug XMEGA kay mga rehistradong trademark sa Microchip Technology Incorporated sa USA ug ubang mga nasud.

AgileSwitch, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed Control, HyperLight Load, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, ProASIC Plus logo, Quiet-Wire, SmartFusion, SyncWorld, Ang TimeCesium, TimeHub, TimePictra, TimeProvider, ug ZL mga rehistradong trademark sa Microchip Technology Incorporated sa USA

Kasikbit nga Key Suppression, AKS, Analog-for-the-Digital Age, Bisan unsang Capacitor, AnyIn, AnyOut, Augmented Switching, BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, dsPICDEM, dsPICDEM.net, Dynamic

Giya sa Gumagamit

DS50003319C – 24

Average Matching, DAM, ECAN, Espresso T1S, EtherGREEN, EyeOpen, GridTime, IdealBridge, IGaT, In-Circuit Serial Programming, ICSP, INICnet, Intelligent Parallel, IntelliMOS, Inter-Chip Connectivity, JitterBlocker, Knob-on-Display, MarginLink, maxCrypto, maxView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB Certified logo, MPLIB, MPLINK, mSiC, MultiTRAK, NetDetach, Omniscient Code Generation, PICDEM, PICDEM.net, PICkit, PICtail, Power MOS IV, Power MOS 7, PowerSmart, PureSilicon , QMatrix, TINUOD nga ICE, Ripple Blocker, RTAX, RTG4, SAM-ICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance , Gisaligan nga Oras, TSHARC, Turing, USBCheck, VariSense, VectorBlox, VeriPHY, ViewAng Span, WiperLock, XpressConnect, ug ZENA mga marka sa Microchip Technology Incorporated sa USA ug uban pang mga nasud.

Ang SQTP usa ka marka sa serbisyo sa Microchip Technology Incorporated sa USA

Ang logo sa Adaptec, Frequency on Demand, Silicon Storage Technology, ug Symmcom kay mga rehistradong tatak sa Microchip Technology Inc. sa ubang mga nasud.

Ang GestIC usa ka rehistradong marka sa Microchip Technology Germany II GmbH & Co. KG, usa ka subsidiary sa Microchip Technology Inc., sa ubang mga nasud.

Ang tanan nga uban pang mga marka sa pamatigayon nga gihisgutan dinhi mga kabtangan sa ilang mga kompanya. © 2024, Microchip Technology Incorporated ug mga subsidiary niini. Tanang Katungod Gigahin. ISBN:

Sistema sa Pagdumala sa Kalidad

Alang sa kasayuran bahin sa Mga Sistema sa Pagdumala sa Kalidad sa Microchip, palihug bisitaha www.microchip.com/quality.

Giya sa Gumagamit

DS50003319C – 25

Tibuok Kalibutan nga Pagbaligya ug Serbisyo

AMERICAS ASIA/PACIFIC ASIA/PACIFIC EUROPE

Opisina sa Kumpanya

2355 West Chandler Blvd. Chandler, AZ 85224-6199 Tel: 480-792-7200

Fax: 480-792-7277

Teknikal nga Suporta:

www.microchip.com/support Web adres:

www.microchip.com

Atlanta

Duluth, GA

Tel: 678-957-9614

Fax: 678-957-1455

Austin, TX

Tel: 512-257-3370

Boston

Westborough, MA

Tel: 774-760-0087

Fax: 774-760-0088

Chicago

Itasca, IL

Tel: 630-285-0071

Fax: 630-285-0075

Dallas

Addison, TX

Tel: 972-818-7423

Fax: 972-818-2924

Detroit

Novi, MI

Tel: 248-848-4000

Houston, TX

Tel: 281-894-5983

Indianapolis

Noblesville, IN

Tel: 317-773-8323

Fax: 317-773-5453

Tel: 317-536-2380

Los Angeles

Mission Viejo, CA

Tel: 949-462-9523

Fax: 949-462-9608

Tel: 951-273-7800

Raleigh, NC

Tel: 919-844-7510

New York, NY

Tel: 631-435-6000

San Jose, CA

Tel: 408-735-9110

Tel: 408-436-4270

Canada - Toronto

Tel: 905-695-1980

Fax: 905-695-2078

Australia - Sydney Tel: 61-2-9868-6733 China - Beijing

Tel: 86-10-8569-7000 China - Chengdu

Tel: 86-28-8665-5511 China - Chongqing Tel: 86-23-8980-9588 China - Dongguan Tel: 86-769-8702-9880 China - Guangzhou Tel: 86-20-8755-8029 China - Hangzhou Tel: 86-571-8792-8115 China - Hong Kong SAR Tel: 852-2943-5100 China - Nanjing

Tel: 86-25-8473-2460 China - Qingdao

Tel: 86-532-8502-7355 China - Shanghai

Tel: 86-21-3326-8000 China - Shenyang Tel: 86-24-2334-2829 China - Shenzhen Tel: 86-755-8864-2200 China - Suzhou

Tel: 86-186-6233-1526 China - Wuhan

Tel: 86-27-5980-5300 China – Xian

Tel: 86-29-8833-7252 China - Xiamen

Tel: 86-592-2388138 China - Zhuhai

Tel: 86-756-3210040

India - Bangalore

Tel: 91-80-3090-4444

India - Bag-ong Delhi

Tel: 91-11-4160-8631

India - Pune

Tel: 91-20-4121-0141

Japan - Osaka

Tel: 81-6-6152-7160

Japan - Tokyo

Tel: 81-3-6880-3770

Korea – Daegu

Tel: 82-53-744-4301

Korea - Seoul

Tel: 82-2-554-7200

Malaysia - Kuala Lumpur Tel: 60-3-7651-7906

Malaysia – Penang

Tel: 60-4-227-8870

Pilipinas – Manila

Tel: 63-2-634-9065

Singapore

Tel: 65-6334-8870

Taiwan - Hsin Chu

Tel: 886-3-577-8366

Taiwan - Kaohsiung

Tel: 886-7-213-7830

Taiwan - Taipei

Tel: 886-2-2508-8600

Thailand - Bangkok

Tel: 66-2-694-1351

Vietnam – Ho Chi Minh

Tel: 84-28-5448-2100

Giya sa Gumagamit

Austria - Wels

Tel: 43-7242-2244-39

Fax: 43-7242-2244-393

Denmark – Copenhagen

Tel: 45-4485-5910

Fax: 45-4485-2829

Finland - Espoo

Tel: 358-9-4520-820

France - Paris

Tel: 33-1-69-53-63-20

Fax: 33-1-69-30-90-79

Alemanya - Garching

Tel: 49-8931-9700

Alemanya - Haan

Tel: 49-2129-3766400

Alemanya - Heilbronn

Tel: 49-7131-72400

Alemanya - Karlsruhe

Tel: 49-721-625370

Alemanya - Munich

Tel: 49-89-627-144-0

Fax: 49-89-627-144-44

Alemanya - Rosenheim

Tel: 49-8031-354-560

Israel - Hod Hasharon

Tel: 972-9-775-5100

Italy - Milan

Tel: 39-0331-742611

Fax: 39-0331-466781

Italy - Padova

Tel: 39-049-7625286

Netherlands – Drunen

Tel: 31-416-690399

Fax: 31-416-690340

Norway – Trondheim

Tel: 47-72884388

Poland - Warsaw

Tel: 48-22-3325737

Romania – Bucharest

Tel: 40-21-407-87-50

Espanya - Madrid

Tel: 34-91-708-08-90

Fax: 34-91-708-08-91

Sweden - Gothenberg

Tel: 46-31-704-60-40

Sweden - Stockholm

Tel: 46-8-5090-4654

UK – Wokingham

Tel: 44-118-921-5800

Fax: 44-118-921-5820

DS50003319C – 26

Mga Dokumento / Mga Kapanguhaan

MICROCHIP DS50003319C-13 Ethernet HDMI TX IP [pdf] Giya sa Gumagamit
DS50003319C - 13, DS50003319C - 2, DS50003319C - 3, DS50003319C-13 Ethernet HDMI TX IP, DS50003319C-13, Ethernet HDMI TX IP, HDMI TX IP, IP

Mga pakisayran

Manwal sa Gumagamit

DS50003319C-13 Ethernet HDMI TX IP

Giya sa Gumagamit sa HDMI TX IP

Summary

Mga bahin

Mga Instruksyon sa Pag-instalar

Giya sa Gumagamit

Paggamit sa Kapanguhaan (Pangutana)

Talaan 3. Paggamit sa Kapanguhaan para sa 4PXL

Giya sa Gumagamit

HDMI TX IP Configurator

Hulagway 1-1. HDMI TX IP Configurator

Pagpatuman sa Hardware

Mode sa Format sa Kolor sa RGB

Pagpatuman sa Hardware

Pagpatuman sa Hardware

HDMI TX Parameters ug Interface Signals

Talaan 3-3. Input ug Output Ports para sa AXI4 Stream Interface

Talaan 3-4. Mga Signal sa Input ug Output

HDMI TX Parameters ug Interface Signals

Talaan 3-5. Input ug Output Ports para sa AXI4 Stream Interface

Talaan 3-6. Input ug Output para sa YCbCr444 Mode ug Audio Mode Enabled

HDMI TX Parameters ug Interface Signals

Pagrehistro sa Mapa ug Deskripsyon

Pagrehistro sa Mapa ug Deskripsyon

4.1 SCRAMBLER_IP_EN (Pangutana)

Aron ma-simulate ang kinauyokan gamit ang testbench, buhata ang mosunod nga mga lakang:

Testbench Simulation

Paghiusa sa Sistema

Paghiusa sa Sistema

Paghiusa sa Sistema

Kasaysayan sa Pagbag-o

Talaan 7-1. Kasaysayan sa Pagbag-o

Suporta sa Microchip FPGA

Impormasyon sa Microchip

Ang Microchip Website

Serbisyo sa Pagpahibalo sa Pagbag-o sa Produkto

Legal nga Pahibalo

Mga marka sa pamatigayon

Mga Dokumento / Mga Kapanguhaan

Mga pakisayran

May Kalabutan nga mga Post

Pagbilin ug komento

Cancel reply