MICROCHIP DS50003319C-13 이더넷 HDMI TX IP 사용자 가이드

HDMI는 TMDS(Transition Minimized Differential Signaling)를 사용하여 확장된 케이블 거리에서 상당한 양의 디지털 데이터를 효율적으로 전송하여 고속, 직렬 및 안정적인 디지털 신호 전송을 보장합니다. TMDS 링크는 단일 클록 채널과 24개의 데이터 채널로 구성됩니다. 비디오 픽셀 클록은 TMDS 클록 채널에서 전송되어 신호를 동기화하는 데 도움이 됩니다. 비디오 데이터는 8개의 TMDS 데이터 채널에서 XNUMX비트 픽셀로 전송되며, 각 데이터 채널은 빨간색, 녹색 및 파란색 구성 요소에 지정됩니다. 오디오 데이터는 TMDS 녹색 및 빨간색 채널에서 XNUMX비트 패킷으로 전송됩니다.

TMDS 인코더는 전환 횟수를 최소화하여(채널 간 간섭을 줄여) 구리 케이블을 통한 전자기 간섭(EMI) 가능성을 최소화하면서 고속으로 직렬 데이터를 전송할 수 있으며, 회선에서 1과 0의 개수를 거의 동일하게 유지하여 전선에서 직류(DC) 균형을 달성합니다.

HDMI TX IP는 PolarFire와 함께 사용하도록 설계되었습니다.® SoC 및 PolarFire 장치 트랜시버. IP는 초당 최대 1.4프레임을 지원하는 HDMI 2.0 및 HDMI 60과 호환되며, 최대 대역폭은 18Gbps입니다. IP는 채널당 8비트 비디오 데이터와 오디오 패킷을 10비트 DC-밸런스 및 전환 최소화 시퀀스로 변환하는 TMDS 인코더를 사용합니다. 그런 다음 픽셀당 10비트, 채널당 속도로 직렬로 전송됩니다. 비디오 블랭킹 기간 동안 제어 토큰이 전송됩니다. 이러한 토큰은 hsync 및 vsync 신호를 기반으로 생성됩니다. 데이터 아일랜드 기간 동안 오디오 패킷은 빨간색 및 녹색 채널에서 10비트 패킷으로 전송됩니다.

사용자 가이드

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요약

다음 표는 HDMI TX IP 특성을 요약한 것입니다.

표 1. HDMI TX IP 특성

코어 버전	본 사용자 가이드는 HDMI TX IP v5.2.0을 지원합니다.
지원됨 장치 제품군	• 폴라파이어® 시스템온칩(SoC) • 폴라파이어
지원되는 도구 흐름	리베로 필요® SoC v11.4 이상 릴리스
지원됨 인터페이스	HDMI TX IP가 지원하는 인터페이스는 다음과 같습니다. • AXI4-스트림 – 이 코어는 입력 포트에 AXI4-Stream을 지원합니다. 이 모드로 구성하면 IP는 AXI4 Stream 표준 준수 신호를 입력으로 받습니다. • AXI4-Lite 구성 인터페이스 – 이 코어는 4Kp4 요구 사항에 대한 AXI60-Lite 구성 인터페이스를 지원합니다. 이 모드에서 IP 입력은 SoftConsole에서 제공됩니다. • 토종의 – 이 모드로 구성하면 IP는 기본 비디오 및 오디오 신호를 입력으로 받습니다.
라이센스	HDMI TX IP에는 다음 두 가지 라이센스 옵션이 제공됩니다. • 암호화됨: 코어에 대한 완전한 암호화된 RTL 코드가 제공됩니다. Libero 라이선스와 함께 무료로 제공되어 SmartDesign으로 코어를 인스턴스화할 수 있습니다. Libero 디자인 스위트를 사용하여 FPGA 실리콘을 시뮬레이션, 합성, 레이아웃 및 프로그래밍할 수 있습니다. • 실시간: 전체 RTL 소스 코드는 라이선스로 잠겨 있으므로 별도로 구매해야 합니다.

특징

HDMI TX IP에는 다음과 같은 특징이 있습니다:

• HDMI 2.0 및 1.4b와 호환

• 클록 입력당 1개 또는 4개의 심볼/픽셀 지원

• 최대 3840fps에서 2160 x 60 해상도 지원

• 8, 10, 12, 16비트 색상 깊이 지원

• RGB, YUV 4:2:2, YUV 4:4:4 등의 색상 포맷을 지원합니다.

• 최대 32채널 오디오 지원

• 인코딩 방식 지원 – TMDS

• 네이티브 및 AXI4 스트림 비디오 및 오디오 데이터 인터페이스 지원

• 매개변수 수정을 위한 네이티브 및 AXI4-Lite 구성 인터페이스 지원

설치 지침

IP 코어는 Libero의 IP 카탈로그에 설치되어야 합니다.® SoC 소프트웨어는 Libero SoC 소프트웨어의 IP 카탈로그 업데이트 기능을 통해 자동으로 다운로드되거나 카탈로그에서 수동으로 다운로드됩니다. IP 코어가 Libero SoC 소프트웨어 IP 카탈로그에 설치되면 Libero 프로젝트에 포함되도록 SmartDesign 내에서 구성, 생성 및 인스턴스화됩니다.

사용자 가이드

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자원 활용 (질문하기)

HDMI TX IP는 PolarFire에 구현되어 있습니다.® FPGA(MPF300T – 1FCG1152I 패키지).

다음 표에는 g_PIXELS_PER_CLK = 1PXL일 때 활용되는 리소스가 나열되어 있습니다.

표 2. 1PXL의 리소스 활용

	g_COLOR_FORMAT g_BITS_PER_COMPONENT(비트)	g_AUX_CHANNEL_ENABLE g_4K60_SUPPORT 패브릭		4루트	구조 디에프에프	인터페이스 4LUT	인터페이스 DFF	uSRAM(64×12)
RGB	8	할 수 있게 하다	장애를 입히다	787	514	108	108	9
	8	장애를 입히다	장애를 입히다	819	502	108	108	9
	10	장애를 입히다	장애를 입히다	1070	849	156	156	13
	12	장애를 입히다	장애를 입히다	1084	837	156	156	13
	16	장애를 입히다	장애를 입히다	1058	846	156	156	13
YCbCr422	8	장애를 입히다	장애를 입히다	696	473	96	96	8
YCbCr444	8	장애를 입히다	장애를 입히다	819	513	108	108	9
	10	장애를 입히다	장애를 입히다	1068	849	156	156	13
	12	장애를 입히다	장애를 입히다	1017	837	156	156	13
	16	장애를 입히다	장애를 입히다	1050	845	156	156	13

다음 표에는 g_PIXELS_PER_CLK = 4PXL일 때 활용되는 리소스가 나열되어 있습니다.

표 3. 4PXL의 리소스 활용

	g_COLOR_FORMAT g_BITS_PER_COMPONENT(비트)	g_AUX_CHANNEL_ENABLE g_4K60_SUPPORT 패브릭		4루트	구조 디에프에프	인터페이스 4LUT	인터페이스 DFF	uSRAM(64×12)
RGB	8	장애를 입히다	할 수 있게 하다	4078	2032	144	144	12
		할 수 있게 하다	장애를 입히다	1475	2269	144	144	12
		장애를 입히다	장애를 입히다	1393	1092	144	144	12
	10	장애를 입히다	장애를 입히다	2151	1635	264	264	22
	12	장애를 입히다	장애를 입히다	1909	1593	264	264	22
	16	장애를 입히다	장애를 입히다	1645	1284	264	264	22
YCbCr422	8	장애를 입히다	장애를 입히다	1265	922	144	144	12
YCbCr444	8	장애를 입히다	장애를 입히다	1119	811	144	144	12
	10	장애를 입히다	장애를 입히다	2000	1627	264	264	22
	12	장애를 입히다	장애를 입히다	1909	1585	264	264	22
	16	장애를 입히다	장애를 입히다	1604	1268	264	264	22

사용자 가이드

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HDMI TX IP 구성기

1. HDMI TX IP 구성기 (질문하기)

이 섹션에서는 다음을 제공합니다.view HDMI TX Configurator 인터페이스와 다양한 구성 요소.

HDMI TX 구성자는 특정 비디오 전송 요구 사항에 맞게 HDMI TX 코어를 설정하기 위한 그래픽 인터페이스를 제공합니다. 이 구성기를 사용하면 사용자는 구성 요소당 비트 수, 색상 형식, 픽셀 수, 오디오 모드, 인터페이스, 테스트 벤치 및 라이센스와 같은 매개변수를 선택할 수 있습니다. HDMI를 통해 비디오 데이터를 효과적으로 전송하려면 이러한 설정을 올바르게 조정하는 것이 중요합니다.

HDMI TX 구성기의 인터페이스는 사용자가 HDMI 전송 설정을 사용자 정의할 수 있는 다양한 드롭다운 메뉴와 옵션으로 구성되어 있습니다. 주요 구성은 다음에 설명되어 있습니다. 표 3-1.

다음 그림은 자세한 내용을 제공합니다. view HDMI TX 구성기 인터페이스의.

그림 1-1. HDMI TX IP 구성기

인터페이스에는 구성을 확인하거나 취소하기 위한 확인 및 취소 버튼도 포함되어 있습니다.

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하드웨어 구현

2. 하드웨어 구현 (질문하기)

HDMI 송신기(TX)는 2개로 구성됩니다.tag에스:

• 전환 횟수를 최소화하는 XOR/XNOR 연산

• INV/NONINV는 불일치(DC 균형)를 최소화합니다. 추가 2비트는 이 s에 추가됩니다.tag전자 운영. 제어 데이터(hsync 및 vsync)는 수신기가 해당 클럭을 송신기 클럭과 동기화하는 데 도움이 되도록 10가지 가능한 조합으로 10비트로 인코딩됩니다. 1비트(40픽셀 모드) 또는 4비트(XNUMX픽셀 모드)를 직렬화하려면 HDMI TX IP와 함께 트랜시버를 사용해야 합니다.

또한 구성자는 HDMI_TX_0이라는 라벨이 붙은 HDMI Tx 코어 표현을 표시하여 코어와 인터페이스되는 다양한 입력 및 출력 연결을 나타냅니다. HDMI TX 인터페이스에는 세 가지 모드가 있으며 다음과 같이 설명됩니다.

RGB 색상 형식 모드

PolarFire의 오디오 모드가 활성화되고 색상 형식이 RGB인 경우 클럭당 1픽셀에 대한 HDMI TX IP 포트® 다음 그림에 장치가 나와 있습니다. HDMI Tx 코어 포트의 시각적 표현은 다음과 같습니다.

• 제어 클록 신호는 R_CLK_LOCK, G_CLK_LOCK 및 B_CLK_LOCK입니다. 클록 신호는 R_CLK_I, G_CLK_I 및 B_CLK_I입니다.

• DATA_R_I, DATA_G_I 및 DATA_B_I를 포함한 데이터 채널.

• 보조 데이터 신호는 AUX_DATA_R_I 및 AUX_DATA_G_I입니다.

그림 2-1. HDMI TX IP 블록 다이어그램(RGB 색상 형식)

RGB 색상 형식의 I/O 신호에 대한 자세한 내용은 다음을 참조하세요. 표 3-2.

YCbCr444 색상 형식 모드

오디오 모드가 활성화되고 색상 형식이 YCbCr444일 때 클록당 XNUMX픽셀에 대한 HDMI TX IP 포트는 다음 그림에 나와 있습니다. HDMI Tx 코어 포트의 시각적 표현은 다음과 같습니다.

• 제어 신호는 Y_CLK_LOCK, Cb_CLK_LOCK 및 Cr_CLK_LOCK입니다.

• 클록 신호는 Y_CLK_I, Cb_CLK_I 및 Cr_CLK_I입니다.

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하드웨어 구현

• DATA_Y_I, DATA_Cb_I 및 DATA_Cr_I를 포함한 데이터 채널.

• 보조 데이터 입력 신호는 AUX_DATA_Y_I 및 AUX_DATA_C_I입니다.

그림 2-2. HDMI TX IP 블록 다이어그램(YCbCr444 색상 형식)

YCbCr444 색상 형식의 I/O 신호에 대한 자세한 내용은 다음을 참조하세요. 표 3-6. YCbCr422 색상 형식 모드

오디오 모드가 활성화되고 색상 형식이 YCbCr422일 때 클록당 XNUMX픽셀에 대한 HDMI TX IP 포트는 다음 그림에 나와 있습니다. HDMI Tx 코어 포트의 시각적 표현은 다음과 같습니다.

• 제어 신호는 LANE1_CLK_LOCK, LANE2_CLK_LOCK 및 LANE3_CLK_LOCK입니다. • 클록 신호는 LANE1_CLK_I, LANE2_CLK_I 및 LANE3_CLK_I입니다.

• DATA_Y_I 및 DATA_C_I를 포함한 데이터 채널.

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하드웨어 구현

그림 2-3. HDMI TX IP 블록 다이어그램(YCbCr422 색상 형식)

YCbCr422 색상 형식의 I/O 신호에 대한 자세한 내용은 다음을 참조하세요. 표 3-7 사용자 가이드

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HDMI TX 매개변수 및 인터페이스 신호

3. HDMI TX 매개변수 및 인터페이스 신호 (질문하기)

이 섹션에서는 HDMI TX GUI 구성기 및 I/O 신호의 매개변수에 대해 설명합니다. 3.1 구성 매개변수 (질문하기)

다음 표에는 HDMI TX IP의 구성 매개변수가 나열되어 있습니다.

표 3-1. 구성 매개변수

매개변수 이름	설명
색상 형식	색상 공간을 정의합니다. 다음 색상 형식을 지원합니다. • RGB • YCbCr422 • YCbCr444
비트 수 요소	색상 구성 요소당 비트 수를 지정합니다. 구성요소당 8, 10, 12, 16비트를 지원합니다.
화소 수	클록 입력당 픽셀 수를 나타냅니다. • 클럭당 픽셀 = 1 • 클럭당 픽셀 = 4
4Kp60 지원	초당 4프레임의 60K 해상도 지원: • 1, 4Kp60 지원이 활성화된 경우 • 0, 4Kp60 지원이 비활성화됩니다.
오디오 모드	오디오 전송 모드를 구성합니다. R 및 G 채널의 오디오 데이터: • 활성화 • 장애를 입히다
인터페이스	네이티브 및 AXI 스트림
테스트벤치	테스트벤치 환경 선택을 허용합니다. 다음 테스트벤치 옵션을 지원합니다. • 사용자 • 없음
특허	라이센스 유형을 지정합니다. 다음 두 가지 라이센스 옵션을 제공합니다. • 실시간 • 암호화됨

3.2 포트 (질문하기)

다음 표에는 오디오 모드가 활성화되고 색상 형식이 RGB인 경우 기본 인터페이스용 HDMI TX IP의 입력 및 출력 포트가 나열되어 있습니다.

표 3-2. 입력 및 출력 신호

신호 이름	방향	너비	설명
SYS_CLK_I	입력	1비트	시스템 시계, 일반적으로 디스플레이 컨트롤러와 동일한 시계
RESET_N_I	입력	1비트	비동기식 액티브 로우 리셋 신호
비디오_데이터_유효_I	입력	1비트	비디오 데이터 유효한 입력
오디오_데이터_유효_I	입력	1비트	오디오 패킷 데이터 유효한 입력
R_CLK_I	입력	1비트	XCVR의 "R" 채널에 대한 TX 클록
R_CLK_LOCK	입력	1비트	XCVR의 R 채널에 대한 TX_CLK_STABLE
G_CLK_I	입력	1비트	XCVR의 "G" 채널에 대한 TX 클록
G_CLK_LOCK	입력	1비트	XCVR의 G 채널에 대한 TX_CLK_STABLE
B_CLK_I	입력	1비트	XCVR의 "B" 채널에 대한 TX 클록

사용자 가이드

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HDMI TX 매개변수 및 인터페이스 신호

………..계속되는 신호 이름 방향 폭 설명
B_CLK_LOCK	입력	1비트	XCVR의 B채널에 대한 TX_CLK_STABLE
H_SYNC_I	입력	1비트	수평 동기 펄스
V_SYNC_I	입력	1비트	수직 동기 펄스
패킷 헤더 I	입력	PIXELS_PER_CLK*1	오디오 패킷 데이터용 패킷 헤더
DATA_R_I	입력	PIXELS_PER_CLK*8	"R"데이터를 입력하세요
데이터_G_I	입력	PIXELS_PER_CLK*8	"G" 데이터 입력
데이터_B_I	입력	PIXELS_PER_CLK*8	"B" 데이터를 입력하세요
보조데이터_R_I	입력	PIXELS_PER_CLK*4	오디오 패킷 "R" 채널 데이터
보조 데이터 G_I	입력	PIXELS_PER_CLK*4	오디오 패킷 "G" 채널 데이터
TMDS_R_O	산출	PIXELS_PER_CLK*10	인코딩된 "R" 데이터
TMDS_G_O	산출	PIXELS_PER_CLK*10	인코딩된 "G" 데이터
TMDS_B_O	산출	PIXELS_PER_CLK*10	인코딩된 "B" 데이터

다음 표에는 오디오 활성화 기능이 있는 AXI4 스트림 인터페이스용 포트가 나열되어 있습니다.

표 3-3. AXI4 스트림 인터페이스의 입력 및 출력 포트

포트 이름 유형		너비	설명
TDATA_I	입력	3g_BITS_PER_COMPONENTg_PIXELS_PER_CLK 입력 비디오 데이터
티발리드_이	입력	1비트	유효한 입력 비디오
TREADY_O 출력 1비트			출력 슬레이브 준비 신호
티저_아이	입력	클록당 픽셀 수*9 + 5	비트 0 = 미사용 비트 1 = VSYNC 비트 2 = HSYNC 비트 3 = 미사용 비트 [3 + g_PIXELS_PER_CLK: 4] = 패킷 헤더 비트 [4 + g_PIXELS_PER_CLK] = 유효한 오디오 데이터 비트 [(5 * g_PIXELS_PER_CLK) + 4: (1g_PIXELS_PER_CLK) + 5] = 오디오 G 데이터 비트 [(9 g_PIXELS_PER_CLK) + 4: (5*g_PIXELS_PER_CLK) + 5] = 오디오 R 데이터

다음 표에는 오디오 모드가 비활성화된 경우 기본 인터페이스용 HDMI TX IP의 입력 및 출력 포트가 나열되어 있습니다.

표 3-4. 입력 및 출력 신호

신호 이름	방향	너비	설명
SYS_CLK_I	입력	1비트	시스템 시계, 일반적으로 디스플레이 컨트롤러와 동일한 시계
RESET_N_I	입력	1비트	비동기 액티브-로우 리셋 신호
비디오_데이터_유효_I	입력	1비트	비디오 데이터 유효한 입력
R_CLK_I	입력	1비트	XCVR의 "R" 채널에 대한 TX 클록
R_CLK_LOCK	입력	1비트	XCVR의 R 채널에 대한 TX_CLK_STABLE
G_CLK_I	입력	1비트	XCVR의 "G" 채널에 대한 TX 클록
G_CLK_LOCK	입력	1비트	XCVR의 G 채널에 대한 TX_CLK_STABLE
B_CLK_I	입력	1비트	XCVR의 "B" 채널에 대한 TX 클록
B_CLK_LOCK	입력	1비트	XCVR의 B채널에 대한 TX_CLK_STABLE
H_SYNC_I	입력	1비트	수평 동기 펄스
V_SYNC_I	입력	1비트	수직 동기 펄스
DATA_R_I	입력	PIXELS_PER_CLK*8	"R"데이터를 입력하세요

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HDMI TX 매개변수 및 인터페이스 신호

………..계속되는 신호 이름 방향 폭 설명
데이터_G_I	입력	PIXELS_PER_CLK*8	"G" 데이터 입력
데이터_B_I	입력	PIXELS_PER_CLK*8	"B" 데이터를 입력하세요
TMDS_R_O	산출	PIXELS_PER_CLK*10	인코딩된 "R" 데이터
TMDS_G_O	산출	PIXELS_PER_CLK*10	인코딩된 "G" 데이터
TMDS_B_O	산출	PIXELS_PER_CLK*10	인코딩된 "B" 데이터

다음 표에는 AXI4 스트림 인터페이스용 포트가 나열되어 있습니다.

표 3-5. AXI4 스트림 인터페이스의 입력 및 출력 포트

포트 이름	유형	너비	설명
TDATA_I_VIDEO	입력	3컴포넌트당 비트 수클럭당 픽셀 수	비디오 데이터 입력
TVALID_I_VIDEO	입력	1비트	유효한 입력 비디오
TREADY_O_VIDEO	산출	1비트	출력 슬레이브 준비 신호
TUSER_I_VIDEO	입력	4 비트	비트 0 = 미사용 비트 1 = VSYNC 비트 2 = HSYNC 비트 3 = 미사용

다음 표에는 오디오 모드가 활성화된 경우 YCbCr444 모드용 포트가 나열되어 있습니다.

표 3-6. YCbCr444 모드 및 오디오 모드 활성화를 위한 입력 및 출력

신호 이름	방향 폭		설명
SYS_CLK_I	입력	1비트	시스템 시계, 일반적으로 디스플레이 컨트롤러와 동일한 시계
RESET_N_I	입력	1비트	비동기식 액티브 로우 리셋 신호
VIDEO_DATA_VALID_I 입력		1비트	비디오 데이터 유효한 입력
AUDIO_DATA_VALID_I 입력		1비트	오디오 패킷 데이터 유효한 입력
Y_CLK_I	입력	1비트	XCVR의 "Y" 채널에 대한 TX 클럭
Y_CLK_LOCK	입력	1비트	XCVR의 Y 채널에 대한 TX_CLK_STABLE
Cb_CLK_I	입력	1비트	XCVR의 "Cb" 채널에 대한 TX 클럭
Cb_CLK_LOCK	입력	1비트	XCVR의 Cb 채널에 대한 TX_CLK_STABLE
Cr_CLK_I	입력	1비트	XCVR의 "Cr" 채널에 대한 TX 클럭
Cr_CLK_LOCK	입력	1비트	XCVR의 Cr 채널에 대한 TX_CLK_STABLE
H_SYNC_I	입력	1비트	수평 동기 펄스
V_SYNC_I	입력	1비트	수직 동기 펄스
패킷 헤더 I	입력	PIXELS_PER_CLK*1	오디오 패킷 데이터용 패킷 헤더
DATA_Y_I	입력	PIXELS_PER_CLK*8	"Y" 데이터 입력
DATA_Cb_I	입력	PIXELS_PER_CLK*DATA_WIDTH 입력 “Cb” 데이터
DATA_Cr_I	입력	PIXELS_PER_CLK*DATA_WIDTH “Cr” 데이터 입력
AUX_DATA_Y_I	입력	PIXELS_PER_CLK*4	오디오 패킷 "Y" 채널 데이터
AUX_DATA_C_I	입력	PIXELS_PER_CLK*4	오디오 패킷 “C” 채널 데이터
TMDS_R_O	산출	PIXELS_PER_CLK*10	인코딩된 "Cb" 데이터
TMDS_G_O	산출	PIXELS_PER_CLK*10	인코딩된 "Y" 데이터
TMDS_B_O	산출	PIXELS_PER_CLK*10	인코딩된 "Cr" 데이터

다음 표에는 오디오 모드가 활성화된 경우 YCbCr422 모드용 포트가 나열되어 있습니다.

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HDMI TX 매개변수 및 인터페이스 신호

표 3-7. YCbCr422 모드 및 오디오 모드 활성화를 위한 입력 및 출력

신호 이름	방향 폭		설명
SYS_CLK_I	입력	1비트	시스템 시계, 일반적으로 디스플레이 컨트롤러와 동일한 시계
RESET_N_I	입력	1비트	비동기 활성 -낮은 재설정 신호
VIDEO_DATA_VALID_I 입력		1비트	비디오 데이터 유효한 입력
LANE1_CLK_I	입력	1비트	XCVR의 "XCVE 레인 1의 레인" 채널에 대한 TX 클럭
LANE1_CLK_LOCK	입력	1비트	XCVE 레인 1의 레인에 대한 TX_CLK_STABLE
LANE2_CLK_I	입력	1비트	XCVR의 "XCVE 레인 2의 레인" 채널에 대한 TX 클럭
LANE2_CLK_LOCK	입력	1비트	XCVE 레인 2의 레인에 대한 TX_CLK_STABLE
LANE3_CLK_I	입력	1비트	XCVR의 "XCVE 레인 3의 레인" 채널에 대한 TX 클럭
LANE3_CLK_LOCK	입력	1비트	XCVE 레인 3의 레인에 대한 TX_CLK_STABLE
H_SYNC_I	입력	1비트	수평 동기 펄스
V_SYNC_I	입력	1비트	수직 동기 펄스
패킷 헤더 I	입력	PIXELS_PER_CLK*1	오디오 패킷 데이터용 패킷 헤더
DATA_Y_I	입력	PIXELS_PER_CLK*DATA_WIDTH “Y” 데이터 입력
DATA_C_I	입력	PIXELS_PER_CLK*DATA_WIDTH 입력 “C” 데이터
AUX_DATA_Y_I	입력	PIXELS_PER_CLK*4	오디오 패킷 "Y" 채널 데이터
AUX_DATA_C_I	입력	PIXELS_PER_CLK*4	오디오 패킷 “C” 채널 데이터
TMDS_R_O	산출	PIXELS_PER_CLK*10	인코딩된 "C" 데이터
TMDS_G_O	산출	PIXELS_PER_CLK*10	인코딩된 "Y" 데이터
TMDS_B_O	산출	PIXELS_PER_CLK*10	동기화 정보와 관련된 인코딩된 데이터

사용자 가이드

DS50003319C – 12

지도 및 설명 등록

4. 지도 및 설명 등록 (질문하기)

오프셋	이름	비트포스.	7	6	5	4	3	2	1	0
0x00	스크램블러_IP_EN	7시 0분								시작
		15시 8분
		23시 16분
		31시 24분
0x04	XCVR_DATA_LANE_ 0_SEL	7시 0분							시작[1:0]
		15시 8분
		23시 16분
		31시 24분

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DS50003319C – 13

지도 및 설명 등록

4.1 스크램블러_IP_EN (질문하기)

이름: SCRAMBLER_IP_EN

오프셋: 0x000

재설정: 0x0

속성: 쓰기 전용

스크램블러 활성화 제어 레지스터. HDMI TX IP에 대한 4kp60 지원을 얻으려면 이 레지스터를 작성해야 합니다.

비트 31 30 29 28 27 26 25 24

입장

다시 놓기

비트 23 22 21 20 19 18 17 16

입장

다시 놓기

비트 15 14 13 12 11 10 9 8

입장

다시 놓기

비트 7 6 5 4 3 2 1 0

시작

접속 W 리셋 0

비트 0 – 시작 이 비트에 "1"을 쓰면 스크램블러 데이터 전송이 활성화됩니다. HDMI 2.0은 8b/10b 인코딩이라고 알려진 스크램블링 형식을 사용합니다. 이 인코딩 방식은 HDMI 인터페이스를 통해 데이터를 안정적이고 효율적으로 전송하는 데 사용됩니다.

사용자 가이드

DS50003319C – 14

지도 및 설명 등록

4.2 XCVR_데이터_차선_0_선택 (질문하기)

이름: XCVR_DATA_LANE_0_SEL

오프셋: 0x004

재설정: 0x1

속성: 쓰기 전용

XCVR_DATA_LANE_0_SEL 레지스터는 Full HD, 4kp30, 4kp60에 대한 클록을 얻기 위해 HDMI TX IP에서 XCVR로 전송해야 하는 데이터를 선택합니다.

비트 31 30 29 28 27 26 25 24

입장

다시 놓기

비트 23 22 21 20 19 18 17 16

입장

다시 놓기

비트 15 14 13 12 11 10 9 8

입장

다시 놓기

비트 7 6 5 4 3 2 1 0

시작[1:0]

WW Reset 0 1 접속

비트 1:0 – START[1:0] 이 비트에 "10"을 쓰면 4KP60이 활성화되고 XCVR 데이터 전송률이 FFFFF_00000으로 지정됩니다.

사용자 가이드

DS50003319C – 15

테스트벤치 시뮬레이션

5. 테스트벤치 시뮬레이션 (질문하기)

HDMI TX core의 기능을 확인하기 위한 Testbench가 제공됩니다. 테스트벤치는 클럭당 1픽셀이고 오디오 모드가 활성화된 기본 인터페이스에서만 작동합니다.

다음 표에는 애플리케이션에 따라 구성되는 매개변수가 나열되어 있습니다.

표 5-1. 테스트벤치 구성 매개변수

이름	기본 매개변수
색상 형식(g_COLOR_FORMAT)	RGB
구성 요소당 비트(g_BITS_PER_COMPONENT)	8
픽셀 수(g_PIXELS_PER_CLK)	1
4Kp60 지원(g_4K60_SUPPORT)	0
오디오 모드(g_AUX_CHANNEL_ENABLE)	1(활성화)
인터페이스(G_FORMAT)	0 (비활성화)

테스트벤치를 사용하여 코어를 시뮬레이션하려면 다음 단계를 수행하십시오.

1. 디자인 흐름 창에서 디자인 만들기를 확장합니다.

2. 다음 그림과 같이 SmartDesign Testbench 만들기를 마우스 오른쪽 버튼으로 클릭한 다음 실행을 클릭합니다. 그림 5-1. SmartDesign 테스트벤치 생성

3. SmartDesign 테스트벤치의 이름을 입력한 다음 확인을 클릭합니다.

그림 5-2. SmartDesign 테스트벤치 이름 지정

SmartDesign 테스트벤치가 생성되고 디자인 흐름 창 오른쪽에 캔버스가 나타납니다.

사용자 가이드

DS50003319C – 16

테스트벤치 시뮬레이션

4. Libero로 이동® SoC 카탈로그를 선택하세요 View > Windows > IP Catalog를 클릭한 다음 Solutions Video를 확장합니다. HDMI TX IP(v5.2.0)를 두 번 클릭한 다음 OK를 클릭합니다.

5. 매개변수 구성기 창에서 다음 그림과 같이 필요한 픽셀 수 값을 선택합니다.

그림 5-3. 매개 변수 구성

6. 모든 포트를 선택하고 마우스 오른쪽 버튼을 클릭한 후 최상위 수준으로 승격을 선택합니다.

7. SmartDesign 도구 모음에서 구성 요소 생성을 클릭합니다.

8. Stimulus Hierarchy 탭에서 HDMI_TX_TB 테스트벤치를 마우스 오른쪽 버튼으로 클릭합니다. file그런 다음, 합성 전 디자인 시뮬레이션 > 대화형으로 열기를 클릭합니다.

모델심® 다음 그림과 같이 테스트벤치와 함께 도구가 열립니다. 그림 5-4. HDMI TX 테스트벤치가 있는 ModelSim 도구 File

중요한: 시뮬레이션이 지정된 실행 시간 제한으로 인해 중단되는 경우 DO file, 사용하다 모두 실행 시뮬레이션을 완료하라는 명령입니다.

사용자 가이드

DS50003319C – 17

테스트벤치 시뮬레이션

5.1 타이밍 다이어그램 (질문하기)

다음은 HDMI TX IP의 타이밍 다이어그램으로 클록 당 1픽셀에 대한 비디오 데이터와 제어 데이터 기간을 보여줍니다.

그림 5-5. 클록당 1픽셀에 대한 비디오 데이터의 HDMI TX IP 타이밍 다이어그램

다음 다이어그램은 제어 데이터의 4가지 조합을 보여줍니다.

그림 5-6. 클록당 1픽셀에 대한 제어 데이터의 HDMI TX IP 타이밍 다이어그램

사용자 가이드

DS50003319C – 18

시스템 통합

6. 시스템 통합 (질문하기)

이 섹션은 다음과 같이 표시됩니다.amp르 디자인 설명.

다음 표에는 PF XCVR, PF TX PLL 및 PF CCC의 구성이 나열되어 있습니다.

표 6-1. PF XCVR, PF TX PLL 및 PF CCC 구성

해결		비트 폭 PF XCVR 구성			PF TX PLL 구성		PF CCC 구성
해결		송신 데이터 비율	TX 시계 분할 요인	텍사스 PCS 구조 너비	원하는 출력 비트 클록	참조 시계 빈도	입력 빈도	산출 빈도
1PXL(1080p60) 8		1485	4	10	5940	148.5	NA	NA
1PXL(1080p30) 10		925	4	10	3700	148.5	92.5	74
	12	1113.75	4	10	4455	148.5	111.375	74.25
	16	1485	4	10	5940	148.5	148.5	74.25
4PXL(1080p60) 10		1860	4	40	7440	148.5	46.5	37.2
	12	2229	4	40	8916	148.5	55.725	37.15
	16	2970	2	40	5940	148.5	74.25	37.125
4PXL(4kp30)	8	2970	2	40	5940	148.5	NA	NA
	10	3712.5	2	40	7425	148.5	92.812	74.25
	12	4455	1	40	4455	148.5	111.375	74.25
	16	5940	1	40	5940	148.5	148.5	74.25
4PXL (4Kp60)	8	5940	1	40	5940	148.5	NA	NA

HDMI TX Sampg_BITS_PER_COMPONENT = 8비트로 구성된 경우 le 디자인

g_PIXELS_PER_CLK = 1 PXL 모드는 다음 그림과 같습니다.

그림 6-1. HDMI TX Samp르 디자인

HDMI_TX_C0_0

PF_INIT_MONITOR_C0_0

패브릭_포_엔

PCIE 초기화 완료

USRAM 초기화 완료

SRAM 초기화 완료

장치 초기화 완료

XCVR_초기화_완료

SNVM에서 USRAM 초기화 완료

USRAM_INIT_FROM_UPROM_완료

SPI에서 USRAM 초기화 완료

SNVM에서 SRAM 초기화 완료

SRAM 초기화 ROM에서 완료

SPI에서 SRAM 초기화 완료

자동 보정 완료

PF_INIT_MONITOR_C0

CORERESET_PF_C0_0

클락

외부_RST_N

은행_x_VDDI_상태

BANK_y_VDDI_상태

PLL_파워다운_B

PLL 잠금

패브릭_리셋_N

SS_바쁨

초기화 완료

FF_US_복원

FPGA_POR_N

CORERESET_PF_C0

Display_Controller_C0_0

FRAME_END_O

H_SYNC_O

RESETN_I

V_SYNC_O

SYS_CLK_I

V_ACTIVE_O

활성화_I

DATA_TRIGGER_O

H_RES_O[15:0]

비_해상도_오[15:0]

Display_Controller_C0

패턴_생성기_verilog_pattern_0

DATA_VALID_O

SYS_CLK_I

FRAME_END_O

RESET_N_I

라인_엔드_오

DATA_EN_I

레드_오[7:0]

FRAME_END_I

그린_오[7:0]

PATTERN_SEL_I[2:0]

블루_오[7:0]

바이엘_오[7:0]

Test_Pattern_Generator_C1

PF_XCVR_REF_CLK_C0_0

RESET_N_I

SYS_CLK_I

비디오_데이터_유효_I

R_CLK_I

R_CLK_LOCK

G_CLK_I

G_CLK_LOCK

TMDS_R_O[9:0]

B_CLK_I

TMDS_G_O[9:0]

B_CLK_LOCK

TMDS_B_O[9:0]

V_SYNC_I

XCVR_LANE_0_데이터_O[9:0]

H_SYNC_I

데이터_R_I[7:0]

데이터_G_I[7:0]

데이터_B_I[7:0]

HDMI_TX_C0

PF_TX_PLL_C0_0

PF_XCVR_ERM_C0_0

PAD_OUT

레인3_TXD_N

CLKS_FROM_TXPLL_0

레인3_TXD_P

레인0_인

레인2_TXD_N

LANE0_PCS_ARST_N

레인2_TXD_P

LANE0_PMA_ARST_N

레인1_TXD_N

LANE0_TX_데이터[9:0]

레인1_TXD_P

레인1_인

레인0_TXD_N

LANE1_PCS_ARST_N

레인0_TXD_P

LANE1_PMA_ARST_N

레인0_아웃

LANE1_TX_데이터[9:0]

LANE0_TX_CLK_R

레인2_인

LANE0_TX_CLK_안정

LANE2_PCS_ARST_N

레인1_아웃

LANE2_PMA_ARST_N

LANE1_TX_CLK_R

LANE2_TX_데이터[9:0]

LANE1_TX_CLK_안정

레인3_인

레인2_아웃

LANE3_PCS_ARST_N

LANE2_TX_CLK_R

LANE3_PMA_ARST_N

LANE2_TX_CLK_안정

LANE3_TX_데이터[9:0] 레인3_아웃LANE3_TX_CLK_R

LANE3_TX_CLK_안정

PF_XCVR_ERM_C0

LANE3_TXD_N LANE3_TXD_P LANE2_TXD_N LANE2_TXD_P LANE1_TXD_N LANE1_TXD_P LANE0_TXD_N LANE0_TXD_P

PATTERN_SEL_I[2:0] REF_CLK_PAD_P REF_CLK_PAD_N

참조_클럭_패드_P

참조_클럭_패드_NREF_CLK

REF_CLKPLL 잠금CLKS_TO_XCVR

PF_XCVR_REF_CLK_C0

PF_TX_PLL_C0

예를 들어ample, 8비트 구성에서 다음 구성 요소는 설계의 일부입니다. • PF_XCVR_ERM(PF_XCVR_ERM_C0_0)은 TX 전용 PMA 모드에서 1485Mbps의 데이터 속도로 구성되며, 데이터 폭은 10pxl 모드의 경우 1비트로 구성되고 이전 표 설정을 기반으로 148.5MHz 참조 클록이 구성됩니다.

• PF_XCVR_ERM_C0_0의 LANE0_TX_CLK_R 출력은 이전 테이블 설정을 기반으로 148.5MHz 클록으로 생성됩니다.

• SYS_CLK_I(HDMI_TX_C0, Display_Controller_C0, pattern_generator_C0, CORERESET_PF_C0 및 PF_INIT_MONITOR_C0)는 0MHz인 LANE148.5_TX_CLK_R에 의해 구동됩니다.

• R_CLK_I, G_CLK_I 및 B_CLK_I는 각각 LANE3_TX_CLK_R, LANE2_TX_CLK_R 및 LANE1_TX_CLK_R에 의해 구동됩니다.

사용자 가이드

DS50003319C – 19

시스템 통합

Sampg_BITS_PER_COMPONENT = 8 및 g_PIXELS_PER_CLK = 4에 대한 파일 통합. 예를 들어amp8비트 구성에서 다음 구성 요소는 설계의 일부입니다. • PF_XCVR_ERM(PF_XCVR_ERM_C0_0)은 PMA 모드에서 2970Mbps의 데이터 속도로 구성됩니다.

TX 전용, 이전 표 설정을 기반으로 데이터 폭이 40pxl 모드의 경우 1비트 및 148.5MHz 참조 클럭으로 구성됨

• PF_XCVR_ERM_C0_0의 LANE0_TX_CLK_R 출력은 이전 테이블 설정을 기반으로 74.25MHz 클록으로 생성됩니다.

• SYS_CLK_I(HDMI_TX_C0, Display_Controller_C0, pattern_generator_C0, CORERESET_PF_C0 및 PF_INIT_MONITOR_C0)는 0MHz인 LANE148.5_TX_CLK_R에 의해 구동됩니다.

• R_CLK_I, G_CLK_I 및 B_CLK_I는 각각 LANE3_TX_CLK_R, LANE2_TX_CLK_R 및 LANE1_TX_CLK_R에 의해 구동됩니다.

HDMI TX Samp다음 그림에 표시된 g_BITS_PER_COMPONENT = 12비트 및 g_PIXELS_PER_CLK = 1 PXL 모드로 구성된 경우의 디자인입니다.

그림 6-2. HDMI TX Samp르 디자인

PF_XCVR_ERM_C0_0

PATTERN_SEL_I[2:0]

REF_CLK_PAD_P REF_CLK_PAD_N

PF_CCC_C1_0

REF_CLK_0 아웃0_FABCLK_0PLL_LOCK_0

PF_CCC_C1

PF_INIT_MONITOR_C0_0

CORERESET_PF_C0_0

클락

외부_RST_N

은행_x_VDDI_상태

BANK_y_VDDI_상태

PLL_파워다운_B

PLL 잠금

패브릭_리셋_N

SS_바쁨

초기화 완료

FF_US_복원

FPGA_POR_N

CORERESET_PF_C0

Display_Controller_C0_0

FRAME_END_O

H_SYNC_O

RESETN_I

V_SYNC_O

SYS_CLK_I

V_ACTIVE_O

활성화_I

DATA_TRIGGER_O

H_RES_O[15:0]

비_해상도_오[15:0]

Display_Controller_C0

패턴_생성기_verilog_pattern_0

DATA_VALID_O

SYS_CLK_I

FRAME_END_O

RESET_N_I

라인_엔드_오

DATA_EN_I

레드_오[7:0]

FRAME_END_I

그린_오[7:0]

PATTERN_SEL_I[2:0]

블루_오[7:0]

바이엘_오[7:0]

Test_Pattern_Generator_C0

PF_XCVR_REF_CLK_C0_0

참조_클럭_패드_P

참조_클럭_패드_NREF_CLK

PF_XCVR_REF_CLK_C0

HDMI_TX_0

RESET_N_I

SYS_CLK_I

비디오_데이터_유효_I

R_CLK_I

R_CLK_LOCK

G_CLK_I

G_CLK_LOCK

TMDS_R_O[9:0]

B_CLK_I

TMDS_G_O[9:0]

B_CLK_LOCK

TMDS_B_O[9:0]

V_SYNC_I

XCVR_LANE_0_데이터_O[9:0]

H_SYNC_I

데이터_R_I[11:0]

데이터_R_I[11:4]

데이터_G_I[11:0]

데이터_G_I[11:4]

데이터_B_I[11:0]

데이터_B_I[11:4]

HDMI_TX_C0

PF_TX_PLL_C0_0

PAD_OUT

CLKS_FROM_TXPLL_0

레인3_TXD_N

레인0_인

레인3_TXD_P

LANE0_PCS_ARST_N

레인2_TXD_N

LANE0_PMA_ARST_N

레인2_TXD_P

LANE0_TX_데이터[9:0]

레인1_TXD_N

레인1_인

레인1_TXD_P

LANE1_PCS_ARST_N

레인0_TXD_N

LANE1_PMA_ARST_N

레인0_TXD_P

LANE1_TX_데이터[9:0]

레인0_아웃

레인2_인

레인1_아웃

LANE2_PCS_ARST_N

LANE1_TX_CLK_R

LANE2_PMA_ARST_N

LANE1_TX_CLK_안정

LANE2_TX_데이터[9:0] 레인2_아웃레인3_인

LANE2_TX_CLK_R

LANE3_PCS_ARST_N

LANE2_TX_CLK_안정

LANE3_PMA_ARST_N

레인3_아웃

LANE3_TX_데이터[9:0]

LANE3_TX_CLK_R

LANE3_TX_CLK_안정

PF_XCVR_ERM_C0

LANE3_TXD_N LANE3_TXD_P LANE2_TXD_N LANE2_TXD_P LANE1_TXD_N LANE1_TXD_P LANE0_TXD_N LANE0_TXD_P

패브릭_포_엔

PCIE 초기화 완료

USRAM 초기화 완료

SRAM 초기화 완료

장치 초기화 완료

XCVR_초기화_완료

SNVM에서 USRAM 초기화 완료

USRAM_INIT_FROM_UPROM_완료

SPI에서 USRAM 초기화 완료

SNVM에서 SRAM 초기화 완료

SRAM 초기화 ROM에서 완료

SPI에서 SRAM 초기화 완료

자동 보정 완료

REF_CLKPLL 잠금CLKS_TO_XCVR

PF_INIT_MONITOR_C0

PF_TX_PLL_C0

Sampg_BITS_PER_COMPONENT > 8 및 g_PIXELS_PER_CLK = 1에 대한 파일 통합. 예를 들어amp12비트 구성에서는 다음 구성 요소가 설계의 일부입니다.

• PF_XCVR_ERM(PF_XCVR_ERM_C0_0)은 TX 전용 PMA 모드에서 111.375Mbps의 데이터 전송 속도로 구성되며, 데이터 폭은 10pxl 모드의 경우 1비트로 구성되고 참조 클록은 1113.75Mbps로 구성됩니다. 표 6-1 설정

• PF_XCVR_ERM_C1_0의 LANE0_TX_CLK_R 출력은 111.375MHz 클럭으로 생성됩니다. 표 6-1 설정

• R_CLK_I, G_CLK_I 및 B_CLK_I는 각각 LANE3_TX_CLK_R, LANE2_TX_CLK_R 및 LANE1_TX_CLK_R에 의해 구동됩니다.

• PF_CCC_C0는 입력 클록이 0MHz일 때 LANE0_TX_CLK_R에 의해 구동되는 74.25MHz 주파수의 OUT111.375_FABCLK_1이라는 클록을 생성합니다.

• SYS_CLK_I(HDMI_TX_C0, Display_Controller_C0, pattern_generator_C0, CORERESET_PF_C0 및 PF_INIT_MONITOR_C0)는 0MHz인 OUT0_FABCLK_74.25에 의해 구동됩니다.

Sampg_BITS_PER_COMPONENT > 8 및 g_PIXELS_PER_CLK = 4에 대한 파일 통합. 예를 들어amp12비트 구성에서는 다음 구성 요소가 설계의 일부입니다.

• PF_XCVR_ERM(PF_XCVR_ERM_C0_0)은 TX 전용 PMA 모드에서 4455Mbps의 데이터 전송 속도로 구성되며, 데이터 폭은 40pxl 모드의 경우 4비트로 구성되고 기준 클록은 111.375MHz입니다. 표 6-1 설정

• PF_XCVR_ERM_C1_0의 LANE0_TX_CLK_R 출력은 111.375MHz 클럭으로 생성됩니다. 표 6-1 설정

사용자 가이드

DS50003319C – 20

시스템 통합

• R_CLK_I, G_CLK_I 및 B_CLK_I는 각각 LANE3_TX_CLK_R, LANE2_TX_CLK_R 및 LANE1_TX_CLK_R에 의해 구동됩니다.

• PF_CCC_C0는 입력 클록이 0MHz일 때 LANE0_TX_CLK_R에 의해 구동되는 74.25MHz 주파수의 OUT111.375_FABCLK_1이라는 클록을 생성합니다.

• SYS_CLK_I(HDMI_TX_C0, Display_Controller_C0, pattern_generator_C0, CORERESET_PF_C0 및 PF_INIT_MONITOR_C0)는 0MHz인 OUT0_FABCLK_74.25에 의해 구동됩니다.

사용자 가이드

DS50003319C – 21

개정 내역

7. 개정 내역 (질문하기)

개정 내역은 문서에서 구현된 변경 사항을 설명합니다. 변경 사항은 최신 출판물부터 시작하여 개정별로 나열됩니다.

표 7-1. 개정 내역

개정	날짜	설명
C	05/2024	다음은 문서의 개정판 C의 변경 사항 목록입니다. • 업데이트됨 소개 부분 • 1픽셀 및 4픽셀에 대한 리소스 활용도 표를 제거하고 추가했습니다. 표 2 그리고 표 3 in 1. 자원 활용 부분 • 업데이트됨 표 3-1 에서 3.1. 구성 매개변수 부분 • 추가됨 표 3-6 그리고 표 3-7 에서 3.2. 포트 부분 • 추가됨 6. 시스템 통합 부분
B		09년 2022월 다음은 문서 개정 B의 변경 사항 목록입니다. • 기능 및 콘텐츠 업데이트 소개 • 추가됨 그림 2-2 비활성화된 오디오 모드의 경우 • 추가됨 표 3-4 그리고 표 3-5 • 업데이트됨 표 3-2 그리고 표 3-3 • 업데이트됨 표 3-1 • 업데이트됨 1. 자원 활용 • 업데이트됨 그림 1-1 • 업데이트됨 그림 5-3
A		04년 2022월 다음은 문서 개정 A의 변경 사항 목록입니다. • 문서가 Microchip 템플릿으로 마이그레이션되었습니다. • 문서 번호가 50003319에서 DS50200863로 업데이트되었습니다.
2.0	—	다음은 이번 개정판에서 변경된 내용을 요약한 것입니다. • 추가된 기능 및 지원되는 패밀리 섹션
1.0		08년 2021월 최초 개정

사용자 가이드

DS50003319C – 22

마이크로칩 FPGA 지원

Microchip FPGA 제품 그룹은 고객 서비스, 고객 기술 지원 센터, web사이트 및 전 세계 영업 사무소. 고객은 이미 질문에 대한 답변을 받았을 가능성이 높으므로 지원팀에 문의하기 전에 Microchip 온라인 리소스를 방문하는 것이 좋습니다.

를 통해 기술 지원 센터에 문의하십시오. web사이트에서 www.microchip.com/support. FPGA 디바이스 부품 번호를 언급하고 적절한 케이스 카테고리를 선택하고 디자인을 업로드하십시오. files 기술 지원 사례를 만드는 동안.

제품 가격, 제품 업그레이드, 업데이트 정보, 주문 상태 및 승인과 같은 비기술적 제품 지원에 대해서는 고객 서비스에 문의하십시오.

• 북미 지역에서는 전화 800.262.1060

• 전 세계에서 전화하세요. 650.318.4460

• 세계 어디에서나 팩스를 보내세요. 650.318.8044

마이크로칩 정보

마이크로칩 Web대지

Microchip은 다음을 통해 온라인 지원을 제공합니다. web사이트에서 www.microchip.com/. 이것 web사이트는 만드는 데 사용됩니다 file고객이 쉽게 이용할 수 있는 s 및 정보. 이용 가능한 콘텐츠 중 일부는 다음과 같습니다.

• 제품 지원 – 데이터 시트 및 정오표, 애플리케이션 노트 및 sample 프로그램, 디자인 리소스, 사용자 가이드 및 하드웨어 지원 문서, 최신 소프트웨어 릴리스 및 보관된 소프트웨어

• 일반 기술 지원 – 자주 묻는 질문(FAQ), 기술 지원 요청, 온라인 토론 그룹, Microchip 설계 파트너 프로그램 회원 목록

• 마이크로칩 사업 – 제품 선택 및 주문 가이드, 최신 Microchip 보도 자료, 세미나 및 이벤트 목록, Microchip 영업 사무소, 대리점 및 공장 대표 목록

상품 변경 알림 서비스

Microchip의 제품 변경 알림 서비스는 고객에게 Microchip 제품에 대한 최신 정보를 제공하는 데 도움이 됩니다. 구독자는 관심 있는 특정 제품군 또는 개발 도구와 관련된 변경, 업데이트, 수정 또는 정오표가 있을 때마다 이메일 알림을 받게 됩니다.

등록하려면 다음으로 이동하세요. www.microchip.com/pcn 등록지침을 따르세요. 고객 지원

Microchip 제품 사용자는 다음과 같은 여러 채널을 통해 지원을 받을 수 있습니다. • 대리점 또는 대리점

• 현지 영업소

• 임베디드 솔루션 엔지니어(ESE)

• 기술 지원

고객은 지원을 위해 유통업체, 담당자 또는 ESE에 문의해야 합니다. 지역 영업 사무소도 고객을 도울 수 있습니다. 이 문서에는 영업 사무소 및 위치 목록이 포함되어 있습니다.

기술 지원은 다음을 통해 제공됩니다. web사이트 위치: www.microchip.com/support Microchip Devices 코드 보호 기능

Microchip 제품의 코드 보호 기능에 대한 자세한 내용은 다음과 같습니다.

사용자 가이드

DS50003319C – 23

• Microchip 제품은 특정 Microchip 데이터 시트에 포함된 사양을 충족합니다.

• Microchip은 자사 제품군이 의도된 방식으로, 작동 사양 내에서, 정상적인 조건에서 사용될 때 안전하다고 믿습니다.

• Microchip이나 다른 반도체 제조업체는 코드의 보안을 보장할 수 없습니다. 코드 보호는 제품이 "깨지지 않음"을 보장한다는 의미는 아닙니다. 코드 보호는 지속적으로 발전하고 있습니다. Microchip은 제품의 코드 보호 기능을 지속적으로 개선하기 위해 최선을 다하고 있습니다.

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생명 유지 및/또는 안전 애플리케이션에서 Microchip 장치를 사용하는 것은 전적으로 구매자의 위험이며, 구매자는 그러한 사용으로 인해 발생하는 모든 손해, 청구, 소송 또는 비용으로부터 Microchip을 방어, 보상하고 무해하게 보호하는 데 동의합니다. 달리 명시되지 않는 한, Microchip 지적 재산권에 따라 묵시적 또는 기타 방식으로 라이선스가 양도되지 않습니다.

상표

Microchip 이름 및 로고, Microchip 로고, Adaptec, AVR, AVR 로고, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMD, maXStylus, maXTouch, MediaLB, megaAVR, Microsemi, Microsemi 로고, MOST, MOST 로고, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, PIC32 로고, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, SST 로고, SuperFlash, Symmetricom , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron 및 XMEGA는 미국 및 기타 국가에서 Microchip Technology Incorporated의 등록 상표입니다.

AgileSwitch, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed Control, HyperLight Load, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, ProASIC Plus 로고, Quiet-Wire, SmartFusion, SyncWorld, TimeCesium, TimeHub, TimePictra, TimeProvider 및 ZL은 미국 Microchip Technology Incorporated의 등록 상표입니다.

인접 키 억제, AKS, 디지털용 아날로그 시대, Any Capacitor, AnyIn, AnyOut, 증강 스위칭, BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, dsPICDEM, dsPICDEM.net, Dynamic

사용자 가이드

DS50003319C – 24

평균 매칭, DAM, ECAN, Espresso T1S, EtherGREEN, EyeOpen, GridTime, IdealBridge, IGaT, 회로 내 직렬 프로그래밍, ICSP, INICnet, 지능형 병렬 처리, IntelliMOS, 칩 간 연결, JitterBlocker, Knob-on-Display, MarginLink, maxCrypto, 최대View, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB 인증 로고, MPLIB, MPLINK, mSiC, MultiTRAK, NetDetach, Omniscient Code Generation, PICDEM, PICDEM.net, PICkit, PICtail, Power MOS IV, Power MOS 7, PowerSmart, PureSilicon , QMatrix, REAL ICE, 리플 차단기, RTAX, RTG4, SAM-ICE, 직렬 쿼드 I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynroPHY, 총 내구성 , 신뢰할 수 있는 시간, TSHARC, Turing, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect 및 ZENA는 미국 및 기타 국가에서 Microchip Technology Incorporated의 상표입니다.

SQTP는 미국 Microchip Technology Incorporated의 서비스 상표입니다.

Adaptec 로고, Frequency on Demand, Silicon Storage Technology 및 Symmcom은 기타 국가에서 Microchip Technology Inc.의 등록 상표입니다.

GestIC는 Microchip Technology Inc.의 자회사인 Microchip Technology Germany II GmbH & Co. KG의 다른 국가에 등록 상표입니다.

품질 경영 시스템

Microchip의 품질 관리 시스템에 대한 정보는 다음을 방문하십시오. www.microchip.com/quality.

사용자 가이드

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전세계 판매 및 서비스

미주 아시아/태평양 아시아/태평양 유럽

회사 사무실

2355 웨스트 챈들러 넓은길 Chandler, AZ 85224-6199 전화: 480-792-7200

팩스: 480-792-7277

기술 지원:

www.microchip.com/support Web 주소:

www.마이크로칩닷컴

애틀랜타

덜루스, 조지아주

전화: 678-957-9614

팩스: 678-957-1455

오스틴, 텍사스

전화: 512-257-3370

보스턴

웨스트버러, 매사추세츠

전화: 774-760-0087

팩스: 774-760-0088

시카고

이타스카, 일리노이주

전화: 630-285-0071

팩스: 630-285-0075

달라스

텍사스 애디슨

전화: 972-818-7423

팩스: 972-818-2924

디트로이트

노비, 미시간주

전화: 248-848-4000

휴스턴, 텍사스

전화: 281-894-5983

인디애나폴리스

노블즈빌, IN

전화: 317-773-8323

팩스: 317-773-5453

전화: 317-536-2380

로스엔젤레스

미션 비에호, 캘리포니아

전화: 949-462-9523

팩스: 949-462-9608

전화: 951-273-7800

롤리, 노스캐롤라이나

전화: 919-844-7510

뉴욕, 뉴욕

전화: 631-435-6000

샌호세, 캘리포니아

전화: 408-735-9110

전화: 408-436-4270

캐나다 - 토론토

전화: 905-695-1980

팩스: 905-695-2078

호주 - 시드니 전화: 61-2-9868-6733 중국 – 베이징

전화: 86-10-8569-7000 중국 – 청두

전화: 86-28-8665-5511 중국 - 충칭 전화: 86-23-8980-9588 중국 – 둥관 전화: 86-769-8702-9880 중국 – 광저우 전화: 86-20-8755-8029 중국 - 항저우 전화: 86-571-8792-8115 중국 – 홍콩 특별행정구 전화: 852-2943-5100 중국 – 난징

전화: 86-25-8473-2460 중국 - 칭다오

전화: 86-532-8502-7355 중국 – 상하이

전화: 86-21-3326-8000 중국 - 선양 전화: 86-24-2334-2829 중국 – 선전 전화: 86-755-8864-2200 중국 – 쑤저우

전화: 86-186-6233-1526 중국 – 우한

전화: 86-27-5980-5300 중국 – 시안

전화: 86-29-8833-7252 중국 – 샤먼

전화: 86-592-2388138 중국 - 주하이

전화: 86-756-3210040

인도 - 방갈로르

전화: 91-80-3090-4444

인도 – 뉴델리

전화: 91-11-4160-8631

인도 - 푸네

전화: 91-20-4121-0141

일본 – 오사카

전화: 81-6-6152-7160

일본 – 도쿄

전화: 81-3-6880-3770

한국 – 대구

전화: 82-53-744-4301

한국 – 서울

전화: 82-2-554-7200

말레이시아 – 쿠알라 룸푸르 전화: 60-3-7651-7906

말레이시아 - 페낭

전화: 60-4-227-8870

필리핀 – 마닐라

전화: 63-2-634-9065

싱가포르

전화: 65-6334-8870

대만 – 신주

전화: 886-3-577-8366

대만 – 가오슝

전화: 886-7-213-7830

대만 – 타이페이

전화: 886-2-2508-8600

태국 – 방콕

전화: 66-2-694-1351

베트남 – 호치민

전화: 84-28-5448-2100

사용자 가이드

오스트리아 - 벨스

전화: 43-7242-2244-39

팩스: 43-7242-2244-393

덴마크 - 코펜하겐

전화: 45-4485-5910

팩스: 45-4485-2829

핀란드 – 에스포

전화: 358-9-4520-820

프랑스 - 파리

Tel: 33-1-69-53-63-20

Fax: 33-1-69-30-90-79

독일 - 가르힝

전화: 49-8931-9700

독일 – 한

전화: 49-2129-3766400

독일 - 하일브론

전화: 49-7131-72400

독일 - 카를스루에

전화: 49-721-625370

독일 - 뮌헨

Tel: 49-89-627-144-0

Fax: 49-89-627-144-44

독일 – 로젠하임

전화: 49-8031-354-560

이스라엘 – 호드 하샤론

전화: 972-9-775-5100

이탈리아 – 밀라노

전화: 39-0331-742611

팩스: 39-0331-466781

이탈리아 – 파도바

전화: 39-049-7625286

네덜란드 - 드루넨

전화: 31-416-690399

팩스: 31-416-690340

노르웨이 - 트론헤임

전화: 47-72884388

폴란드 - 바르샤바

전화: 48-22-3325737

루마니아 - 부쿠레슈티

Tel: 40-21-407-87-50

스페인 – 마드리드

Tel: 34-91-708-08-90

Fax: 34-91-708-08-91

스웨덴 – 예테보리

Tel: 46-31-704-60-40

스웨덴 – 스톡홀름

전화: 46-8-5090-4654

영국 – 워킹엄

전화: 44-118-921-5800

팩스: 44-118-921-5820

DS50003319C – 26

문서 / 리소스

마이크로칩 DS50003319C-13 이더넷 HDMI TX IP [PDF 파일] 사용자 가이드
DS50003319C - 13, DS50003319C - 2, DS50003319C - 3, DS50003319C-13 이더넷 HDMI TX IP, DS50003319C-13, 이더넷 HDMI TX IP, HDMI TX IP, IP

참고문헌

사용자 설명서

DS50003319C-13 이더넷 HDMI TX IP

HDMI TX IP 사용자 가이드

요약

특징

설치 지침

사용자 가이드

자원 활용 (질문하기)

표 3. 4PXL의 리소스 활용

사용자 가이드

HDMI TX IP 구성기

그림 1-1. HDMI TX IP 구성기

하드웨어 구현

RGB 색상 형식 모드

하드웨어 구현

하드웨어 구현

HDMI TX 매개변수 및 인터페이스 신호

표 3-3. AXI4 스트림 인터페이스의 입력 및 출력 포트

표 3-4. 입력 및 출력 신호

HDMI TX 매개변수 및 인터페이스 신호

표 3-5. AXI4 스트림 인터페이스의 입력 및 출력 포트

표 3-6. YCbCr444 모드 및 오디오 모드 활성화를 위한 입력 및 출력

HDMI TX 매개변수 및 인터페이스 신호

지도 및 설명 등록

지도 및 설명 등록

4.1 스크램블러_IP_EN (질문하기)

테스트벤치를 사용하여 코어를 시뮬레이션하려면 다음 단계를 수행하십시오.

테스트벤치 시뮬레이션

시스템 통합

시스템 통합

시스템 통합

개정 내역

표 7-1. 개정 내역

마이크로칩 FPGA 지원

마이크로칩 정보

마이크로칩 Web대지

상품 변경 알림 서비스

법적 고지

상표

문서 / 리소스

참고문헌

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