Guía de usuario de MICROCHIP DS50003319C-13 Ethernet HDMI TX IP

O transmisor IP de Interfaz multimedia de alta definición (HDMI) de Microchip admite a transmisión de datos de paquetes de vídeo e audio descritos na especificación estándar HDMI.

HDMI emprega Transition Minimized Differential Signaling (TMDS) para transmitir de forma eficiente volumes substanciais de datos dixitais a través das distancias de cable estendidas, garantindo unha transmisión de sinal dixital fiable, en serie e de alta velocidade. Unha ligazón TMDS consta dunha única canle de reloxo e tres canles de datos. O reloxo de píxeles de vídeo transmítese na canle de reloxo TMDS, o que axuda a manter os sinais sincronizados. Os datos de vídeo transmítense como píxeles de 24 bits nas tres canles de datos TMDS, onde cada canle de datos está designado para o compoñente de cor vermella, verde e azul. Os datos de audio transmítense como paquetes de 8 bits na canle verde e vermella de TMDS.

O codificador TMDS permite transmitir datos en serie a alta velocidade, mentres minimiza o potencial de interferencia electromagnética (EMI) sobre cables de cobre minimizando o número de transicións (reducindo a interferencia entre canles) e logra o equilibrio de corrente continua (DC) nos cables. , mantendo o número de uns e ceros na liña case igual.

HDMI TX IP está deseñado para usarse xunto con PolarFire® Transceptores de dispositivos SoC e PolarFire. A IP é compatible con HDMI 1.4 e HDMI 2.0, que admite ata 60 cadros por segundo, cun ancho de banda máximo de 18 Gbps. O IP usa un codificador TMDS que converte os datos de vídeo de 8 bits por canle e paquete de audio na secuencia de 10 bits DC equilibrada e minimizada en transición. Despois transmítese en serie a unha velocidade de 10 bits por píxel e por canle. Durante o período de baleirado do vídeo, transmítense tokens de control. Estes tokens xéranse en función dos sinais hsync e vsync. Durante o período da illa de datos, o paquete de audio transmítese como paquetes de 10 bits na canle vermella e verde.

Guía de usuario

DS50003319C – 1

Resumo

A seguinte táboa ofrece un resumo das características IP de HDMI TX.

Táboa 1. Características de HDMI TX IP

Versión básica	Esta guía de usuario admite HDMI TX IP v5.2.0
Soportado Familias de dispositivos	• PolarFire® SoC • PolarFire
Fluxo de ferramentas compatibles	Require Libero® SoC v11.4 ou versións posteriores
Soportado Interfaces	As interfaces compatibles coa HDMI TX IP son: • AXI4-Stream – Este núcleo admite AXI4-Stream para os portos de entrada. Cando se configura neste modo, IP toma como entrada os sinais de queixa estándar de AXI4 Stream. • Interfaz de configuración AXI4-Lite – Este núcleo admite a interface de configuración AXI4-Lite para o requisito de 4Kp60. Neste modo, as entradas IP son subministradas desde SoftConsole. • Nativo – Cando se configura neste modo, IP toma sinais de audio e vídeo nativos como entradas.
Licenzas	HDMI TX IP ofrécese coas dúas opcións de licenza seguintes: • Cifrado: O código RTL cifrado completo ofrécese para o núcleo. Está dispoñible de forma gratuíta con calquera das licenzas de Libero, o que permite que o núcleo sexa instanciado con SmartDesign. Pode realizar simulación, síntese, deseño e programar o silicio FPGA usando a suite de deseño Libero. • RTL: O código fonte RTL completo ten licenza bloqueada, que debe mercarse por separado.

Características

HDMI TX IP ten as seguintes características:

• Compatible con HDMI 2.0 e 1.4b

• Admite un ou catro símbolos/píxeles por entrada de reloxo

• Admite resolucións de ata 3840 x 2160 a 60 fps

• Admite unha profundidade de cor de 8, 10, 12 e 16 bits

• Admite formatos de cor como RGB, YUV 4:2:2 e YUV 4:4:4

• Admite audio ata 32 canles

• Admite o esquema de codificación - TMDS

• Admite interface de datos de audio e vídeo nativo e AXI4

• Admite interface de configuración nativa e AXI4-Lite para a modificación de parámetros

Instrucións de instalación

O núcleo IP debe estar instalado no Catálogo IP de Libero® Software SoC automaticamente mediante a función de actualización do catálogo IP no software Libero SoC, ou descárgase manualmente do catálogo. Unha vez que o núcleo IP está instalado no Catálogo IP do software Libero SoC, confírmase, xérase e instátase en SmartDesign para a súa inclusión no proxecto Libero.

Guía de usuario

DS50003319C – 2

Utilización de recursos (Fai unha pregunta)

HDMI TX IP está implementado en PolarFire® FPGA (paquete MPF300T – 1FCG1152I).

A seguinte táboa enumera os recursos utilizados cando g_PIXELS_PER_CLK = 1PXL.

Táboa 2. Utilización de recursos para 1PXL

	g_COLOR_FORMAT g_BITS_PER_COMPONENT (bits)	g_AUX_CHANNEL_ENABLE g_4K60_SUPPORT Fabric		4LUT	Tecido DFF	Interface 4LUT	Interface DFF	uSRAM (64×12)
RGB	8	Activar	Desactivar	787	514	108	108	9
	8	Desactivar	Desactivar	819	502	108	108	9
	10	Desactivar	Desactivar	1070	849	156	156	13
	12	Desactivar	Desactivar	1084	837	156	156	13
	16	Desactivar	Desactivar	1058	846	156	156	13
YCbCr422	8	Desactivar	Desactivar	696	473	96	96	8
YCbCr444	8	Desactivar	Desactivar	819	513	108	108	9
	10	Desactivar	Desactivar	1068	849	156	156	13
	12	Desactivar	Desactivar	1017	837	156	156	13
	16	Desactivar	Desactivar	1050	845	156	156	13

A seguinte táboa enumera os recursos utilizados cando g_PIXELS_PER_CLK = 4PXL.

Táboa 3. Utilización de recursos para 4PXL

	g_COLOR_FORMAT g_BITS_PER_COMPONENT (bits)	g_AUX_CHANNEL_ENABLE g_4K60_SUPPORT Fabric		4LUT	Tecido DFF	Interface 4LUT	Interface DFF	uSRAM (64×12)
RGB	8	Desactivar	Activar	4078	2032	144	144	12
		Activar	Desactivar	1475	2269	144	144	12
		Desactivar	Desactivar	1393	1092	144	144	12
	10	Desactivar	Desactivar	2151	1635	264	264	22
	12	Desactivar	Desactivar	1909	1593	264	264	22
	16	Desactivar	Desactivar	1645	1284	264	264	22
YCbCr422	8	Desactivar	Desactivar	1265	922	144	144	12
YCbCr444	8	Desactivar	Desactivar	1119	811	144	144	12
	10	Desactivar	Desactivar	2000	1627	264	264	22
	12	Desactivar	Desactivar	1909	1585	264	264	22
	16	Desactivar	Desactivar	1604	1268	264	264	22

Guía de usuario

DS50003319C – 3

Configurador IP HDMI TX

1. Configurador IP HDMI TX (Fai unha pregunta)

Esta sección ofrece un sobreview da interface HDMI TX Configurator e os seus distintos compoñentes.

O configurador HDMI TX proporciona unha interface gráfica para configurar o núcleo HDMI TX para requisitos específicos de transmisión de vídeo. Este configurador permítelle ao usuario seleccionar parámetros como bits por compoñente, formato de cor, número de píxeles, modo de audio, interface, banco de probas e licenza. É esencial axustar correctamente esta configuración para garantir a transmisión efectiva de datos de vídeo a través de HDMI.

A interface do Configurador HDMI TX consta de varios menús despregables e opcións que permiten aos usuarios personalizar a configuración de transmisión HDMI. As configuracións clave descríbense en Táboa 3-1.

A seguinte figura ofrece un detalle view da interface HDMI TX Configurator.

Figura 1-1. Configurador IP HDMI TX

A interface tamén inclúe os botóns Aceptar e Cancelar para confirmar ou descartar as configuracións realizadas.

Guía de usuario

DS50003319C – 5

Implementación de hardware

2. Implementación de hardware (Fai unha pregunta)

O transmisor HDMI (TX) consta de dous stages:

• Unha operación XOR/XNOR, que minimiza o número de transicións

• Un INV/NONINV, que minimiza a disparidade (balance DC). Os dous bits adicionais engádense neste stage de operación. Os datos de control (hsync e vsync) están codificados en 10 bits en catro combinacións posibles para axudar ao receptor a sincronizar o seu reloxo co reloxo do transmisor. Debe utilizarse un transceptor xunto co HDMI TX IP para serializar os 10 bits (modo 1 píxel) ou 40 bits (modo 4 píxeles).

O configurador tamén mostra unha representación do núcleo HDMI Tx, etiquetado como HDMI_TX_0, que indica as distintas conexións de entrada e saída que están conectadas co núcleo. Hai tres modos para a interface HDMI TX e explícanse como segue:

Modo de formato de cor RGB

Os portos de HDMI TX IP para un píxel por reloxo cando o modo de audio está activado e o formato de cor é RGB para PolarFire® dispositivos móstrase na seguinte figura. Unha representación visual dos portos do núcleo HDMI Tx como segue:

• Os sinais do reloxo de control son R_CLK_LOCK, G_CLK_LOCK e B_CLK_LOCK. Os sinais de reloxo son R_CLK_I, G_CLK_I e B_CLK_I.

• Canles de datos, incluíndo DATA_R_I, DATA_G_I e DATA_B_I.

• Os sinais de datos auxiliares son AUX_DATA_R_I e AUX_DATA_G_I.

Figura 2-1. Diagrama de bloques IP HDMI TX (formato de cor RGB)

Para obter máis información sobre os sinais de E/S para o formato de cor RGB, consulte Táboa 3-2.

YCbCr444 Modo de formato de cor

Na seguinte figura móstranse os portos de HDMI TX IP para un píxel por reloxo cando o modo de audio está activado e o formato de cor é YCbCr444. Unha representación visual dos portos do núcleo HDMI Tx como segue:

• Os sinais de control son Y_CLK_LOCK, Cb_CLK_LOCK e Cr_CLK_LOCK.

• Os sinais de reloxo son Y_CLK_I, Cb_CLK_I e Cr_CLK_I.

Guía de usuario

DS50003319C – 6

Implementación de hardware

• Canles de datos, incluíndo DATA_Y_I, DATA_Cb_I e DATA_Cr_I.

• Os sinais de entrada de datos auxiliares son AUX_DATA_Y_I e AUX_DATA_C_I.

Figura 2-2. Diagrama de bloques IP HDMI TX (Formato de cor YCbCr444)

Para obter máis información sobre os sinais de E/S para o formato de cor YCbCr444, consulte Táboa 3-6. YCbCr422 Modo de formato de cor

Na seguinte figura móstranse os portos de HDMI TX IP para un píxel por reloxo cando o modo de audio está activado e o formato de cor é YCbCr422. Unha representación visual dos portos do núcleo HDMI Tx como segue:

• Os sinais de control son LANE1_CLK_LOCK, LANE2_CLK_LOCK e LANE3_CLK_LOCK. • Os sinais do reloxo son LANE1_CLK_I, LANE2_CLK_I e LANE3_CLK_I.

• Canles de datos, incluíndo DATA_Y_I e DATA_C_I.

Guía de usuario

DS50003319C – 7

Implementación de hardware

Figura 2-3. Diagrama de bloques IP HDMI TX (Formato de cor YCbCr422)

Para obter máis información sobre os sinais de E/S para o formato de cor YCbCr422, consulte Táboa 3-7 Guía de usuario

DS50003319C – 8

Parámetros HDMI TX e sinais de interface

3. Parámetros HDMI TX e sinais de interface (Fai unha pregunta)

Esta sección analiza os parámetros do configurador de GUI HDMI TX e os sinais de E/S. 3.1 Parámetros de configuración (Fai unha pregunta)

A seguinte táboa enumera os parámetros de configuración no IP HDMI TX.

Táboa 3-1. Parámetros de configuración

Nome do parámetro	Descrición
Formato de cor	Define o espazo de cor. Admite os seguintes formatos de cores: • RGB • YCbCr422 • YCbCr444
Número de bits por compoñente	Especifica o número de bits por compoñente de cor. Admite 8, 10, 12 e 16 bits por compoñente.
Número de píxeles	Indica o número de píxeles por entrada de reloxo: • Píxel por reloxo = 1 • Píxel por reloxo = 4
Soporte 4Kp60	Soporte para resolución 4K a 60 fotogramas por segundo: • Cando 1, a compatibilidade con 4Kp60 está activada • Cando é 0, a compatibilidade con 4Kp60 está desactivada
Modo de audio	Configura o modo de transmisión de audio. Datos de audio para as canles R e G: • Activar • Desactivar
Interface	Fluxo nativo e AXI
Banco de probas	Permite a selección dun ambiente de banco de probas. Admite as seguintes opcións de banco de probas: • Usuario • Non hai ningunha
Licenza	Especifica o tipo de licenza. Ofrece as dúas opcións de licenza seguintes: • RTL • Cifrado

3.2 Portos (Fai unha pregunta)

A seguinte táboa enumera os portos de entrada e saída do IP HDMI TX para a interface nativa cando o modo de audio está activado e o formato de cor é RGB.

Táboa 3-2. Sinais de entrada e saída

Nome do sinal	Dirección	Anchura	Descrición
SYS_CLK_I	Entrada	1 bits	Reloxo do sistema, normalmente o mesmo reloxo que o controlador da pantalla
RESET_N_I	Entrada	1 bits	Sinal de reinicio activo-baixo asíncrono
VIDEO_DATA_VALID_I	Entrada	1 bits	Entrada válida de datos de vídeo
AUDIO_DATA_VALID_I	Entrada	1 bits	Entrada válida de datos do paquete de audio
R_CLK_I	Entrada	1 bits	Reloxo TX para a canle "R" de XCVR
R_CLK_LOCK	Entrada	1 bits	TX_CLK_STABLE para a canle R de XCVR
G_CLK_I	Entrada	1 bits	Reloxo TX para a canle "G" de XCVR
G_CLK_LOCK	Entrada	1 bits	TX_CLK_STABLE para a canle G de XCVR
B_CLK_I	Entrada	1 bits	Reloxo TX para a canle "B" de XCVR

Guía de usuario

DS50003319C – 9

Parámetros HDMI TX e sinais de interface

………..continuación Nome do sinal Dirección Ancho Descrición
B_CLK_LOCK	Entrada	1 bits	TX_CLK_STABLE para a canle B de XCVR
H_SYNC_I	Entrada	1 bits	Pulso de sincronización horizontal
V_SYNC_I	Entrada	1 bits	Pulso de sincronización vertical
PACKET_HEADER_I	Entrada	PIXELS_PER_CLK*1	Cabeceira do paquete para datos de paquetes de audio
DATOS_R_I	Entrada	PIXELS_PER_CLK*8	Introducir datos "R".
DATOS_G_I	Entrada	PIXELS_PER_CLK*8	Introducir datos "G".
DATOS_B_I	Entrada	PIXELS_PER_CLK*8	Introducir datos "B".
AUX_DATA_R_I	Entrada	PIXELS_PER_CLK*4	Paquete de audio da canle "R".
AUX_DATA_G_I	Entrada	PIXELS_PER_CLK*4	Paquete de audio da canle "G".
TMDS_R_O	Saída	PIXELS_PER_CLK*10	Datos "R" codificados
TMDS_G_O	Saída	PIXELS_PER_CLK*10	Datos "G" codificados
TMDS_B_O	Saída	PIXELS_PER_CLK*10	Datos codificados "B".

A seguinte táboa enumera os portos para a interface AXI4 Stream con habilitación de audio.

Táboa 3-3. Portos de entrada e saída para a interface de fluxo AXI4

Tipo de nome de porto		Anchura	Descrición
TDATA_I	Entrada	3g_BITS_PER_COMPONENTg_PIXELS_PER_CLK Introducir datos de vídeo
TVALID_I	Entrada	1 bits	Vídeo de entrada válido
TREADY_O Saída de 1 bit			Saída de sinal de escravo listo
TUSER_I	Entrada	PIXELS_PER_CLK*9 + 5	bit 0 = non usado bit 1 = VSYNC bit 2 = HSYNC bit 3 = non usado bit [3 + g_PIXELS_PER_CLK: 4] = Bit de cabeceira do paquete [4 + g_PIXELS_PER_CLK] = Datos de audio válidos bit [(5 * g_PIXELS_PER_CLK) + 4: (1g_PIXELS_PER_CLK) + 5] = datos G de audio bit [(9 g_PIXELS_PER_CLK) + 4: (5*g_PIXELS_PER_CLK) + 5] = datos de audio R

A seguinte táboa enumera os portos de entrada e saída do IP HDMI TX para a interface nativa cando o modo de audio está desactivado.

Táboa 3-4. Sinais de entrada e saída

Nome do sinal	Dirección	Anchura	Descrición
SYS_CLK_I	Entrada	1 bits	Reloxo do sistema, normalmente o mesmo reloxo que o controlador da pantalla
RESET_N_I	Entrada	1 bits	Sinal de reinicio activo asíncrono baixo
VIDEO_DATA_VALID_I	Entrada	1 bits	Entrada válida de datos de vídeo
R_CLK_I	Entrada	1 bits	Reloxo TX para a canle "R" de XCVR
R_CLK_LOCK	Entrada	1 bits	TX_CLK_STABLE para a canle R de XCVR
G_CLK_I	Entrada	1 bits	Reloxo TX para a canle "G" de XCVR
G_CLK_LOCK	Entrada	1 bits	TX_CLK_STABLE para a canle G de XCVR
B_CLK_I	Entrada	1 bits	Reloxo TX para a canle "B" de XCVR
B_CLK_LOCK	Entrada	1 bits	TX_CLK_STABLE para a canle B de XCVR
H_SYNC_I	Entrada	1 bits	Pulso de sincronización horizontal
V_SYNC_I	Entrada	1 bits	Pulso de sincronización vertical
DATOS_R_I	Entrada	PIXELS_PER_CLK*8	Introducir datos "R".

Guía de usuario

DS50003319C – 10

Parámetros HDMI TX e sinais de interface

………..continuación Nome do sinal Dirección Ancho Descrición
DATOS_G_I	Entrada	PIXELS_PER_CLK*8	Introducir datos "G".
DATOS_B_I	Entrada	PIXELS_PER_CLK*8	Introducir datos "B".
TMDS_R_O	Saída	PIXELS_PER_CLK*10	Datos "R" codificados
TMDS_G_O	Saída	PIXELS_PER_CLK*10	Datos "G" codificados
TMDS_B_O	Saída	PIXELS_PER_CLK*10	Datos codificados "B".

A seguinte táboa enumera os portos para a interface AXI4 Stream.

Táboa 3-5. Portos de entrada e saída para a interface de fluxo AXI4

Nome do porto	Tipo	Anchura	Descrición
TDATA_I_VIDEO	Entrada	3g_BITS_PER_COMPONENTEg_PIXELS_PER_CLK	Introducir datos de vídeo
TVALID_I_VIDEO	Entrada	1 bits	Vídeo de entrada válido
TREADY_O_VIDEO	Saída	1 bits	Saída de sinal de escravo listo
TUSER_I_VIDEO	Entrada	4 bits	bit 0 = non usado bit 1 = VSYNC bit 2 = HSYNC bit 3 = non usado

A seguinte táboa enumera os portos para o modo YCbCr444 cando o modo de audio está activado.

Táboa 3-6. Entrada e saída para o modo YCbCr444 e o modo de audio activados

Nome do sinal	Anchura de dirección		Descrición
SYS_CLK_I	Entrada	1 bits	Reloxo do sistema, normalmente o mesmo reloxo que o controlador da pantalla
RESET_N_I	Entrada	1 bits	Sinal de reinicio activo-baixo asíncrono
Entrada de VIDEO_DATA_VALID_I		1 bits	Entrada válida de datos de vídeo
Entrada AUDIO_DATA_VALID_I		1 bits	Entrada válida de datos do paquete de audio
Y_CLK_I	Entrada	1 bits	Reloxo TX para a canle "Y" de XCVR
Y_CLK_LOCK	Entrada	1 bits	TX_CLK_STABLE para a canle Y de XCVR
Cb_CLK_I	Entrada	1 bits	Reloxo TX para a canle "Cb" de XCVR
Cb_CLK_LOCK	Entrada	1 bits	TX_CLK_STABLE para a canle Cb de XCVR
Cr_CLK_I	Entrada	1 bits	Reloxo TX para a canle "Cr" de XCVR
Cr_CLK_LOCK	Entrada	1 bits	TX_CLK_STABLE para a canle Cr de XCVR
H_SYNC_I	Entrada	1 bits	Pulso de sincronización horizontal
V_SYNC_I	Entrada	1 bits	Pulso de sincronización vertical
PACKET_HEADER_I	Entrada	PIXELS_PER_CLK*1	Cabeceira do paquete para datos de paquetes de audio
DATOS_Y_I	Entrada	PIXELS_PER_CLK*8	Introducir datos "Y".
DATOS_Cb_I	Entrada	PIXELS_PER_CLK*DATA_WIDTH Introduza datos “Cb”.
DATOS_Cr_I	Entrada	PIXELS_PER_CLK*DATA_WIDTH Introduza datos “Cr”.
AUX_DATA_Y_I	Entrada	PIXELS_PER_CLK*4	Paquete de audio da canle "Y".
AUX_DATA_C_I	Entrada	PIXELS_PER_CLK*4	Paquete de audio da canle "C".
TMDS_R_O	Saída	PIXELS_PER_CLK*10	Datos "Cb" codificados
TMDS_G_O	Saída	PIXELS_PER_CLK*10	Datos "Y" codificados
TMDS_B_O	Saída	PIXELS_PER_CLK*10	Datos "Cr" codificados

A seguinte táboa enumera os portos para o modo YCbCr422 cando o modo de audio está activado.

Guía de usuario

DS50003319C – 11

Parámetros HDMI TX e sinais de interface

Táboa 3-7. Entrada e saída para o modo YCbCr422 e o modo de audio activados

Nome do sinal	Anchura de dirección		Descrición
SYS_CLK_I	Entrada	1 bits	Reloxo do sistema, normalmente o mesmo reloxo que o controlador da pantalla
RESET_N_I	Entrada	1 bits	Activo asíncrono - Sinal de reinicio baixo
Entrada de VIDEO_DATA_VALID_I		1 bits	Entrada válida de datos de vídeo
LANE1_CLK_I	Entrada	1 bits	Reloxo TX para a canle "carril do carril XCVE 1" de XCVR
LANE1_CLK_LOCK	Entrada	1 bits	TX_CLK_STABLE para o carril do carril 1 XCVE
LANE2_CLK_I	Entrada	1 bits	Reloxo TX para a canle "carril do carril XCVE 2" de XCVR
LANE2_CLK_LOCK	Entrada	1 bits	TX_CLK_STABLE para o carril do carril 2 XCVE
LANE3_CLK_I	Entrada	1 bits	Reloxo TX para a canle "carril do carril XCVE 3" de XCVR
LANE3_CLK_LOCK	Entrada	1 bits	TX_CLK_STABLE para o carril do carril 3 XCVE
H_SYNC_I	Entrada	1 bits	Pulso de sincronización horizontal
V_SYNC_I	Entrada	1 bits	Pulso de sincronización vertical
PACKET_HEADER_I	Entrada	PIXELS_PER_CLK*1	Cabeceira do paquete para datos de paquetes de audio
DATOS_Y_I	Entrada	PIXELS_PER_CLK*DATA_WIDTH Introduza datos “Y”.
DATOS_C_I	Entrada	PIXELS_PER_CLK*DATA_WIDTH Introduza datos “C”.
AUX_DATA_Y_I	Entrada	PIXELS_PER_CLK*4	Paquete de audio da canle "Y".
AUX_DATA_C_I	Entrada	PIXELS_PER_CLK*4	Paquete de audio da canle "C".
TMDS_R_O	Saída	PIXELS_PER_CLK*10	Datos "C" codificados
TMDS_G_O	Saída	PIXELS_PER_CLK*10	Datos "Y" codificados
TMDS_B_O	Saída	PIXELS_PER_CLK*10	Datos codificados relacionados coa información de sincronización

Guía de usuario

DS50003319C – 12

Rexistrar Mapa e Descricións

4. Rexistrar Mapa e Descricións (Fai unha pregunta)

Offset	Nome	Bit Pos.	7	6	5	4	3	2	1	0
0x00	SCRAMBLER_IP_EN	7:0								INICIO
		15:8
		23:16
		31:24
0x04	XCVR_DATA_LANE_ 0_SEL	7:0							INICIO[1:0]
		15:8
		23:16
		31:24

Guía de usuario

DS50003319C – 13

Rexistrar Mapa e Descricións

4.1 SCRAMBLER_IP_EN (Fai unha pregunta)

Nome: SCRAMBLER_IP_EN

Compensación: 0x000

Restablecer: 0x0

Propiedade: só de escritura

Scrambler Habilitar o rexistro de control. Este rexistro debe escribirse para obter compatibilidade 4kp60 para a IP HDMI TX

Bit 31 30 29 28 27 26 25 24

Acceso

Restablecer

Bit 23 22 21 20 19 18 17 16

Acceso

Restablecer

Bit 15 14 13 12 11 10 9 8

Acceso

Restablecer

Bit 7 6 5 4 3 2 1 0

INICIO

Acceso W Reset 0

Bit 0: INICIO Escribindo "1" neste bit inicia a transferencia de datos Scrambler está habilitada. HDMI 2.0 emprega unha forma de codificación coñecida como codificación 8b/10b. Este esquema de codificación úsase para transmitir datos a través da interface HDMI de forma fiable e eficiente.

Guía de usuario

DS50003319C – 14

Rexistrar Mapa e Descricións

4.2 XCVR_DATA_LANE_0_SEL (Fai unha pregunta)

Nome: XCVR_DATA_LANE_0_SEL

Compensación: 0x004

Restablecer: 0x1

Propiedade: só de escritura

O rexistro XCVR_DATA_LANE_0_SEL selecciona os datos necesarios para transferir ao XCVR desde HDMI TX IP para obter o reloxo para Full HD, 4kp30, 4kp60.

Bit 31 30 29 28 27 26 25 24

Acceso

Restablecer

Bit 23 22 21 20 19 18 17 16

Acceso

Restablecer

Bit 15 14 13 12 11 10 9 8

Acceso

Restablecer

Bit 7 6 5 4 3 2 1 0

INICIO[1:0]

Acceso a WW Reset 0 1

Bits 1:0 – START[1:0] Ao escribir “10” nestes bits, 4KP60 está habilitado e a taxa de datos XCVR dáse como FFFFF_00000.

Guía de usuario

DS50003319C – 15

Simulación de banco de probas

5. Simulación de banco de probas (Fai unha pregunta)

Proporciónase Testbench para comprobar a funcionalidade do núcleo HDMI TX. Testbench só funciona na interface nativa con 1 píxel por reloxo e o modo de audio activado.

A seguinte táboa enumera os parámetros que se configuran segundo a aplicación.

Táboa 5-1. Parámetro de configuración do banco de probas

Nome	Parámetros predeterminados
Formato de cor (g_COLOR_FORMAT)	RGB
Bits por compoñente (g_BITS_PER_COMPONENT)	8
Número de píxeles (g_PIXELS_PER_CLK)	1
Compatibilidade con 4Kp60 (g_4K60_SUPPORT)	0
Modo de audio (g_AUX_CHANNEL_ENABLE)	1 (Activar)
Interface (G_FORMAT)	0 (Desactivar)

Para simular o núcleo usando o banco de probas, siga os seguintes pasos:

1. Na xanela Fluxo de deseño, expanda Crear deseño.

2. Fai clic co botón dereito do rato en Crear banco de probas SmartDesign e, a continuación, fai clic en Executar, como se mostra na seguinte figura. Figura 5-1. Creando SmartDesign Testbench

3. Introduza un nome para o banco de probas SmartDesign e, a continuación, prema en Aceptar.

Figura 5-2. Denominación de SmartDesign Testbench

Créase o banco de probas SmartDesign e aparece un lenzo á dereita do panel Fluxo de deseño.

Guía de usuario

DS50003319C – 16

Simulación de banco de probas

4. Navega ata Libero® Catálogo SoC, seleccione View > Windows > Catálogo IP e, a continuación, expanda Vídeo de solucións. Fai dobre clic en HDMI TX IP (v5.2.0) e despois fai clic en Aceptar.

5. Na xanela do Configurador de parámetros, seleccione o valor de Número de píxeles necesario, como se mostra na seguinte figura.

Figura 5-3. Configuración de parámetros

6. Seleccione todos os portos, prema co botón dereito e seleccione Promover ao nivel superior.

7. Na barra de ferramentas SmartDesign, faga clic en Xerar compoñente.

8. Na pestana Xerarquía de estímulos, fai clic co botón dereito do rato en banco de probas HDMI_TX_TB filee, a continuación, faga clic en Simular deseño previo ao sintetizador > Abrir interactivamente.

O modelo Sim® A ferramenta ábrese co banco de probas, como se mostra na seguinte figura. Figura 5-4. Ferramenta ModelSim con banco de probas HDMI TX File

Importante: Se a simulación se interrompe debido ao límite de tempo de execución especificado no DO file, use o correr -todos comando para completar a simulación.

Guía de usuario

DS50003319C – 17

Simulación de banco de probas

5.1 Diagramas de temporización (Fai unha pregunta)

O seguinte diagrama de tempo para HDMI TX IP mostra datos de vídeo e períodos de datos de control para 1 píxel por reloxo.

Figura 5-5. Diagrama de temporización IP HDMI TX de datos de vídeo para 1 píxel por reloxo

O seguinte diagrama mostra as catro combinacións de datos de control.

Figura 5-6. Diagrama de temporización IP HDMI TX de datos de control para 1 píxel por reloxo

Guía de usuario

DS50003319C – 18

Integración de sistemas

6. Integración de sistemas (Fai unha pregunta)

Esta sección móstrase comoampdescrición do deseño.

A seguinte táboa enumera as configuracións de PF XCVR, PF TX PLL e PF CCC.

Táboa 6-1. Configuracións PF XCVR, PF TX PLL e PF CCC

Resolución		Configuración XCVR de ancho de bits PF			Configuración PF TX PLL		Configuración PF CCC
Resolución		Datos TX Valora	Reloxo TX División Factor	TX PCS Tecido Anchura	Desexado Reloxo de bits de saída	Referencia Reloxo Frecuencia	Entrada Frecuencia	Saída Frecuencia
1PXL (1080p60) 8		1485	4	10	5940	148.5	NA	NA
1PXL (1080p30) 10		925	4	10	3700	148.5	92.5	74
	12	1113.75	4	10	4455	148.5	111.375	74.25
	16	1485	4	10	5940	148.5	148.5	74.25
4PXL (1080p60) 10		1860	4	40	7440	148.5	46.5	37.2
	12	2229	4	40	8916	148.5	55.725	37.15
	16	2970	2	40	5940	148.5	74.25	37.125
4PXL (4kp30)	8	2970	2	40	5940	148.5	NA	NA
	10	3712.5	2	40	7425	148.5	92.812	74.25
	12	4455	1	40	4455	148.5	111.375	74.25
	16	5940	1	40	5940	148.5	148.5	74.25
4PXL (4Kp60)	8	5940	1	40	5940	148.5	NA	NA

HDMI TX Sample Design, cando se configura en g_BITS_PER_COMPONENT = 8 bits e

g_PIXELS_PER_CLK = 1 modo PXL, móstrase na seguinte figura.

Figura 6-1. HDMI TX Sampo Deseño

HDMI_TX_C0_0

PF_INIT_MONITOR_C0_0

FABRIC_POR_N

PCIE_INIT_FEITO

USRAM_INIT_FEITO

SRAM_INIT_FEITO

DEVICE_INIT_FEITO

XCVR_INIT_FEITO

USRAM_INIT_FROM_SNVM_DONE

USRAM_INIT_FROM_UPROM_DONE

USRAM_INIT_FROM_SPI_DONE

SRAM_INIT_FROM_SNVM_DONE

SRAM_INIT_FROM_UPROM_DONE

SRAM_INIT_FROM_SPI_DONE

AUTOCALIB_FEITO

PF_INIT_MONITOR_C0

CORERESET_PF_C0_0

CLK

EXT_RST_N

BANK_x_VDDI_STATUS

BANK_y_VDDI_STATUS

PLL_POWERDOWN_B

PLL_LOCK

FABRIC_RESET_N

SS_BUSY

INIT_FEITO

FF_US_RESTORE

FPGA_POR_N

CORERESET_PF_C0

Display_Controller_C0_0

FRAME_END_O

H_SYNC_O

RESETN_I

V_SYNC_O

SYS_CLK_I

V_ACTIVE_O

ACTIVAR_I

DATA_TRIGGER_O

H_RES_O[15:0]

V_RES_O[15:0]

Display_Controller_C0

patrón_xerador_verilog_pattern_0

DATA_VALID_O

SYS_CLK_I

FRAME_END_O

RESET_N_I

LINE_END_O

DATA_EN_I

RED_O[7:0]

FRAME_END_I

GREEN_O[7:0]

PATTERN_SEL_I[2:0]

AZUL_O[7:0]

BAYER_O[7:0]

Xerador_de_patróns de proba_C1

PF_XCVR_REF_CLK_C0_0

RESET_N_I

SYS_CLK_I

VIDEO_DATA_VALID_I

R_CLK_I

R_CLK_LOCK

G_CLK_I

G_CLK_LOCK

TMDS_R_O[9:0]

B_CLK_I

TMDS_G_O[9:0]

B_CLK_LOCK

TMDS_B_O[9:0]

V_SYNC_I

XCVR_LANE_0_DATA_O[9:0]

H_SYNC_I

DATA_R_I[7:0]

DATA_G_I[7:0]

DATA_B_I[7:0]

HDMI_TX_C0

PF_TX_PLL_C0_0

PF_XCVR_ERM_C0_0

PADs_OUT

LANE3_TXD_N

CLKS_FROM_TXPLL_0

LANE3_TXD_P

LANE0_IN

LANE2_TXD_N

LANE0_PCS_ARST_N

LANE2_TXD_P

LANE0_PMA_ARST_N

LANE1_TXD_N

LANE0_TX_DATA[9:0]

LANE1_TXD_P

LANE1_IN

LANE0_TXD_N

LANE1_PCS_ARST_N

LANE0_TXD_P

LANE1_PMA_ARST_N

LANE0_OUT

LANE1_TX_DATA[9:0]

LANE0_TX_CLK_R

LANE2_IN

LANE0_TX_CLK_STABLE

LANE2_PCS_ARST_N

LANE1_OUT

LANE2_PMA_ARST_N

LANE1_TX_CLK_R

LANE2_TX_DATA[9:0]

LANE1_TX_CLK_STABLE

LANE3_IN

LANE2_OUT

LANE3_PCS_ARST_N

LANE2_TX_CLK_R

LANE3_PMA_ARST_N

LANE2_TX_CLK_STABLE

LANE3_TX_DATA[9:0] LANE3_OUTLANE3_TX_CLK_R

LANE3_TX_CLK_STABLE

PF_XCVR_ERM_C0

LANE3_TXD_N LANE3_TXD_P LANE2_TXD_N LANE2_TXD_P LANE1_TXD_N LANE1_TXD_P LANE0_TXD_N LANE0_TXD_P

PATTERN_SEL_I[2:0] REF_CLK_PAD_P REF_CLK_PAD_N

REF_CLK_PAD_P

REF_CLK_PAD_NREF_CLK

REF_CLKPLL_LOCKCLKS_TO_XCVR

PF_XCVR_REF_CLK_C0

PF_TX_PLL_C0

Para Example, en configuracións de 8 bits, os seguintes compoñentes forman parte do deseño: • PF_XCVR_ERM (PF_XCVR_ERM_C0_0) está configurado para unha velocidade de datos de 1485 Mbps en modo PMA só para TX, co ancho de datos configurado como 10 bits para o modo 1pxl e Reloxo de referencia de 148.5 MHz, baseado na configuración da táboa anterior

• A saída LANE0_TX_CLK_R de PF_XCVR_ERM_C0_0 xérase como un reloxo de 148.5 MHz, segundo a configuración da táboa anterior

• SYS_CLK_I (HDMI_TX_C0, Display_Controller_C0, pattern_generator_C0, CORERESET_PF_C0 e PF_INIT_MONITOR_C0) son impulsados por LANE0_TX_CLK_R, que é de 148.5 MHz

• R_CLK_I, G_CLK_I e B_CLK_I son conducidos por LANE3_TX_CLK_R, LANE2_TX_CLK_R e LANE1_TX_CLK_R, respectivamente

Guía de usuario

DS50003319C – 19

Integración de sistemas

Sampintegración de ficheiros para, g_BITS_PER_COMPONENT = 8 e g_PIXELS_PER_CLK = 4. Por exemploampen configuracións de 8 bits, os seguintes compoñentes forman parte do deseño: • PF_XCVR_ERM (PF_XCVR_ERM_C0_0) está configurado para unha velocidade de datos de 2970 Mbps en modo PMA para

Só TX, co ancho de datos configurado como 40 bits para o modo 1pxl e un reloxo de referencia de 148.5 MHz en función da configuración da táboa anterior

• A saída LANE0_TX_CLK_R de PF_XCVR_ERM_C0_0 xérase como un reloxo de 74.25 MHz, segundo a configuración da táboa anterior

• SYS_CLK_I (HDMI_TX_C0, Display_Controller_C0, pattern_generator_C0, CORERESET_PF_C0 e PF_INIT_MONITOR_C0) son impulsados por LANE0_TX_CLK_R, que é de 148.5 MHz

• R_CLK_I, G_CLK_I e B_CLK_I son conducidos por LANE3_TX_CLK_R, LANE2_TX_CLK_R e LANE1_TX_CLK_R, respectivamente

HDMI TX Sample Deseño, cando se configura no modo g_BITS_PER_COMPONENT = 12 Bit e g_PIXELS_PER_CLK = 1 PXL, que se mostra na seguinte figura.

Figura 6-2. HDMI TX Sampo Deseño

PF_XCVR_ERM_C0_0

PATTERN_SEL_I[2:0]

REF_CLK_PAD_P REF_CLK_PAD_N

PF_CCC_C1_0

REF_CLK_0 OUT0_FABCLK_0PLL_LOCK_0

PF_CCC_C1

PF_INIT_MONITOR_C0_0

CORERESET_PF_C0_0

CLK

EXT_RST_N

BANK_x_VDDI_STATUS

BANK_y_VDDI_STATUS

PLL_POWERDOWN_B

PLL_LOCK

FABRIC_RESET_N

SS_BUSY

INIT_FEITO

FF_US_RESTORE

FPGA_POR_N

CORERESET_PF_C0

Display_Controller_C0_0

FRAME_END_O

H_SYNC_O

RESETN_I

V_SYNC_O

SYS_CLK_I

V_ACTIVE_O

ACTIVAR_I

DATA_TRIGGER_O

H_RES_O[15:0]

V_RES_O[15:0]

Display_Controller_C0

patrón_xerador_verilog_pattern_0

DATA_VALID_O

SYS_CLK_I

FRAME_END_O

RESET_N_I

LINE_END_O

DATA_EN_I

RED_O[7:0]

FRAME_END_I

GREEN_O[7:0]

PATTERN_SEL_I[2:0]

AZUL_O[7:0]

BAYER_O[7:0]

Xerador_de_patróns de proba_C0

PF_XCVR_REF_CLK_C0_0

REF_CLK_PAD_P

REF_CLK_PAD_NREF_CLK

PF_XCVR_REF_CLK_C0

HDMI_TX_0

RESET_N_I

SYS_CLK_I

VIDEO_DATA_VALID_I

R_CLK_I

R_CLK_LOCK

G_CLK_I

G_CLK_LOCK

TMDS_R_O[9:0]

B_CLK_I

TMDS_G_O[9:0]

B_CLK_LOCK

TMDS_B_O[9:0]

V_SYNC_I

XCVR_LANE_0_DATA_O[9:0]

H_SYNC_I

DATA_R_I[11:0]

DATA_R_I[11:4]

DATA_G_I[11:0]

DATA_G_I[11:4]

DATA_B_I[11:0]

DATA_B_I[11:4]

HDMI_TX_C0

PF_TX_PLL_C0_0

PADs_OUT

CLKS_FROM_TXPLL_0

LANE3_TXD_N

LANE0_IN

LANE3_TXD_P

LANE0_PCS_ARST_N

LANE2_TXD_N

LANE0_PMA_ARST_N

LANE2_TXD_P

LANE0_TX_DATA[9:0]

LANE1_TXD_N

LANE1_IN

LANE1_TXD_P

LANE1_PCS_ARST_N

LANE0_TXD_N

LANE1_PMA_ARST_N

LANE0_TXD_P

LANE1_TX_DATA[9:0]

LANE0_OUT

LANE2_IN

LANE1_OUT

LANE2_PCS_ARST_N

LANE1_TX_CLK_R

LANE2_PMA_ARST_N

LANE1_TX_CLK_STABLE

LANE2_TX_DATA[9:0] LANE2_OUTLANE3_IN

LANE2_TX_CLK_R

LANE3_PCS_ARST_N

LANE2_TX_CLK_STABLE

LANE3_PMA_ARST_N

LANE3_OUT

LANE3_TX_DATA[9:0]

LANE3_TX_CLK_R

LANE3_TX_CLK_STABLE

PF_XCVR_ERM_C0

LANE3_TXD_N LANE3_TXD_P LANE2_TXD_N LANE2_TXD_P LANE1_TXD_N LANE1_TXD_P LANE0_TXD_N LANE0_TXD_P

FABRIC_POR_N

PCIE_INIT_FEITO

USRAM_INIT_FEITO

SRAM_INIT_FEITO

DEVICE_INIT_FEITO

XCVR_INIT_FEITO

USRAM_INIT_FROM_SNVM_DONE

USRAM_INIT_FROM_UPROM_DONE

USRAM_INIT_FROM_SPI_DONE

SRAM_INIT_FROM_SNVM_DONE

SRAM_INIT_FROM_UPROM_DONE

SRAM_INIT_FROM_SPI_DONE

AUTOCALIB_FEITO

REF_CLKPLL_LOCKCLKS_TO_XCVR

PF_INIT_MONITOR_C0

PF_TX_PLL_C0

Sampintegración de ficheiros para, g_BITS_PER_COMPONENT > 8 e g_PIXELS_PER_CLK = 1. Por exemploample, en configuracións de 12 bits, os seguintes compoñentes forman parte do deseño:

• PF_XCVR_ERM (PF_XCVR_ERM_C0_0) está configurado para unha velocidade de datos de 111.375 Mbps en modo PMA só para TX, co ancho de datos configurado como 10 bits para o modo 1pxl e un reloxo de referencia de 1113.75 Mbps, segundo o Táboa 6-1 axustes

• A saída LANE1_TX_CLK_R de PF_XCVR_ERM_C0_0 xérase como un reloxo de 111.375 MHz, en función do Táboa 6-1 axustes

• R_CLK_I, G_CLK_I e B_CLK_I son conducidos por LANE3_TX_CLK_R, LANE2_TX_CLK_R e LANE1_TX_CLK_R, respectivamente

• PF_CCC_C0 xera un reloxo chamado OUT0_FABCLK_0, cunha frecuencia de 74.25 MHz, cando o reloxo de entrada é de 111.375 MHz, que está dirixido por LANE1_TX_CLK_R

• SYS_CLK_I (HDMI_TX_C0, Display_Controller_C0, pattern_generator_C0, CORERESET_PF_C0 e PF_INIT_MONITOR_C0) está controlado por OUT0_FABCLK_0, que é de 74.25 MHz

Sampintegración de ficheiros para, g_BITS_PER_COMPONENT > 8 e g_PIXELS_PER_CLK = 4. Por exemploample, en configuracións de 12 bits, os seguintes compoñentes forman parte do deseño:

• PF_XCVR_ERM (PF_XCVR_ERM_C0_0) está configurado para unha velocidade de datos de 4455 Mbps en modo PMA só para TX, co ancho de datos configurado como 40 bits para o modo 4pxl e un reloxo de referencia de 111.375 MHz, segundo o Táboa 6-1 axustes

• A saída LANE1_TX_CLK_R de PF_XCVR_ERM_C0_0 xérase como un reloxo de 111.375 MHz, en función do Táboa 6-1 axustes

Guía de usuario

DS50003319C – 20

Integración de sistemas

• R_CLK_I, G_CLK_I e B_CLK_I son conducidos por LANE3_TX_CLK_R, LANE2_TX_CLK_R e LANE1_TX_CLK_R, respectivamente

• PF_CCC_C0 xera un reloxo chamado OUT0_FABCLK_0, cunha frecuencia de 74.25 MHz, cando o reloxo de entrada é de 111.375 MHz, que está dirixido por LANE1_TX_CLK_R

• SYS_CLK_I (HDMI_TX_C0, Display_Controller_C0, pattern_generator_C0, CORERESET_PF_C0 e PF_INIT_MONITOR_C0) está controlado por OUT0_FABCLK_0, que é de 74.25 MHz

Guía de usuario

DS50003319C – 21

Historial de revisións

7. Historial de revisións (Fai unha pregunta)

O historial de revisións describe os cambios que se implementaron no documento. Os cambios están listados por revisión, comezando pola publicación máis recente.

Táboa 7-1. Historial de revisións

Revisión	Data	Descrición
C	05/2024	A seguinte é a lista de cambios na revisión C do documento: • Actualizado Introdución sección • Elimináronse as táboas de utilización de recursos para un e catro píxeles e engadíronse Táboa 2 e Táboa 3 in 1. Aproveitamento dos recursos sección • Actualizado Táboa 3-1 no 3.1. Parámetros de configuración sección • Engadido Táboa 3-6 e Táboa 3-7 no 3.2. Portos sección • Engadido 6. Integración de sistemas sección
B		09/2022 A seguinte é a lista de cambios na revisión B do documento: • Actualizouse o contido de Funcións e Introdución • Engadido Figura 2-2 para o modo de audio desactivado • Engadido Táboa 3-4 e Táboa 3-5 • Actualizouse o Táboa 3-2 e Táboa 3-3 • Actualizado Táboa 3-1 • Actualizado 1. Aproveitamento dos recursos • Actualizado Figura 1-1 • Actualizado Figura 5-3
A		04/2022 A seguinte é a lista de cambios na revisión A do documento: • Migrouse o documento ao modelo Microchip • O número de documento actualizouse a DS50003319 de 50200863
2.0	—	O seguinte é un resumo dos cambios realizados nesta revisión. • Funcións engadidas e seccións Familias admitidas
1.0		08/2021 Revisión inicial

Guía de usuario

DS50003319C – 22

Soporte de microchip FPGA

O grupo de produtos Microchip FPGA respalda os seus produtos con varios servizos de soporte, incluíndo o servizo de atención ao cliente, o centro de asistencia técnica ao cliente, un websitio e oficinas de vendas en todo o mundo. Recoméndase aos clientes que visiten os recursos en liña de Microchip antes de poñerse en contacto co servizo de asistencia, xa que é moi probable que as súas consultas xa fosen respondidas.

Contacte con el Centro de Soporte Técnico a través de websitio en www.microchip.com/support. Mencione o número de peza do dispositivo FPGA, seleccione a categoría de caso adecuada e cargue o deseño files ao crear un caso de soporte técnico.

Póñase en contacto co servizo de atención ao cliente para obter asistencia técnica sobre o produto, como prezos dos produtos, actualizacións de produtos, información de actualización, estado do pedido e autorización.

• Desde América do Norte, chamar 800.262.1060

• Do resto do mundo, chamar 650.318.4460

• Fax, desde calquera parte do mundo, 650.318.8044

Información do microchip

O Microchip Websitio

Microchip ofrece soporte en liña a través do noso websitio en www.microchip.com/. Isto websitio úsase para facer files e información facilmente dispoñible para os clientes. Algúns dos contidos dispoñibles inclúen:

• Apoio ao produto – Fichas técnicas e erratas, notas de aplicación e sample programas, recursos de deseño, guías de usuario e documentos de soporte de hardware, últimas versións de software e software arquivado

• Soporte técnico xeral - Preguntas frecuentes (FAQ), solicitudes de soporte técnico, grupos de discusión en liña, lista de membros do programa de socios de deseño de Microchip

• Negocio de Microchip – Selector de produtos e guías de pedidos, últimos comunicados de prensa de Microchip, listado de seminarios e eventos, listados de oficinas de vendas, distribuidores e representantes de fábrica de Microchip.

Servizo de notificación de cambios de produto

O servizo de notificación de cambios de produtos de Microchip axuda a manter os clientes ao día dos produtos de Microchip. Os subscritores recibirán unha notificación por correo electrónico sempre que haxa cambios, actualizacións, revisións ou erratas relacionadas cunha familia de produtos especificada ou ferramenta de desenvolvemento de interese.

Para rexistrarte, vai a www.microchip.com/pcn e siga as instrucións de rexistro. Atención ao cliente

Os usuarios dos produtos Microchip poden recibir asistencia a través de varias canles: • Distribuidor ou Representante

• Oficina local de vendas

• Enxeñeiro de solucións integradas (ESE)

• Soporte técnico

Os clientes deben contactar co seu distribuidor, representante ou ESE para obter asistencia. As oficinas de vendas locais tamén están dispoñibles para axudar aos clientes. Neste documento inclúese unha lista de oficinas de vendas e locais.

O soporte técnico está dispoñible a través de websitio en: www.microchip.com/support Función de protección de código de dispositivos de microchip

Teña en conta os seguintes detalles da función de protección de código nos produtos Microchip:

Guía de usuario

DS50003319C – 23

• Os produtos de microchip cumpren as especificacións contidas na súa ficha de datos de microchip particular.

• Microchip considera que a súa familia de produtos é segura cando se usa da forma prevista, dentro das especificacións de funcionamento e en condicións normais.

• Microchip valora e protexe agresivamente os seus dereitos de propiedade intelectual. Os intentos de incumprir as funcións de protección do código do produto Microchip están estrictamente prohibidos e poden infrinxir a Digital Millennium Copyright Act.

• Nin Microchip nin ningún outro fabricante de semicondutores poden garantir a seguridade do seu código. A protección do código non significa que esteamos garantindo que o produto sexa "irrompible". A protección do código está en constante evolución. Microchip comprométese a mellorar continuamente as funcións de protección do código dos nosos produtos.

Aviso Legal

Esta publicación e a información que aparece aquí só poden usarse con produtos Microchip, incluso para deseñar, probar e integrar produtos Microchip coa súa aplicación. O uso desta información de calquera outra forma viola estes termos. A información relativa ás aplicacións do dispositivo ofrécese só para a súa comodidade e pode ser substituída por actualizacións. É a súa responsabilidade asegurarse de que a súa aplicación cumpre coas súas especificacións. Póñase en contacto coa súa oficina local de vendas de Microchip para obter asistencia adicional ou obtén soporte adicional en www.microchip.com/en-us/support/design-help/client-support-services.

ESTA INFORMACIÓN ESTÁ PROPORCIONADA POR MICROCHIP "TAL CUAL". MICROCHIP NON OFRECE REPRESENTACIÓNS OU GARANTÍAS DE NINGÚN TIPO, XA EXPRESA OU IMPLÍCITA, ESCRITA OU ORAL, LEGAL OU DE OUTRO MODO, RELACIONADA COA INFORMACIÓN, INCLUÍENDO PERO NON LIMITADO A NINGÚN TIPO DE GARANTÍAS IMPLÍCITAS DE NON INFRACCIÓN, COMERCIABILIDADE, COMERCIABILIDADE E COMERCIALIZACIÓN. GARANTÍAS RELACIONADAS CO SEU ESTADO, CALIDADE OU RENDEMENTO.

EN NINGÚN CASO MICROCHIP SERÁ RESPONSABLE DE NINGÚN TIPO DE PERDA, DANO, CUSTO OU GASTO INDIRECTO, ESPECIAL, PUNITIVO, INCIDENTAL OU CONSECUENCIAL DE NINGÚN TIPO RELACIONADO COA INFORMACIÓN OU O SEU USO, AÍNDA QUE SE SEXA O CAUSADO QUE SEXA O SEU ADVERTENCIA. POSIBILIDADE OU OS DANOS SON PREVISIBLES. NA MÁXIMA MEDIDA PERMITIDA POLA LEI, A RESPONSABILIDADE TOTAL DE MICROCHIP SOBRE TODAS LAS RECLAMACIONS DE CALQUERA FORMA RELACIONADAS COA INFORMACIÓN OU O SEU USO NON SUPERARÁ O IMPORTE DAS TAXAS, SE HOXE, QUE TIÑAS PAGADA DIRECTAMENTE A MICROCHIP POLA INFORMACIÓN.

O uso de dispositivos Microchip en aplicacións de soporte vital e/ou de seguridade corre totalmente a risco do comprador, e o comprador comprométese a defender, indemnizar e eximir a Microchip de calquera e todos os danos, reclamacións, demandas ou gastos derivados de tal uso. Non se transmite ningunha licenza, implícita ou doutra forma, baixo ningún dereito de propiedade intelectual de Microchip a menos que se indique o contrario.

Marcas comerciais

O nome e o logotipo de Microchip, o logotipo de Microchip, Adaptec, AVR, logotipo de AVR, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMD, maXStyluuchs, MediaLB, megaAVR, Microsemi, Microsemi logo, MOST, MOST logo, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, PIC32 logo, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, SST Logo, SuperFlash, Symmetricom , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron e XMEGA son marcas rexistradas de Microchip Technology Incorporated nos EUA e noutros países.

AgileSwitch, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed Control, HyperLight Load, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, logo ProASIC Plus, Quiet-Wire, SmartFusion, SyncWorld, TimeCesium, TimeHub, TimePictra, TimeProvider e ZL son marcas rexistradas de Microchip Technology Incorporated nos EUA.

Supresión de teclas adxacentes, AKS, Analog-for-the-Digital Age, Any Capacitor, AnyIn, AnyOut, Augmented Switching, BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, dsPICDEM, dsPICDEM.

Guía de usuario

DS50003319C – 24

Correspondencia media, DAM, ECAN, Espresso T1S, EtherGREEN, EyeOpen, GridTime, IdealBridge, IGaT, Programación en serie en circuito, ICSP, INICnet, Paralelo intelixente, IntelliMOS, Conectividade entre chips, JitterBlocker, Knob-on-Display, MarginLink, maxCrypto, maxView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB Certified logo, MPLIB, MPLINK, mSiC, MultiTRAK, NetDetach, Omniscient Code Generation, PICDEM, PICDEM.net, PICkit, PICtail, Power MOS IV, Power MOS 7, PowerSmart, PureSilicon , QMatrix, REAL ICE, Ripple Blocker, RTAX, RTG4, SAM-ICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance , Trusted Time, TSHARC, Turing, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect e ZENA son marcas comerciais de Microchip Technology Incorporated nos EUA e noutros países.

SQTP é unha marca de servizo de Microchip Technology Incorporated nos EUA

O logotipo de Adaptec, Frequency on Demand, Silicon Storage Technology e Symmcom son marcas rexistradas de Microchip Technology Inc. noutros países.

GestIC é unha marca rexistrada de Microchip Technology Germany II GmbH & Co. KG, unha subsidiaria de Microchip Technology Inc., noutros países.

Sistema de Xestión da Calidade

Para obter información sobre os sistemas de xestión da calidade de Microchip, visite www.microchip.com/quality.

Guía de usuario

DS50003319C – 25

Vendas e servizo no mundo

AMÉRICAS ASIA/ASIA PACÍFICA/EUROPA PACÍFICA

Oficina Corporativa

2355 West Chandler Blvd. Chandler, AZ 85224-6199 Teléfono: 480-792-7200

Fax: 480-792-7277

Soporte técnico:

www.microchip.com/support Web Enderezo:

www.microchip.com

Atlanta

Duluth, GA

Tel: 678-957-9614

Fax: 678-957-1455

Austin, TX

Tel: 512-257-3370

Boston

Westborough, MA

Tel: 774-760-0087

Fax: 774-760-0088

Chicago

Itasca, IL

Tel: 630-285-0071

Fax: 630-285-0075

Dallas

Addison, TX

Tel: 972-818-7423

Fax: 972-818-2924

Detroit

Novi, MI

Tel: 248-848-4000

Houston, TX

Tel: 281-894-5983

Indianápolis

Noblesville, IN

Tel: 317-773-8323

Fax: 317-773-5453

Tel: 317-536-2380

Os Ánxeles

Mission Viejo, CA

Tel: 949-462-9523

Fax: 949-462-9608

Tel: 951-273-7800

Raleigh, NC

Tel: 919-844-7510

Nova York, NY

Tel: 631-435-6000

San Jose, CA

Tel: 408-735-9110

Tel: 408-436-4270

Canadá - Toronto

Tel: 905-695-1980

Fax: 905-695-2078

Australia - Sidney Teléfono: 61-2-9868-6733 China - Pequín

Teléfono: 86-10-8569-7000 China - Chengdu

Teléfono: 86-28-8665-5511 China - Chongqing Teléfono: 86-23-8980-9588 China - Dongguan Teléfono: 86-769-8702-9880 China - Guangzhou Teléfono: 86-20-8755-8029 China - Hangzhou Teléfono: 86-571-8792-8115 China - Hong Kong RAE Teléfono: 852-2943-5100 China - Nanjing

Teléfono: 86-25-8473-2460 China - Qingdao

Teléfono: 86-532-8502-7355 China - Shanghai

Teléfono: 86-21-3326-8000 China - Shenyang Teléfono: 86-24-2334-2829 China - Shenzhen Teléfono: 86-755-8864-2200 China - Suzhou

Teléfono: 86-186-6233-1526 China - Wuhan

Teléfono: 86-27-5980-5300 China - Xian

Teléfono: 86-29-8833-7252 China - Xiamen

Teléfono: 86-592-2388138 China - Zhuhai

Teléfono: 86-756-3210040

India - Bangalore

Teléfono: 91-80-3090-4444

India - Nova Deli

Teléfono: 91-11-4160-8631

India - Pune

Teléfono: 91-20-4121-0141

Xapón - Osaka

Teléfono: 81-6-6152-7160

Xapón - Tokio

Teléfono: 81-3-6880- 3770

Corea - Daegu

Teléfono: 82-53-744-4301

Corea - Seúl

Teléfono: 82-2-554-7200

Malaisia – Kuala Lumpur Teléfono: 60-3-7651-7906

Malaisia - Penang

Teléfono: 60-4-227-8870

Filipinas - Manila

Teléfono: 63-2-634-9065

Singapur

Teléfono: 65-6334-8870

Taiwán – Hsin Chu

Teléfono: 886-3-577-8366

Taiwán – Kaohsiung

Teléfono: 886-7-213-7830

Taiwán – Taipei

Teléfono: 886-2-2508-8600

Tailandia - Bangkok

Teléfono: 66-2-694-1351

Vietnam - Ho Chi Minh

Teléfono: 84-28-5448-2100

Guía de usuario

Austria - Wels

Teléfono: 43-7242-2244-39

Fax: 43-7242-2244-393

Dinamarca - Copenhague

Teléfono: 45-4485-5910

Fax: 45-4485-2829

Finlandia – Espoo

Teléfono: 358-9-4520-820

Francia - París

Tel: 33-1-69-53-63-20

Fax: 33-1-69-30-90-79

Alemaña - Garching

Teléfono: 49-8931-9700

Alemaña - Haan

Teléfono: 49-2129-3766400

Alemaña - Heilbronn

Teléfono: 49-7131-72400

Alemaña - Karlsruhe

Teléfono: 49-721-625370

Alemaña - Múnic

Tel: 49-89-627-144-0

Fax: 49-89-627-144-44

Alemaña - Rosenheim

Teléfono: 49-8031-354-560

Israel – Hod Hasharon

Teléfono: 972-9-775-5100

Italia - Milán

Teléfono: 39-0331-742611

Fax: 39-0331-466781

Italia - Padua

Teléfono: 39-049-7625286

Países Baixos - Drunen

Teléfono: 31-416-690399

Fax: 31-416-690340

Noruega - Trondheim

Teléfono: 47-72884388

Polonia - Varsovia

Teléfono: 48-22-3325737

Romanía - Bucarest

Tel: 40-21-407-87-50

España – Madrid

Tel: 34-91-708-08-90

Fax: 34-91-708-08-91

Suecia - Gothenberg

Tel: 46-31-704-60-40

Suecia - Estocolmo

Teléfono: 46-8-5090-4654

Reino Unido - Wokingham

Teléfono: 44-118-921-5800

Fax: 44-118-921-5820

DS50003319C – 26

Documentos/Recursos

MICROCHIP DS50003319C-13 Ethernet HDMI TX IP [pdfGuía do usuario
DS50003319C - 13, DS50003319C - 2, DS50003319C - 3, DS50003319C-13 Ethernet HDMI TX IP, DS50003319C-13, Ethernet HDMI TX IP, HDMI TX IP, IP

Referencias

Manual de usuario

DS50003319C-13 Ethernet HDMI TX IP

Guía de usuario de HDMI TX IP

Resumo

Características

Instrucións de instalación

Guía de usuario

Utilización de recursos (Fai unha pregunta)

Táboa 3. Utilización de recursos para 4PXL

Guía de usuario

Configurador IP HDMI TX

Figura 1-1. Configurador IP HDMI TX

Implementación de hardware

Modo de formato de cor RGB

Implementación de hardware

Implementación de hardware

Parámetros HDMI TX e sinais de interface

Táboa 3-3. Portos de entrada e saída para a interface de fluxo AXI4

Táboa 3-4. Sinais de entrada e saída

Parámetros HDMI TX e sinais de interface

Táboa 3-5. Portos de entrada e saída para a interface de fluxo AXI4

Táboa 3-6. Entrada e saída para o modo YCbCr444 e o modo de audio activados

Parámetros HDMI TX e sinais de interface

Rexistrar Mapa e Descricións

Rexistrar Mapa e Descricións

4.1 SCRAMBLER_IP_EN (Fai unha pregunta)

Para simular o núcleo usando o banco de probas, siga os seguintes pasos:

Simulación de banco de probas

Integración de sistemas

Integración de sistemas

Integración de sistemas

Historial de revisións

Táboa 7-1. Historial de revisións

Soporte de microchip FPGA

Información do microchip

O Microchip Websitio

Servizo de notificación de cambios de produto

Aviso Legal

Marcas comerciais

Documentos/Recursos

Referencias

Publicacións relacionadas

Deixa un comentario

Cancelar resposta