DS50003319C-13 Ethernet HDMI TX IP
Gid itilizatè HDMI TX IP
Entwodiksyon (Poze yon kesyon)
Transmetè IP Microchip a High-Definition Multimedia Interface (HDMI) sipòte transmèt done pake videyo ak odyo ki dekri nan spesifikasyon estanda HDMI.
HDMI anplwaye Tranzisyon Minimize Siyal Diferansyal (TMDS) pou transmèt avèk efikasite volim sibstansyèl done dijital atravè distans kab pwolonje yo, asire transmisyon siyal dijital gwo vitès, seri ak serye. Yon lyen TMDS konsiste de yon sèl chanèl revèy ak twa chanèl done. Revèy pixel videyo a transmèt sou chanèl revèy TMDS, ki ede kenbe siyal yo nan senkronizasyon. Done videyo yo pote kòm piksèl 24-bit sou twa chanèl done TMDS yo, kote chak kanal done deziyen pou eleman koulè wouj, vèt ak ble. Done odyo yo pote kòm pake 8-bit sou chanèl vèt ak wouj TMDS.
Ankode TMDS pèmèt transmèt done seri a yon gwo vitès, pandan y ap minimize potansyèl pou entèferans elektwo-mayetik (EMI) sou câbles kwiv pa minimize kantite tranzisyon (diminye entèferans ant chanèl), epi reyalize balans kouran dirèk (DC), sou fil yo. , lè nou kenbe kantite en ak zewo sou liy lan prèske egal.
HDMI TX IP fèt pou itilize ansanm ak PolarFire® SoC ak PolarFire aparèy transceiver. IP a se konpatib ak HDMI 1.4 ak HDMI 2.0, ki sipòte jiska 60 ankadreman pou chak segonn, ak yon Pleasant maksimòm de 18 Gbps. IP a sèvi ak ankode TMDS ki konvèti done videyo 8-bit pou chak chanèl ak pake odyo nan sekans 10-bit DC-balanse, ak tranzisyon minimize. Lè sa a, li transmèt seri nan yon pousantaj de 10-bit pou chak pixel, pou chak chanèl. Pandan peryòd vid videyo a, jeton kontwòl yo transmèt. Tokens sa yo pwodwi ki baze sou siyal hsync ak vsync yo. Pandan peryòd zile done, pake odyo transmèt kòm pake 10-bit sou chanèl wouj ak vèt.
Gid itilizatè
DS50003319C – 1
© 2024 Microchip Technology Inc. ak filiales li yo
Rezime
Tablo sa a bay yon rezime karakteristik HDMI TX IP yo.
Tablo 1. HDMI TX IP Karakteristik
|
Nwayo Vèsyon |
Gid itilizatè sa a sipòte HDMI TX IP v5.2.0 |
|
Sipòte Fanmi Aparèy |
• PolarFire® SoC • PolarFire |
|
Sipòte Koule Zouti |
Egzije Libero® SoC v11.4 oswa degaje pita |
|
Sipòte Entèfas |
Entèfas ki sipòte pa HDMI TX IP yo se: • AXI4-kouran - Nwayo sa a sipòte AXI4-Stream nan pò yo opinyon. Lè konfigirasyon nan mòd sa a, IP pran siyal plent estanda AXI4 Stream kòm antre. • AXI4-Lite Konfigirasyon Entèfas - Nwayo sa a sipòte koòdone konfigirasyon AXI4-Lite pou kondisyon 4Kp60. Nan mòd sa a, entrée IP yo apwovizyone soti nan SoftConsole. • Natifnatal – Lè konfigirasyon nan mòd sa a, IP pran videyo natif natal ak siyal odyo kòm antre. |
|
Lisans |
HDMI TX IP bay de opsyon lisans sa yo: • Ankode: Ranpli kòd RTL chiffré yo bay pou nwayo a. Li disponib gratis ak nenpòt nan lisans Libero, sa ki pèmèt nwayo a dwe enstansye ak SmartDesign. Ou ka fè Simulation, Sentèz, Layout, ak pwograme Silisyòm FPGA la lè l sèvi avèk Suite konsepsyon Libero. • RTL: Kòd sous RTL konplè se lisans fèmen, ki bezwen achte separeman. |
Karakteristik
HDMI TX IP gen karakteristik sa yo:
• Konpatib pou HDMI 2.0 ak 1.4b
• Sipòte youn oubyen kat senbòl/piksèl pa revèy D'
• Sipòte Rezolisyon jiska 3840 x 2160 nan 60 fps
• Sipòte 8, 10, 12, ak 16-ti jan pwofondè koulè
• Sipòte fòma koulè tankou RGB, YUV 4:2:2, ak YUV 4:4:4
• Sipòte odyo jiska 32 chanèl
• Sipòte kodaj Scheme - TMDS
• Sipòte natif natal ak AXI4 Stream Videyo ak Audio Done koòdone
• Sipòte koòdone konfigirasyon natif natal ak AXI4-Lite pou modifikasyon paramèt
Enstriksyon Enstalasyon
Nwayo IP dwe enstale nan Katalòg IP Libero® Lojisyèl SoC otomatikman atravè fonksyon aktyalizasyon Katalòg IP nan lojisyèl Libero SoC, oswa li telechaje manyèlman nan katalòg la. Yon fwa ke nwayo IP a enstale nan katalòg IP lojisyèl Libero SoC, li konfigirasyon, pwodwi, ak enstans nan SmartDesign pou enklizyon nan pwojè Libero.
Gid itilizatè
DS50003319C – 2
© 2024 Microchip Technology Inc. ak filiales li yo
Itilizasyon Resous (Poze yon kesyon)
HDMI TX IP aplike nan PolarFire® FPGA (MPF300T - 1FCG1152I pake).
Tablo sa a bay lis resous yo itilize lè g_PIXELS_PER_CLK = 1PXL.
Tablo 2. Itilizasyon Resous pou 1PXL
|
|
g_COLOR_FORMAT g_BITS_PER_COMPONENT (Bits) |
g_AUX_CHANNEL_ENABLE g_4K60_SUPPORT Twal |
|
4LUT |
Twal DFF |
Entèfas 4LUT |
Entèfas DFF |
uSRAM (64×12) |
|
RGB |
8 |
Pèmèt |
Enfim |
787 |
514 |
108 |
108 |
9 |
|
Enfim |
Enfim |
819 |
502 |
108 |
108 |
9 |
||
|
10 |
Enfim |
Enfim |
1070 |
849 |
156 |
156 |
13 |
|
|
12 |
Enfim |
Enfim |
1084 |
837 |
156 |
156 |
13 |
|
|
16 |
Enfim |
Enfim |
1058 |
846 |
156 |
156 |
13 |
|
|
YCbCr422 |
8 |
Enfim |
Enfim |
696 |
473 |
96 |
96 |
8 |
|
YCbCr444 |
8 |
Enfim |
Enfim |
819 |
513 |
108 |
108 |
9 |
|
10 |
Enfim |
Enfim |
1068 |
849 |
156 |
156 |
13 |
|
|
12 |
Enfim |
Enfim |
1017 |
837 |
156 |
156 |
13 |
|
|
16 |
Enfim |
Enfim |
1050 |
845 |
156 |
156 |
13 |
Tablo sa a bay lis resous yo itilize lè g_PIXELS_PER_CLK = 4PXL.
Tablo 3. Itilizasyon Resous pou 4PXL
|
|
g_COLOR_FORMAT g_BITS_PER_COMPONENT (Bits) |
g_AUX_CHANNEL_ENABLE g_4K60_SUPPORT Twal |
|
4LUT |
Twal DFF |
Entèfas 4LUT |
Entèfas DFF |
uSRAM (64×12) |
|
RGB |
8 |
Enfim |
Pèmèt |
4078 |
2032 |
144 |
144 |
12 |
|
Pèmèt |
Enfim |
1475 |
2269 |
144 |
144 |
12 |
||
|
Enfim |
Enfim |
1393 |
1092 |
144 |
144 |
12 |
||
|
10 |
Enfim |
Enfim |
2151 |
1635 |
264 |
264 |
22 |
|
|
12 |
Enfim |
Enfim |
1909 |
1593 |
264 |
264 |
22 |
|
|
16 |
Enfim |
Enfim |
1645 |
1284 |
264 |
264 |
22 |
|
|
YCbCr422 |
8 |
Enfim |
Enfim |
1265 |
922 |
144 |
144 |
12 |
|
YCbCr444 |
8 |
Enfim |
Enfim |
1119 |
811 |
144 |
144 |
12 |
|
10 |
Enfim |
Enfim |
2000 |
1627 |
264 |
264 |
22 |
|
|
12 |
Enfim |
Enfim |
1909 |
1585 |
264 |
264 |
22 |
|
|
16 |
Enfim |
Enfim |
1604 |
1268 |
264 |
264 |
22 |
Gid itilizatè
DS50003319C – 3
© 2024 Microchip Technology Inc. ak filiales li yo
HDMI TX IP konfigirasyon
1. HDMI TX IP konfigirasyon (Poze yon kesyon)
Seksyon sa a bay yon souview nan koòdone HDMI TX Configurator la ak divès eleman li yo.
HDMI TX Configurator la bay yon koòdone grafik pou mete kanpe nwayo HDMI TX pou kondisyon espesifik transmisyon videyo. Configurator sa a pèmèt itilizatè a chwazi paramèt tankou Bits pou chak eleman, fòma koulè, kantite piksèl, mòd odyo, koòdone, banc tès, ak lisans. Li esansyèl pou ajiste anviwònman sa yo kòrèkteman pou asire transmisyon efikas done videyo sou HDMI.
Koòdone HDMI TX Configurator a konsiste de divès meni ak opsyon ki pèmèt itilizatè yo Customize anviwònman transmisyon HDMI yo. Konfigirasyon kle yo dekri nan Tablo 3-1.
Figi sa a bay yon detay view nan koòdone HDMI TX Configurator la.
Figi 1-1. HDMI TX IP konfigirasyon
Koòdone a gen ladan tou bouton OK ak Anile pou konfime oswa jete konfigirasyon yo te fè yo.
Gid itilizatè
DS50003319C – 5
© 2024 Microchip Technology Inc. ak filiales li yo
Aplikasyon Materyèl
2. Aplikasyon Materyèl (Poze yon kesyon)
HDMI transmetè (TX) konsiste de de stages:
• Yon operasyon XOR/XNOR, ki minimize kantite tranzisyon yo
• Yon INV/NONINV, ki minimize diferans lan (balans DC). De bit siplemantè yo ajoute nan s sa atage nan operasyon. Done kontwòl (hsync ak vsync) kode sou 10 bit nan kat konbinezon posib pou ede reseptè a senkronize revèy li ak revèy transmetè a. Yo dwe itilize yon transceiver ansanm ak HDMI TX IP pou seri 10 bit yo (1 mòd pixel) oswa 40 bit (mòd 4 piksèl).
Konfigirasyon an montre tou yon reprezantasyon nwayo HDMI Tx, ki gen lejann HDMI_TX_0, ki endike plizyè koneksyon opinyon ak pwodiksyon ki koòdone ak nwayo a. Gen twa mòd pou koòdone HDMI TX la epi yo eksplike jan sa a:
RGB Koulè Fòma mòd
Pò HDMI TX IP pou yon pixel pou chak revèy lè mòd odyo a aktive ak fòma koulè se RGB pou PolarFire.® aparèy yo montre nan figi sa a. Yon reprezantasyon vizyèl nan pò HDMI Tx nwayo a jan sa a:
• Siyal revèy kontwòl yo se R_CLK_LOCK, G_CLK_LOCK, ak B_CLK_LOCK. Siyal revèy yo se R_CLK_I, G_CLK_I, ak B_CLK_I.
• Chanèl done ki gen ladan DATA_R_I, DATA_G_I, ak DATA_B_I.
• Siyal done oksilyè yo se AUX_DATA_R_I ak AUX_DATA_G_I.
Figi 2-1. Dyagram blòk HDMI TX IP (Fòma koulè RGB)
Pou plis enfòmasyon sou siyal I/O pou fòma koulè RGB, gade Tablo 3-2.
YCbCr444 Mòd Fòma Koulè
Pò HDMI TX IP pou yon pixel pou chak revèy lè mòd odyo a aktive epi yo montre fòma koulè a se YCbCr444 nan figi sa a. Yon reprezantasyon vizyèl nan pò HDMI Tx nwayo a jan sa a:
• Siyal kontwòl yo se Y_CLK_LOCK, Cb_CLK_LOCK, ak Cr_CLK_LOCK.
• Siyal revèy yo se Y_CLK_I, Cb_CLK_I, ak Cr_CLK_I.
Gid itilizatè
DS50003319C – 6
© 2024 Microchip Technology Inc. ak filiales li yo
Aplikasyon Materyèl
• Chanèl done ki gen ladan DATA_Y_I, DATA_Cb_I, ak DATA_Cr_I.
• Siyal done oksilyè yo se AUX_DATA_Y_I ak AUX_DATA_C_I.
Figi 2-2. Dyagram blòk HDMI TX IP (YCbCr444 fòma koulè)
Pou plis enfòmasyon sou siyal I/O pou fòma koulè YCbCr444, gade Tablo 3-6. YCbCr422 Mòd Fòma Koulè
Pò HDMI TX IP pou yon pixel pou chak revèy lè mòd odyo a aktive epi yo montre fòma koulè a se YCbCr422 nan figi sa a. Yon reprezantasyon vizyèl nan pò HDMI Tx nwayo a jan sa a:
• Siyal kontwòl yo se LANE1_CLK_LOCK, LANE2_CLK_LOCK, ak LANE3_CLK_LOCK. • Siyal revèy yo se LANE1_CLK_I, LANE2_CLK_I, ak LANE3_CLK_I.
• Chanèl done ki gen ladan DATA_Y_I ak DATA_C_I.
Gid itilizatè
DS50003319C – 7
© 2024 Microchip Technology Inc. ak filiales li yo
Aplikasyon Materyèl
Figi 2-3. Dyagram blòk HDMI TX IP (YCbCr422 fòma koulè)
Pou plis enfòmasyon sou siyal I/O pou fòma koulè YCbCr422, gade Tablo 3-7 Gid itilizatè
DS50003319C – 8
© 2024 Microchip Technology Inc. ak filiales li yo
HDMI TX paramèt ak siyal entèfas
3. HDMI TX paramèt ak siyal entèfas (Poze yon kesyon)
Seksyon sa a diskite paramèt yo nan konfigirasyon HDMI TX GUI ak siyal I/O. 3.1 Paramèt Konfigirasyon (Poze yon kesyon)
Tablo sa a bay lis paramèt konfigirasyon yo nan IP HDMI TX la.
Tablo 3-1. Paramèt Konfigirasyon
|
Non paramèt |
Deskripsyon |
|
Fòma koulè |
Defini espas koulè a. Sipòte fòma koulè sa yo: • RGB • YCbCr422 • YCbCr444 |
|
Kantite Bits pou chak eleman |
Espesifye kantite bit pou chak eleman koulè. Sipòte 8, 10, 12, ak 16 Bits pou chak eleman. |
|
Kantite piksèl |
Endike kantite piksèl pou chak antre revèy: • Piksèl pou chak revèy = 1 • Piksèl pou chak revèy = 4 |
|
4Kp60 sipò |
Sipò pou rezolisyon 4K nan 60 ankadreman pou chak segonn: • Lè 1, sipò 4Kp60 pèmèt • Lè 0, sipò 4Kp60 enfim |
|
Mòd odyo |
Konfigure mòd transmisyon odyo a. Done odyo pou kanal R ak G: • Pèmèt • Enfim |
|
Entèfas |
Natifnatal ak AXI kouran |
|
Bann tès |
Pèmèt seleksyon an nan yon anviwònman tèsbanch. Sipòte opsyon testbench sa yo: • Itilizatè • Okenn |
|
Lisans |
Espesifye kalite lisans lan. Bay de opsyon lisans sa yo: • RTL • chiffres |
3.2 Pò (Poze yon kesyon)
Tablo ki anba la a bay lis pò antre ak pwodiksyon HDMI TX IP pou koòdone natif natal lè mòd odyo aktive ak fòma koulè se RGB.
Tablo 3-2. Siyal Antre ak Sòti
|
Non siyal |
Direksyon |
Lajè |
Deskripsyon |
|
SYS_CLK_I |
Antre |
1-bit |
Revèy sistèm, anjeneral, menm revèy ak kontwolè ekspozisyon an |
|
RESET_N_I |
Antre |
1-bit |
Asynchrone aktif-ba reset siyal |
|
VIDEO_DATA_VALID_I |
Antre |
1-bit |
Videyo done antre valab |
|
AUDIO_DATA_VALID_I |
Antre |
1-bit |
Pake odyo done antre valab |
|
R_CLK_I |
Antre |
1-bit |
TX revèy pou kanal "R" soti nan XCVR |
|
R_CLK_LOCK |
Antre |
1-bit |
TX_CLK_STABLE pou kanal R soti nan XCVR |
|
G_CLK_I |
Antre |
1-bit |
TX revèy pou kanal "G" soti nan XCVR |
|
G_CLK_LOCK |
Antre |
1-bit |
TX_CLK_STABLE pou chanèl G soti nan XCVR |
|
B_CLK_I |
Antre |
1-bit |
TX revèy pou chanèl "B" soti nan XCVR |
Gid itilizatè
DS50003319C – 9
© 2024 Microchip Technology Inc. ak filiales li yo
HDMI TX paramèt ak siyal entèfas
|
………..kontinye Non siyal Direksyon Lajè Deskripsyon |
|||
|
B_CLK_LOCK |
Antre |
1-bit |
TX_CLK_STABLE pou chanèl B soti nan XCVR |
|
H_SYNC_I |
Antre |
1-bit |
Batman senkronize orizontal |
|
V_SYNC_I |
Antre |
1-bit |
Vètikal senkronizasyon batman kè |
|
PACKET_HEADER_I |
Antre |
PIXELS_PER_CLK*1 |
Tèt pake pou done pake odyo |
|
DATA_R_I |
Antre |
PIXELS_PER_CLK*8 |
Antre done "R". |
|
DATA_G_I |
Antre |
PIXELS_PER_CLK*8 |
Antre done "G". |
|
DATA_B_I |
Antre |
PIXELS_PER_CLK*8 |
Antre done "B". |
|
AUX_DATA_R_I |
Antre |
PIXELS_PER_CLK*4 |
Pake odyo done kanal "R". |
|
AUX_DATA_G_I |
Antre |
PIXELS_PER_CLK*4 |
Pake odyo done chanèl "G". |
|
TMDS_R_O |
Sòti |
PIXELS_PER_CLK*10 |
Done "R" kode |
|
TMDS_G_O |
Sòti |
PIXELS_PER_CLK*10 |
Done "G" kode |
|
TMDS_B_O |
Sòti |
PIXELS_PER_CLK*10 |
Done kode "B". |
Tablo ki anba la a bay lis pò yo pou koòdone AXI4 Stream ak Audio Enable.
Tablo 3-3. Pò Antre ak Sòti pou AXI4 Stream Interface
|
Kalite Non Port |
|
Lajè |
Deskripsyon |
|
TDATA_I |
Antre |
3*g_BITS_PER_COMPONENT*g_PIXELS_PER_CLK Antre done videyo |
|
|
TVALID_I |
Antre |
1-bit |
Antre videyo valab |
|
TREADY_O Sòti 1-bit |
|
|
Sòti siyal esklav pare |
|
TUSER_I |
Antre |
PIXELS_PER_CLK*9 + 5 |
bit 0 = pa itilize ti 1 = VSYNC ti 2 = HSYNC bit 3 = pa itilize bit [3 + g_PIXELS_PER_CLK: 4] = Bit header pake [4 + g_PIXELS_PER_CLK] = Done odyo valab ti jan [(5 * g_PIXELS_PER_CLK) + 4: (1*g_PIXELS_PER_CLK) + 5] = done odyo G ti jan [(9 * g_PIXELS_PER_CLK) + 4: (5*g_PIXELS_PER_CLK) + 5] = done Audio R |
Tablo ki anba la a bay yon lis pò antre ak pwodiksyon HDMI TX IP pou koòdone natif natal lè mòd Audio enfim.
Tablo 3-4. Siyal Antre ak Sòti
|
Non siyal |
Direksyon |
Lajè |
Deskripsyon |
|
SYS_CLK_I |
Antre |
1-bit |
Revèy sistèm, anjeneral, menm revèy ak kontwolè ekspozisyon an |
|
RESET_N_I |
Antre |
1-bit |
Asynchrone aktif -ba reset siyal |
|
VIDEO_DATA_VALID_I |
Antre |
1-bit |
Videyo done antre valab |
|
R_CLK_I |
Antre |
1-bit |
TX revèy pou kanal "R" soti nan XCVR |
|
R_CLK_LOCK |
Antre |
1-bit |
TX_CLK_STABLE pou kanal R soti nan XCVR |
|
G_CLK_I |
Antre |
1-bit |
TX revèy pou kanal "G" soti nan XCVR |
|
G_CLK_LOCK |
Antre |
1-bit |
TX_CLK_STABLE pou chanèl G soti nan XCVR |
|
B_CLK_I |
Antre |
1-bit |
TX revèy pou chanèl "B" soti nan XCVR |
|
B_CLK_LOCK |
Antre |
1-bit |
TX_CLK_STABLE pou chanèl B soti nan XCVR |
|
H_SYNC_I |
Antre |
1-bit |
Batman senkronize orizontal |
|
V_SYNC_I |
Antre |
1-bit |
Vètikal senkronizasyon batman kè |
|
DATA_R_I |
Antre |
PIXELS_PER_CLK*8 |
Antre done "R". |
Gid itilizatè
DS50003319C – 10
© 2024 Microchip Technology Inc. ak filiales li yo
HDMI TX paramèt ak siyal entèfas
|
………..kontinye Non siyal Direksyon Lajè Deskripsyon |
|||
|
DATA_G_I |
Antre |
PIXELS_PER_CLK*8 |
Antre done "G". |
|
DATA_B_I |
Antre |
PIXELS_PER_CLK*8 |
Antre done "B". |
|
TMDS_R_O |
Sòti |
PIXELS_PER_CLK*10 |
Done "R" kode |
|
TMDS_G_O |
Sòti |
PIXELS_PER_CLK*10 |
Done "G" kode |
|
TMDS_B_O |
Sòti |
PIXELS_PER_CLK*10 |
Done kode "B". |
Tablo sa a bay lis pò yo pou koòdone AXI4 Stream la.
Tablo 3-5. Pò Antre ak Sòti pou AXI4 Stream Interface
|
Non Port |
Kalite |
Lajè |
Deskripsyon |
|
TDATA_I_VIDEO |
Antre |
3*g_BITS_PER_COMPONENT*g_PIXELS_PER_CLK |
Antre done videyo |
|
TVALID_I_VIDEO |
Antre |
1-bit |
Antre videyo valab |
|
TREADY_O_VIDEO |
Sòti |
1-bit |
Sòti siyal esklav pare |
|
TUSER_I_VIDEO |
Antre |
4 bit |
bit 0 = pa itilize ti 1 = VSYNC ti 2 = HSYNC bit 3 = pa itilize |
Tablo sa a bay lis pò yo pou mòd YCbCr444 lè mòd odyo aktive.
Tablo 3-6. Antre ak Sòti pou YCbCr444 Mode ak Mode Audio Pèmèt
|
Non siyal |
Direksyon Lajè |
|
Deskripsyon |
|
SYS_CLK_I |
Antre |
1-bit |
Revèy sistèm, anjeneral, menm revèy ak kontwolè ekspozisyon an |
|
RESET_N_I |
Antre |
1-bit |
Asynchrone aktif-ba reset siyal |
|
VIDEO_DATA_VALID_I Antre |
|
1-bit |
Videyo done antre valab |
|
AUDIO_DATA_VALID_I Antre |
|
1-bit |
Pake odyo done antre valab |
|
Y_CLK_I |
Antre |
1-bit |
TX revèy pou kanal "Y" soti nan XCVR |
|
Y_CLK_LOCK |
Antre |
1-bit |
TX_CLK_STABLE pou chanèl Y soti nan XCVR |
|
Cb_CLK_I |
Antre |
1-bit |
TX revèy pou kanal "Cb" soti nan XCVR |
|
Cb_CLK_LOCK |
Antre |
1-bit |
TX_CLK_STABLE pou chanèl Cb soti nan XCVR |
|
Cr_CLK_I |
Antre |
1-bit |
TX revèy pou kanal "Cr" soti nan XCVR |
|
Cr_CLK_LOCK |
Antre |
1-bit |
TX_CLK_STABLE pou chanèl Cr soti nan XCVR |
|
H_SYNC_I |
Antre |
1-bit |
Batman senkronize orizontal |
|
V_SYNC_I |
Antre |
1-bit |
Vètikal senkronizasyon batman kè |
|
PACKET_HEADER_I |
Antre |
PIXELS_PER_CLK*1 |
Tèt pake pou done pake odyo |
|
DATA_Y_I |
Antre |
PIXELS_PER_CLK*8 |
Antre done "Y". |
|
DATA_Cb_I |
Antre |
PIXELS_PER_CLK*DATA_WIDTH Antre done “Cb”. |
|
|
DATA_Cr_I |
Antre |
PIXELS_PER_CLK*DATA_WIDTH Antre done "Cr". |
|
|
AUX_DATA_Y_I |
Antre |
PIXELS_PER_CLK*4 |
Pake odyo done kanal "Y". |
|
AUX_DATA_C_I |
Antre |
PIXELS_PER_CLK*4 |
Pake odyo done kanal "C". |
|
TMDS_R_O |
Sòti |
PIXELS_PER_CLK*10 |
Done kode "Cb". |
|
TMDS_G_O |
Sòti |
PIXELS_PER_CLK*10 |
Done "Y" kode |
|
TMDS_B_O |
Sòti |
PIXELS_PER_CLK*10 |
Done kode "Cr". |
Tablo sa a bay lis pò yo pou mòd YCbCr422 lè mòd odyo aktive.
Gid itilizatè
DS50003319C – 11
© 2024 Microchip Technology Inc. ak filiales li yo
HDMI TX paramèt ak siyal entèfas
Tablo 3-7. Antre ak Sòti pou YCbCr422 Mode ak Mode Audio Pèmèt
|
Non siyal |
Direksyon Lajè |
|
Deskripsyon |
|
SYS_CLK_I |
Antre |
1-bit |
Revèy sistèm, anjeneral, menm revèy ak kontwolè ekspozisyon an |
|
RESET_N_I |
Antre |
1-bit |
Asynchrone aktif -Low reset siyal |
|
VIDEO_DATA_VALID_I Antre |
|
1-bit |
Videyo done antre valab |
|
LANE1_CLK_I |
Antre |
1-bit |
Revèy TX pou chanèl "liy soti nan liy XCVE 1" soti nan XCVR |
|
LANE1_CLK_LOCK |
Antre |
1-bit |
TX_CLK_STABLE pou liy ki soti nan liy XCVE 1 |
|
LANE2_CLK_I |
Antre |
1-bit |
Revèy TX pou chanèl "liy soti nan liy XCVE 2" soti nan XCVR |
|
LANE2_CLK_LOCK |
Antre |
1-bit |
TX_CLK_STABLE pou liy ki soti nan liy XCVE 2 |
|
LANE3_CLK_I |
Antre |
1-bit |
Revèy TX pou chanèl "liy soti nan liy XCVE 3" soti nan XCVR |
|
LANE3_CLK_LOCK |
Antre |
1-bit |
TX_CLK_STABLE pou liy ki soti nan liy XCVE 3 |
|
H_SYNC_I |
Antre |
1-bit |
Batman senkronize orizontal |
|
V_SYNC_I |
Antre |
1-bit |
Vètikal senkronizasyon batman kè |
|
PACKET_HEADER_I |
Antre |
PIXELS_PER_CLK*1 |
Tèt pake pou done pake odyo |
|
DATA_Y_I |
Antre |
PIXELS_PER_CLK*DATA_WIDTH Antre done “Y”. |
|
|
DATA_C_I |
Antre |
PIXELS_PER_CLK*DATA_WIDTH Antre done “C”. |
|
|
AUX_DATA_Y_I |
Antre |
PIXELS_PER_CLK*4 |
Pake odyo done kanal "Y". |
|
AUX_DATA_C_I |
Antre |
PIXELS_PER_CLK*4 |
Pake odyo done kanal "C". |
|
TMDS_R_O |
Sòti |
PIXELS_PER_CLK*10 |
Done kode "C". |
|
TMDS_G_O |
Sòti |
PIXELS_PER_CLK*10 |
Done "Y" kode |
|
TMDS_B_O |
Sòti |
PIXELS_PER_CLK*10 |
Done kode ki gen rapò ak enfòmasyon senkronize |
Gid itilizatè
DS50003319C – 12
© 2024 Microchip Technology Inc. ak filiales li yo
Enskri kat ak deskripsyon yo
4. Enskri kat ak deskripsyon yo (Poze yon kesyon)
|
Desantre |
Non |
Bit Pos. |
7 |
6 |
5 |
4 |
3 |
2 |
1 |
0 |
|
0x00 |
SCRAMBLER_IP_EN |
7:0 |
|
|
|
|
|
|
|
KÒMANSE |
|
15:8 |
|
|
|
|
|
|
|
|
||
|
23:16 |
|
|
|
|
|
|
|
|
||
|
31:24 |
|
|
|
|
|
|
|
|
||
|
0x04 |
XCVR_DATA_LANE_ 0_SEL |
7:0 |
|
|
|
|
|
|
KÒMANSE[1:0] |
|
|
15:8 |
|
|
|
|
|
|
|
|
||
|
23:16 |
|
|
|
|
|
|
|
|
||
|
31:24 |
|
|
|
|
|
|
|
|
||
Gid itilizatè
DS50003319C – 13
© 2024 Microchip Technology Inc. ak filiales li yo
Enskri kat ak deskripsyon yo
4.1 SCRAMBLER_IP_EN (Poze yon kesyon)
Non: SCRAMBLER_IP_EN
Offset: 0x000
Reyajiste: 0x0
Pwopriyete: ekri sèlman
Scrambler Pèmèt Kontwòl Enskri. Ou dwe ekri rejis sa a pou w ka jwenn sipò 4kp60 pou IP HDMI TX la
Bit 31 30 29 28 27 26 25 24
Aksè
Reyajiste
Bit 23 22 21 20 19 18 17 16
Aksè
Reyajiste
Bit 15 14 13 12 11 10 9 8
Aksè
Reyajiste
Bit 7 6 5 4 3 2 1 0
|
|
|
|
|
|
|
|
KÒMANSE |
Aksè W Reset 0
Bit 0 - KÒMANSE Ekri "1" nan ti sa a kòmanse transfè done Scrambler pèmèt. HDMI 2.0 anplwaye yon fòm brouillage ke yo rekonèt kòm kodaj 8b/10b. Sa a konplo kodaj yo itilize pou transmèt done sou koòdone HDMI a fyab ak efikasite.
Gid itilizatè
DS50003319C – 14
© 2024 Microchip Technology Inc. ak filiales li yo
Enskri kat ak deskripsyon yo
4.2 XCVR_DATA_LANE_0_SEL (Poze yon kesyon)
Non: XCVR_DATA_LANE_0_SEL
Offset: 0x004
Reyajiste: 0x1
Pwopriyete: ekri sèlman
XCVR_DATA_LANE_0_SEL anrejistre chwazi done yo bezwen transfere nan XCVR a soti nan HDMI TX IP pou jwenn revèy la pou Full HD, 4kp30, 4kp60.
Bit 31 30 29 28 27 26 25 24
|
|
|
|
|
|
|
|
|
Aksè
Reyajiste
Bit 23 22 21 20 19 18 17 16
|
|
|
|
|
|
|
|
|
Aksè
Reyajiste
Bit 15 14 13 12 11 10 9 8
|
|
|
|
|
|
|
|
|
Aksè
Reyajiste
Bit 7 6 5 4 3 2 1 0
|
|
|
|
|
|
|
KÒMANSE[1:0] |
Aksè WW Reset 0 1
Bits 1:0 - START[1:0] Ekri "10" nan bit sa yo inisye 4KP60 aktive epi yo bay pousantaj done XCVR kòm FFFFF_00000.
Gid itilizatè
DS50003319C – 15
© 2024 Microchip Technology Inc. ak filiales li yo
Testbench Simulation
5. Testbench Simulation (Poze yon kesyon)
Yo bay Testbench pou tcheke fonksyonalite nwayo HDMI TX. Testbench travay sèlman nan koòdone natif natal ak 1 pixel pou chak revèy ak mòd odyo pèmèt.
Tablo ki anba la a bay lis paramèt yo ki configuré selon aplikasyon an.
Tablo 5-1. Testbench Konfigirasyon Paramèt
|
Non |
Paramèt Default |
|
Fòma koulè (g_COLOR_FORMAT) |
RGB |
|
Bits pou chak eleman (g_BITS_PER_COMPONENT) |
8 |
|
Kantite piksèl (g_PIXELS_PER_CLK) |
1 |
|
Sipò 4Kp60 (g_4K60_SUPPORT) |
0 |
|
Mòd odyo (g_AUX_CHANNEL_ENABLE) |
1 (Pèmèt) |
|
Entèfas (G_FORMAT) |
0 (Enfim) |
Pou simulation nwayo a lè l sèvi avèk banc tès la, fè etap sa yo:
1. Nan fenèt Design Flow, elaji Kreye Design.
2. Dwa-klike sou Kreye SmartDesign Testbench, ak Lè sa a klike sou Kouri, jan yo montre nan figi sa a. Figi 5-1. Kreye SmartDesign Testbench
3. Antre yon non pou SmartDesign testbench la, epi klike sou OK.
Figi 5-2. Nonmen SmartDesign Testbench
SmartDesign testbench kreye, epi yon twal parèt adwat fenèt Design Flow la.
Gid itilizatè
DS50003319C – 16
© 2024 Microchip Technology Inc. ak filiales li yo
Testbench Simulation
4. Navige nan Libero® SoC Katalòg, chwazi View > Windows > IP Katalòg, ak Lè sa a, elaji Solutions Video. Double-klike sou HDMI TX IP (v5.2.0), epi klike sou OK.
5. Nan fenèt Parameter Configurator, chwazi kantite piksèl ki nesesè yo, jan yo montre nan figi sa a.
Figi 5-3. Paramèt konte genyen
6. Chwazi tout pò yo, klike sou dwa epi chwazi Ankouraje nan nivo siperyè.
7. Sou ba ikòn SmartDesign, klike sou Jenere Component.
8. Sou tab la Hierachi Stimulus, klike sou HDMI_TX_TB testbench file, epi klike sou Simulation Pre-Synth Design > Open Interactively.
ModelSim la® zouti ouvè ak banc tès la, jan yo montre nan figi sa a. Figi 5-4. ModelSim Zouti ak HDMI TX Testbench File
Enpòtan: Si simulation an entèwonp akòz limit tan kouri espesifye nan la DO file, sèvi ak kouri -tout lòd pou konplete simulation.
Gid itilizatè
DS50003319C – 17
© 2024 Microchip Technology Inc. ak filiales li yo
Testbench Simulation
5.1 Dyagram distribisyon (Poze yon kesyon)
Dyagram distribisyon sa a pou HDMI TX IP montre done videyo ak peryòd done kontwòl pou 1 pixel pou chak revèy.
Figi 5-5. HDMI TX IP Dyagram distribisyon done videyo pou 1 piksèl pou chak revèy
Dyagram sa a montre kat konbinezon done kontwòl yo.
Figi 5-6. HDMI TX IP Dyagram distribisyon done kontwòl pou 1 piksèl pou chak revèy
Gid itilizatè
DS50003319C – 18
© 2024 Microchip Technology Inc. ak filiales li yo
Entegrasyon sistèm
6. Entegrasyon sistèm (Poze yon kesyon)
Seksyon sa a montre kòmample deskripsyon konsepsyon.
Tablo sa a bay lis konfigirasyon PF XCVR, PF TX PLL, ak PF CCC.
Tablo 6-1. Konfigirasyon PF XCVR, PF TX PLL, ak PF CCC
|
Rezolisyon |
|
Bit Lajè PF XCVR Konfigirasyon |
Konfigirasyon PF TX PLL |
Konfigirasyon PF CCC |
||||
|
Done TX Pousantaj |
TX revèy Divizyon Faktè |
TX PCS Twal Lajè |
Dezire Sòti Bit Revèy |
Referans Revèy Frekans |
Antre Frekans |
Sòti Frekans |
||
|
1PXL (1080p60) 8 |
|
1485 |
4 |
10 |
5940 |
148.5 |
NA |
NA |
|
1PXL (1080p30) 10 |
|
925 |
4 |
10 |
3700 |
148.5 |
92.5 |
74 |
|
12 |
1113.75 |
4 |
10 |
4455 |
148.5 |
111.375 |
74.25 |
|
|
16 |
1485 |
4 |
10 |
5940 |
148.5 |
148.5 |
74.25 |
|
|
4PXL (1080p60) 10 |
|
1860 |
4 |
40 |
7440 |
148.5 |
46.5 |
37.2 |
|
12 |
2229 |
4 |
40 |
8916 |
148.5 |
55.725 |
37.15 |
|
|
16 |
2970 |
2 |
40 |
5940 |
148.5 |
74.25 |
37.125 |
|
|
4PXL (4kp30) |
8 |
2970 |
2 |
40 |
5940 |
148.5 |
NA |
NA |
|
10 |
3712.5 |
2 |
40 |
7425 |
148.5 |
92.812 |
74.25 |
|
|
12 |
4455 |
1 |
40 |
4455 |
148.5 |
111.375 |
74.25 |
|
|
16 |
5940 |
1 |
40 |
5940 |
148.5 |
148.5 |
74.25 |
|
|
4PXL (4Kp60) |
8 |
5940 |
1 |
40 |
5940 |
148.5 |
NA |
NA |
HDMI TX Sample Design, lè configuré nan g_BITS_PER_COMPONENT = 8-bit ak
g_PIXELS_PER_CLK = 1 PXL mòd, yo montre nan figi sa a.
Figi 6-1. HDMI TX Sample Design
HDMI_TX_C0_0
PF_INIT_MONITOR_C0_0
|
FABRIC_POR_N PCIE_INIT_FÈ USRAM_INIT_FÈ SRAM_INIT_FÈ DEVICE_INIT_DONE XCVR_INIT_FÈ USRAM_INIT_FROM_SNVM_DONE USRAM_INIT_FROM_UPROM_DONE USRAM_INIT_FROM_SPI_DONE SRAM_INIT_FROM_SNVM_DONE SRAM_INIT_FROM_UPROM_DONE SRAM_INIT_FROM_SPI_DONE AUTOCALIB_FÈ |
PF_INIT_MONITOR_C0
CORERESET_PF_C0_0
|
CLK EXT_RST_N BANK_x_VDDI_STATUS BANK_y_VDDI_STATUS PLL_POWERDOWN_B PLL_LOCK FABRIC_RESET_N SS_BUSY INIT_FÈ FF_US_RESTORE FPGA_POR_N |
CORERESET_PF_C0
Display_Controller_C0_0
|
FRAME_END_O H_SYNC_O RESETN_I V_SYNC_O SYS_CLK_I V_ACTIVE_O ENABLE_I DATA_TRIGGER_O H_RES_O[15:0] V_RES_O[15:0] |
Display_Controller_C0
pattern_generator_verilog_pattern_0
|
DATA_VALID_O SYS_CLK_I FRAME_END_O RESET_N_I LINE_END_O DATA_EN_I RED_O[7:0] FRAME_END_I GREEN_O[7:0] PATTERN_SEL_I[2:0] BLUE_O[7:0] BAYER_O[7:0] |
Test_Pattern_Generator_C1
PF_XCVR_REF_CLK_C0_0
|
RESET_N_I SYS_CLK_I VIDEO_DATA_VALID_I R_CLK_I R_CLK_LOCK G_CLK_I G_CLK_LOCK TMDS_R_O[9:0] B_CLK_I TMDS_G_O[9:0] B_CLK_LOCK TMDS_B_O[9:0] V_SYNC_I XCVR_LANE_0_DATA_O[9:0] H_SYNC_I
DATA_R_I[7:0]
DATA_G_I[7:0]
DATA_B_I[7:0] |
HDMI_TX_C0
PF_TX_PLL_C0_0
PF_XCVR_ERM_C0_0
|
PADs_OUT LANE3_TXD_N CLKS_FROM_TXPLL_0 LANE3_TXD_P LANE0_IN LANE2_TXD_N LANE0_PCS_ARST_N LANE2_TXD_P LANE0_PMA_ARST_N LANE1_TXD_N LANE0_TX_DATA[9:0] LANE1_TXD_P LANE1_IN LANE0_TXD_N LANE1_PCS_ARST_N LANE0_TXD_P LANE1_PMA_ARST_N LANE0_OUT LANE1_TX_DATA[9:0] LANE0_TX_CLK_R LANE2_IN LANE0_TX_CLK_STABLE LANE2_PCS_ARST_N LANE1_OUT LANE2_PMA_ARST_N LANE1_TX_CLK_R LANE2_TX_DATA[9:0] LANE1_TX_CLK_STABLE LANE3_IN LANE2_OUT LANE3_PCS_ARST_N LANE2_TX_CLK_R LANE3_PMA_ARST_N LANE2_TX_CLK_STABLE LANE3_TX_DATA[9:0] LANE3_OUT LANE3_TX_CLK_STABLE |
PF_XCVR_ERM_C0
LANE3_TXD_N LANE3_TXD_P LANE2_TXD_N LANE2_TXD_P LANE1_TXD_N LANE1_TXD_P LANE0_TXD_N LANE0_TXD_P
PATTERN_SEL_I[2:0] REF_CLK_PAD_P REF_CLK_PAD_N
|
REF_CLK_PAD_P REF_CLK_PAD_NREF_CLK |
|
REF_CLKPLL_LOCKCLKS_TO_XCVR |
PF_XCVR_REF_CLK_C0
PF_TX_PLL_C0
Pou egzanpample, nan konfigirasyon 8-bit, eleman sa yo se yon pati nan konsepsyon an: • PF_XCVR_ERM (PF_XCVR_ERM_C0_0) se configuré pou pousantaj done 1485 Mbps nan mòd PMA pou TX sèlman, ak lajè a done configuré kòm 10 bit pou mòd 1pxl ak 148.5 MHz referans revèy, ki baze sou anviwònman tablo anvan yo
• Pwodiksyon LANE0_TX_CLK_R nan PF_XCVR_ERM_C0_0 pwodwi kòm revèy 148.5 MHz, ki baze sou paramèt tablo anvan yo.
• SYS_CLK_I (HDMI_TX_C0, Display_Controller_C0, pattern_generator_C0, CORERESET_PF_C0, ak PF_INIT_MONITOR_C0) yo kondwi pa LANE0_TX_CLK_R, ki se 148.5 MHz.
• R_CLK_I, G_CLK_I, ak B_CLK_I yo kondwi pa LANE3_TX_CLK_R, LANE2_TX_CLK_R, ak LANE1_TX_CLK_R, respektivman
Gid itilizatè
DS50003319C – 19
© 2024 Microchip Technology Inc. ak filiales li yo
Entegrasyon sistèm
Sample entegrasyon pou, g_BITS_PER_COMPONENT = 8 ak g_PIXELS_PER_CLK = 4. Pou egzanpample, nan konfigirasyon 8-bit, eleman sa yo se yon pati nan konsepsyon an: • PF_XCVR_ERM (PF_XCVR_ERM_C0_0) se configuré pou pousantaj done 2970 Mbps nan mòd PMA pou
TX sèlman, ak lajè done a konfigirasyon kòm 40-bit pou mòd 1pxl ak revèy referans 148.5 MHz ki baze sou paramèt tablo anvan yo.
• Pwodiksyon LANE0_TX_CLK_R nan PF_XCVR_ERM_C0_0 pwodwi kòm revèy 74.25 MHz, ki baze sou paramèt tablo anvan yo.
• SYS_CLK_I (HDMI_TX_C0, Display_Controller_C0, pattern_generator_C0, CORERESET_PF_C0, ak PF_INIT_MONITOR_C0) yo kondwi pa LANE0_TX_CLK_R, ki se 148.5 MHz.
• R_CLK_I, G_CLK_I, ak B_CLK_I yo kondwi pa LANE3_TX_CLK_R, LANE2_TX_CLK_R, ak LANE1_TX_CLK_R, respektivman
HDMI TX Sample Design, lè configuré nan g_BITS_PER_COMPONENT = 12 Bit ak g_PIXELS_PER_CLK = 1 mòd PXL, yo montre nan figi sa a.
Figi 6-2. HDMI TX Sample Design
PF_XCVR_ERM_C0_0
PATTERN_SEL_I[2:0]
REF_CLK_PAD_P REF_CLK_PAD_N
PF_CCC_C1_0
|
REF_CLK_0 OUT0_FABCLK_0PLL_LOCK_0 |
PF_CCC_C1
PF_INIT_MONITOR_C0_0
CORERESET_PF_C0_0
|
CLK EXT_RST_N BANK_x_VDDI_STATUS BANK_y_VDDI_STATUS PLL_POWERDOWN_B PLL_LOCK FABRIC_RESET_N SS_BUSY INIT_FÈ FF_US_RESTORE FPGA_POR_N |
CORERESET_PF_C0
Display_Controller_C0_0
|
FRAME_END_O H_SYNC_O RESETN_I V_SYNC_O SYS_CLK_I V_ACTIVE_O ENABLE_I DATA_TRIGGER_O H_RES_O[15:0] V_RES_O[15:0] |
Display_Controller_C0
pattern_generator_verilog_pattern_0
|
DATA_VALID_O SYS_CLK_I FRAME_END_O RESET_N_I LINE_END_O DATA_EN_I RED_O[7:0] FRAME_END_I GREEN_O[7:0] PATTERN_SEL_I[2:0] BLUE_O[7:0] BAYER_O[7:0] |
Test_Pattern_Generator_C0
PF_XCVR_REF_CLK_C0_0
|
REF_CLK_PAD_P REF_CLK_PAD_NREF_CLK |
PF_XCVR_REF_CLK_C0
HDMI_TX_0
|
RESET_N_I SYS_CLK_I VIDEO_DATA_VALID_I R_CLK_I R_CLK_LOCK G_CLK_I G_CLK_LOCK TMDS_R_O[9:0] B_CLK_I TMDS_G_O[9:0] B_CLK_LOCK TMDS_B_O[9:0] V_SYNC_I XCVR_LANE_0_DATA_O[9:0] H_SYNC_I
DATA_R_I[11:4]
DATA_G_I[11:4]
DATA_B_I[11:4] |
HDMI_TX_C0
PF_TX_PLL_C0_0
|
PADs_OUT CLKS_FROM_TXPLL_0 LANE3_TXD_N LANE0_IN LANE3_TXD_P LANE0_PCS_ARST_N LANE2_TXD_N LANE0_PMA_ARST_N LANE2_TXD_P LANE0_TX_DATA[9:0] LANE1_TXD_N LANE1_IN LANE1_TXD_P LANE1_PCS_ARST_N LANE0_TXD_N LANE1_PMA_ARST_N LANE0_TXD_P LANE1_TX_DATA[9:0] LANE0_OUT LANE2_IN LANE1_OUT LANE2_PCS_ARST_N LANE1_TX_CLK_R LANE2_PMA_ARST_N LANE1_TX_CLK_STABLE LANE2_TX_DATA[9:0] LANE2_OUT LANE2_TX_CLK_R LANE3_PCS_ARST_N LANE2_TX_CLK_STABLE LANE3_PMA_ARST_N LANE3_OUT LANE3_TX_DATA[9:0] LANE3_TX_CLK_R LANE3_TX_CLK_STABLE |
PF_XCVR_ERM_C0
LANE3_TXD_N LANE3_TXD_P LANE2_TXD_N LANE2_TXD_P LANE1_TXD_N LANE1_TXD_P LANE0_TXD_N LANE0_TXD_P
|
FABRIC_POR_N PCIE_INIT_FÈ USRAM_INIT_FÈ SRAM_INIT_FÈ DEVICE_INIT_DONE XCVR_INIT_FÈ USRAM_INIT_FROM_SNVM_DONE USRAM_INIT_FROM_UPROM_DONE USRAM_INIT_FROM_SPI_DONE SRAM_INIT_FROM_SNVM_DONE SRAM_INIT_FROM_UPROM_DONE SRAM_INIT_FROM_SPI_DONE AUTOCALIB_FÈ |
|
REF_CLKPLL_LOCKCLKS_TO_XCVR |
PF_INIT_MONITOR_C0
PF_TX_PLL_C0
Sample entegrasyon pou, g_BITS_PER_COMPONENT > 8 ak g_PIXELS_PER_CLK = 1. Pou egzanpample, nan konfigirasyon 12-bit, eleman sa yo se yon pati nan konsepsyon an:
• PF_XCVR_ERM (PF_XCVR_ERM_C0_0) konfigirasyon pou pousantaj done 111.375 Mbps nan mòd PMA pou TX sèlman, ak lajè done konfigirasyon kòm 10 bit pou mòd 1pxl ak revèy referans 1113.75 Mbps, ki baze sou la. Tablo 6-1 anviwònman
• Pwodiksyon LANE1_TX_CLK_R PF_XCVR_ERM_C0_0 te pwodwi kòm revèy 111.375 MHz, ki baze sou Tablo 6-1 anviwònman
• R_CLK_I, G_CLK_I, ak B_CLK_I yo kondwi pa LANE3_TX_CLK_R, LANE2_TX_CLK_R, ak LANE1_TX_CLK_R, respektivman
• PF_CCC_C0 jenere yon revèy ki rele OUT0_FABCLK_0, ak yon frekans 74.25 MHz, lè revèy antre se 111.375 MHz, ki kondwi pa LANE1_TX_CLK_R.
• SYS_CLK_I (HDMI_TX_C0, Display_Controller_C0, pattern_generator_C0, CORERESET_PF_C0, ak PF_INIT_MONITOR_C0) kondwi pa OUT0_FABCLK_0, ki se 74.25 MHz.
Sample entegrasyon pou, g_BITS_PER_COMPONENT > 8 ak g_PIXELS_PER_CLK = 4. Pou egzanpample, nan konfigirasyon 12-bit, eleman sa yo se yon pati nan konsepsyon an:
• PF_XCVR_ERM (PF_XCVR_ERM_C0_0) konfigirasyon pou pousantaj done 4455 Mbps nan mòd PMA pou TX sèlman, ak lajè done konfigirasyon kòm 40 bit pou mòd 4pxl ak revèy referans 111.375 MHz, ki baze sou la. Tablo 6-1 anviwònman
• Pwodiksyon LANE1_TX_CLK_R PF_XCVR_ERM_C0_0 te pwodwi kòm revèy 111.375 MHz, ki baze sou Tablo 6-1 anviwònman
Gid itilizatè
DS50003319C – 20
© 2024 Microchip Technology Inc. ak filiales li yo
Entegrasyon sistèm
• R_CLK_I, G_CLK_I, ak B_CLK_I yo kondwi pa LANE3_TX_CLK_R, LANE2_TX_CLK_R, ak LANE1_TX_CLK_R, respektivman
• PF_CCC_C0 jenere yon revèy ki rele OUT0_FABCLK_0, ak yon frekans 74.25 MHz, lè revèy antre se 111.375 MHz, ki kondwi pa LANE1_TX_CLK_R.
• SYS_CLK_I (HDMI_TX_C0, Display_Controller_C0, pattern_generator_C0, CORERESET_PF_C0, ak PF_INIT_MONITOR_C0) kondwi pa OUT0_FABCLK_0, ki se 74.25 MHz.
Gid itilizatè
DS50003319C – 21
© 2024 Microchip Technology Inc. ak filiales li yo
Istwa revizyon
7. Istwa revizyon (Poze yon kesyon)
Istwa revizyon an dekri chanjman ki te aplike nan dokiman an. Chanjman yo nan lis pa revizyon, kòmanse ak piblikasyon ki pi aktyèl la.
Tablo 7-1. Istwa revizyon
|
Revizyon |
Dat |
Deskripsyon |
|
C |
05/2024 |
Sa ki anba la a se lis chanjman nan revizyon C nan dokiman an: • Mizajou Entwodiksyon seksyon • Retire tablo itilizasyon resous pou yon pixel ak kat piksèl epi ajoute Tablo 2 epi Tablo 3 in 1. Itilizasyon Resous seksyon • Mizajou Tablo 3-1 nan la 3.1. Paramèt Konfigirasyon seksyon • Te ajoute Tablo 3-6 epi Tablo 3-7 nan la 3.2. Pò seksyon • Te ajoute 6. Sistèm Entegrasyon seksyon |
|
B |
|
09/2022 Men lis chanjman nan revizyon B dokiman an: • Mete ajou kontni an nan Karakteristik ak Entwodiksyon • Te ajoute Figi 2-2 pou mòd Audio andikape • Te ajoute Tablo 3-4 epi Tablo 3-5 • Mete ajou a Tablo 3-2 epi Tablo 3-3 • Mizajou Tablo 3-1 • Mizajou 1. Itilizasyon Resous • Mizajou Figi 1-1 • Mizajou Figi 5-3 |
|
A |
|
04/2022 Sa ki anba la a se lis chanjman nan revizyon A nan dokiman an: • Yo te imigre dokiman an nan modèl Microchip la • Nimewo dokiman an te mete ajou nan DS50003319 soti nan 50200863 |
|
2.0 |
— |
Sa ki anba la a se yon rezime chanjman ki fèt nan revizyon sa a. • Te ajoute Karakteristik ak seksyon Fanmi Sipòte |
|
1.0 |
|
08/2021 Premye revizyon |
Gid itilizatè
DS50003319C – 22
© 2024 Microchip Technology Inc. ak filiales li yo
Sipò pou Microchip FPGA
Gwoup pwodwi Microchip FPGA apiye pwodwi li yo ak plizyè sèvis sipò, tankou Sèvis Kliyan, Sant Sipò Teknik Kliyan, yon websit, ak biwo lavant atravè lemond. Yo sijere kliyan yo vizite resous sou entènèt Microchip yo anvan yo kontakte sipò paske li trè posib ke demann yo te deja reponn.
Kontakte Sant Sipò Teknik atravè websit nan www.microchip.com/support. Mansyone nimewo Pati Aparèy FPGA la, chwazi kategori ka ki apwopriye a, epi telechaje konsepsyon an files pandan y ap kreye yon ka sipò teknik.
Kontakte Sèvis Kliyan pou sipò pwodwi ki pa teknik, tankou pri pwodwi, amelyorasyon pwodwi, enfòmasyon aktyalizasyon, estati lòd, ak otorizasyon.
• Soti nan Amerik di Nò, rele 800.262.1060
• Soti nan rès mond lan, rele 650.318.4460
• Fakse, nenpòt kote nan mond lan, 650.318.8044
Enfòmasyon sou Microchip
Microchip la Websit
Microchip bay sipò sou entènèt atravè nou an websit nan www.microchip.com/. Sa a websit ki itilize pou fè files ak enfòmasyon fasil disponib pou kliyan. Gen kèk nan kontni ki disponib yo enkli:
• Sipò pou pwodwi – Done fèy ak errata, nòt aplikasyon ak sample pwogram, resous konsepsyon, gid itilizatè a ak dokiman sipò pyès ki nan konpitè, dènye degaje lojisyèl ak lojisyèl achiv
• Sipò teknik jeneral – Kesyon yo poze souvan (FAQs), demann sipò teknik, gwoup diskisyon sou entènèt, lis manm pwogram patnè konsepsyon Microchip
• Biznis nan Microchip – Seleksyon pwodwi ak gid kòmande, dènye communiqués pou laprès Microchip, lis seminè ak evènman, lis biwo lavant Microchip, distribitè ak reprezantan faktori yo.
Sèvis Notifikasyon Chanjman pwodwi
Sèvis notifikasyon chanjman pwodwi Microchip la ede kenbe kliyan yo kouran sou pwodwi Microchip yo. Abònen yo pral resevwa yon notifikasyon imel chak fwa gen chanjman, mizajou, revizyon oswa erè ki gen rapò ak yon fanmi pwodwi espesifik oswa zouti devlopman ki enterese yo.
Pou anrejistre, ale nan www.microchip.com/pcn epi swiv enstriksyon enskripsyon yo. Sipò pou Kliyan
Itilizatè pwodwi Microchip yo ka resevwa asistans atravè plizyè chanèl: • Distribitè oswa Reprezantan
• Biwo Komèsyal Lokal
• Enjenyè solisyon entegre (ESE)
• Sipo teknik
Kliyan yo ta dwe kontakte distribitè yo, reprezantan yo oswa ESE pou jwenn sipò. Biwo lavant lokal yo disponib tou pou ede kliyan yo. Yon lis biwo lavant ak lokal yo enkli nan dokiman sa a.
Gen sipò teknik ki disponib atravè la websit nan: www.microchip.com/support Aparèy Microchip Kòd Pwoteksyon Karakteristik
Remake detay sa yo sou karakteristik pwoteksyon kòd sou pwodwi Microchip:
Gid itilizatè
DS50003319C – 23
© 2024 Microchip Technology Inc. ak filiales li yo
• Pwodwi Microchip yo satisfè espesifikasyon yo nan Fich Done Microchip yo.
• Microchip kwè ke fanmi li nan pwodwi yo an sekirite lè yo itilize nan fason ki gen entansyon an, nan espesifikasyon opere, ak nan kondisyon nòmal.
• Microchip valè ak agresif pwoteje dwa pwopriyete entelektyèl li yo. Tantativ pou vyole karakteristik pwoteksyon kòd nan pwodwi Microchip se entèdi entèdi epi yo ka vyole Digital Millennium Copyright Act.
• Ni Microchip ni okenn lòt manifakti semi-conducteurs ka garanti sekirite kòd li a. Pwoteksyon Kòd pa vle di ke nou garanti pwodwi a se "ki pa ka kase". Pwoteksyon Kòd toujou ap evolye. Microchip pran angajman pou li kontinye amelyore karakteristik pwoteksyon kòd pwodwi nou yo.
Avi Legal
Piblikasyon sa a ak enfòmasyon ki ladan l yo ka itilize sèlman ak pwodwi Microchip, tankou pou konsepsyon, teste, ak entegre pwodwi Microchip ak aplikasyon w lan. Sèvi ak enfòmasyon sa yo nan nenpòt lòt fason vyole kondisyon sa yo. Enfòmasyon konsènan aplikasyon pou aparèy yo bay sèlman pou konvenyans ou epi yo ka ranplase pa mizajou. Se responsablite w pou asire ke aplikasyon w lan satisfè espesifikasyon w yo. Kontakte biwo lavant Microchip lokal ou a pou plis sipò oswa, jwenn plis sipò nan www.microchip.com/en-us/support/design-help/client-support-services.
ENFÒMASYON SA A SE MICROCHIP "KÒM YO". MICROCHIP PA FÈ OKENN REPREZANTASYON OUBYEN GARANTI KI KIT EXPRESSO BYEN ENPLIKITE, EKRI OUBYEN ORAL, LEGAL OSWA ONYÈ, KI GENYEN AK ENFÒMASYON YO KI GENYEN MEN PA LIMITE A NENPÒT GARANTI ENPLIKITE SOU KI PA Vyolasyon, Komèsyal ak PATISIBILITE, AK PATISIBILITE. GARANTI KI GENYEN AK KONDISYON, KALITE, OSWA PERFORMANS LI.
MICROCHIP PAP RESPONSABLE POU NENPÒT PÈT ENDRÈK, ESPESYAL, PINITIF, AK ENSEDAN, OSWA KONSEKANS, DOGAJ, PRI, OSWA DEPANS KI GENYEN KELÈ AK ENFÒMASYON AN OSWA ITILIZ YO, KELANSAN SA KOZE, MENM SI PWOFÈ SA A. POSIBILITE OSWA DOmaj YO PREVIVWA. NAN PWOFÈ LA LWA OBLÈ, RESPONSABILITE TOTAL MICROCHIP A SOU TOUT REKLAMASYON KI GENYEN KI GENYEN AK ENFÒMASYON AN OSWA ITILIZ YO PAP DEPASSE KANTITE FRÈ A, SI GEN GENYEN, OU TE PEYE DIRECTÈTMAN POU MICROCHIP POU ENFÒMASYON AN.
Itilizasyon aparèy Microchip nan aplikasyon pou sipò lavi ak/oswa sekirite se antyèman nan risk achtè a, epi achtè a dakò pou defann, dedomaje epi kenbe Microchip inonsan kont nenpòt ak tout domaj, reklamasyon, kostim, oswa depans ki soti nan itilizasyon sa a. Pa gen okenn lisans yo transmèt, implicitement oswa otreman, anba okenn dwa pwopriyete entelektyèl Microchip sof si sa di otreman.
Mak komèsyal yo
Non ak logo Microchip, logo Microchip, Adaptec, AVR, AVR logo, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMD, maXStyluuchs, MediaLB, megaAVR, Microsemi, Microsemi logo, MOST, MOST logo, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, PIC32 logo, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, SST Logo, SuperFlash, Symmetricom , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron, ak XMEGA se mak anrejistre Microchip Technology Incorporated nan Etazini ak lòt peyi yo.
AgileSwitch, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed Control, HyperLight Load, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, ProASIC Plus logo, Quiet-Wire, SmartFusion, SyncWorld, TimeCesium, TimeHub, TimePictra, TimeProvider, ak ZL se mak anrejistre Microchip Technology Incorporated nan peyi Etazini.
Sipresyon kle adjasan, AKS, Analog-pou-laj dijital la, Nenpòt kondansateur, AnyIn, AnyOut, Ogmante Chanjman, BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, dsPICDEM, dsPICDEM, dsPICDEM.
Gid itilizatè
DS50003319C – 24
© 2024 Microchip Technology Inc. ak filiales li yo
Mwayèn Matching, DAM, ECAN, Espresso T1S, EtherGREEN, EyeOpen, GridTime, IdealBridge, IGaT, Programmation Seri nan Sikwi, ICSP, INICnet, Paralèl Entelijan, IntelliMOS, Koneksyon Inter-Chip, JitterBlocker, Knob-on-Display, MaxCryptoLink, maxCryptoLink, maxCryptoLinkView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB Certified logo, MPLIB, MPLINK, mSiC, MultiTRAK, NetDetach, Omniscient Code Generation, PICDEM, PICDEM.net, PICkit, PICtail, Power MOS IV, Power MOS 7, PowerSmart, PureSilicon , QMatrix, REAL ICE, Ripple Blocker, RTAX, RTG4, SAM-ICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-I.S., storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance , Trusted Time, TSHARC, Turing, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect, ak ZENA se mak komèsyal Microchip Technology Incorporated nan Etazini ak lòt peyi.
SQTP se yon mak sèvis nan Microchip Technology Incorporated nan Etazini
Logo Adaptec, Frequency on Demand, Silicon Storage Technology, ak Symmcom se mak ki anrejistre Microchip Technology Inc. nan lòt peyi yo.
GestIC se yon mak ki anrejistre Microchip Technology Germany II GmbH & Co. KG, yon sipòtè Microchip Technology Inc., nan lòt peyi yo.
Tout lòt mak ki mansyone isit la se pwopriyete konpayi respektif yo. © 2024, Microchip Technology Incorporated ak filiales li yo. Tout dwa rezève. ISBN:
Sistèm Jesyon Kalite
Pou enfòmasyon konsènan Sistèm Jesyon Kalite Microchip, tanpri vizite www.microchip.com/quality.
Gid itilizatè
DS50003319C – 25
© 2024 Microchip Technology Inc. ak filiales li yo
Komèsyal ak sèvis atravè lemond
AMERIK ASIA / PASIFIK ASIA / PASIFIK EWÒP
Biwo Corporate
2355 West Chandler Blvd. Chandler, AZ 85224-6199 Tel: 480-792-7200
Faks: 480-792-7277
Sipò teknik:
www.microchip.com/support Web Adrès:
Atlanta
Duluth, GA
Tel: 678-957-9614
Faks: 678-957-1455
Austin, TX
Tel: 512-257-3370
Boston
Westborough, MA
Tel: 774-760-0087
Faks: 774-760-0088
Chicago
Itasca, IL
Tel: 630-285-0071
Faks: 630-285-0075
Dallas
Addison, TX
Tel: 972-818-7423
Faks: 972-818-2924
Detroit
Novi, MI
Tel: 248-848-4000
Houston, TX
Tel: 281-894-5983
Indianapolis
Noblesville, IN
Tel: 317-773-8323
Faks: 317-773-5453
Tel: 317-536-2380
Los Angeles
Mission Viejo, CA
Tel: 949-462-9523
Faks: 949-462-9608
Tel: 951-273-7800
Raleigh, NC
Tel: 919-844-7510
New York, NY
Tel: 631-435-6000
San Jose, CA
Tel: 408-735-9110
Tel: 408-436-4270
Kanada – Toronto
Tel: 905-695-1980
Faks: 905-695-2078
Ostrali - Sydney Tel: 61-2-9868-6733 Lachin - Beijing
Tel: 86-10-8569-7000 Lachin - Chengdu
Tel: 86-28-8665-5511 Lachin - Chongqing Tel: 86-23-8980-9588 Lachin - Dongguan Tel: 86-769-8702-9880 Lachin - Guangzhou Tel: 86-20-8755-8029 Lachin - Hangzhou Tel: 86-571-8792-8115 Lachin - Hong Kong SAR Tel: 852-2943-5100 Lachin - Nankin
Tel: 86-25-8473-2460 Lachin - Kendao
Tel: 86-532-8502-7355 Lachin - Shanghai
Tel: 86-21-3326-8000 Lachin - Shenyang Tel: 86-24-2334-2829 Lachin - Shenzhen Tel: 86-755-8864-2200 Lachin - Suzhou
Tel: 86-186-6233-1526 Lachin - Wuhan
Tel: 86-27-5980-5300 Lachin - Xian
Tel: 86-29-8833-7252 Lachin - ksiamèn
Tel: 86-592-2388138 Lachin - Zhuhai
Tel: 86-756-3210040
Lend - Bangalore
Tel: 91-80-3090-4444
Lend - New Delhi
Tel: 91-11-4160-8631
Lend - Pune
Tel: 91-20-4121-0141
Japon - Osaka
Tel: 81-6-6152-7160
Japon - Tokyo
Tel: 81-3-6880- 3770
Kore di - Daegu
Tel: 82-53-744-4301
Kore di - Seoul
Tel: 82-2-554-7200
Malezi - Kuala Lumpur Tel: 60-3-7651-7906
Malezi - Penang
Tel: 60-4-227-8870
Filipin - Manila
Tel: 63-2-634-9065
Singapore
Tel: 65-6334-8870
Taiwan - Hsin Chu
Tel: 886-3-577-8366
Taiwan - Kaohsiung
Tel: 886-7-213-7830
Taiwan - Taipei
Tel: 886-2-2508-8600
Thailand - Bangkok
Tel: 66-2-694-1351
Vyetnam - Ho Chi Minh
Tel: 84-28-5448-2100
Gid itilizatè
Otrich – Wels
Tel: 43-7242-2244-39
Faks: 43-7242-2244-393
Denmark - Copenhagen
Tel: 45-4485-5910
Faks: 45-4485-2829
Fenlann – Espoo
Tel: 358-9-4520-820
Frans - Pari
Tel: 33-1-69-53-63-20
Fax: 33-1-69-30-90-79
Almay – Garching
Tel: 49-8931-9700
Almay – Haan
Tel: 49-2129-3766400
Almay - Heilbronn
Tel: 49-7131-72400
Almay - Karlsruhe
Tel: 49-721-625370
Almay - Minik
Tel: 49-89-627-144-0
Fax: 49-89-627-144-44
Almay - Rosenheim
Tel: 49-8031-354-560
Izrayèl - Hod Hasharon
Tel: 972-9-775-5100
Itali - Milan
Tel: 39-0331-742611
Faks: 39-0331-466781
Itali - Padova
Tel: 39-049-7625286
Netherlands - Drunen
Tel: 31-416-690399
Faks: 31-416-690340
Nòvèj - Trondheim
Tel: 47-72884388
Polòy - Warsaw
Tel: 48-22-3325737
Woumani - Bucharest
Tel: 40-21-407-87-50
Espay – Madrid
Tel: 34-91-708-08-90
Fax: 34-91-708-08-91
Syèd - Gothenberg
Tel: 46-31-704-60-40
Syèd - Stockholm
Tel: 46-8-5090-4654
UK - Wokingham
Tel: 44-118-921-5800
Faks: 44-118-921-5820
DS50003319C – 26
© 2024 Microchip Technology Inc. ak filiales li yo
Dokiman / Resous
 |
MICROCHIP DS50003319C-13 Ethernet HDMI TX IP [pdfGid Itilizatè DS50003319C - 13, DS50003319C - 2, DS50003319C - 3, DS50003319C-13 Ethernet HDMI TX IP, DS50003319C-13, Ethernet HDMI TX IP, HDMI TX IP, IP |
