Intel UG-20094 Cyclone 10 GX Native Point Fixed Point DSP Core IP

Intel® Cyclone® 10 GX Native Fixed Point DSP IP Core Guida per l'utente

L'Intel Cyclone® 10 GX Native Fixed Point DSP IP core istanzia è cuntrolla un unicu bloccu Intel Cyclone 10 GX Variable Precision Digital Signal Processing (DSP). U core IP Cyclone 10 GX Native Fixed Point DSP hè dispunibule solu per i dispositi Intel Cyclone 10 GX.

Cyclone 10 GX Native Fixed Point DSP IP Core Schema di blocchi funziunali

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Introduzione à i Core IP Intel FPGA.

Cyclone 10 GX Native Fixed Point DSP IP Core Features

U core IP DSP Cyclone 10 GX Native Fixed Point supporta e seguenti funzioni:

• Operazioni di multiplicazione d'alta prestazione, ottimizzate per u putere è cumpletamente registrate
• Lunghezza di e parolle 18-bit è 27-bit
• Dui multiplicatori 18 × 19 o un multiplicatore 27 × 27 per bloccu DSP
• Custruitu in più, sottrazione è registru di doppia accumulazione di 64 bit per cumminà risultati di multiplicazione
• Cascading 19-bit o 27-bit quandu pre-adder hè disattivatu è cascading 18-bit quandu pre-adder hè utilizatu per furmà a linea di tap-delay per l'applicazione di filtrazione
• Bus di output in cascata di 64 bit per propagà i risultati di output da un bloccu à u bloccu prossimu senza supportu logicu esternu
• Hard pre-adder supportatu in modi 19-bit è 27-bit per filtri simmetrici
• Banca di registru di coefficienti internu in i modi 18-bit è 27-bit per l'implementazione di filtri
• Filtri sistolici di risposta a impulsi finiti (FIR) a 18 bit e 27 bit con sommatore di output distribuito

Cuminciatu

Stu capitulu furnisce un generaleview di u flussu di cuncepimentu di u core Intel FPGA IP per aiutà à inizià rapidamente cù u core IP Cyclone 10 GX Native Fixed Point DSP. A Biblioteca IP Intel FPGA hè stallata cum'è parte di u prucessu di stallazione Intel Quartus® Prime. Pudete selezziunate è parametrizzate qualsiasi core Intel FPGA IP da a biblioteca. Intel furnisce un editore di parametri integratu chì vi permette di persunalizà u core Intel FPGA DSP IP per sustene una larga varietà di applicazioni. L'editore di paràmetri vi guida à traversu l'impostazione di i valori di i paràmetri è a selezzione di porti opzionali.

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• Introduzione à i Core IP Intel FPGA
  Fornisce infurmazione generale nantu à tutti i nuclei IP Intel FPGA, cumprese a parametrizzazione, a generazione, l'aghjurnamentu è a simulazione di i nuclei IP.
• Creazione di scripts di simulazione IP indipendenti da a versione è Platform Designer (Standard).
  Crea script di simulazione chì ùn necessitanu micca aghjurnamenti manuali per u software o l'aghjurnamenti di versione IP.
• Best Practices di Gestione di Prughjetti
  Linee guida per una gestione efficiente è portabilità di u vostru prughjettu è IP files.

Cyclone 10 GX Native Fixed Point DSP IP Core Parameter Settings

Pudete persunalizà u core IP Cyclone 10 GX Native Fixed Point DSP specificendu i paràmetri utilizendu l'editore di parametri in u software Intel Quartus Prime.

Tabulazione Modalità di Operazione

Parametru	Parametru IP Generatu	Valore	Descrizzione
Per piacè sceglite u modu di funziunamentu	opera_mode	m18×18_full m18×18_sumof2 m18×18_plus36 m18×18_systolic m27×27	Selezziunà u modu operativu desideratu.
Configurazione di multiplicatori
Formatu di rapprisintazioni per u multiplicatore superiore x operandu	signed_max	firmatu senza firmatu	Specificate u formatu di rapprisentazione per l'operandu di u multiplicatore superiore x.

Parametru	Parametru IP Generatu	Valore	Descrizzione
Formatu di rapprisintazioni per u sopra multiplicatore y operandu	signed_may	firmatu senza firmatu	Specificate u formatu di rapprisintazioni per l'operandu superiore multiplicatore y.
Formatu di rapprisintazioni per u multiplicatore di fondu x operandu	signed_mbx	firmatu senza firmatu	Specificate u formatu di rapprisintazioni per l'operandu di u multiplicatore di fondu x.
Forma di rapprisintazioni per u funziunamentu di u multiplicatore di fondu y	signed_mby	firmatu senza firmatu	Specificà u formatu di rapprisintazioni per u funziunamentu di u multiplicatore di fondu y. Sempre selezziunate senza firmatu per m18×18_plus36 .
Attivà u portu 'sub'	attivà_sub	Innò Iè	Selezziunà Iè per attivà sottu portu.
Register input 'sub' di u multiplicatore	sub_clock	Innò Clock0 Clock1 Clock2	Selezziunà Orologio 0, Orologio 1, o Orologio 2 per attivà è specificà u signalu di clock d'ingressu per u subregistru d'ingressu.
Input Cascade
Abilita a cascata di input per l'input "ay".	ay_use_scan_in	Innò Iè	Selezziunà Iè per attivà u modulu in cascata di input per ogni input di dati. Quandu attivate u modulu di cascata di input, u core IP DSP di Cyclone 10 GX Native Fixed Point utilizza i segnali di input di scanin cum'è input invece di i segnali di input.
Abilita a cascata di input per l'input "by".	by_use_scan_in	Innò Iè	Selezziunà Iè per attivà u modulu in cascata di input per l'ingressu di dati. Quandu attivate u modulu di cascata di input, u core IP DSP Cyclone 10 GX Native Fixed Point utilizza i signali di input ay cum'è input invece di signali di input.
Abilita i dati à u registru di ritardu	delay_scan_out_ay	Innò Iè	Selezziunà Iè per attivà u registru di ritardu trà ay è da i registri di input. Questa funzione ùn hè micca supportata in m18×18_plus36 è m27x27 modu operativu.

Parametru	Parametru IP Generatu	Valore	Descrizzione
Abilita i dati per registru di ritardu	delay_scan_out_by	Innò Iè	Selezziunà Iè per attivà u registru di ritardu trà i registri di input è u bus di output di scanout. Questa funzione ùn hè micca supportata in m18×18_plus36 è m27x27 modu operativu.
Attivà u portu di scanout	gui_scanout_enable	Innò Iè	Selezziunà Iè per attivà scanout bus di output.
'scanout' larghezza di bus di output	scan_out_width	1-27	Specificate a larghezza di scanout bus di output.
Cunfigurazione di dati 'x'
'ax' larghezza di bus di input	ax_width	1-27	Specificate a larghezza di bus di input axe.(1)
Register input 'ax' di u multiplicatore	ax_clock	Innò Clock0 Clock1 Clock2	Selezziunà Orologio 0, Orologio 1, o Orologio 2 per attivà è specificà u signalu di clock d'ingressu per u registru d'ingressu di l'ascia. U registru di input di l'ascia ùn hè micca dispunibule se avete stabilitu 'ascia' operandu fonte à 'coef'.
'bx' larghezza di bus di input	bx_width	1-18	Specificate a larghezza di bus di input bx.(1)
Registrate l'input 'bx' di u multiplicatore	bx_clock	Innò Clock0 Clock1 Clock2	Selezziunà Orologio 0, Orologio 1, o Orologio 2 per attivà è specificà u signalu di clock di input per u registru di input bx. U registru di input bx ùn hè micca dispunibule se avete stabilitu 'bx' operandu fonte à 'coef'.
Dati 'y' Configurazione
'ay' o 'scanin' a larghezza di l'autobus	ay_scan_in_width	1-27	Specificate a larghezza di ay o scanin input bus.(1)
Registrate input 'ay' o input 'scanin' di u multiplicatore	ay_scan_in_clock	Innò Clock0 Clock1 Clock2	Selezziunà Orologio 0, Orologio 1, o Orologio 2 per attivà è specificà u signalu di clock d'ingressu per u registru di input ay o scanin.
'by' larghezza bus input	da_larghezza	1-19	Specificate a larghezza di u bus di input.1)

Parametru	Parametru IP Generatu	Valore	Descrizzione
Register input 'by' di u multiplicatore	da_clock	Innò Clock0 Clock1 Clock2	Selezziunà Orologio 0, Orologio 1, o Orologio 2 per attivà è specificà u signalu di clock di input per by o scanin registru di input.(1)
Output 'risultatu' Configurazione
'resulta' larghezza di bus di output	result_a_width	1-64	Specificate a larghezza di risultatu bus output.
'resultb' larghezza di bus di output	result_b_width	1-64	Specificate a larghezza di u bus di output di u risultatu. resultb solu dispunibule quandu si usa operation_mode m18×18_pienu.
Utilizà u registru di output	output_clock	Innò Clock0 Clock1 Clock2	Selezziunà Orologio 0, Orologio 1, o Orologio 2 per attivà è specificà u signalu di clock d'ingressu per i registri di output resultb è resultb.

Tabulazione Pre-adder

Parametru	Parametru IP Generatu	Valore	Descrizzione
'ay' operandu fonte	operand_source_may	preadder di input	Specificate a fonte di l'operandu per ay input. Selezziunà predatore per attivà u modulu di pre-adder per u multiplicatore superiore. I paràmetri per ay è per surghjente di l'operandu devenu esse listessi.
'da' surghjente di l'operandu	operand_source_mby	preadder di input	Specificate a fonte di l'operandu per input. Selezziunà predatore per attivà u modulu di pre-adder per u multiplicatore di fondu. I paràmetri per ay è per surghjente di l'operandu devenu esse listessi.
Pone pre-addizione una operazione per sottrazione	preadder_subtract_a	Innò Iè	Selezziunà Iè per specificà l'operazione di sottrazione per u modulu di pre-adder per u multiplicatore superiore. I paràmetri di pre-adder per u multiplicatore superiore è inferiore deve esse uguali.
Pone l'operazione di pre-sumatore b à sottrazione	preadder_subtract_b	Innò Iè	Selezziunà Iè per specificà l'operazione di sottrazione per u modulu di pre-adder per u multiplicatore di fondu. I paràmetri di pre-adder per u multiplicatore superiore è inferiore deve esse uguali.
Cunfigurazione di dati 'z'
'az' larghezza di bus di input	az_width	1-26	Specificate a larghezza di u bus di input az.(1)
Register input 'az' di u multiplicatore	az_clock	Innò Clock0 Clock1 Clock2	Selezziunà Orologio 0, Orologio 1, o Orologio 2 per attivà è specificà u signalu di clock di input per i registri di input az. I paràmetri di l'orologio per i registri di input ay è az deve esse listessi.
'bz' larghezza di bus di input	bz_width	1-18	Specificate a larghezza di u bus di input bz.(1)
Register input 'bz' di u multiplicatore	bz_clock	Innò Clock0 Clock1 Clock2	Selezziunà Orologio 0, Orologio 1, o Orologio 2 per attivà è specificà u signalu di clock di input per i registri di input bz. I paràmetri di l'orologio per i registri di input by è bz devenu esse listessi.

Coefficient Internu Tab

Parametru	Parametru IP Generatu	Valore	Descrizzione
'ascia' operandu fonte	operand_source_max	input coef	Specificate a fonte di l'operandu per l'ax input bus. Selezziunà coef per attivà u modulu di coefficienti internu per u multiplicatore superiore. Selezziunà Innò per Register input 'ax' di u multiplicatore paràmetru quandu attivate a funzione di coefficient internu.

Parametru	Parametru IP Generatu	Valore	Descrizzione
			I paràmetri per a fonte di l'operandu ax è bx deve esse uguali.
'bx' operandu fonte	operand_source_mbx	input coef	Specificate a fonte di l'operandu per u bus di input bx. Selezziunà coef per attivà u modulu di coefficienti internu per u multiplicatore superiore. Selezziunà Innò per Registrate l'input 'bx' di u multiplicatore paràmetru quandu attivate a funzione di coefficient internu. I paràmetri per a fonte di l'operandu ax è bx deve esse uguali.
'coefsel' Cunfigurazione di u Registru di Input
Register input 'coefsela' di u multiplicatore	coef_sel_a_clock	Innò Clock0 Clock1 Clock2	Selezziunà Orologio 0, Orologio 1, o Orologio 2 per attivà è specificà u signalu di clock di input per i registri di input coefsela.
Register input 'coefselb' di u multiplicatore	coef_sel_b_clock	Innò Clock0 Clock1 Clock2	Selezziunà Orologio 0, Orologio 1, o Orologio 2 per attivà è specificà u signalu di clock d'ingressu per i registri di input coefselb.
Cunfigurazione di u Coefficient Storage
coef_a_0–7	coef_a_0–7	Integer	Specificate i valori di coefficienti per l'ax input bus. Per u modu di operazione 18-bit, u valore massimu di input hè 218 - 1. Per l'operazione 27-bit, u valore massimu hè 227 - 1.
coef_b_0–7	coef_b_0–7	Integer	Specificate i valori di coefficienti per u bus di input bx.

Accumulatore/Output Cascade Tab

Parametru	Parametru IP Generatu	Valore	Descrizzione
Habilita u portu "accumulate".	enable_accumulate	Innò Iè	Selezziunà Iè per attivà portu di l'accumulatore.
Habilita u portu "negate".	attivà_negate	Innò Iè	Selezziunà Iè per attivà negate portu.
Attivà u portu "loadconst".	enable_loadconst	Innò Iè	Selezziunà Iè per attivà portu loadconst.
Register input 'accumulate' di l'accumulatore	accumulate_clock	Innò Clock0 Clock1 Clock2	Selezziunà Orologio 0 , Orologio 1, o Orologio 2 per attivà è specificà u signalu di clock d'ingressu per i registri di input accumulati.

Parametru	Parametru IP Generatu	Valore	Descrizzione
Register input 'loadconst' di l'accumulatore	load_const_clock	Innò Clock0 Clock1 Clock2	Selezziunà Orologio 0, Orologio 1, o Orologio 2 per attivà è specificà u signalu di clock di input per i registri di input loadconst.
Registrate l'input 'negate' di l'unità di sommatore	negate_clock	Innò Clock0 Clock1 Clock2	Selezziunà Orologio 0, Orologio 1, o Orologio 2 per attivà è specificà u signalu di clock d'ingressu per i registri d'ingressu di negazione.
Abilita l'accumulatore doppiu	enable_double_accum	Innò Iè	Selezziunà Iè per attivà a funzione doppia accumulatore.
Valeur N de la constante prédéfinie	load_const_value	0 - 63	Spécifiez la valeur constante prédéfinie. Stu valore pò esse 2N induve N hè u valore constante predeterminatu.
Attivà u portu di a catena	use_chainadder	Innò Iè	Selezziunà Iè per attivà u modulu di cascata di output è u bus di input chainin. A funzione di cascata di output ùn hè micca supportata m18×18_pienu modu di funziunamentu.
Attivà u portu di chainout	gui_chainout_enable	Innò Iè	Selezziunà Iè per attivà u bus di output chainout. A funzione di cascata di output ùn hè micca supportata m18×18_pienu modu di funziunamentu.

Tabulazione Pipelining

Parametru	Parametru IP Generatu	Valore	Descrizzione
Aghjunghjite u registru di pipeline di input à u signale di dati di input (x/y/z/coefsel)	input_pipeline_clock	Innò Clock0 Clock1 Clock2	Selezziunà Orologio 0, Orologio 1, o Orologio 2 per attivà è specificà u signalu di clock d'ingressu per i registri di input di pipeline x, y, z, coefsela è coefselb.
Aghjunghjite u registru di pipeline di input à u signale di dati "sub".	sub_pipeline_clock	Innò Clock0 Clock1 Clock2	Selezziunà Orologio 0, Orologio 1, o Orologio 2 per attivà è specificà u signalu di clock d'ingressu per u registru di input di u pipeline sottu. (2)
Aghjunghjite u registru di pipeline di input à u signale di dati "accumulate".	accum_pipeline_clock	Innò Clock0 Clock1 Clock2	Selezziunà Orologio 0, Orologio 1, o Orologio 2 per attivà è specificà u signalu di clock d'ingressu per u registru di input di pipeline accumulate.(2)
Aghjunghjite u registru di pipeline di input à u signale di dati "loadconst".	load_const_pipeline_clock	Innò Clock0 Clock1 Clock2	Selezziunà Orologio 0, Orologio 1, o Orologio 2 per attivà è specificà u signalu di clock di input per u registru di input di pipeline loadconst.(2)
Aghjunghjite u registru di pipeline di input à u signale di dati "negate".	negate_pipeline_clock	Innò Clock0 Clock1 Clock2	Selezziunà Orologio 0, Orologio 1, o Orologio 2 per attivà è specificà u signalu di clock d'ingressu per u registru di ingressu di pipeline di negazione.2)

Larghezza massima di dati di input per Modu Operazione
Pudete persunalizà a larghezza di dati per l'inputs x, y, è z cum'è specificatu in a tavula.

Tutti i registri di input di pipeline per i segnali di cuntrollu dinamicu devenu avè u listessu paràmetru di clock.

Modu di funziunamentu	Larghezza massima di dati di input
	ax	ay	az	bx	by	bz
Senza Pre-adder o Coefficient Internu
m18×18_pienu	18 (firmatu) 18 (senza firmatu)	19 (firmatu) 18 (senza firmatu)	Ùn hè micca usatu	18 (firmatu) 18 (senza firmatu)	19 (firmatu) 18 (senza firmatu)	Ùn hè micca usatu
m18×18_sumof2
m18×18_sistolica
m18×18_plus36
m27 × 27	27 (firmatu) 27 (senza firmatu)		Ùn hè micca usatu
Cù Funzione Pre-Adder Solu
m18×18_pienu	18 (firmatu) 18 (senza firmatu)
m18×18_sumof2
m18×18_sistolica
m27 × 27	27 (firmatu) 27 (senza firmatu)	26 (firmatu) 26 (senza firmatu)		Ùn hè micca usatu
Cù Funzione di Coefficient Internu Solu
m18×18_pienu	Ùn hè micca usatu	19 (firmatu) 18 (senza firmatu)	Ùn hè micca usatu		19 (firmatu) 18 (senza firmatu)	Ùn hè micca usatu
m18×18_sumof2
m18×18_sistolica
m27 × 27		27 (firmatu) 27 (senza firmatu)			Ùn hè micca usatu

Descrizzione Funziunale

U core Cyclone 10 GX Native Fixed Point DSP IP hè custituitu da 2 architetture; 18 × 18 multiplicazione è 27 × 27 multiplicazione. Ogni istanza di u Cyclone 10 GX Native Fixed Point DSP core IP genera solu 1 di e 2 architetture secondu i modi operativi selezziunati. Pudete attivà i moduli opzionali à a vostra applicazione.

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Blocchi DSP di precisione variabile in u capitulu di i Dispositivi Intel Cyclone 10 GX, u Tessulu Core Intel Cyclone 10 GX è u Manuale I/O per scopi generali.

Modi operativi

U core IP DSP Cyclone 10 GX Native Fixed Point supporta 5 modi operativi:

• U 18 × 18 Full Mode
• U 18 × 18 Sum of 2 Mode
• U 18 × 18 Plus 36 Mode
• U 18 × 18 Mode Systolic
• U Modu 27 × 27

U 18 × 18 Full Mode
Quandu cunfiguratu cum'è 18 × 18 full mode, u core IP DSP Cyclone 10 GX Native Fixed Point opera cum'è dui indipendenti 18 (firmatu / senza firma) × 19 (firmatu) o 18.
(firmatu / unsigned) × 18 (senza firmatu) multiplicatori cù output 37-bit. Stu modu applicà l'equazioni seguenti:

• resulta = ax * ay
• resultb = bx * by

L'architettura 18 × 18 Full Mode

U 18 × 18 Sum of 2 Mode
In 18 × 18 Sum of 2 modes, u Cyclone 10 GX Native Fixed Point DSP core IP permette à i multiplicatori superiori è inferiori è genera un risultatu da l'addizione o a sottrazione trà i multiplicatori 2. U signale di cuntrollu sub-dinamicu cuntrolla un sommatore per eseguisce l'operazione di addizione o sottrazione. A larghezza di u risultatu di u Cyclone 10 GX Native Fixed Point DSP IP core pò supportà finu à 64 bits quandu attivate a cascata di accumulatore / output. Stu modu applicà l'equazione di resulta =[±(ax * ay) + (bx * by)].

A 18 × 18 Sum of 2 Mode Architecture

U 18 × 18 Plus 36 Mode
Quandu cunfiguratu cum'è modalità 18 × 18 Plus 36, u core IP DSP Cyclone 10 GX Native Fixed Point permette solu u multiplicatore superiore. Stu modu applicà l'equazioni di resulta = (ax * ay) + concatenate(bx[17:0],by[17:0]).

L'architettura 18 × 18 Plus 36 Mode

Vi tocca à mette u furmatu di Rappresentanza per i multiplicatori fondu y operandu à unsigned quandu cù stu modu. Quandu u bus di input hè menu di 36-bit in questu modu, avete bisognu di furnisce l'estensione firmata necessaria per riempie l'input 36-bit.

Utilizà menu di l'operandu 36-bit in u Modu 18 × 18 Plus 36
Questu example mostra cumu cunfigurà u core IP DSP di u Cyclone 10 GX Native Fixed Point per utilizà u modu operativu 18 × 18 Plus 36 cù una data di input 12-bit firmata di 101010101010 (binariu) invece di un operandu 36-bit.

1. Set Rappresentazione formatu per u funnu multiplicatore x operandu: à firmatu.
2. Set Rappresentazione formatu di funnu multiplicatore y operandu: à unsigned.
3. Impostate a larghezza di bus di input 'bx' à 18.
4. Impostate a larghezza di bus di input "da" à 18.
5. Fornite dati di '111111111111111111' à u bus di input bx.
6. Fornite dati di '111111101010101010' à per bus di input.

U 18 × 18 Mode Systolic
In i modi operativi sistolici 18 × 18, u core IP DSP Cyclone 10 GX Native Fixed Point permette i multiplicatori superiori è inferiori, un registru sistolicu di input per u multiplicatore superiore, è un registru sistolicu di catena per a catena in signali di input. Quandu attivate a cascata di output, stu modu supporta una larghezza di output di 44 bit. Quandu avete attivatu a funzione di l'accumulatore senza cascata di output, pudete cunfigurà a larghezza di output result à 64 bits.

L'architettura 18 × 18 Modalità Sistolica

U Modu 27 × 27
Quandu cunfiguratu cum'è modi 27 × 27, u core IP DSP Cyclone 10 GX Native Fixed Point permette un multiplicatore 27 (firmatu / senza firmatu) × 27 (firmatu / micca firmatu). U bus di output pò sustene finu à 64 bits cù l'accumulatore / cascata di output attivatu. Stu modu applicà l'equazioni di resulta = ax * ay.

L'architettura di modu 27 × 27

Moduli facultattivi

I moduli opzionali dispunibili in u Cyclone 10 GX Native Fixed Point DSP IP Core sò:

• Cascata di input
• Pre-adders
• Coefficient Internu
• Accumulatore è cascata di output
• Registri di pipeline

Input Cascade
A funzione di cascata di input hè supportata da ay è da u bus di input. Quandu impostate Abilita a cascata di input per l'input "ay" à Sì, u core IP DSP Native Fixed Point Cyclone 10 GX pigliarà inputs da i segnali d'ingressu di scansione invece di un bus di input. Quandu impostate Abilita a cascata di input per l'input 'by' à Sì, u core IP DSP Cyclone 10 GX Native Fixed Point pigliarà inputs da un bus di input invece di un bus input.

Hè cunsigliatu di attivà i registri di input per ay è / o da ogni volta chì a cascata di input hè attivata per a correttezza di l'applicazione.

Pudete attivà i registri di ritardu per currisponde à u requisitu di latenza trà u registru di input è u registru di output. Ci sò 2 registri di ritardu in u core. U registru di ritardu superiore hè utilizatu per i porti di input ay o scan-in mentre u registru di ritardu di fondu hè utilizatu per i porti di output di scanout. Questi registri di ritardu sò supportati in modalità 18 × 18 full, 18 × 18 sums of 2 modes, è 18 × 18 modi sistolici.

Pre-adder

U pre-adder pò esse cunfiguratu in e seguenti cunfigurazioni:

• Dui pre-additori indipendenti di 18 bit (firmati/non firmati).
• Un pre-adder di 26 bit.

Quandu attivate u pre-adder in i modi di multiplicazione 18 × 18, ay è az sò usati cum'è bus di input à u pre-adder superiore mentre by è bz sò usati cum'è bus input à u pre-adder di fondu. Quandu attivate u pre-adder in u modu di multiplicazione 27 × 27, ay è az sò usati cum'è bus di input à u pre-adder. U pre-adder supporta l'operazione di addizione è sottrazione. Quandu i dui pre-adders in u stessu bloccu DSP sò usati, anu da sparte u listessu tipu di operazione (addizione o sottrazione).

Coefficient Internu
U coefficient internu pò sustene finu à ottu coefficienti custanti per i multiplicandi in modi 18-bit è 27-bit. Quandu attivate a funzione di coefficienti internu, seranu generati dui busi di input per cuntrullà a selezzione di u multiplexer di coefficienti. U bus di input coefsela hè utilizatu per selezziunà i coefficienti predefiniti per u multiplicatore superiore è u bus d'input di cunsigliu hè utilizatu per selezziunà i coefficienti predefiniti per u multiplicatore di fondu.

L'almacenamiento di coefficienti internu ùn sustene micca i valori di coefficienti dinamicamente cuntrullabili è l'almacenamiento di coefficienti esterni hè necessariu per realizà una tale operazione.

Accumulatore è Cascata di Output

U modulu accumulatore pò esse attivatu per fà e seguenti operazioni:

• Operazione di addizione o sottrazione
• Operazione di arrotondamentu biased cù un valore constante di 2N
• Accumulazione di canali duali

Per eseguisce dinamicamente l'operazione di addizione o sottrazione di l'accumulatore, cuntrolla u signale di input di negazione. Per una operazione di arrotondamentu biased, pudete specificà è carica una constante predeterminata di 2N prima chì u modulu di l'accumulatore hè attivatu, specificendu un integer à u paràmetru N valore di a constante predeterminata. L'interu N deve esse menu di 64. Pudete attivà dinamicamente o disattivà l'usu di a constante predeterminata cuntrullendu u signale loadconst. Pudete aduprà sta operazione cum'è un muxing attivu di u valore tonda in u percorsu di feedback di l'accumulatore. U costu caricatu è l'usu di u signale accumulatu sò mutualmente esclusivi.

Pudete attivà u registru di l'accumulatore doppiu utilizendu u paràmetru Abilita l'accumulatore doppiu per fà l'accumulazione doppia. U modulu di l'accumulatore pò supportà l'incatenazione di più blocchi DSP per operazioni di addizione o sottrazione, attivendu u portu di input di catena è u portu di output di catena. In u modu sistolicu 18 × 18, solu 44-bit di u bus d'ingressu di a catena è u bus di output di a catena seranu utilizati. In ogni casu, tutte e catene di 64 bit in u bus di input deve esse cunnessi à u bus di output chain-out da u bloccu DSP precedente.

Registru di Pipeline

U core IP DSP Cyclone 10 GX Native Fixed Point supporta un unicu livellu di registru di pipeline. U registru di pipeline supporta finu à trè fonti di clock è un signalu chjaru asincronu per resettate i registri di pipeline. Ci sò cinque registri di pipeline:

• registru di pipeline di bus di input di dati
• registru di pipeline di signali di cuntrollu sub-dinamicu
• nega u registru di pipeline di signale di cuntrollu dinamicu
• accumulà registru di pipeline di signali di cuntrollu dinamicu
• loadconst registru di pipeline di cuntrollu dinamicu

Pudete sceglie di attivà ogni registru di pipeline di bus di input di dati è i registri di pipeline di segnali di cuntrollu dinamicu in modu indipendenti. Tuttavia, tutti i registri di pipeline attivati ​​devenu aduprà a stessa fonte di clock.

Schema di clock

I registri di input, pipeline è output in u core IP DSP di u Cyclone 10 GX Native Fixed Point supportanu trè fonti di clock / attivazione è dui cancelli asincroni. Tutti i registri di input usanu aclr[0] è tutti i registri di pipeline è output usanu aclr[1]. Ogni tipu di registru pò selezziunà una di e trè fonti di clock è signali di attivazione di clock. Quandu cunfigurate u core IP DSP Cyclone 10 GX Native Fixed Point à u modu di operazione sistolica 18 × 18, u software Intel Quartus Prime stabiliscerà u registru sistolicu di input è a fonte di u clock di u registru sistolicu di a catena à a stessa fonte di clock cum'è u registru di output internamente.

Quandu attivate a funzione di doppiu accumulatore, u software Intel Quartus Prime stabiliscerà a fonte di clock di u doppiu accumulatore à a stessa fonte di clock cum'è u registru di output internamente.

Limitazioni di Scheme di Clock
Questa tabulazione mostra e restrizioni chì duvete applicà per tutti i schemi di clock di registru.

Cundizione	Custrizzione
Quandu u pre-adder hè attivatu	A fonte di u clock per i registri di input ay è az deve esse a stessa.

	A fonte di u clock per i registri di input by è bz deve esse a stessa.
Quandu i registri di pipeline sò attivati	A fonte di u clock per tutti i registri di pipeline deve esse a stessa.
Quandu qualchissia di l'input registra per signali di cuntrollu dinamichi	A fonte di clock per i registri di input per sub, accumulate, loadconst è negate deve esse uguali.

Cyclone 10 GX Native Point Fixed Point DSP IP Core Signals

A figura seguente mostra i signali di input è output di u core IP DSP Cyclone 10 GX Native Fixed Point.

Cyclone 10 GX Native Point Fixed Point DSP IP Core Signals

Segnali di input di dati

Signal Name	Tipu	Larghezza	Descrizzione
ascia[]	Input	27	Input bus di dati à u multiplicatore superiore.
ai[]	Input	27	Input bus di dati à u multiplicatore superiore. Quandu u pre-adder hè attivatu, sti signali sò servuti cum'è signali di input à u pre-adder superiore.
az[]	Input	26	Questi signali sò signali di input à u pre-adder superiore. Questi signali sò dispunibuli solu quandu pre-adder hè attivatu. Questi signali ùn sò micca dispunibili in m18×18_plus36 modu operativu.
bx[]	Input	18	Bus di dati di input à u multiplicatore di fondu. Questi signali ùn sò micca dispunibili in m27 × 27 modu operativu.
da []	Input	19	Bus di dati di input à u multiplicatore di fondu. Quandu u pre-adder hè attivatu, sti signali servenu cum'è signali di input à u pre-adder di fondu. Questi signali ùn sò micca dispunibili in m27 × 27 modu operativu.
bz[]	Input	18	Questi signali sò signali di input à u pre-adder di fondu. Questi signali sò dispunibuli solu quandu pre-adder hè attivatu. Questi signali ùn sò micca dispunibili in m27 × 27 è m18×18_plus36 modi operativi.

Segnali di output di dati

Signal Name	Tipu	Larghezza	Scrizzione
risultatu []	Output	64	Uscita bus di dati da u multiplicatore superiore. Questi signali supportanu finu à 37 bits per m18×18_pienu modu operativu.
risultatub[]	Output	37	Uscita bus di dati da u multiplicatore di fondu. Questi signali sò solu dispunibili in m18×18_pienu modu operativu.

Clock, Enable, and Clear Signals

Signal Name	Tipu	Larghezza	Descrizzione
clk[]	Input	3	Input signali di clock per tutti i registri. Questi signali di clock sò dispunibuli solu s'ellu hè stallatu un di i registri di input, i registri di pipeline, o u registru di output Orologio 0, Orologio 1, o Orologio 2. • clk[0] = Orologio 0 • clk[1] = Orologio 1 • clk[2] = Orologio 2
ena[]	Input	3	Abilita l'orologio per clk[2:0]. Stu signalu hè attivu-Altu. • ena[0] hè per Orologio 0 • ena[1] hè per Orologio 1 • ena[2] hè per Orologio 2
aclr []	Input	2	Segnali di input chiari asincroni per tutti i registri. Stu signalu hè attivu-Altu. Aduprà aclr[0] per tutti i registri di input è usu aclr[1] per tutti i registri di pipeline è u registru di output. Per automaticamente, stu signalu hè disattivatu.

Segnali di cuntrollu dinamichi

Signal Name	Tipu	Larghezza	Descrizzione
sottu	Input	1	Segnale di input per aghjunghje o sottrae l'output di u multiplicatore superiore cù l'output di u multiplicatore di fondu. • Deassert stu signali à specificà u funziunamentu di aghjuntu. • Assert stu signali à specificà u funziunamentu di sottraction. Per automaticamente, stu signale hè disattivatu. Pudete affirmà o deassert stu signalu durante u run-time.(3)
negà	Input	1	Segnale di input per aghjunghje o sottrae a somma di i multiplicatori in cima è in fondu cù i dati da i signali di a catena. • Deassert stu signali à specificà u funziunamentu di aghjuntu. • Assert stu signali à specificà u funziunamentu di sottraction. Per automaticamente, stu signale hè disattivatu. Pudete affirmà o deassert stu signalu durante u run-time.(3)
accumulà	Input	1	Segnale di input per attivà o disattivà a funzione di l'accumulatore. • Deassert stu signali à disattivà a funzione accumulateur. • Assert stu signali à attivà a funzione accumulateur. Per automaticamente, stu signale hè disattivatu. Pudete affirmà o deassert stu signalu durante u run-time.(3)
loadconst	Input	1	Segnale di input per attivà o disattivà a funzione constante di carica. • Deassert stu signali à disattivà a funziunalità custanti carica. • Assert stu signali à attivà a funzione custanti carica. Per automaticamente, stu signale hè disattivatu. Pudete affirmà o deassert stu signalu durante u run-time.(3)

Segnali Coeficient Internu

Signal Name	Tipu	Larghezza	Descrizzione
coefsela[]	Input	3	Segnali di selezzione di input per 8 valori di coefficienti definiti da l'utilizatori per u multiplicatore superiore. I valori di coefficienti sò almacenati in a memoria interna è specificati da i paràmetri coef_a_0 à coef_a_7. • coefsela[2: 0] = 000 si riferisce à coef_a_0 • coefsela[2: 0] = 001 si riferisce à coef_a_1 • coelsela[2: 0] = 010 si riferisce à coef_a_2 • … è cetara. Questi signali sò dispunibuli solu quandu a funzione di coefficient internu hè attivata.
coefselb[]	Input	3	Segnali di selezzione di input per 8 valori di coefficienti definiti da l'utilizatori per u multiplicatore di fondu. I valori di coefficienti sò almacenati in a memoria interna è specificati da i paràmetri coef_b_0 à coef_b_7. • coefselb[2: 0] = 000 si riferisce à coef_b_0 • coefselb[2: 0] = 001 si riferisce à coef_b_1 • coelselb[2: 0] = 010 si riferisce à coef_b_2 • … è cetara. Questi signali sò dispunibuli solu quandu a funzione di coefficient internu hè attivata.

Segnali in cascata di input

Signal Name	Tipu	Larghezza	Descrizzione
scanning []	Input	27	Bus di dati di input per u modulu di cascata di input. Cunnette questi signali à i segnali di scanout da u core DSP precedente.
scanout []	Output	27	Bus di dati di output di u modulu di cascata di input. Cunnette sti signali à i signali scanin di u prossimu core DSP.

Segnali in cascata di output

Signal Name	Tipu	Larghezza	Descrizzione
catena []	Input	64	Bus di dati di input per u modulu di cascata di output. Cunnette sti signali à i segnali chainout da u core DSP precedente.
chainout []	Output	64	Bus di dati di output di u modulu di cascata di output. Cunnette sti signali à i signali di catena di u prossimu core DSP.

Storia di Revisione Documentu per u Cyclone 10 GX Native Fixed Point DSP IP Core User Guide

Data	Versione	Cambiamenti
nuvembre 2017	2017.11.06	Liberazione iniziale.

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Documenti / Risorse

Intel UG-20094 Cyclone 10 GX Native Point Fixed Point DSP Core IP [pdfGuida di l'utente UG-20094 Cyclone 10 GX Native Fixed Point DSP IP Core, UG-20094, Cyclone 10 GX Native Fixed Point DSP IP Core, Native Fixed Point DSP IP Core, Fixed Point DSP IP Core, DSP IP Core

Referenze

• Manuale d'usu