intel UG-20094 Cyclone 10 GX Native Fixed Point DSP IP Core

Intel® Cyclone® 10 GX Native Fixed Point DSP IP Core User Guide

Ang Intel Cyclone® 10 GX Native Fixed Point DSP IP core nag-instantiate ug nagkontrol sa usa ka Intel Cyclone 10 GX Variable Precision Digital Signal Processing (DSP) block. Ang Cyclone 10 GX Native Fixed Point DSP IP core magamit ra alang sa Intel Cyclone 10 GX nga mga aparato.

Bagyo 10 GX Lumad nga Fixed Point DSP IP Core Functional Block Diagram

May Kalabutan nga Impormasyon
Pasiuna sa Intel FPGA IP Cores.

Cyclone 10 GX Native Fixed Point DSP IP Core Features

Ang Cyclone 10 GX Native Fixed Point DSP IP core nagsuporta sa mosunod nga mga bahin:

• High-performance, power-optimized, ug hingpit nga narehistro nga multiplication operations
• 18-bit ug 27-bit ang gitas-on sa pulong
• Duha ka 18 × 19 multiplier o usa ka 27 × 27 multiplier kada DSP block
• Gitukod-sa pagdugang, pagkunhod, ug 64-bit doble nga akumulasyon nga rehistro aron makombinar ang mga resulta sa pagpadaghan
• Ang pag-cascading sa 19-bit o 27-bit kung ang pre-adder na-disable ug ang pag-cascading sa 18-bit kung gigamit ang pre-adder aron maporma ang tap-delay line para sa pagsala nga aplikasyon
• Ang pag-cascading sa 64-bit output bus aron ipakaylap ang mga resulta sa output gikan sa usa ka block ngadto sa sunod nga block nga walay suporta sa external logic
• Gisuportahan ang lisud nga pre-adder sa 19-bit ug 27-bit nga mga mode para sa simetriko nga mga pagsala
• Internal nga coefficient register bank sa 18-bit ug 27-bit modes para sa pagpatuman sa filter
• Ang 18-bit ug 27-bit systolic finite impulse response (FIR) nga mga filter nga adunay giapod-apod nga output adder

Pagsugod

Kini nga kapitulo naghatag usa ka kinatibuk-anview sa Intel FPGA IP core design flow aron matabangan ka nga makasugod dayon sa Cyclone 10 GX Native Fixed Point DSP IP core. Ang Intel FPGA IP Library gi-install isip kabahin sa proseso sa pag-instalar sa Intel Quartus® Prime. Mahimo nimong pilion ug i-parameter ang bisan unsang Intel FPGA IP core gikan sa librarya. Naghatag ang Intel og usa ka integrated parameter editor nga nagtugot kanimo sa pag-customize sa Intel FPGA DSP IP core aron masuportahan ang daghang lainlain nga aplikasyon. Ang editor sa parameter naggiya kanimo pinaagi sa pagtakda sa mga kantidad sa parameter ug pagpili sa mga opsyonal nga pantalan.

May Kalabutan nga Impormasyon

• Pasiuna sa Intel FPGA IP Cores
  Naghatag og kinatibuk-ang impormasyon mahitungod sa tanang Intel FPGA IP cores, lakip ang parameterizing, generating, upgrade, ug simulating IP cores.
• Paghimo sa Bersyon-Independent nga IP ug Platform Designer (Standard) Simulatio Scripts
  Paghimo og mga simulation script nga wala magkinahanglan og manwal nga mga update para sa software o IP nga bersyon sa pag-upgrade.
• Mga Kinamaayohang Praktis sa Pagdumala sa Proyekto
  Mga giya alang sa episyente nga pagdumala ug kadali sa imong proyekto ug IP files.

Bagyo 10 GX Lumad nga Fixed Point DSP IP Core Parameter Settings

Mahimo nimong ipasibo ang Cyclone 10 GX Native Fixed Point DSP IP core pinaagi sa pagtino sa mga parameter gamit ang parameter editor sa Intel Quartus Prime software.

Tab sa Mode sa Operasyon

Parameter	IP Generated Parameter	Bili	Deskripsyon
Palihug pilia ang mode sa operasyon	operation_mode	m18×18_full m18×18_sumof2 m18×18_plus36 m18×18_systolic m27×27	Pilia ang gusto nga operational mode.
Multiplier Configuration
Format sa representasyon alang sa top multiplier x operand	gipirmahan_max	gipirmahan nga wala gipirmahan	Ipiho ang pormat sa representasyon para sa pinakataas nga multiplier x operand.

Parameter	IP Generated Parameter	Bili	Deskripsyon
Format sa representasyon para sa top multiplier y operand	gipirmahan_may	gipirmahan nga wala gipirmahan	Ipiho ang pormat sa representasyon para sa pinakataas nga multiplier y operand.
Representasyon nga pormat para sa ubos nga multiplier x operand	gipirmahan_mbx	gipirmahan nga wala gipirmahan	Ipiho ang pormat sa representasyon para sa ubos nga multiplier x operand.
Representasyon nga pormat para sa ubos nga multiplier y operand	gipirmahan_mby	gipirmahan nga wala gipirmahan	Ipiho ang pormat sa representasyon para sa ubos nga multiplier y operand. Pilia kanunay walay pirma kay m18×18_plus36 .
I-enable ang 'sub' nga pantalan	enable_sub	Dili Oo	Pagpili Oo aron makahimo sub port.
Irehistro ang input 'sub' sa multiplier	sub_clock	Dili Orasan0 Orasan1 Orasan2	Pagpili Orasan0, Orasan1, o Orasan2 aron mahimo ug ipiho ang input clock signal alang sa sub input register.
Input Cascade
I-enable ang input cascade para sa 'ay' input	ay_use_scan_in	Dili Oo	Pagpili Oo aron mahimo ang input cascade module para sa ay data input. Kung imong gi-enable ang input cascade module, ang Cyclone 10 GX Native Fixed Point DSP IP core naggamit sa scanin input signal isip input imbes nga ay input signal.
I-enable ang input cascade para sa 'by' input	by_use_scan_in	Dili Oo	Pagpili Oo aron mahimo ang input cascade module alang sa pinaagi sa data input. Kung imong gi-enable ang input cascade module, ang Cyclone 10 GX Native Fixed Point DSP IP core naggamit sa ay input signal isip input imbes pinaagi sa input signal.
I-enable ang data ug delay register	delay_scan_out_ay	Dili Oo	Pagpili Oo aron mahimo ang paglangan sa pagparehistro tali sa ay ug pinaagi sa mga rehistro sa input. Kini nga bahin wala gisuportahan sa m18×18_plus36 ug m27x27 operational mode.

Parameter	IP Generated Parameter	Bili	Deskripsyon
I-enable ang data pinaagi sa delay register	delay_scan_out_by	Dili Oo	Pagpili Oo aron mahimo ang paglangan sa pagparehistro tali sa mga input register ug scanout output bus. Kini nga bahin wala gisuportahan sa m18×18_plus36 ug m27x27 operational mode.
I-enable ang scanout port	gui_scanout_enable	Dili Oo	Pagpili Oo aron makahimo scanout nga output bus.
'scanout' output bus gilapdon	scan_out_width	1–27	Itakda ang gilapdon sa scanout nga output bus.
Data 'x' Configuration
'ax' input bus gilapdon	ax_width	1–27	Itakda ang gilapdon sa ax input bus.(1)
Irehistro ang input 'ax' sa multiplier	ax_clock	Dili Orasan0 Orasan1 Orasan2	Pagpili Orasan0, Orasan1, o Orasan2 aron mahimo ug ipiho ang input clock signal alang sa ax input register. Ang ax input register dili magamit kung imong gitakda 'ax' operand nga tinubdan sa 'coef'.
'bx' input bus gilapdon	bx_lapad	1–18	Itakda ang gilapdon sa bx input bus.(1)
Irehistro ang input 'bx' sa multiplier	bx_clock	Dili Orasan0 Orasan1 Orasan2	Pagpili Orasan0, Orasan1, o Orasan2 aron mahimo ug ipiho ang input clock signal alang sa bx input register. bx input register dili magamit kung imong gitakda 'bx' nga tinubdan sa operand sa 'coef'.
Data 'y' Configuration
'ay' o 'scanin' ang gilapdon sa bus	ay_scan_in_width	1–27	Ipiho ang gilapdon sa ay o scanin input bus.(1)
Irehistro ang input 'ay' o input 'scanin' sa multiplier	ay_scan_in_clock	Dili Orasan0 Orasan1 Orasan2	Pagpili Orasan0, Orasan1, o Orasan2 aron mahimo ug ipiho ang input clock signal para sa ay o scanin input register.
'sa' input bus gilapdon	by_width	1–19	Ipiho ang gilapdon sa pinaagi sa input bus.(1)

Parameter	IP Generated Parameter	Bili	Deskripsyon
Irehistro ang input 'sa' sa multiplier	sa_orasan	Dili Orasan0 Orasan1 Orasan2	Pagpili Orasan0, Orasan1, o Orasan2 aron mahimo ug ipiho ang input signal sa orasan para sa o scanin rehistro sa input.(1)
Output 'resulta' Configuration
'resulta' output bus gilapdon	resulta_usa ka_lapad	1–64	Itakda ang gilapdon sa resulta nga output bus.
'resultb' output bus gilapdon	resulta_b_lapad	1–64	Tinoa ang gilapdon sa resultab output bus. ang resultab magamit ra kung gamiton ang operation_mode m18×18_puno.
Gamita ang rehistro sa output	output_clock	Dili Orasan0 Orasan1 Orasan2	Pagpili Orasan0, Orasan1, o Orasan2 aron mahimo ug espesipiko ang input clock signal alang sa resulta ug resultab output registers.

Pre-adder Tab

Parameter	IP Generated Parameter	Bili	Deskripsyon
'ay' operand source	operand_source_may	input preadder	Ipiho ang operand source para sa ay input. Pagpili preadder aron mahimo ang pre-adder module para sa top multiplier. Ang mga setting alang sa ay ug pinaagi sa operand source kinahanglan nga managsama.
'sa' operand source	operand_source_mby	input preadder	Ipiho ang tinubdan sa operand pinaagi sa input. Pagpili preadder aron mahimo ang pre-adder module para sa ubos nga multiplier. Ang mga setting alang sa ay ug pinaagi sa operand source kinahanglan nga managsama.
Itakda ang pre-adder nga operasyon ngadto sa subtraction	preadder_subtract_a	Dili Oo	Pagpili Oo aron matino ang operasyon sa pagbuhin para sa pre-adder module para sa top multiplier. Ang mga setting sa pre-adder alang sa taas ug ubos nga multiplier kinahanglan parehas.
Itakda ang pre-adder b nga operasyon ngadto sa subtraction	preadder_subtract_b	Dili Oo	Pagpili Oo aron matino ang operasyon sa pagbuhin para sa pre-adder module para sa ubos nga multiplier. Ang mga setting sa pre-adder alang sa taas ug ubos nga multiplier kinahanglan parehas.
Data 'z' Configuration
'az' input bus gilapdon	az_width	1–26	Itakda ang gilapdon sa az input bus.(1)
Irehistro ang input 'az' sa multiplier	az_clock	Dili Orasan0 Orasan1 Orasan2	Pagpili Orasan0, Orasan1, o Orasan2 aron mahimo ug ipiho ang input clock signal alang sa az input registers. Ang mga setting sa orasan para sa ay ug az input registers kinahanglang managsama.
'bz' input bus gilapdon	bz_lapad	1–18	Ipiho ang gilapdon sa bz input bus.(1)
Irehistro ang input 'bz' sa multiplier	bz_clock	Dili Orasan0 Orasan1 Orasan2	Pagpili Orasan0, Orasan1, o Orasan2 aron mahimo ug ipiho ang input clock signal alang sa bz input registers. Ang mga setting sa orasan para sa mga rehistro sa input ug bz kinahanglan parehas.

Internal nga Coefficient Tab

Parameter	IP Generated Parameter	Bili	Deskripsyon
'ax' operand nga tinubdan	operand_source_max	input coef	Ipiho ang operand source para sa axe input bus. Pagpili coef aron mahimo ang internal nga coefficient module para sa top multiplier. Pagpili Dili kay Irehistro ang input 'ax' sa multiplier parameter sa diha nga imong mahimo ang internal coefficient bahin.

Parameter	IP Generated Parameter	Bili	Deskripsyon
			Ang mga setting alang sa ax ug bx operand source kinahanglan nga managsama.
'bx' nga tinubdan sa operand	operand_source_mbx	input coef	Ipiho ang operand source para sa bx input bus. Pagpili coef aron mahimo ang internal nga coefficient module para sa top multiplier. Pagpili Dili kay Irehistro ang input 'bx' sa multiplier parameter sa diha nga imong mahimo ang internal coefficient bahin. Ang mga setting alang sa ax ug bx operand source kinahanglan nga managsama.
'coefsel' Input Register Configuration
Irehistro ang input 'coefsela' sa multiplier	coef_sel_a_clock	Dili Orasan0 Orasan1 Orasan2	Pagpili Orasan0, Orasan1, o Orasan2 aron mahimo ug espesipiko ang input clock signal alang sa coefsela input registers.
Irehistro ang input 'coefselb' sa multiplier	coef_sel_b_clock	Dili Orasan0 Orasan1 Orasan2	Pagpili Orasan0, Orasan1, o Orasan2 aron mahimo ug ipiho ang input clock signal alang sa coefselb input registers.
Coefficient Storage Configuration
coef_a_0–7	coef_a_0–7	Integer	Ipiho ang coefficient values ​​para sa ax input bus. Para sa 18-bit operation mode, ang maximum input value mao ang 218 – 1. Para sa 27-bit operation, ang maximum value mao ang 227 – 1.
coef_b_0–7	coef_b_0–7	Integer	Ipiho ang coefficient values ​​para sa bx input bus.

Accumulator/Output Cascade Tab

Parameter	IP Generated Parameter	Bili	Deskripsyon
I-enable ang 'accumulate' port	enable_accumulate	Dili Oo	Pagpili Oo aron makahimo pantalan sa accumulator.
I-enable ang 'negate' nga pantalan	enable_negate	Dili Oo	Pagpili Oo aron makahimo isalikway ang pantalan.
I-enable ang 'loadconst' port	enable_loadconst	Dili Oo	Pagpili Oo aron makahimo loadconst nga pantalan.
Irehistro ang input nga 'natipon' sa accumulator	accumulate_clock	Dili Orasan0 Orasan1 Orasan2	Pagpili Orasan0 , Orasan1, o Orasan2 aron mahimo ug espesipiko ang signal sa orasan sa input alang sa natipon nga mga rehistro sa input.

Parameter	IP Generated Parameter	Bili	Deskripsyon
Irehistro ang input 'loadconst' sa accumulator	load_const_clock	Dili Orasan0 Orasan1 Orasan2	Pagpili Orasan0, Orasan1, o Orasan2 aron mahimo ug matino ang input clock signal alang sa loadconst input registers.
Irehistro ang input nga 'negate' sa adder unit	negate_clock	Dili Orasan0 Orasan1 Orasan2	Pagpili Orasan0, Orasan1, o Orasan2 aron mahimo ug ipiho ang input clock signal alang sa negate input registers.
I-enable ang doble nga accumulator	enable_double_accum	Dili Oo	Pagpili Oo aron mahimo ang doble nga bahin sa accumulator.
N nga bili sa preset nga makanunayon	load_const_value	0 – 63	Ipiho ang preset kanunay nga bili. Kini nga kantidad mahimong 2N diin N mao ang preset kanunay nga bili.
I-enable ang chainin port	paggamit_chainadder	Dili Oo	Pagpili Oo aron mahimo ang output cascade module ug ang chainin input bus. Output cascade feature wala gisuportahan sa m18×18_puno mode sa operasyon.
I-enable ang chainout port	gui_chainout_enable	Dili Oo	Pagpili Oo aron mahimo ang chainout output bus. Output cascade feature wala gisuportahan sa m18×18_puno mode sa operasyon.

Tab sa Pipelining

Parameter	IP Generated Parameter	Bili	Deskripsyon
Idugang ang input pipeline register sa input data signal (x/y/z/coefsel)	input_pipeline_clock	Dili Orasan0 Orasan1 Orasan2	Pagpili Orasan0, Orasan1, o Orasan2 aron mahimo ug espesipiko ang input clock signal alang sa x, y, z, coefsela ug coefselb pipeline input registers.
Idugang ang input pipeline register sa 'sub' nga signal sa datos	sub_pipeline_clock	Dili Orasan0 Orasan1 Orasan2	Pagpili Orasan0, Orasan1, o Orasan2 aron mahimo ug ipiho ang input clock signal alang sa sub pipeline input register. (2)
Idugang ang rehistro sa input pipeline sa signal sa 'pag-ipon' sa datos	accum_pipeline_clock	Dili Orasan0 Orasan1 Orasan2	Pagpili Orasan0, Orasan1, o Orasan2 aron mahimo ug espesipiko ang input clock signal alang sa accumulate pipeline input register.(2)
Idugang ang input pipeline register sa 'loadconst' data signal	load_const_pipeline_clock	Dili Orasan0 Orasan1 Orasan2	Pagpili Orasan0, Orasan1, o Orasan2 aron mahimo ug espesipiko ang input clock signal alang sa loadconst pipeline input register.(2)
Idugang ang input pipeline register sa 'negate' data signal	negate_pipeline_clock	Dili Orasan0 Orasan1 Orasan2	Pagpili Orasan0, Orasan1, o Orasan2 aron mahimo ug ipiho ang input clock signal alang sa negate pipeline input register.(2)

Maximum Input Data Width Matag Operation Mode
Mahimo nimong ipasibo ang gilapdon sa datos alang sa x, y, ug z nga mga input sama sa gipiho sa lamesa.

Ang tanan nga mga rehistro sa input sa pipeline alang sa dinamikong kontrol nga mga signal kinahanglan adunay parehas nga setting sa orasan.

Mode sa Operasyon	Maximum nga Input Data Width
	ax	ay	az	bx	by	bz
Walay Pre-adder o Internal Coefficient
m18×18_puno	18 (gipirmahan) 18 (walay pirma)	19 (gipirmahan) 18 (walay pirma)	Wala gigamit	18 (gipirmahan) 18 (walay pirma)	19 (gipirmahan) 18 (walay pirma)	Wala gigamit
m18×18_sumof2
m18×18_systolic
m18×18_plus36
m27 × 27	27 (gipirmahan) 27 (walay pirma)		Wala gigamit
Uban sa Pre-adder Feature Lamang
m18×18_puno	18 (gipirmahan) 18 (walay pirma)
m18×18_sumof2
m18×18_systolic
m27 × 27	27 (gipirmahan) 27 (walay pirma)	26 (gipirmahan) 26 (walay pirma)		Wala gigamit
Uban sa Internal Coefficient Feature Lamang
m18×18_puno	Wala gigamit	19 (gipirmahan) 18 (walay pirma)	Wala gigamit		19 (gipirmahan) 18 (walay pirma)	Wala gigamit
m18×18_sumof2
m18×18_systolic
m27 × 27		27 (gipirmahan) 27 (walay pirma)			Wala gigamit

Functional nga Deskripsyon

Ang Cyclone 10 GX Native Fixed Point DSP IP core naglangkob sa 2 arkitektura; 18 × 18 multiplication ug 27 × 27 multiplication. Ang matag instantiation sa Cyclone 10 GX Native Fixed Point DSP IP core makamugna lamang og 1 sa 2 ka arkitektura depende sa pinili nga operational modes. Mahimo nimong palihokon ang opsyonal nga mga module sa imong aplikasyon.

May Kalabutan nga Impormasyon
Variable Precision DSP Blocks sa Intel Cyclone 10 GX Devices chapter, Intel Cyclone 10 GX Core Fabric ug General Purpose I/Os Handbook.

Mga Mode sa Operasyon

Ang Cyclone 10 GX Native Fixed Point DSP IP core nagsuporta sa 5 operational modes:

• Ang 18 × 18 Full Mode
• Ang 18 × 18 Sum sa 2 nga Mode
• Ang 18 × 18 Plus 36 Mode
• Ang 18 × 18 Systolic Mode
• Ang 27 × 27 nga Mode

Ang 18 × 18 Full Mode
Kung gi-configure ingon 18 × 18 full mode, ang Cyclone 10 GX Native Fixed Point DSP IP core naglihok isip duha ka independente nga 18 (gipirmahan / wala gipirmahan) × 19 (gipirmahan) o 18
(gipirmahan/wala pirmahan) × 18 (unsigned) multipliers nga adunay 37-bit nga output. Kini nga mode magamit sa mosunod nga mga equation:

• resulta = ax * ay
• resultab = bx * ni

Ang 18 × 18 Full Mode nga Arkitektura

Ang 18 × 18 Sum sa 2 nga Mode
Sa 18 × 18 Sum of 2 modes, ang Cyclone 10 GX Native Fixed Point DSP IP core makapahimo sa taas ug ubos nga multiplier ug makamugna og resulta gikan sa pagdugang o pagkunhod tali sa 2 multiplier. Ang sub-dynamic nga kontrol nga signal nagkontrol sa usa ka adder aron mahimo ang mga operasyon sa pagdugang o pagkunhod. Ang resulta nga gilapdon sa output sa Cyclone 10 GX Native Fixed Point DSP IP core makasuporta hangtod sa 64 bits kung imong ma-enable ang accumulator/output cascade. Kini nga mode magamit ang equation sa resulta =[±(ax * ay) + (bx * by)].

Ang 18 × 18 nga Sum sa 2 Mode nga Arkitektura

Ang 18 × 18 Plus 36 Mode
Kung gi-configure isip 18 × 18 Plus 36 mode, ang Cyclone 10 GX Native Fixed Point DSP IP core makapahimo lamang sa top multiplier. Kini nga mode magamit ang equation sa resulta = (ax * ay) + concatenate(bx[17:0],by[17:0]).

Ang 18 × 18 Plus 36 Mode nga Arkitektura

Kinahanglan nimong itakda ang format sa Representasyon para sa ubos nga multiplier y operand nga dili mapirmahan kung gamiton kini nga mode. Kung ang input bus gamay ra sa 36-bit sa kini nga mode, kinahanglan nimo nga ihatag ang kinahanglan nga gipirmahan nga extension aron mapuno ang 36-bit nga input.

Paggamit sa Dili Moubos sa 36-bit Operand Sa 18 × 18 Plus 36 Mode
Kini nga exampGipakita niini kung giunsa ang pag-configure sa Cyclone 10 GX Native Fixed Point DSP IP core aron magamit ang 18 × 18 Plus 36 operational mode nga adunay gipirmahan nga 12-bit input data nga 101010101010 (binary) imbes nga 36-bit operand.

1. Itakda ang Representasyon nga pormat para sa ubos nga multiplier x operand: aron mapirmahan.
2. Itakda ang Representasyon nga pormat para sa ubos nga multiplier y operand: ngadto sa wala mapirmahan.
3. Ibutang ang 'bx' input bus width ngadto sa 18.
4. Itakda ang 'sa' input bus nga gilapdon sa 18.
5. Paghatag ug datos sa '111111111111111111' sa bx input bus.
6. Paghatag data sa '111111101010101010' sa pinaagi sa input bus.

Ang 18 × 18 Systolic Mode
Sa 18 × 18 systolic operational modes, ang Cyclone 10 GX Native Fixed Point DSP IP core makapahimo sa taas ug ubos nga multipliers, usa ka input systolic register alang sa top multiplier, ug usa ka chain systolic register alang sa chain sa input signal. Kung imong palihokon ang output cascade, kini nga mode nagsuporta sa resulta nga gilapdon sa output nga 44 bits. Kung mahimo nimo ang bahin sa accumulator nga wala’y output cascade, mahimo nimong i-configure ang gilapdon sa resulta nga output sa 64 bits.

Ang 18 × 18 Systolic Mode nga Arkitektura

Ang 27 × 27 nga Mode
Kung gi-configure isip 27 × 27 nga mga mode, ang Cyclone 10 GX Native Fixed Point DSP IP core makapahimo sa usa ka 27 (gipirmahan / wala'y pirma) × 27 (gipirmahan / wala'y pirma) nga multiplier. Ang output bus makasuporta hangtod sa 64 bits nga adunay accumulator/output cascade enabled. Kini nga mode magamit ang equation sa resulta = ax * ay.

Ang 27 × 27 nga Mode nga Arkitektura

Opsyonal nga mga Module

Ang opsyonal nga mga module nga anaa sa Cyclone 10 GX Native Fixed Point DSP IP Core mao ang:

• Input cascade
• Mga pre-adder
• Internal nga Coefficient
• Accumulator ug output cascade
• Mga rehistro sa pipeline

Input Cascade
Ang feature sa input cascade gisuportahan sa ay ug pinaagi sa input bus. Kung imong itakda ang Enable input cascade para sa 'ay' input sa Oo, ang Cyclone 10 GX Native Fixed Point DSP IP core mokuha ug inputs gikan sa scan input signal imbes sa ay input bus. Kung imong itakda ang Enable input cascade para sa 'by' input ngadto sa Oo, ang Cyclone 10 GX Native Fixed Point DSP IP core mokuha ug inputs gikan sa ay input bus imbes pinaagi sa input bus.

Girekomendar nga mahimo ang input registers para sa ay ug/o sa matag higayon nga ang input cascade ma-enable alang sa pagkahusto sa aplikasyon.

Mahimo nimong palihokon ang mga rehistro sa paglangan nga motakdo sa gikinahanglan nga latency tali sa rehistro sa input ug sa rehistro sa output. Adunay 2 ka delay nga mga rehistro sa kinauyokan. Ang top delay register gigamit para sa ay o scan-in input ports samtang ang ubos nga delay register kay gigamit para sa scanout output ports. Kini nga mga delay nga mga rehistro gisuportahan sa 18 × 18 full mode, 18 × 18 sums sa 2 modes, ug 18 × 18 systolic modes.

Pre-adder

Ang pre-adder mahimong ma-configure sa mosunod nga mga configuration:

• Duha ka independente nga 18-bit (gipirmahan / wala gipirmahan) nga mga pre-adder.
• Usa ka 26-bit nga pre-adder.

Kung imong gi-enable ang pre-adder sa 18 × 18 multiplication modes, ang ay ug az gigamit isip input bus ngadto sa ibabaw nga pre-adder samtang ang by ug bz gigamit isip input bus ngadto sa ubos nga pre-adder. Kung imong gi-enable ang pre-adder sa 27 × 27 multiplication mode, ang ay ug az gigamit isip input bus sa pre-adder. Gisuportahan sa pre-adder ang mga operasyon sa pagdugang ug pagkunhod. Kung gigamit ang duha nga mga pre-adder sulod sa parehas nga bloke sa DSP, kinahanglan sila adunay parehas nga tipo sa operasyon (bisan ang pagdugang o pagkunhod).

Internal nga Coefficient
Ang internal nga coefficient makasuporta sa hangtod sa walo ka kanunay nga coefficients para sa multiplicand sa 18-bit ug 27-bit modes. Kung mahimo nimo ang internal nga coefficient feature, duha ka input bus aron makontrol ang pagpili sa coefficient multiplexer ang mabuhat. Ang coefsela input bus gigamit sa pagpili sa predefined coefficients para sa top multiplier ug ang counsel input bus gigamit sa pagpili sa predefined coefficients para sa ubos nga multiplier.

Ang internal nga coefficient storage wala nagsuporta sa dinamikong kontrolado nga coefficient values ​​ug gikinahanglan ang external coefficient storage aron mahimo ang ingon nga operasyon.

Accumulator ug Output Cascade

Ang module sa accumulator mahimong magamit sa pagbuhat sa mosunod nga mga operasyon:

• Pagdugang o pagbuhin nga operasyon
• Biased rounding nga operasyon gamit ang kanunay nga kantidad sa 2N
• Dual channel nga panagtigum

Aron sa dinamikong pagbuhat sa pagdugang o pagkunhod sa operasyon sa accumulator, kontrola ang negate input signal. Alang sa usa ka biased rounding nga operasyon, mahimo nimong ipiho ug i-load ang usa ka preset constant sa 2N sa dili pa ang accumulator module ma-enable pinaagi sa pagtino sa usa ka integer sa parameter N value sa preset constant. Ang integer N kinahanglan nga ubos pa sa 64. Mahimo nimo nga dynamic nga ma-enable o ma-disable ang paggamit sa preset constant pinaagi sa pagkontrol sa loadconst signal. Mahimo nimong gamiton kini nga operasyon isip aktibong muxing sa round value ngadto sa accumulator feedback path. Ang gikarga nga gasto ug ang natipon nga paggamit sa signal managsama nga eksklusibo.

Mahimo nimong palihokon ang double accumulator register gamit ang parameter Enable double accumulator to perform double accumulation. Ang module sa accumulator makasuporta sa pagkadena sa daghang mga bloke sa DSP alang sa pagdugang o pagkubkob nga mga operasyon pinaagi sa pagpagana sa chaining input port ug chain-out output port. Sa 18 × 18 systolic mode, 44-bit lang sa chain input bus ug chain out output bus ang gamiton. Bisan pa, ang tanan nga 64-bit nga kadena sa input bus kinahanglan nga konektado sa chain-out output bus gikan sa nag-una nga DSP block.

Pagparehistro sa Pipeline

Ang Cyclone 10 GX Native Fixed Point DSP IP core nagsuporta sa usa ka lebel sa pipeline register. Ang rehistro sa pipeline nagsuporta hangtod sa tulo ka mga gigikanan sa orasan ug usa ka asynchronous nga klaro nga signal aron ma-reset ang mga rehistro sa pipeline. Adunay lima ka mga rehistro sa pipeline:

• data input bus pipeline register
• sub dynamic control signal pipeline register
• isalikway ang dynamic nga control signal pipeline register
• magtigom ug dinamikong control signal pipeline register
• loadconst dinamikong pagkontrol sa pipeline register

Mahimo nimong pilion nga mahimo ang matag data input bus pipeline registers ug ang dinamikong control signal pipeline nagrehistro nga independente. Bisan pa, ang tanan nga gipaandar nga mga rehistro sa pipeline kinahanglan mogamit sa parehas nga gigikanan sa orasan.

Skema sa Pag-orasan

Ang input, pipeline, ug output nga mga rehistro sa Cyclone 10 GX Native Fixed Point DSP IP core nagsuporta sa tulo ka mga tinubdan sa orasan / makapahimo ug duha ka asynchronous clears. Ang tanan nga mga rehistro sa input naggamit sa aclr [0] ug ang tanan nga mga rehistro sa pipeline ug output naggamit sa aclr [1]. Ang matag tipo sa rehistro makapili og usa sa tulo ka mga tinubdan sa orasan ug ang orasan makapahimo sa mga signal. Kung imong i-configure ang Cyclone 10 GX Native Fixed Point DSP IP core ngadto sa 18 × 18 systolic operation mode, ang Intel Quartus Prime software magbutang sa input systolic register ug ang chain systolic register clock source ngadto sa samang tinubdan sa orasan sama sa output register internally.

Kung imong ma-enable ang double accumulator feature, ang Intel Quartus Prime software magbutang sa double accumulator register clock source ngadto sa samang tinubdan sa orasan sama sa output register internally.

Mga Limitasyon sa Clocking Scheme
Gipakita niini nga tab ang mga limitasyon nga kinahanglan nimong i-aplay para sa tanan nga mga laraw sa pagparehistro sa orasan.

kahimtang	Pagpugong
Sa diha nga ang pre-adder gipalihok	Ang tinubdan sa orasan para sa ay ug az input registers kinahanglang managsama.

	Ang gigikanan sa orasan alang sa mga rehistro sa input ug bz kinahanglan parehas.
Kung ang mga rehistro sa pipeline gipalihok	Ang gigikanan sa orasan alang sa tanan nga mga rehistro sa pipeline kinahanglan parehas.
Kung ang bisan unsang input nagparehistro alang sa dinamikong mga signal sa pagkontrol	Ang gigikanan sa orasan alang sa mga rehistro sa input alang sa sub, accumulate, loadconst, ug negate kinahanglan parehas.

Bagyo 10 GX Lumad nga Fixed Point DSP IP Core Signals

Ang mosunod nga numero nagpakita sa input ug output signal sa Cyclone 10 GX Native Fixed Point DSP IP core.

Bagyo 10 GX Lumad nga Fixed Point DSP IP Core Signals

Mga Signal sa Input sa Data

Ngalan sa Signal	Type	Lapad	Deskripsyon
wasay []	Input	27	Pag-input sa data bus sa taas nga multiplier.
ay[]	Input	27	Pag-input sa data bus sa taas nga multiplier. Kung gi-enable ang pre-adder, kini nga mga signal gisilbi nga input signal sa taas nga pre-adder.
az []	Input	26	Kini nga mga signal mao ang input signal sa taas nga pre-adder. Kini nga mga signal magamit ra kung ang pre-adder gipagana. Kini nga mga signal dili magamit sa m18×18_plus36 operational mode.
bx []	Input	18	Pagsulod sa data bus ngadto sa ubos nga multiplier. Kini nga mga signal dili magamit sa m27 × 27 operational mode.
pinaagi sa[]	Input	19	Pagsulod sa data bus ngadto sa ubos nga multiplier. Kung gi-enable ang pre-adder, kini nga mga signal magsilbi nga input signal sa ilawom nga pre-adder. Kini nga mga signal dili magamit sa m27 × 27 operational mode.
bz []	Input	18	Kini nga mga signal mao ang input signal sa ubos nga pre-adder. Kini nga mga signal magamit ra kung ang pre-adder gipagana. Kini nga mga signal dili magamit sa m27 × 27 ug m18×18_plus36 mga mode sa operasyon.

Mga Signal sa Output sa Data

Ngalan sa Signal	Type	Lapad	Deklarasyon
resulta []	Output	64	Output data bus gikan sa top multiplier. Kini nga mga signal nagsuporta hangtod sa 37 bits alang sa m18×18_puno operational mode.
resultab []	Output	37	Output data bus gikan sa ubos nga multiplier. Kini nga mga signal anaa lamang sa m18×18_puno operational mode.

Orasan, I-enable, ug Tin-aw ang mga Signal

Ngalan sa Signal	Type	Lapad	Deskripsyon
clk []	Input	3	Pag-input sa mga signal sa orasan alang sa tanan nga mga rehistro. Kini nga mga signal sa orasan magamit ra kung adunay bisan unsang mga rehistro sa input, mga rehistro sa pipeline, o rehistro sa output nga gitakda Orasan0, Orasan1, o Orasan2. • clk[0] = Orasan0 • clk[1] = Orasan1 • clk[2] = Orasan2
ena []	Input	3	Makahimo ang orasan para sa clk[2:0]. Kini nga signal aktibo-Taas. • ena[0] kay para sa Orasan0 • ena[1] kay para sa Orasan1 • ena[2] kay para sa Orasan2
aclr []	Input	2	Asynchronous nga tin-aw nga input signal alang sa tanan nga mga rehistro. Kini nga signal aktibo-Taas. Paggamit aclr[0] para sa tanang input registers ug gamit aclr[1] para sa tanang pipeline register ug output register. Sa kasagaran, kini nga senyales gi-de-asserted.

Dynamic Control Signal

Ngalan sa Signal	Type	Lapad	Deskripsyon
sub	Input	1	Input signal aron idugang o ibawas ang output sa taas nga multiplier uban ang output sa ubos nga multiplier. • I-deassert kini nga signal aron mahibal-an ang dugang nga operasyon. • Iduso kini nga signal aron matino ang operasyon sa pagbuhin. Pinaagi sa default, kini nga signal wala mahatag. Mahimo nimong ipahayag o i-deassert kini nga signal sa panahon sa pagdagan.(3)
negate	Input	1	Pag-input nga signal aron idugang o ibawas ang sumada sa taas ug ubos nga multiplier nga adunay mga datos gikan sa mga signal sa chainin. • I-deassert kini nga signal aron mahibal-an ang dugang nga operasyon. • Iduso kini nga signal aron matino ang operasyon sa pagbuhin. Pinaagi sa default, kini nga signal wala mahatag. Mahimo nimong ipahayag o i-deassert kini nga signal sa panahon sa pagdagan.(3)
tapok	Input	1	Pag-input nga signal aron mahimo o ma-disable ang bahin sa accumulator. • I-deassert kini nga signal aron ma-disable ang feature sa accumulator. • Ipahayag kini nga signal aron mahimo ang bahin sa accumulator. Pinaagi sa default, kini nga signal wala mahatag. Mahimo nimong ipahayag o i-deassert kini nga signal sa panahon sa pagdagan.(3)
loadconst	Input	1	Pag-input nga signal aron mahimo o ma-disable ang kanunay nga pagkarga nga bahin. • Deassert kini nga signal aron ma-disable ang load constant feature. • Ihatag kini nga signal aron mahimo ang kanunay nga pagkarga nga bahin. Pinaagi sa default, kini nga signal wala mahatag. Mahimo nimong ipahayag o i-deassert kini nga signal sa panahon sa pagdagan.(3)

Internal nga Coeficient Signal

Ngalan sa Signal	Type	Lapad	Deskripsyon
coefsela []	Input	3	Mga signal sa pagpili sa input alang sa 8 nga mga kantidad sa coefficient nga gihubit sa tiggamit alang sa labing taas nga multiplier. Ang mga kantidad sa coefficient gitipigan sa internal nga panumduman ug gipiho sa mga parameter coef_a_0 sa coef_a_7. • coefsela[2:0] = 000 ang gipasabot coef_a_0 • coefsela[2:0] = 001 ang gipasabot coef_a_1 • coelsela [2:0] = 010 nagtumong sa coef_a_2 • … ug uban pa. Kini nga mga signal magamit ra kung ang internal coefficient nga bahin gipagana.
coefselb []	Input	3	Mga signal sa pagpili sa input alang sa 8 nga mga kantidad sa coefficient nga gihubit sa user alang sa ubos nga multiplier. Ang mga kantidad sa coefficient gitipigan sa internal nga panumduman ug gipiho sa mga parameter coef_b_0 sa coef_b_7. • coefselb[2:0] = 000 ang gipasabot coef_b_0 • coefselb[2:0] = 001 ang gipasabot coef_b_1 • coelselb[2:0] = 010 nagtumong sa coef_b_2 • … ug uban pa. Kini nga mga signal magamit ra kung ang internal coefficient nga bahin gipagana.

Pag-input sa Cascade Signals

Ngalan sa Signal	Type	Lapad	Deskripsyon
scan []	Input	27	Input data bus alang sa input cascade module. Ikonektar kini nga mga signal sa mga scanout signal gikan sa nag-una nga DSP core.
scanout []	Ouput	27	Output data bus sa input cascade module. Ikonektar kini nga mga signal sa scanin signal sa sunod nga DSP core.

Output Cascade Signals

Ngalan sa Signal	Type	Lapad	Deskripsyon
chainin []	Input	64	Input data bus alang sa output cascade module. Ikonektar kini nga mga signal sa chainout nga mga signal gikan sa nag-una nga DSP core.
chainout []	Output	64	Output data bus sa output cascade module. Ikonektar kini nga mga signal sa chainin signal sa sunod nga DSP core.

Kasaysayan sa Pagbag-o sa Dokumento alang sa Bagyo 10 GX Native Fixed Point DSP IP Core User Guide

Petsa	Bersyon	Mga kausaban
Nobyembre 2017	2017.11.06	Inisyal nga pagpagawas.

Intel Corporation. Tanang katungod gigahin. Ang Intel, ang logo sa Intel, ug uban pang mga marka sa Intel mao ang mga marka sa pamatigayon sa Intel Corporation o mga subsidiary niini. Gigarantiya sa Intel ang paghimo sa iyang mga produkto nga FPGA ug semiconductor sa kasamtangang mga espesipikasyon subay sa standard warranty sa Intel apan adunay katungod sa paghimog mga pagbag-o sa bisan unsang produkto ug serbisyo bisan unsang orasa nga wala’y pahibalo. Ang Intel walay responsibilidad o tulubagon nga naggikan sa aplikasyon o paggamit sa bisan unsang impormasyon, produkto, o serbisyo nga gihulagway dinhi gawas sa dayag nga giuyonan sa pagsulat sa Intel. Gitambagan ang mga kostumer sa Intel nga makuha ang pinakabag-o nga bersyon sa mga detalye sa aparato sa dili pa magsalig sa bisan unsang gipatik nga kasayuran ug sa dili pa magbutang mga order alang sa mga produkto o serbisyo.

Ang ubang mga ngalan ug mga tatak mahimong maangkon ingon nga kabtangan sa uban.

Mga Dokumento / Mga Kapanguhaan

intel UG-20094 Cyclone 10 GX Native Fixed Point DSP IP Core [pdf] Giya sa Gumagamit UG-20094 Cyclone 10 GX Native Fixed Point DSP IP Core, UG-20094, Cyclone 10 GX Native Fixed Point DSP IP Core, Native Fixed Point DSP IP Core, Fixed Point DSP IP Core, DSP IP Core

Mga pakisayran

• Manwal sa Gumagamit