MICROCHIP v2.3 Gen 2 Device Controller

Panimula

Magtanong

Ang CoreRxIODBitAlign generic training IP na ito ay ginagamit sa IO gearing block sa Rx path para sa Bit Alignment na hindi nakasalalay sa data o protocol na ginagamit. Binibigyang-daan ka ng CoreRxIODBitAlign na ayusin ang pagkaantala sa landas ng data na nauugnay sa landas ng orasan.

Buod ng CoreRxIODBitAlign

Core Bersyon	Nalalapat ang dokumentong ito sa CoreRxIODBitAlign v2.3
Sinusuportahang Device	Sinusuportahan ng CoreRxIODBitAlign ang mga sumusunod na pamilya:
Mga pamilya	• PolarFire® SoC
	• PolarFire
	Tandaan: Para sa karagdagang impormasyon, bisitahin ang pahina ng produkto
Sinusuportahang Daloy ng Tool	Nangangailangan ng Libero® SoC v12.0 o mas bago na mga release
Mga Sinusuportahang Interface	—
Paglilisensya	Ang CoreRxIODBitAlign ay hindi nangangailangan ng lisensya
Mga Tagubilin sa Pag-install	Dapat na awtomatikong mai-install ang CoreRxIODBitAlign sa IP Catalog ng Libero SoC software, sa pamamagitan ng IP Catalog update function sa Libero SoC software, o ito ay manu-manong dina-download mula sa catalog. Kapag na-install na ang IP core sa Libero SoC software IP Catalog, ito ay na-configure, nabuo, at na-instantiate sa loob ng SmartDesign para maisama sa proyekto ng Libero.
Paggamit ng Device at Pagganap	Ang isang buod ng impormasyon sa paggamit at pagganap para sa CoreRxIODBitAlign ay nakalista sa 8. Device Utilization at Peranyo

CoreRxIODBitAlign Change Log Information

Ang seksyon na ito ay nagbibigay ng komprehensibong higitview ng mga bagong incorporate na feature, simula sa pinakahuling release. Para sa higit pang impormasyon tungkol sa mga problemang naresolba, tingnan ang seksyong 7. Nalutas na Mga Isyu.

CoreRxIODBitAlign v2.3	Ano ang Bago                   • Na-update para sa mekanismo ng pagsasanay na nakabatay sa MIPI
CoreRxIODBitAlign v2.2	Ano ang Bago        • Idinagdag ang Kaliwa at Kanan na EYE Tap ay nagde-delay ng impormasyon sa tuktok na module

Mga tampok

Magtanong

Ang CoreRxIODBitAlign ay may mga sumusunod na tampok:

• Sinusuportahan ang Bit Alignment na may iba't ibang Lapad ng Mata 1–7
• Sinusuportahan ang iba't ibang Fabric Double Data Rate (DDR) Mode 2/4/3p5/5
• Sinusuportahan ang Laktawan at I-restart/Hold ang mekanismo
• Sinusuportahan ang pagsasanay sa Mobile Industry Processor Interface (MIPI) sa pamamagitan ng LP signaling Start of Frame
• Sinusuportahan ang 256 Tap Delays para sa Bit Alignment

Functional na Paglalarawan

Magtanong

CoreRxIODBitAlign sa Rx IOD Interface

Magtanong

Ang sumusunod na figure ay nagpapakita ng mataas na antas ng block diagram ng CoreRxIODBitAlign.

• Ang paglalarawan ay tumutukoy sa CoreRxIODBitAlign na sumusuporta sa PolarFire® at PolarFire SoC device.
• Ang CoreRxIODBitAlign ay nagsasagawa ng pagsasanay at responsable din para sa interfacing ng mga IO Digital (IOD) na device at IO Gearing (IOG) upang suportahan bilang isang dynamic na source na may pagsasaayos ng mga pagkaantala upang makuha ang data nang tama.
• Ang kumpletong daloy ng mekanismo ng pagsasanay ay ipinaliwanag sa seksyong 5. Timing Diagrams.
• Ang CoreRxIODBitAlign ay dynamic na sumusuporta sa pagdaragdag o pag-alis ng pagkaantala mula sa path ng data na nauugnay sa path ng orasan. Dito, ang RX_DDRX_DYN Interface ay nagbibigay ng mga kontrol sa CoreRxIODBitAlign upang maisagawa ang clock-to-data margin training sa pamamagitan ng pagdaragdag ng mga tap delay sa isang pataas na direksyon. CoreRxIODBitAlign, naman para sa muling paglaonview (sa bawat pagtaas ng pagkaantala sa pag-tap), iniimbak ang mga flag ng status ng feedback mula sa RX_DDRX_DYN Interface.
• Ipinagpapatuloy ng CoreRxIODBitAlign ang pagsasanay para sa bawat pagtaas ng tap hanggang sa maabot ng RX_DDRX_DYN Interface ang out-of-range na kundisyon.
• Sa wakas, winalis ng CoreRxIODBitAlign ang kumpletong mga flag ng status ng feedback. Ino-optimize at kinakalkula ng hakbang na ito ang bit alignment ng data upang maging 90 degrees nakasentro mula sa mga gilid ng orasan.
• Ang huling nakalkulang mga pagkaantala sa pag-tap ay nilo-load sa RX_DDRX_DYN Interface upang makumpleto ang pagsasanay sa pag-align ng bit.
• Ang mga tampok na sinusuportahan ng CoreRxIODBitAlign na ito ay nakalista nang detalyado tulad ng sumusunod.

Dynamic na Re-training Mechanism

Magtanong

• Patuloy na sinusubaybayan ng CoreRxIODBitAlign ang mga flag ng Feedback Status (IOD_EARLY/IOD_LATE) at sinusuri kung ang mga flag ay toggling.
• Unang inaayos ng IP ang mga naunang nakalkulang pag-tap sa pamamagitan ng +/- 4 na pag-tap sa direksyong pataas o pababa. Kahit noon pa man, kung mag-toggle ang mga flag, muling i-trigger muli ng IP ang pagsasanay.

Hold Mechanism (Magtanong)

• Ginagamit ang feature na ito kapag kailangang nasa Hold state ang pagsasanay. Ang BIT_ALGN_HOLD ay active-high level based input at dapat igiit na i-hold at de-asserted para ipagpatuloy ang pagsasanay.
• Ang HOLD_TRNG parameter ay dapat na nakatakda sa 1 sa configurator upang paganahin ang tampok na ito. Ang parameter na ito ay nakatakda sa 0 bilang default.

I-restart ang Mekanismo (Magtanong)

• Ang tampok na ito ay ginagamit upang i-restart ang pagsasanay. Upang i-restart ang pagsasanay, ang BIT_ALGN_RSTRT input ay dapat igiit para sa isang clock pulse Serial Clock (SCLK).
• Sinisimulan nito ang soft reset ng IP, na nagre-reset ng BIT_ALGN_DONE sa 0 at BIT_ALGN_START sa 1.

Laktawan ang Mekanismo (Magtanong)

• Ang tampok na ito ay ginagamit kapag ang pagsasanay ay hindi kinakailangan, at ang kumpletong pagsasanay ay maaaring ma-bypass. Ang BIT_ALGN_SKIP ay active-high level based input at dapat igiit upang laktawan ang kumpletong pagsasanay.
• Ang SKIP_TRNG parameter ay dapat na nakatakda sa 1 sa configurator upang paganahin ang tampok na ito. Ang parameter na ito ay nakatakda sa 0 bilang default.

Nakabatay sa MIPI na Mekanismo ng Pagsasanay (Magtanong)

• Ang MIPI_TRNG parameter ay dapat na nakatakda sa 1 sa configurator upang paganahin ang tampok na ito. Kung nakatakda, ang LP_IN input port ay idaragdag sa CoreRxIODBitAlign.
• Nakikita ng IP ang bumabagsak na gilid ng LP_IN input port, na nagpapahiwatig ng wastong pagsisimula ng frame upang simulan ang pagsasanay.

Mga Parameter ng CoreRxIODBitAlign at Interface Signal

Magtanong

Mga Parameter ng Configuration GUI (Magtanong)

Walang mga parameter ng configuration para sa core release na ito.

Mga daungan (Magtanong)

Inililista ng sumusunod na talahanayan ang mga signal ng input at output na ginamit sa disenyo ng CoreRxIODBitAlign.

Talahanayan 3-1. Mga Signal ng Input at Output

Signal	Direksyon	Lapad ng port (mga bit)	Paglalarawan
Mga orasan at I-reset
SILK	Input	1	Relo ng tela
PLL_LOCK	Input	1	PLL Lock
I-RESET	Input	1	Active-Low asynchronous reset
Data bus at Kontrol
IOD_EARLY	Input	1	Data eye monitor maagang flag
IOD_LATE	Input	1	Data eye monitor late flag
IOD_ OOR	Input	1	Data eye monitor out-of-range flag para sa delay line
BIT_ALGN_EYE_IN	Input	3	Itinatakda ng user ang lapad ng monitor ng mata ng data
BIT_ALGN_RSTRT	Input	1	I-restart ang Bit Align Training (Pulse-based assertion) 1— I-restart ang Pagsasanay 0— Walang I-restart ang Pagsasanay
BIT_ALGN_CLR_FLGS	Output	1	I-clear ang Early o Late flag
BIT_ALGN_LOAD	Output	1	Default load
BIT_ALGN_DIR	Output	1	Delay na linya pataas o pababang direksyon 1— Pataas (increment 1 tap) 0— Pababa (decrement 1 tap)
BIT_ALGN_MOVE	Output	1	Dagdagan ang pagkaantala sa pulso ng paggalaw
BIT_ALIGN_SKIP	Input	1	Paglaktaw sa pagsasanay ng Bit Align (Batay sa antas ng paninindigan) 1— Laktawan ang pagsasanay at wasto lamang kapag ang SKIP_TRNG parameter ay nakatakda sa 1 0— Ang pagsasanay ay dapat magpatuloy bilang normal
BIT_ALIGN_HOLD	Input	1	Bit Align training hold (Level based assertion) 1— I-hold ang training at valid lang kapag ang HOLD_TRNG parameter ay nakatakda sa 1 0— Ang pagsasanay ay dapat magpatuloy bilang normal
BIT_ALIGN_ERR	Output	1	Bit Align training error (Level-based assertion) 1— Error 0— Walang Error
BIT_ALGN_START	Output	1	Bit Align training start (Level-based assertion) 1— Nagsimula 0— Hindi nagsimula
BIT_ALGN_DONE	Output	1	Bit Align training tapos na (Level based assertion) 1— Nakumpleto 0— Hindi nakumpleto

Signal	Direksyon	Lapad ng port (mga bit)	Paglalarawan
LP_IN	Input	1	MIPI-based frame training (Level based assertion) 1— Ang Active-Low na signal ay dapat igiit na mababa upang ipahiwatig ang pagsisimula ng frame at dapat i-deassert lamang sa dulo ng frame. 0— Ang pagsasanay ay dapat magpatuloy bilang normal at ang signal na ito ay dapat na nakatali sa mababang panloob.
DEM_BIT_ALGN_TAPDLY	Output	8	Kinakalkula ang mga pagkaantala sa TAP at wasto kapag ang BIT_ALGN_DONE ay naitakda nang mataas ng IP.
RX_BIT_ALIGN_LEFT_WIN	Output	8	Halaga ng monitor ng Kaliwang Data Eye Tandaan: Ang mga halaga ay may bisa lamang kapag ang output na BIT_ALGN_DONE ay nakatakda sa 1 at ang output na BIT_ALGN_START ay nakatakda sa 0. Kung ang parameter na SKIP_TRNG ay nakatakda, ito ay nagbabalik ng 0.
RX_BIT_ALIGN_RGHT_WIN	Output	8	Halaga ng monitor ng Right Data Eye Tandaan: Ang mga halaga ay may bisa lamang kapag ang output na BIT_ALGN_DONE ay nakatakda sa 1 at ang output na BIT_ALGN_START ay nakatakda sa 0. Kung ang parameter na SKIP_TRNG ay nakatakda, ito ay nagbabalik ng 0.

Pagpapatupad ng CoreRxIODBitAlign sa Libero Design Suite

Magtanong

SmartDesign (Magtanong)

• Ang CoreRxIODBitAlign ay paunang naka-install sa SmartDesign IP deployment design environment. Ang sumusunod na figure ay nagpapakita ng isang example ng instantiated CoreRxIODBitAlign.
• Ang core ay na-configure gamit ang configuration window sa SmartDesign, tulad ng ipinapakita sa Figure 4-2.
• Para sa higit pang impormasyon sa paggamit ng SmartDesign para mag-instantiate at bumuo ng mga core, tingnan Gabay sa Gumagamit ng SmartDesign.

Pag-configure ng CoreRxIODBitAlign sa SmartDesign (Magtanong)

• Ang core ay na-configure gamit ang configuration GUI sa loob ng SmartDesign tulad ng ipinapakita sa sumusunod na figure.

Mga Daloy ng Simulation (Magtanong)

• Ang testbench ng user para sa CoreRxIODBitAlign ay kasama sa lahat ng mga release.
• Upang magpatakbo ng mga simulation, gawin ang sumusunod na hakbang: piliin ang daloy ng User Testbench sa SmartDesign, at pagkatapos ay i-click ang I-save at Bumuo sa pane ng Bumuo.
• Ang User testbench ay pinili sa pamamagitan ng core testbench Configuration GUI. Kapag binuo ng SmartDesign ang Libero® SoC project, ini-install nito ang testbench ng user files.
• Upang patakbuhin ang testbench ng user, itakda ang root ng disenyo sa CoreRxIODBitAlign instantiation sa Libero SoC design hierarchy pane, at pagkatapos ay i-click ang Simulation sa Libero SoC Design Flow window.
• Invokes nito ang ModelSim® at awtomatikong pinapatakbo ang simulation.
• Ang sumusunod na figure ay nagpapakita ng isang example ng isang simulation subsystem. Ginagamit nito ang IOG_IOD component na DDRX4 at DDTX4 sa loopback mode na may CoreRxIODBitAlign para sa simulation.
• Dito, ang PRBS data na nabuo ay ipinadala ng DDTX4 serially sa DDRX4 at sa wakas, ang PRBS checker ay ginagamit upang suriin ang integridad ng data pagkatapos makumpleto ang pagsasanay.

Synthesis sa Libero SoC (Magtanong)

• Upang patakbuhin ang synthesis kasama ang configuration na napili sa configuration GUI, itakda ang disenyo ng root nang naaangkop. Sa ilalim ng Implement Design, sa tab na Design Flow, i-right click sa Synthesize at i-click ang Run.

Lugar at Ruta sa Libero SoC (Magtanong)

• Pagkatapos itakda ang root ng disenyo nang naaangkop at patakbuhin ang Synthesis. Sa ilalim ng Implement Design sa tab na Daloy ng Disenyo, i-right-click sa Lugar at Ruta, at i-click ang Run.

System Integration (Magtanong)

• Ang seksyong ito ay nagpapahiwatig upang mapagaan ang pagsasama ng CoreRxIODBitAlign.
• Ang Rx/Tx IOG na ginamit ay sumusuporta sa maraming input at output mode. Ang mga data at mga rate ng orasan na ito ay maaaring mas mabagal at sa ilang mga kaso ay mas mabilis, batay sa panghuling paglalarawan ng silikon.
• Inililista ng sumusunod na talahanayan ang data at rate ng orasan.

Talahanayan 4-1. Data at Rate ng Orasan

IOG Mode	Direksyon	Gear Ratio	Inaasahang Max IO Data Rate	IO orasan Rate	Core orasan Rate	Uri ng Data
DDRX4	Input	8:1	1600 Mbps	800 MHz	200 MHz	DDR

Ang sumusunod na figure ay nagpapakita ng isang example ng CoreRXIODBitAlign subsystem integration.

• Ang naunang subsystem ay gumagamit ng IOG_IOD component na DDRX4 at DDTX4 sa Loopback mode gamit ang CoreRxIODBitAlign para sa simulation. Dito, ang PRBS data na nabuo ay ipinadala ng IOG_IOD_DDRTX4_0, serially sa IOG_IOD_DDRX4_PF_0.
• Ginagawa ng CoreRxIODBitAlign ang pagsasanay (BIT_ALIGN_START itinakda sa 1, BIT_ALIGN_DONE itinakda sa 0) gamit ang bahaging IOG_IOD_DDRX4_PF_0, at sa wakas, kapag tapos na ang pagsasanay (BIT_ALIGN_START itinakda sa 0, BIT_ALIGN_DONE itinakda sa 1) ang PRBS checker ay ginagamit upang suriin ang integridad ng data.

Testbench (Magtanong)

• Ang pinag-isang testbench ay ginagamit upang i-verify at subukan ang CoreRxIODBitAlign na tinatawag na user testbench.

Testbench ng User (Magtanong)

• Ang testbench ng user ay kasama sa mga release ng CoreRxIODBitAlign na nagpapatunay ng ilang feature ng CoreRxIODBitAlign. Ang sumusunod na figure ay nagpapakita ng CoreRxIODBitAlign user testbench.
• Gaya ng ipinapakita sa naunang figure, ang user testbench ay binubuo ng isang Microchip DirectCore CoreRxIODBitAlign DUT, PRBS_GEN, PRBS_CHK, CCC, IOG_IOD_TX, at IOG_IOD_RX upang i-verify sa Loopback mode.
• Ang Clock Conditioning Circuit (CCC) ay nagtutulak sa CORE_CLK at IO_CLK kapag ang orasan ay stable.
• Hinihimok ng PRBS_GEN ang parallel data sa IOG_IOD_TX, at pagkatapos ay tinatanggap ng IOG_ID_RX ang serial data nang magkatulad.
• Ang CoreRxIODBitAlign DUT ay nagsasagawa ng pagsasanay gamit ang mga signal ng IOD_CTRL. Kapag nakumpleto na ang pagsasanay, pinagana ang PRBS_CHK block upang suriin ang data mula sa IOG_IOD_RX block para sa integridad ng data.
• Mahalaga: Sinusuportahan lamang ng testbench ng user ang nakapirming configuration.

Mga Timing Diagram

(Magtanong)

• Inilalarawan ng seksyong ito ang timing diagram ng CoreRxIODBitAlign.

CoreRxIODBitAlign Training Timing Diagram (Magtanong)

• Ang sumusunod na timing diagram ay isang example ng isang sequence ng pagsasanay na may mga sumusunod na parameter.
• Gumagana ang CoreRxIODBitAlign batay sa Fabric clock o SCLK, o OUT2_FABCLK_* mula sa CCC o PLL component, at PF_IOD_GENERIC_RX IOD component na ginamit ay gumagana batay sa OUT*_HS_IO_CLK_* o Bank clock o BCLK para sa bit alignment. Dito, ang PF_IOD_GENERIC_RX IOD component ay tumatanggap ng serial data para sa bit alignment. Para kay example, kung ang kinakailangang data rate ay 1000 Mbps sa DDRx4 Fabric mode, ang OUT2_FABCLK_0 o SCLK ay dapat na i-drive mula sa PLL o CCC component bilang 125 MHz at OUT0_HS_IO_CLK_0 o BCLK sa PF_IOD_GENERIC_RX ay dapat na 500 MHz.
• Sisimulan ng CoreRxIODBitAlign ang pagsasanay sa sandaling ang PLL_LOCK ay stable at mataas na. Pagkatapos ay ang pagsisimula ng pagsasanay sa pamamagitan ng pagmamaneho ng BIT_ALGN_START bilang mataas at BIT_ALGN_DONE nang mas mababa at pagkatapos ay hinihimok ang output na BIT_ALGN_LOAD upang i-load ang mga default na setting sa PF_IOD_GENERIC_RX na bahagi. Ang BIT_ALGN_CLR_FLGS ay ginagamit upang i-clear ang IOD_EARLY, IOD_LATE, at BIT_ALGN_OOR na mga flag.
• Ang CoreRxIODBitAlign ay nagpapatuloy sa BIT_ALGN_MOVE na sinusundan ng BIT_ALGN_CLR_FLGS para sa bawat TAP at itinatala ang IOD_EARLY at IOD_LATE na mga flag. Kapag ang BIT_ALGN_OOR ay naitakda nang mataas ng bahagi ng PF_IOD_GENERIC_RX, winalis ng CoreRxIODBitAlign ang mga naitala na EARLY at LATE na mga flag at hahanapin ang pinakamainam na Early at Late na mga flag upang kalkulahin ang kinakailangang mga pagkaantala ng TAP para sa pag-align ng orasan at data bit.
• Nilo-load ng CoreRxIODBitAlign ang nakalkulang mga pagkaantala sa TAP at hinihimok ang BIT_ALGN_START mababa at BIT_ALGN_DONE mataas upang isaad ang pagkumpleto ng pagsasanay.
• Ipagpapatuloy ng CoreRxIODBitAlign ang Re-training nang pabago-bago kung naka-detect ito ng maingay na IOD_EARLY o IOD_LATE feedback assertion mula sa PF_IOD_GENERIC_RX component. Dito, ang BIT_ALGN_DONE ay na-reset at hinihimok nang mababa at ang BIT_ALGN_START ay hinihimok muli ng mataas ng CoreRxIODBitAlign upang ipahiwatig ang pag-restart ng pagsasanay. Ang time-out counter kapag umabot sa time-out na kondisyon, ay iginiit ang BIT_ALGN_ERR sa pagtatapos ng pagsasanay.
• Nagbibigay din ang CoreRxIODBitAlign ng mekanismo ng pag-restart para sa end user na i-restart ang pagsasanay kapag kinakailangan. Ang input ng BIT_ALGN_RSTRT ay active-high pulse ay dapat na hinihimok nang mataas, halimbawaample, walong orasan.
• Dito ang BIT_ALGN_DONE ay ni-reset at hinihimok nang mababa, at ang BIT_ALGN_START ay hinihimok muli ng mataas ng CoreRxIODBitAlign, upang ipahiwatig ang bagong simula ng pagsasanay.
• Nagbibigay din ang CoreRxIODBitAlign ng mekanismo ng paghawak upang hawakan ang pagsasanay sa gitna. Dito dapat itakda ang HOLD_TRNG parameter sa 1, at pagkatapos ay gagamitin ng CoreRxIODBitAlign ang BIT_ALGN_HOLD input at dapat igiit ang active-high level based hanggang sa kailanganin ng CoreRxIODBitAlign na hawakan ang pagsasanay at pagkatapos ay ipagpatuloy ang pagsasanay kapag ang input na BIT_ALGN_HOLD ay hinihimok nang mababa.

Karagdagang Mga Sanggunian

(Magtanong)

• Ang seksyong ito ay nagbibigay ng isang listahan ng karagdagang impormasyon.
• Para sa mga update at karagdagang impormasyon tungkol sa software, device, at hardware, bisitahin ang mga pahina ng Intellectual Property sa Microchip FPGA Intellectual Property Cores.

Mga Kilalang Isyu at Solusyon (Magtanong)

• Walang alam na limitasyon o solusyon sa CoreRxIODBitAlign v2.3.

Ipinagpatuloy ang Mga Tampok at Device (Magtanong)

• Walang mga itinigil na feature at device sa CoreRxIODBitAlign v2.3.

Mga Nalutas na Isyu

(Magtanong)

• Inililista ng sumusunod na talahanayan ang lahat ng nalutas na isyu para sa iba't ibang mga paglabas ng CoreRxIODbitAlign.

Talahanayan 7-1. Mga Nalutas na Isyu

Palayain	Paglalarawan
2.3	Walang nalutas na mga isyu sa v2.3 release na ito
2.2	Walang nalutas na mga isyu sa v2.2 release na ito
1.0	Paunang Paglabas

Paggamit at Pagganap ng Device

(Magtanong)

Ang CoreRxIODBitAlign macro ay ipinatupad sa mga pamilyang nakalista sa sumusunod na talahanayan.

Talahanayan 8-1. Paggamit at Pagganap ng Device

Device Mga Detalye		FPGA Mga mapagkukunan			Pagganap (MHz)
Pamilya	Device	DFF	Mga LUT	Lohika Mga elemento	SILK
PolarFire®	MPF300TS	788	1004	1432	261
PolarFire SoC	MPF250TS	788	1004	1416	240

• Mahalaga: Ang ang data sa naunang talahanayan ay nakakamit gamit ang Libero® SoC v2023.2.
• Ang data sa naunang talahanayan ay nakakamit gamit ang karaniwang synthesis at mga setting ng layout.
• Ang mga sumusunod na top-level na mga parameter ng configuration ng GUI ay binago mula sa kanilang mga default na halaga.
• Ang mga sumusunod ay ang mga default na halaga:
  • SKIP_TRNG = 1
  • HOLD_TRNG = 1
  • MIPI_TRNG = 1
  • DEM_TAP_WAIT_CNT_WIDTH = 3
• Ang mga sumusunod ay ang mga hadlang sa orasan na ginagamit upang makamit ang mga numero ng pagganap:
  • SCLK = 200 MHz
  • Bilis ng Baitang = −1
• Ang throughput ay kinakalkula bilang mga sumusunod: (Bit width/Bilang ng mga cycle) × Clock Rate (Performance).

Kasaysayan ng Pagbabago

(Magtanong)

Inilalarawan ng kasaysayan ng rebisyon ang mga pagbabagong ipinatupad sa dokumento. Ang mga pagbabago ay nakalista ayon sa rebisyon, simula sa pinakabagong publikasyon.

Talahanayan 9-1. Kasaysayan ng Pagbabago

Rebisyon	Petsa	Paglalarawan
B	02/2024	Ang sumusunod ay ang listahan ng mga pagbabago sa rebisyon B ng dokumento: • Na-update para sa CoreRxIODBitAlign v2.3 • Nagdagdag ng impormasyon sa log ng Pagbabago sa seksyong Panimula • Na-update 8. seksyon ng Paggamit at Pagganap ng Device • Idinagdag 7. Resolved Isyu seksyon
A	03/2022	Ang sumusunod ay ang listahan ng mga pagbabago sa rebisyon A ng dokumento: • Ang dokumento ay inilipat sa template ng Microchip • Ang numero ng dokumento ay binago mula 50200861 patungong DS50003255
3	—	Ang sumusunod ay ang listahan ng mga pagbabago sa rebisyon 3 ng dokumento: • Na-update para sa CoreRxIODBitAlign v2.2. • Na-update ang gabay sa gumagamit para sa kaliwa at kanang mga signal ng mata ng data sa itaas. Para sa karagdagang impormasyon, sumangguni sa Figure 2-1 at 3.2. Mga daungan.
2	—	Ang sumusunod ay ang listahan ng mga pagbabago sa rebisyon 2 ng dokumento: • Na-update para sa CoreRxIODBitAlign v2.1. • Na-update: 2. Functional na Paglalarawan at 5. Timing Diagram.
1	—	Ang Rebisyon 1.0 ay ang unang publikasyon ng dokumentong ito. Ginawa para sa CoreRxIODBitAlign v2.0.

Suporta sa Microchip FPGA

• Ang grupo ng mga produkto ng Microchip FPGA ay sumusuporta sa mga produkto nito sa iba't ibang serbisyo ng suporta, kabilang ang Customer Service, Customer Technical Support Center, a website, at mga opisina sa pagbebenta sa buong mundo.
• Iminumungkahi ang mga customer na bisitahin ang mga online na mapagkukunan ng Microchip bago makipag-ugnayan sa suporta dahil malamang na nasagot na ang kanilang mga tanong.
• Makipag-ugnayan sa Technical Support Center sa pamamagitan ng website sa www.microchip.com/support. Banggitin ang
• Numero ng Bahagi ng FPGA Device, piliin ang naaangkop na kategorya ng case, at i-upload ang disenyo files habang gumagawa ng kaso ng teknikal na suporta.
• Makipag-ugnayan sa Customer Service para sa hindi teknikal na suporta sa produkto, gaya ng pagpepresyo ng produkto, pag-upgrade ng produkto, impormasyon sa pag-update, status ng order, at awtorisasyon.
• Mula sa North America, tumawag sa 8002621060
• Mula sa ibang bahagi ng mundo, tumawag sa 6503184460
• Fax, mula saanman sa mundo, 6503188044

Impormasyon sa Microchip

Ang Microchip Website

• Nagbibigay ang Microchip ng online na suporta sa pamamagitan ng aming website sa www.microchip.com/. Ito website ay ginagamit upang gumawa files at impormasyong madaling makuha ng mga customer. Ang ilan sa mga magagamit na nilalaman ay kinabibilangan ng:
• Suporta sa Produkto – Datasheet at errata, mga tala ng aplikasyon at sampmga programa, mapagkukunan ng disenyo, mga gabay sa gumagamit at mga dokumento ng suporta sa hardware, pinakabagong paglabas ng software at naka-archive na software
• Pangkalahatang Teknikal na Suporta – Mga Madalas Itanong (FAQ), mga kahilingan sa teknikal na suporta, mga online na grupo ng talakayan, listahan ng miyembro ng Microchip design partner program
• Negosyo ng Microchip - Tagapili ng produkto at mga gabay sa pag-order, pinakabagong mga press release ng Microchip, isang listahan ng mga seminar at kaganapan, mga listahan ng mga opisina ng pagbebenta ng Microchip, mga distributor, at mga kinatawan ng pabrika

Serbisyong Abiso sa Pagbabago ng Produkto

• Nakakatulong ang serbisyo ng abiso sa pagbabago ng produkto ng Microchip na panatilihing napapanahon ang mga customer sa mga produkto ng Microchip.
• Makakatanggap ang mga subscriber ng mga abiso sa email sa tuwing may mga pagbabago, update, rebisyon, o errata na nauugnay sa isang partikular na pamilya ng produkto o tool sa pag-develop ng interes.
• Upang magparehistro, pumunta sa www.microchip.com/pcn at sundin ang mga tagubilin sa pagpaparehistro.

Suporta sa Customer

• Ang mga gumagamit ng mga produkto ng Microchip ay maaaring makatanggap ng tulong sa pamamagitan ng ilang mga channel:
• Distributor o Kinatawan
• Lokal na Sales Office
• Naka-embed na Solutions Engineer (ESE)
• Teknikal na Suporta
• Dapat makipag-ugnayan ang mga customer sa kanilang distributor, kinatawan, o ESE para sa suporta. Available din ang mga lokal na opisina ng pagbebenta upang tulungan ang mga customer. Kasama sa dokumentong ito ang isang listahan ng mga opisina at lokasyon ng pagbebenta.
• Ang teknikal na suporta ay makukuha sa pamamagitan ng website sa: www.microchip.com/support

Tampok na Proteksyon ng Code ng Mga Microchip Device

• Tandaan ang mga sumusunod na detalye ng tampok na proteksyon ng code sa mga produkto ng Microchip.
• Ang mga produktong Microchip ay nakakatugon sa mga pagtutukoy na nakapaloob sa kanilang partikular na Microchip Data Sheet.
• Naniniwala ang Microchip na ang pamilya ng mga produkto nito ay ligtas kapag ginamit sa inilaan na paraan, sa loob ng mga pagtutukoy sa pagpapatakbo, at sa ilalim ng normal na mga kondisyon.
• Pinahahalagahan ng Microchip at agresibong pinoprotektahan ang mga karapatan sa intelektwal na pag-aari nito. Ang mga pagtatangkang labagin ang mga tampok na proteksyon ng code ng mga produkto ng Microchip ay mahigpit na ipinagbabawal at maaaring lumabag sa Digital Millennium Copyright Act.
• Ni ang Microchip o anumang iba pang tagagawa ng semiconductor ay hindi magagarantiyahan ang seguridad ng code nito. Ang proteksyon ng code ay hindi nangangahulugan na ginagarantiya namin na ang produkto ay "hindi nababasag".
• Ang proteksyon ng code ay patuloy na umuunlad. Ang Microchip ay nakatuon sa patuloy na pagpapabuti ng mga tampok sa proteksyon ng code ng aming mga produkto.

Legal na Paunawa

• Ang publikasyong ito at ang impormasyon dito ay maaari lamang gamitin sa mga produkto ng Microchip, kabilang ang pagdidisenyo, pagsubok, at pagsasama ng mga produktong Microchip sa iyong aplikasyon. Ang paggamit ng impormasyong ito sa anumang iba pang paraan ay lumalabag sa mga tuntuning ito. Ang impormasyon tungkol sa mga application ng device ay ibinibigay lamang para sa iyong kaginhawahan at maaaring mapalitan ng mga update. Responsibilidad mong tiyaking natutugunan ng iyong aplikasyon ang iyong mga pagtutukoy. Makipag-ugnayan sa iyong lokal na opisina ng pagbebenta ng Microchip para sa karagdagang suporta o, kumuha ng karagdagang suporta sa www.microchip.com/en-us/support/design-help/client-support-services.
• ANG IMPORMASYON NA ITO AY IBINIGAY NG MICROCHIP "AS IS". ANG MICROCHIP ay WALANG GUMAWA NG MGA REPRESENTASYON O WARRANTY NG ANUMANG URI MAHALAGA MAN O IPINAHIWATIG, NAKASULAT O BALIG, STATUTORY O IBA PA, NA KAUGNAY SA IMPORMASYON KASAMA NGUNIT HINDI LIMITADO SA ANUMANG IPINAHIWATIG NA WARRANTY NG HINDI PAGKAKABIGAY, AT PAGKAKATAON. LAYUNIN, O MGA WARRANTY NA KAUGNAY SA KUNDISYON, KALIDAD, O PAGGANAP NITO.
• HINDI MANANAGOT ANG MICROCHIP SA ANUMANG INDIRECT, SPECIAL, PUNITIVE, INCIDENTAL, O CONSEQUENTIAL LOSS, PANCER, COST, O EXPENS OF ANUMANG URI NA KAUGNAY SA IMPORMASYON O SA PAGGAMIT NITO, GAANO MAN ANG SANHI, KAHIT NA MAY NAMIN POSIBILIDAD O ANG MGA PINSALA AY MAAABOT. HANGGANG SA BUONG SAKOT NA PINAHAYAGAN NG BATAS, ANG KABUUANG PANANAGUTAN NG MICROCHIP SA LAHAT NG MGA CLAIMS SA ANUMANG PARAAN NA KAUGNAY SA IMPORMASYON O ANG PAGGAMIT NITO AY HINDI HIGIT SA BILANG NG MGA BAYAD, KUNG MERON, NA DIREKTA NINYONG BINAYARAN SA MICROCHIP PARA SA IMPORMASYON.
• Ang paggamit ng mga Microchip device sa suporta sa buhay at/o mga aplikasyon sa kaligtasan ay ganap na nasa panganib ng mamimili, at sumasang-ayon ang mamimili na ipagtanggol, bayaran, at hindi nakakapinsala ang Microchip mula sa anumang pinsala, paghahabol, demanda, o gastos na nagreresulta mula sa naturang paggamit. Walang mga lisensya ang ipinadala, nang tahasan o kung hindi man, sa ilalim ng anumang mga karapatan sa intelektwal na ari-arian ng Microchip maliban kung iba ang nakasaad.

Mga trademark

• Ang pangalan at logo ng Microchip, ang logo ng Microchip, Adaptec, AVR, AVR logo, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMD, maXStylus, maXTouch, MediaLB, megaAVR, Microsemi, Microsemi logo, MOST, MOST logo, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, PIC32 logo, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, SST Logo, SuperFlash, Symmetricom , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron, at XMEGA ay mga rehistradong trademark ng Microchip Technology Incorporated sa USA at iba pang mga bansa.
• AgileSwitch, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed ​​Control, HyperLight Load, Libero, motor bench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, ProASIC Plus logo, Quiet-Wire, SmartFusion, SyncWorld , TimeCesium, TimeHub, TimePictra, TimeProvider, at ZL ay mga rehistradong trademark ng Microchip Technology Incorporated sa USA
• Katabing Key Suppression, AKS, Analog-for-the-Digital Age, Any Capacitor, AnyIn, AnyOut, Augmented Switching, BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, dsPICDEM, dsPICDEM.net Average Matching Dynamic , DAM, ECAN, Espresso T1S, EtherGREEN, EyeOpen, GridTime, IdealBridge, IGaT, In-Circuit Serial Programming, ICSP, INICnet, Intelligent Parallel, IntelliMOS, Inter-Chip Connectivity, JitterBlocker, Knob-on-Display, MarginLink, maxC maxView, membrane, Mindi, MiWi, MPASM, MPF, MPLAB Certified na logo, MPLIB, MPLINK, mSiC, MultiTRAK, NetDetach, Omniscient Code Generation, PICDEM, PICDEM.net, PICkit, PICtail, Power MOS IV, Power MOS 7, PowerSmart, PureSilicon , QMatrix, REAL ICE, Ripple Blocker, RTAX, RTG4, SAM-ICE, Serial Quad I/O,
• simpleng mapa, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance, Trusted Time, TSHARC, Turing, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock,
• Ang XpressConnect at ZENA ay mga trademark ng Microchip Technology Incorporated sa USA at iba pang mga bansa.
• Ang SQTP ay isang marka ng serbisyo ng Microchip Technology Incorporated sa USA
• Ang logo ng Adaptec, Frequency on Demand, Silicon Storage Technology, at Symmcom ay mga rehistradong trademark ng Microchip Technology Inc. sa ibang mga bansa.
• Ang GestIC ay isang rehistradong trademark ng Microchip Technology Germany II GmbH & Co. KG, isang subsidiary ng Microchip Technology Inc., sa ibang mga bansa.
• Ang lahat ng iba pang trademark na binanggit dito ay pag-aari ng kani-kanilang kumpanya.
• © 2024, Microchip Technology Incorporated at mga subsidiary nito. Lahat ng Karapatan ay Nakalaan.
• ISBN: 9781668339879

Sistema ng Pamamahala ng Kalidad

• Para sa impormasyon tungkol sa Quality Management System ng Microchip, pakibisita www.microchip.com/quality.

Pandaigdigang Benta at Serbisyo

AMERIKA	ASIA/PACIFIC	ASIA/PACIFIC	EUROPE
Corporate Opisina 2355 West Chandler Blvd. Chandler, AZ 85224-6199 Tel: 480-792-7200 Fax: 480-792-7277 Teknikal na Suporta: www.microchip.com/support Web Address: www.microchip.com Atlanta Duluth, GA Tel: 678-957-9614 Fax: 678-957-1455 Austin, TX Tel: 512-257-3370 Boston Westborough, MA Tel: 774-760-0087 Fax: 774-760-0088 Chicago Itasca, IL Tel: 630-285-0071 Fax: 630-285-0075 Dallas Addison, TX Tel: 972-818-7423 Fax: 972-818-2924 Detroit Novi, MI Tel: 248-848-4000 Houston, TX Tel: 281-894-5983 Indianapolis Noblesville, IN Tel: 317-773-8323 Fax: 317-773-5453 Tel: 317-536-2380 Los Angeles Mission Viejo, CA Tel: 949-462-9523 Fax: 949-462-9608 Tel: 951-273-7800 Raleigh, NC Tel: 919-844-7510 Bago York, NY Tel: 631-435-6000 San Jose, CA Tel: 408-735-9110 Tel: 408-436-4270 Canada – Toronto Tel: 905-695-1980 Fax: 905-695-2078	Australia – Sydney Tel: 61-2-9868-6733 Tsina - Beijing Tel: 86-10-8569-7000 Tsina – Chengdu Tel: 86-28-8665-5511 Tsina – Chongqing Tel: 86-23-8980-9588 Tsina – Dongguan Tel: 86-769-8702-9880 Tsina - Guangzhou Tel: 86-20-8755-8029 Tsina - Hangzhou Tel: 86-571-8792-8115 Tsina – Hong Si Kong SAR Tel: 852-2943-5100 Tsina – Nanjing Tel: 86-25-8473-2460 Tsina – Qingdao Tel: 86-532-8502-7355 Tsina - Shanghai Tel: 86-21-3326-8000 Tsina – Shenyang Tel: 86-24-2334-2829 Tsina - Shenzhen Tel: 86-755-8864-2200 Tsina - Suzhou Tel: 86-186-6233-1526 Tsina - Wuhan Tel: 86-27-5980-5300 Tsina – Xian Tel: 86-29-8833-7252 Tsina – Xiamen Tel: 86-592-2388138 Tsina – Zhuhai Tel: 86-756-3210040	India – Bangalore Tel: 91-80-3090-4444 India – New Delhi Tel: 91-11-4160-8631 India – Pune Tel: 91-20-4121-0141 Japan – Osaka Tel: 81-6-6152-7160 Japan – Tokyo Tel: 81-3-6880-3770 Korea – Daegu Tel: 82-53-744-4301 Korea – Seoul Tel: 82-2-554-7200 Malaysia – Kuala Lumpur Tel: 60-3-7651-7906 Malaysia – Penang Tel: 60-4-227-8870 Pilipinas – Maynila Tel: 63-2-634-9065 Singapore Tel: 65-6334-8870 Taiwan – Hsin Chu Tel: 886-3-577-8366 Taiwan – Kaohsiung Tel: 886-7-213-7830 Taiwan - Taipei Tel: 886-2-2508-8600 Thailand – Bangkok Tel: 66-2-694-1351 Vietnam – Ho Chi Minh Tel: 84-28-5448-2100	Austria – Wels Tel: 43-7242-2244-39 Fax: 43-7242-2244-393 Denmark – Copenhagen Tel: 45-4485-5910 Fax: 45-4485-2829 Finland – Espoo Tel: 358-9-4520-820 France – Paris Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Alemanya – garching Tel: 49-8931-9700 Alemanya – Haan Tel: 49-2129-3766400 Alemanya – Heilbronn Tel: 49-7131-72400 Alemanya – Karlsruhe Tel: 49-721-625370 Alemanya – Munich Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Alemanya – Rosenheim Tel: 49-8031-354-560 Israel – Ra'anana Tel: 972-9-744-7705 Italya - Milan Tel: 39-0331-742611 Fax: 39-0331-466781 Italya - Padova Tel: 39-049-7625286 Netherlands – Drunen Tel: 31-416-690399 Fax: 31-416-690340 Norway – Trondheim Tel: 47-72884388 Poland – Warsaw Tel: 48-22-3325737 Romania – Bucharest Tel: 40-21-407-87-50 Espanya - Madrid Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Sweden - Gothenburg Tel: 46-31-704-60-40 Sweden - Stockholm Tel: 46-8-5090-4654 UK – Wokingham Tel: 44-118-921-5800 Fax: 44-118-921-5820

Mga Dokumento / Mga Mapagkukunan

MICROCHIP v2.3 Gen 2 Device Controller [pdf] Gabay sa Gumagamit v2.3, v2.2, v2.3 Gen 2 Device Controller, v2.3, Gen 2 Device Controller, Device Controller, Controller

Mga sanggunian

• User Manual