Controlador de dispositiu MICROCHIP v2.3 Gen 2

Introducció

Fes una pregunta

Aquesta IP genèrica d'entrenament CoreRxIODBitAlign s'utilitza al bloc d'engranatges d'IO a la ruta Rx per a l'alineació de bits independentment de les dades o el protocol que s'utilitzen. El CoreRxIODBitAlign us permet ajustar el retard de la ruta de dades en relació a la ruta del rellotge.

Resum de CoreRxIODBitAlign

Nucli Versió	Aquest document s'aplica a CoreRxIODBitAlign v2.3
Dispositiu compatible	CoreRxIODBitAlign admet les famílies següents:
Famílies	• SoC PolarFire®
	• PolarFire
	Nota: Per obtenir informació addicional, visiteu el pàgina del producte
Flux d'eines compatibles	Requereix Libero® SoC v12.0 o versions posteriors
Interfícies suportades	—
Llicència	CoreRxIODBitAlign no requereix cap llicència
Instruccions d'instal·lació	CoreRxIODBitAlign s'ha d'instal·lar automàticament al catàleg IP del programari Libero SoC mitjançant la funció d'actualització del catàleg IP del programari Libero SoC, o bé es descarrega manualment del catàleg. Un cop instal·lat el nucli IP al catàleg IP del programari Libero SoC, es configura, es genera i s'instancia a SmartDesign per incloure'l al projecte Libero.
Ús del dispositiu i Rendiment	A 8. Ús del dispositiu i Performança

Informació del registre de canvis de CoreRxIODBitAlign

Aquesta secció ofereix una descripció completaview de les funcions recentment incorporades, començant pel llançament més recent. Per obtenir més informació sobre els problemes resolts, consulteu la secció 7. Problemes resolts.

CoreRxIODBitAlign v2.3	Què és Nou                   • Actualitzat per al mecanisme de formació basat en MIPI
CoreRxIODBitAlign v2.2	Què hi ha de nou        • S'ha afegit Left and Right EYE Tap per retardar la informació al mòdul superior

Característiques

Fes una pregunta

CoreRxIODBitAlign té les característiques següents:

• Admet l'alineació de bits amb diferents amplades d'ulls 1-7
• Admet diferents modes de doble velocitat de dades (DDR) 2/4/3p5/5
• Admet el mecanisme de saltar i reiniciar/retenir
• Admet la formació de la interfície de processador de la indústria mòbil (MIPI) mitjançant la senyalització LP Start of Frame
• Admet 256 retards de toc per a l'alineació de bits

Descripció funcional

Fes una pregunta

CoreRxIODBitAlign amb la interfície Rx IOD

Fes una pregunta

La figura següent mostra un diagrama de blocs d'alt nivell del CoreRxIODBitAlign.

• La descripció fa referència al CoreRxIODBitAlign que admet dispositius PolarFire® i PolarFire SoC.
• CoreRxIODBitAlign realitza formació i també és responsable de la interfície amb dispositius IO Digital (IOD) i IO Gearing (IOG) per donar suport com a font dinàmica amb l'ajust de retards per capturar les dades correctament.
• El flux complet del mecanisme d'entrenament s'explica a la secció 5. Diagrames de cronometratge.
• CoreRxIODBitAlign admet dinàmicament l'addició o l'eliminació de retard de la ruta de dades en relació a la ruta del rellotge. Aquí la interfície RX_DDRX_DYN proporciona controls al CoreRxIODBitAlign per dur a terme l'entrenament del marge de rellotge a dades afegint retards de toc en direcció ascendent. CoreRxIODBitAlign, al seu torn per review (de cada increment de retard del toc), emmagatzema els indicadors d'estat de retroalimentació de la interfície RX_DDRX_DYN.
• El CoreRxIODBitAlign continua l'entrenament per a cada increment de toc fins que la interfície RX_DDRX_DYN arriba a la condició fora de rang.
• Finalment, el CoreRxIODBitAlign escombra els indicadors d'estat de comentaris complets. Aquest pas optimitza i calcula l'alineació de bits de les dades a 90 graus centrades des de les vores del rellotge.
• Els retards de toc calculats finals es carreguen a la interfície RX_DDRX_DYN per completar l'entrenament d'alineació de bits.
• Les funcions compatibles amb aquest CoreRxIODBitAlign es mostren amb detall a continuació.

Mecanisme de reentrenament dinàmic

Fes una pregunta

• CoreRxIODBitAlign supervisa contínuament els indicadors d'estat de comentaris (IOD_EARLY/IOD_LATE) i comprova si els indicadors estan canviant.
• En primer lloc, l'IP ajusta els tocs calculats prèviament amb +/- 4 tocs en direcció ascendent o descendent. Fins i tot aleshores, si les banderes canvien, la IP torna a activar l'entrenament.

Mecanisme de retenció (Fes una pregunta)

• Aquesta funció s'utilitza quan l'entrenament ha d'estar en estat de retenció. El BIT_ALGN_HOLD és una entrada basada en un nivell actiu i s'ha d'afirmar per mantenir-lo i desafirmar-lo per continuar l'entrenament.
• El paràmetre HOLD_TRNG s'ha d'establir a 1 al configurador per habilitar aquesta funció. Aquest paràmetre s'estableix a 0 per defecte.

Mecanisme de reinici (Fes una pregunta)

• Aquesta funció s'utilitza per reiniciar l'entrenament. Per reiniciar l'entrenament, s'ha d'afirmar l'entrada BIT_ALGN_RSTRT per a un rellotge sèrie de pols de rellotge (SCLK).
• Això inicia el restabliment suau de la IP, que restableix BIT_ALGN_DONE a 0 i BIT_ALGN_START a 1.

Mecanisme de salt (Fes una pregunta)

• Aquesta funció s'utilitza quan la formació no és necessària i es pot ometre la formació completa. El BIT_ALGN_SKIP és una entrada basada en un nivell actiu i s'ha d'afirmar per saltar la formació completa.
• El paràmetre SKIP_TRNG s'ha d'establir a 1 al configurador per habilitar aquesta funció. Aquest paràmetre s'estableix a 0 per defecte.

Mecanisme de formació basat en MIPI (Fes una pregunta)

• El paràmetre MIPI_TRNG s'ha d'establir a 1 al configurador per habilitar aquesta funció. Si s'estableix, el port d'entrada LP_IN s'afegeix al CoreRxIODBitAlign.
• La IP detecta el front descendent del port d'entrada LP_IN, que indica l'inici vàlid de la trama per iniciar l'entrenament.

Paràmetres CoreRxIODBitAlign i senyals d'interfície

Fes una pregunta

Paràmetres de la GUI de configuració (Fes una pregunta)

No hi ha paràmetres de configuració per a aquesta versió bàsica.

Ports (Fes una pregunta)

La taula següent enumera els senyals d'entrada i sortida utilitzats en el disseny de CoreRxIODBitAlign.

Taula 3-1. Senyals d'entrada i sortida

Senyal	Direcció	Amplada del port (bits)	Descripció
Rellotges i Restableix
SEDA	Entrada	1	Rellotge de tela
PLL_LOCK	Entrada	1	Bloqueig PLL
RESET	Entrada	1	Active-Baix restabliment asíncron
Bus de dades i control
IOD_PRIVIR	Entrada	1	Bandera primerenca del monitor d'ulls de dades
IOD_LATE	Entrada	1	Bandera tardana del monitor d'ulls de dades
IOD_ OOR	Entrada	1	Marcador fora de rang del monitor d'ulls de dades per a la línia de retard
BIT_ALGN_EYE_IN	Entrada	3	L'usuari estableix l'amplada del monitor de l'ull de dades
BIT_ALGN_RSRT	Entrada	1	Alineació de bits Reinici de l'entrenament (afirmació basada en pols) 1— Reiniciar l'entrenament 0— No reiniciar l'entrenament
BIT_ALGN_CLR_FLGS	Sortida	1	Netegeu les banderes d'hora o tard
BIT_ALGN_LOAD	Sortida	1	Carrega per defecte
BIT_ALGN_DIR	Sortida	1	Línia de retard cap amunt o cap avall direcció 1— amunt (increment d'1 toc) 0— avall (disminució d'1 toc)
BIT_ALGN_MOVE	Sortida	1	Augmenta el retard en el pols de moviment
BIT_ALIGN_SKIP	Entrada	1	Omissió d'entrenament d'alineació de bits (afirmació basada en el nivell) 1— Omet l'entrenament i només és vàlid quan el paràmetre SKIP_TRNG està establert a 1 0— La formació ha de continuar amb normalitat
BIT_ALIGN_HOLD	Entrada	1	Retenció de l'entrenament d'alineació de bits (afirmació basada en el nivell) 1— Mantingueu l'entrenament i vàlid només quan el paràmetre HOLD_TRNG estigui establert a 1 0— La formació ha de continuar amb normalitat
BIT_ALIGN_ERR	Sortida	1	Error d'entrenament d'alineació de bits (afirmació basada en nivell) 1— Error 0— Cap error
BIT_ALGN_START	Sortida	1	Inici de l'entrenament d'alineació de bits (afirmació basada en nivell) 1— Iniciat 0— No iniciat
BIT_ALGN_FET	Sortida	1	Entrenament d'alineació de bits realitzat (afirmació basada en el nivell) 1— Completat 0— No completat

Senyal	Direcció	Amplada del port (bits)	Descripció
LP_IN	Entrada	1	Formació marc basada en MIPI (afirmació basada en nivell) 1— El senyal actiu-baix s'ha d'afirmar baix per indicar l'inici de la trama i només ha de desassertar-se al final de la trama. 0— L'entrenament ha de procedir amb normalitat i aquest senyal ha d'estar lligat internament.
DEM_BIT_ALGN_TAPDLY	Sortida	8	Retards TAP calculats i vàlids un cop BIT_ALGN_DONE s'estableixi com a alt per la IP.
RX_BIT_ALIGN_LEFT_WIN	Sortida	8	Valor del monitor de l'ull de dades esquerre Nota: Els valors només són vàlids quan la sortida BIT_ALGN_DONE s'estableix en 1 i la sortida BIT_ALGN_START s'estableix en 0. Si s'estableix el paràmetre SKIP_TRNG, retorna 0.
RX_BIT_ALIGN_RGHT_WIN	Sortida	8	Valor del monitor de l'ull de dades dret Nota: Els valors només són vàlids quan la sortida BIT_ALGN_DONE s'estableix en 1 i la sortida BIT_ALGN_START s'estableix en 0. Si s'estableix el paràmetre SKIP_TRNG, retorna 0.

Implementació de CoreRxIODBitAlign a Libero Design Suite

Fes una pregunta

Disseny intel·ligent (Fes una pregunta)

• CoreRxIODBitAlign està preinstal·lat a l'entorn de disseny de desplegament SmartDesign IP. La figura següent mostra un exampfitxer de CoreRxIODBitAlign instància.
• El nucli es configura mitjançant la finestra de configuració de l'SmartDesign, tal com es mostra a la figura 4-2.
• Per obtenir més informació sobre com utilitzar l'SmartDesign per crear una instancia i generar nuclis, vegeu Guia d'usuari de SmartDesign.

Configuració de CoreRxIODBitAlign a SmartDesign (Fes una pregunta)

• El nucli es configura mitjançant la GUI de configuració a SmartDesign, tal com es mostra a la figura següent.

Fluxos de simulació (Fes una pregunta)

• El banc de proves d'usuari per a CoreRxIODBitAlign s'inclou a totes les versions.
• Per executar simulacions, seguiu el pas següent: seleccioneu el flux User Testbench a SmartDesign i, a continuació, feu clic a Desa i genera al panell Genera.
• El banc de proves d'usuari es selecciona mitjançant la GUI de configuració del banc de proves principal. Quan SmartDesign genera el projecte Libero® SoC, instal·la el banc de proves d'usuari files.
• Per executar el banc de proves de l'usuari, configureu l'arrel de disseny a la instanciació CoreRxIODBitAlign al panell de jerarquia de disseny del Libero SoC i, a continuació, feu clic a Simulació a la finestra Flux de disseny del Libero SoC.
• Això invoca ModelSim® i executa automàticament la simulació.
• La figura següent mostra un exampfitxer d'un subsistema de simulació. Utilitza el component IOG_IOD DDRX4 i DDTX4 en mode loopback amb el CoreRxIODBitAlign per a la simulació.
• Aquí, les dades PRBS generades es transmeten en sèrie per DDTX4 a DDRX4 i, finalment, el verificador PRBS s'utilitza per comprovar la integritat de les dades un cop finalitzada la formació.

Síntesi en Libero SoC (Fes una pregunta)

• Per executar la síntesi amb la configuració seleccionada a la GUI de configuració, configureu l'arrel del disseny adequadament. A Implementar disseny, a la pestanya Flux de disseny, feu clic amb el botó dret a Sintetitza i feu clic a Executar.

Lloc i ruta a Libero SoC (Fes una pregunta)

• Després de configurar l'arrel del disseny adequadament i executar Synthesis. A Implementar disseny a la pestanya Flux de disseny, feu clic amb el botó dret a Col·loca i ruta i feu clic a Executar.

Integració del sistema (Fes una pregunta)

• Aquesta secció indica com facilitar la integració de CoreRxIODBitAlign.
• El Rx/Tx IOG utilitzat admet nombrosos modes d'entrada i sortida. Aquestes dades i velocitats de rellotge poden ser més lentes i, en alguns casos, més ràpides, segons la caracterització final del silici.
• La taula següent mostra les dades i la velocitat del rellotge.

Taula 4-1. Dades i velocitat de rellotge

Mode IOG	Direcció	Relació de transmissió	Velocitat de dades d'IO màxima esperada	IO Rellotge Taxa	Nucli Rellotge Taxa	Tipus de dades
DDRX4	Entrada	8:1	1600 Mbps	800 MHz	200 MHz	DDR

La figura següent mostra un exampfitxer d'integració del subsistema CoreRXIODBitAlign.

• El subsistema anterior utilitza el component IOG_IOD DDRX4 i DDTX4 en mode Loopback amb el CoreRxIODBitAlign per a la simulació. Aquí, les dades PRBS generades són transmeses per IOG_IOD_DDRTX4_0, en sèrie a IOG_IOD_DDRX4_PF_0.
• El CoreRxIODBitAlign fa l'entrenament (BIT_ALIGN_START establert a 1, BIT_ALIGN_DONE establert a 0) amb el component IOG_IOD_DDRX4_PF_0 i, finalment, un cop finalitzat l'entrenament (BIT_ALIGN_START establert a 0, BIT_ALIGN_DONE establert a 1) s'utilitza el verificador de dades PRBS per comprovar la integritat del PRBS.

Banc de proves (Fes una pregunta)

• S'utilitza un banc de proves unificat per verificar i provar CoreRxIODBitAlign anomenat banc de proves d'usuari.

Banc de proves d'usuari (Fes una pregunta)

• El banc de proves d'usuari s'inclou amb les versions de CoreRxIODBitAlign que verifica algunes característiques del CoreRxIODBitAlign. La figura següent mostra el banc de proves d'usuari CoreRxIODBitAlign.
• Tal com es mostra a la figura anterior, el banc de proves d'usuari consta d'un Microchip DirectCore CoreRxIODBitAlign DUT, PRBS_GEN, PRBS_CHK, CCC, IOG_IOD_TX i IOG_IOD_RX per verificar en mode Loopback.
• El circuit de condicionament del rellotge (CCC) impulsa el CORE_CLK i IO_CLK quan el rellotge és estable.
• PRBS_GEN condueix les dades en paral·lel a IOG_IOD_TX i, a continuació, IOG_ID_RX rep les dades en sèrie en paral·lel.
• El CoreRxIODBitAlign DUT realitza l'entrenament amb senyals IOD_CTRL. Un cop finalitzada la formació, el bloc PRBS_CHK s'habilita per comprovar la integritat de les dades del bloc IOG_IOD_RX.
• Important: El banc de proves d'usuari només admet la configuració fixa.

Diagrames de temps

(Fes una pregunta)

• Aquesta secció descriu el diagrama de temps del CoreRxIODBitAlign.

Diagrama de cronometratge de l'entrenament CoreRxIODBitAlign (Fes una pregunta)

• El següent diagrama de temps és un exampfitxer d'una seqüència d'entrenament amb els paràmetres següents.
• CoreRxIODBitAlign funciona segons el rellotge de teixit o SCLK, o OUT2_FABCLK_* del component CCC o PLL, i el component PF_IOD_GENERIC_RX IOD utilitzat funciona basat en OUT*_HS_IO_CLK_* o el rellotge del banc o BCLK per a l'alineació de bits. Aquí, el component PF_IOD_GENERIC_RX IOD rep les dades en sèrie per a l'alineació de bits. Per exampsi la velocitat de dades requerida és de 1000 Mbps en el mode Fabric DDRx4, OUT2_FABCLK_0 o SCLK s'ha de controlar des del component PLL o CCC a 125 MHz i OUT0_HS_IO_CLK_0 o BCLK a PF_IOD_GENERIC_RX ha de ser de 500 MHz.
• CoreRxIODBitAlign comença l'entrenament una vegada que el PLL_LOCK és estable i avançat. A continuació, s'inicia l'entrenament conduint BIT_ALGN_START com a alt i BIT_ALGN_DONE tan baix i després impulsa la sortida BIT_ALGN_LOAD per carregar la configuració predeterminada al component PF_IOD_GENERIC_RX. El BIT_ALGN_CLR_FLGS s'utilitza per esborrar els indicadors IOD_EARLY, IOD_LATE i BIT_ALGN_OOR.
• CoreRxIODBitAlign continua amb BIT_ALGN_MOVE seguit de BIT_ALGN_CLR_FLGS per a cada TAP i registra els indicadors IOD_EARLY i IOD_LATE. Una vegada que el component PF_IOD_GENERIC_RX estableix BIT_ALGN_OOR a un nivell alt, CoreRxIODBitAlign escombra els senyaladors EARLY i LATE enregistrats i troba els indicadors Early i Late òptims per calcular els retards TAP necessaris per a l'alineació de bits de rellotge i dades.
• CoreRxIODBitAlign carrega els retards de TAP calculats i fa que BIT_ALGN_START baixi i BIT_ALGN_DONE alts per indicar la finalització de la formació.
• CoreRxIODBitAlign continua el reentrenament de forma dinàmica si detecta una afirmació sorollosa de comentaris IOD_EARLY o IOD_LATE del component PF_IOD_GENERIC_RX. Aquí, el BIT_ALGN_DONE es restableix i baixa i CoreRxIODBitAlign torna a pujar BIT_ALGN_START per indicar el reinici de l'entrenament. El comptador de temps mort quan arriba a la condició de temps mort, afirma el BIT_ALGN_ERR al final de l'entrenament.
• CoreRxIODBitAlign també proporciona un mecanisme de reinici perquè l'usuari final reiniciï la formació sempre que sigui necessari. L'entrada BIT_ALGN_RSRT està activa; el pols alt s'ha d'impulsar a alt, per exempleample, vuit rellotges.
• Aquí, el BIT_ALGN_DONE es restableix i baixa, i CoreRxIODBitAlign torna a pujar BIT_ALGN_START per indicar el nou començament de l'entrenament.
• CoreRxIODBitAlign també proporciona un mecanisme de retenció per mantenir l'entrenament al mig. Aquí el paràmetre HOLD_TRNG s'ha d'establir a 1 i, a continuació, CoreRxIODBitAlign utilitza l'entrada BIT_ALGN_HOLD i ha d'afirmar el nivell actiu-alt basat fins que requereix que CoreRxIODBitAlign mantingui l'entrenament i, a continuació, continuï l'entrenament una vegada que l'entrada BIT_ALGN_HOLD s'hagi baixat.

Referències addicionals

(Fes una pregunta)

• Aquesta secció ofereix una llista d'informació addicional.
• Per obtenir actualitzacions i informació addicional sobre el programari, els dispositius i el maquinari, visiteu les pàgines de propietat intel·lectual a Microxip FPGA Nuclis de propietat intel·lectual.

Problemes coneguts i solucions alternatives (Fes una pregunta)

• No hi ha limitacions ni solucions alternatives conegudes a CoreRxIODBitAlign v2.3.

Funcions i dispositius descatalogats (Fes una pregunta)

• A CoreRxIODBitAlign v2.3 no hi ha funcions ni dispositius discontinuats.

Problemes resolts

(Fes una pregunta)

• La taula següent enumera tots els problemes resolts per a les diferents versions de CoreRxIODbitAlign.

Taula 7-1. Problemes resolts

Alliberament	Descripció
2.3	No hi ha cap problema resolt en aquesta versió v2.3
2.2	No hi ha cap problema resolt en aquesta versió v2.2
1.0	Alliberament inicial

Ús i rendiment del dispositiu

(Fes una pregunta)

La macro CoreRxIODBitAlign s'implementa a les famílies enumerades a la taula següent.

Taula 8-1. Ús i rendiment del dispositiu

Dispositiu Detalls		FPGA Recursos			Rendiment (MHz)
Família	Dispositiu	DFF	LUTs	Lògica Elements	SEDA
PolarFire®	MPF300TS	788	1004	1432	261
SoC PolarFire	MPF250TS	788	1004	1416	240

• Important: El Les dades de la taula anterior s'aconsegueixen mitjançant Libero® SoC v2023.2.
• Les dades de la taula anterior s'aconsegueixen mitjançant la configuració típica de síntesi i disseny.
• Els següents paràmetres de la GUI de configuració de nivell superior s'han modificat dels seus valors predeterminats.
• Els valors per defecte són els següents:
  • SKIP_TRNG = 1
  • HOLD_TRNG = 1
  • MIPI_TRNG = 1
  • DEM_TAP_WAIT_CNT_WIDTH = 3
• A continuació es mostren les restriccions de rellotge utilitzades per aconseguir els números de rendiment:
  • SCLK = 200 MHz
  • Grau de velocitat = −1
• El rendiment es calcula de la següent manera: (amplada de bits/nombre de cicles) × velocitat de rellotge (rendiment).

Historial de revisions

(Fes una pregunta)

L'historial de revisions descriu els canvis que es van implementar al document. Els canvis s'enumeren per revisió, començant per la publicació més actual.

Taula 9-1. Historial de versions

Revisió	Data	Descripció
B	02/2024	A continuació es mostra la llista de canvis a la revisió B del document: • Actualitzat per a CoreRxIODBitAlign v2.3 • S'ha afegit informació del registre de canvis a la secció Introducció • Actualitzat 8. Secció Ús i rendiment del dispositiu • S'ha afegit 7. Secció Problemes resolts
A	03/2022	A continuació es mostra la llista de canvis a la revisió A del document: • El document s'ha migrat a la plantilla Microxip • El número de document s'ha canviat de 50200861 a DS50003255
3	—	A continuació es mostra la llista de canvis a la revisió 3 del document: • Actualitzat per a CoreRxIODBitAlign v2.2. • S'ha actualitzat la guia d'usuari per als senyals de dades de l'ull esquerre i dret a la part superior. Per obtenir informació addicional, consulteu la figura 2-1 i 3.2. Ports.
2	—	A continuació es mostra la llista de canvis a la revisió 2 del document: • Actualitzat per a CoreRxIODBitAlign v2.1. • Actualitzat: 2. Descripció funcional i 5. Diagrames de temps.
1	—	La revisió 1.0 va ser la primera publicació d'aquest document. Creat per a CoreRxIODBitAlign v2.0.

Suport de microxip FPGA

• El grup de productes Microchip FPGA avala els seus productes amb diversos serveis d'assistència, inclòs el servei d'atenció al client, el centre de suport tècnic al client, un weblloc web i oficines de vendes a tot el món.
• Es recomana als clients que visitin els recursos en línia de Microxip abans de contactar amb el servei d'assistència, ja que és molt probable que les seves consultes ja hagin estat respostes.
• Poseu-vos en contacte amb el Centre de Suport Tècnic a través del weblloc a www.microchip.com/support. Esmenta el
• Número de peça del dispositiu FPGA, seleccioneu la categoria de cas adequada i pengeu el disseny files mentre es crea un cas de suport tècnic.
• Poseu-vos en contacte amb el servei d'atenció al client per obtenir assistència no tècnica del producte, com ara preus del producte, actualitzacions del producte, informació d'actualització, estat de la comanda i autorització.
• Des d'Amèrica del Nord, truqueu al 8002621060
• Des de la resta del món, truqueu al 6503184460
• Fax, des de qualsevol part del món, 6503188044

Informació del microxip

El Microxip Weblloc

• Microxip ofereix suport en línia a través del nostre weblloc a www.microchip.com/. Això weblloc s'utilitza per fer filei informació fàcilment disponible per als clients. Alguns dels continguts disponibles inclouen:
• Suport al producte – Fitxes i errates, notes d'aplicació i sampprogrames, recursos de disseny, guies d'usuari i documents de suport de maquinari, últimes versions de programari i programari arxivat
• Suport tècnic general - Preguntes freqüents (FAQ), sol·licituds d'assistència tècnica, grups de discussió en línia, llista de membres del programa de socis de disseny de Microchip
• Negoci de Microxip - Selector de productes i guies de comandes, darrers comunicats de premsa de Microxip, una llista de seminaris i esdeveniments, llistats d'oficines de vendes, distribuïdors i representants de fàbrica de Microxip

Servei de notificació de canvis de producte

• El servei de notificació de canvis de producte de Microchip ajuda a mantenir els clients al dia dels productes de Microchip.
• Els subscriptors rebran notificacions per correu electrònic sempre que hi hagi canvis, actualitzacions, revisions o errates relacionades amb una família de productes o una eina de desenvolupament específica d'interès.
• Per registrar-se, aneu a www.microchip.com/pcn i seguiu les instruccions de registre.

Atenció al client

• Els usuaris dels productes Microxip poden rebre assistència a través de diversos canals:
• Distribuïdor o representant
• Oficina local de vendes
• Enginyer de solucions integrades (ESE)
• Suport tècnic
• Els clients han de contactar amb el seu distribuïdor, representant o ESE per obtenir assistència. Les oficines de vendes locals també estan disponibles per ajudar els clients. En aquest document s'inclou una llista d'oficines de vendes i ubicacions.
• El suport tècnic està disponible a través de weblloc a: www.microchip.com/support

Funció de protecció de codi de dispositius de microxip

• Nota els detalls següents de la funció de protecció del codi als productes Microxip.
• Els productes de microxip compleixen les especificacions contingudes a la seva fitxa de dades particular de microxip.
• Microxip creu que la seva família de productes és segura quan s'utilitza de la manera prevista, dins de les especificacions de funcionament i en condicions normals.
• Microxip valora i protegeix de manera agressiva els seus drets de propietat intel·lectual. Els intents d'infringir les funcions de protecció del codi dels productes Microxip estan estrictament prohibits i poden infringir la Llei de drets d'autor de Digital Millennium.
• Ni Microchip ni cap altre fabricant de semiconductors poden garantir la seguretat del seu codi. La protecció del codi no vol dir que estem garantint que el producte sigui "irrompible".
• La protecció del codi està en constant evolució. Microxip es compromet a millorar contínuament les funcions de protecció del codi dels nostres productes.

Avís Legal

• Aquesta publicació i la informació que s'hi inclou només es poden utilitzar amb els productes Microxip, inclòs per dissenyar, provar i integrar productes Microxip amb la vostra aplicació. L'ús d'aquesta informació de qualsevol altra manera viola aquests termes. La informació sobre les aplicacions del dispositiu només es proporciona per a la vostra comoditat i pot ser substituïda per actualitzacions. És la vostra responsabilitat assegurar-vos que la vostra aplicació compleix les vostres especificacions. Poseu-vos en contacte amb l'oficina local de vendes de Microxip per obtenir assistència addicional o, per obtenir assistència addicional a www.microchip.com/en-us/support/design-help/client-support-services.
• AQUESTA INFORMACIÓ ÉS PROPORCIONADA PER MICROCHIP "TAL CUAL". MICROCHIP NO FA REPRESENTACIONS NI GARANTIES DE CAP TIPUS, JA SIGUI EXPRESSES O IMPLÍCITES, ESCRITS O ORALS, LEGALS O D'ALTRE ALTRE, RELACIONATS AMB LA INFORMACIÓ INCLOSA, PERÒ NO LIMITADA A CAP GARANTIA IMPLÍCITA DE NO INFRACCIÓ, COMERCIABILITAT I COMERCIALITZACIÓ, COMERCIALITZACIÓ I COMERCIALITZACIÓ. GARANTIES RELACIONATS AMB EL SEU ESTAT, QUALITAT O RENDIMENT.
• EN CAP CAS, MICROCHIP SERÀ RESPONSABLE DE CAP PÈRDUA INDIRECTA, ESPECIAL, PUNITIVA, INCIDENTAL O CONSEQUENTAL, DANNY, COST O DESPESA DE QUALSEVOL TIPUS RELACIONATS AMB LA INFORMACIÓ O EL SEU ÚS, SEGUI QUE SIEMPRE CAUSAT, FINS I TOT QUÈ SIGUI AIXÒ. LA POSSIBILITAT O ELS DANYS SÓN PREVISIBLES. EN LA MÀXIMA MESURA PERMETIDA PER LA LLEI, LA RESPONSABILITAT TOTAL DE MICROCHIP EN TOTES LES RECLAMACIONS RELACIONATS DE QUALSEVOL MANERA AMB LA INFORMACIÓ O EL SEU ÚS NO SUPERARÀ EL NOMBRE DE TARIFES, SI ENS HA, QUE HEU PAGAT DIRECTAMENT A MICROCHIP PER LA INFORMACIÓ.
• L'ús de dispositius Microxip en aplicacions de suport vital i/o seguretat és totalment a risc del comprador, i el comprador es compromet a defensar, indemnitzar i indemnitzar Microxip de qualsevol dany, reclamació, demanda o despeses derivades d'aquest ús. No es transmet cap llicència, implícita o d'una altra manera, sota cap dret de propietat intel·lectual de Microxip tret que s'indiqui el contrari.

Marques comercials

• El nom i el logotip de Microxip, el logotip de Microxip, Adaptec, AVR, logotip d'AVR, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMD, maXStyluuchs, MediaLB, megaAVR, Microsemi, logotip de Microsemi, MOST, logotip MOST, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, logotip PIC32, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, SST Logo, SuperFlash, Symmetricom , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron i XMEGA són marques registrades de Microchip Technology Incorporated als EUA i altres països.
• AgileSwitch, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed ​​Control, HyperLight Load, Libero, banc de motors, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, logotip de ProASIC Plus, Quiet-Wire, SmartFusion, SyncWorld , TimeCesium, TimeHub, TimePictra, TimeProvider i ZL són marques registrades de Microchip Technology Incorporated als EUA.
• Supressió de claus adjacents, AKS, Analog-for-the-Digital Age, Qualsevol condensador, AnyIn, AnyOut, Augmented Switching, BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, dsPICDEM, dsPICDEM Average Net. , DAM, ECAN, Espresso T1S, EtherGREEN, EyeOpen, GridTime, IdealBridge, IGaT, Programació en sèrie en circuit, ICSP, INICnet, Paral·lelització intel·ligent, IntelliMOS, Connectivitat entre xips, JitterBlocker, Knob-on-Display, MarginLink, maxC màxView, membrana, Mindi, MiWi, MPASM, MPF, logotip de MPLAB Certified, MPLIB, MPLINK, mSiC, MultiTRAK, NetDetach, Omniscient Code Generation, PICDEM, PICDEM.net, PICkit, PICtail, Power MOS IV, Power MOS 7, PowerSmart, PureSilicon, REAL Blocker, Ripp, QMax, RT RTG4, SAM-ICE, E/S de quatre sèries,
• mapa simple, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance, Trusted Time, TSHARC, Turing, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock,
• XpressConnect i ZENA són marques comercials de Microchip Technology Incorporated als EUA i altres països.
• SQTP és una marca de servei de Microchip Technology Incorporated als EUA
• El logotip d'Adaptec, Frequency on Demand, Silicon Storage Technology i Symmcom són marques registrades de Microchip Technology Inc. a altres països.
• GestIC és una marca comercial registrada de Microchip Technology Germany II GmbH & Co. KG, una filial de Microchip Technology Inc., a altres països.
• Totes les altres marques comercials esmentades aquí són propietat de les seves respectives empreses.
• © 2024, Microchip Technology Incorporated i les seves filials. Tots els drets reservats.
• ISBN: 9781668339879

Sistema de gestió de la qualitat

• Per obtenir informació sobre els sistemes de gestió de la qualitat de Microchip, visiteu www.microchip.com/quality.

Vendes i servei a tot el món

AMÈRICES	ASIA/PACÍFIC	ASIA/PACÍFIC	EUROPA
Corporativa Oficina 2355 West Chandler Blvd. Chandler, AZ 85224-6199 Tel: 480-792-7200 Fax: 480-792-7277 Suport tècnic: www.microchip.com/support Web Adreça: www.microchip.com Atlanta Duluth, GA Tel: 678-957-9614 Fax: 678-957-1455 Austin, TX Tel: 512-257-3370 Boston Westborough, MA Tel: 774-760-0087 Fax: 774-760-0088 Chicago Itasca, IL Tel: 630-285-0071 Fax: 630-285-0075 Dallas Addison, TX Tel: 972-818-7423 Fax: 972-818-2924 Detroit Novi, MI Tel: 248-848-4000 Houston, TX Tel: 281-894-5983 Indianàpolis Noblesville, IN Tel: 317-773-8323 Fax: 317-773-5453 Tel: 317-536-2380 Los Angeles Mission Viejo, CA Tel: 949-462-9523 Fax: 949-462-9608 Tel: 951-273-7800 Raleigh, NC Tel: 919-844-7510 Nou York, NY Tel: 631-435-6000 San Jose, CA Tel: 408-735-9110 Tel: 408-436-4270 Canadà – Toronto Tel: 905-695-1980 Fax: 905-695-2078	Austràlia – Sydney Tel: 61-2-9868-6733 Xina - Pequín Tel: 86-10-8569-7000 Xina - Chengdu Tel: 86-28-8665-5511 Xina - Chongqing Tel: 86-23-8980-9588 Xina - Dongguan Tel: 86-769-8702-9880 Xina - Guangzhou Tel: 86-20-8755-8029 Xina - Hangzhou Tel: 86-571-8792-8115 Xina – Hong Kong SAR Tel: 852-2943-5100 Xina - Nanjing Tel: 86-25-8473-2460 Xina - Qingdao Tel: 86-532-8502-7355 Xina - Xangai Tel: 86-21-3326-8000 Xina - Shenyang Tel: 86-24-2334-2829 Xina - Shenzhen Tel: 86-755-8864-2200 Xina - Suzhou Tel: 86-186-6233-1526 Xina - Wuhan Tel: 86-27-5980-5300 Xina - Xian Tel: 86-29-8833-7252 Xina - Xiamen Tel: 86-592-2388138 Xina - Zhuhai Tel: 86-756-3210040	Índia – Bangalore Tel: 91-80-3090-4444 Índia - Nova Delhi Tel: 91-11-4160-8631 Índia – Pune Tel: 91-20-4121-0141 Japó – Osaka Tel: 81-6-6152-7160 Japó – Tòquio Tel: 81-3-6880-3770 Corea - Daegu Tel: 82-53-744-4301 Corea - Seül Tel: 82-2-554-7200 Malàisia – Kuala Lumpur Tel: 60-3-7651-7906 Malàisia - Penang Tel: 60-4-227-8870 Filipines – Manila Tel: 63-2-634-9065 Singapur Tel: 65-6334-8870 Taiwan – Hsin Chu Tel: 886-3-577-8366 Taiwan – Kaohsiung Tel: 886-7-213-7830 Taiwan – Taipei Tel: 886-2-2508-8600 Tailàndia - Bangkok Tel: 66-2-694-1351 Vietnam - Ho Chi Minh Tel: 84-28-5448-2100	Àustria – Wels Tel: 43-7242-2244-39 Fax: 43-7242-2244-393 Dinamarca – Copenhaguen Tel: 45-4485-5910 Fax: 45-4485-2829 Finlàndia – Espoo Tel: 358-9-4520-820 França - París Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Alemanya – garching Tel: 49-8931-9700 Alemanya – Haan Tel: 49-2129-3766400 Alemanya – Heilbronn Tel: 49-7131-72400 Alemanya – Karlsruhe Tel: 49-721-625370 Alemanya – Munic Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Alemanya – Rosenheim Tel: 49-8031-354-560 Israel – Raanana Tel: 972-9-744-7705 Itàlia - Milà Tel: 39-0331-742611 Fax: 39-0331-466781 Itàlia - Pàdua Tel: 39-049-7625286 Països Baixos – Drunen Tel: 31-416-690399 Fax: 31-416-690340 Noruega – Trondheim Tel: 47-72884388 Polònia – Varsòvia Tel: 48-22-3325737 Romania – Bucarest Tel: 40-21-407-87-50 Espanya – Madrid Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Suècia – Göteborg Tel: 46-31-704-60-40 Suècia - Estocolm Tel: 46-8-5090-4654 Regne Unit - Wokingham Tel: 44-118-921-5800 Fax: 44-118-921-5820

Documents/Recursos

Controlador de dispositiu MICROCHIP v2.3 Gen 2 [pdfGuia de l'usuari v2.3, v2.2, v2.3 Controlador de dispositiu Gen 2, v2.3, Controlador de dispositiu Gen 2, Controlador de dispositiu, Controlador

Referències

• Manual d'usuari