Controller di Dispositivi MICROCHIP v2.3 Gen 2

Introduzione

Fate una quistione

Questa IP di furmazione generica CoreRxIODBitAlign hè aduprata in u bloccu di gearing IO in u percorsu Rx per l'Allineamentu di Bit indipendentemente da a dati o u protokollu utilizatu. U CoreRxIODBitAlign permette di aghjustà u ritardu in a strada di dati relative à a strada di u clock.

CoreRxIODBitAlign Riassuntu

Core Versione	Ce document s'applique à CoreRxIODBitAlign v2.3
Dispositivu supportatu	CoreRxIODBitAlign supporta e seguenti famiglie:
Famiglie	• PolarFire® SoC
	• PolarFire
	Nota: Per più infurmazione, visitate u pagina di u produttu
U Flussu di Strumenta Supportatu	Richiede Libero® SoC v12.0 o versioni successive
Interfacce supportate	—
Licenza	CoreRxIODBitAlign ùn hà micca bisognu di licenza
Istruzzioni di stallazione	CoreRxIODBitAlign deve esse installatu à u Catalogu IP di u software Libero SoC automaticamente, attraversu a funzione d'aghjurnamentu di u Catalogu IP in u software Libero SoC, o hè scaricatu manualmente da u catalogu. Una volta chì u core IP hè stallatu in u Catalogu IP di u software Libero SoC, hè cunfiguratu, generatu è instantiatu in SmartDesign per l'inclusione in u prughjettu Libero.
Utilizazione di u dispusitivu è Prestazione	Un riassuntu di l'infurmazioni d'utilizazione è di rendiment per CoreRxIODBitAlign hè listatu in 8. Utilizazione di u Dispositivu è Performanza

CoreRxIODBitAlign Change Log Information

Questa sezione furnisce una più completaview di e funzioni recentemente incorporate, cuminciendu cù a versione più recente. Per più infurmazione nantu à i prublemi risolti, vede a sezione 7. Problemi risolti.

CoreRxIODBitAlign v2.3	Cosa hè Novu                   • Updated per u mecanismu di furmazione basatu in MIPI
CoreRxIODBitAlign v2.2	Cosa hè Novu        • Added Left and Right EYE Tap ritarda l'infurmazioni in u modulu superiore

Features

Fate una quistione

CoreRxIODBitAlign hà e seguenti caratteristiche:

• Supporta l'Allineamentu di Bit cù diverse Larghezza di l'ochji 1-7
• Supporta diversi modi Fabric Double Data Rate (DDR) 2/4/3p5/5
• Supporta u mecanismu Skip è Restart / Hold
• Supporta a furmazione di l'interfaccia di processore di l'industria mobile (MIPI) attraversu a signalazione LP Start of Frame
• Supporta 256 Tap Delays per Bit Alignment

Descrizzione Funziunale

Fate una quistione

CoreRxIODBitAlign cù l'interfaccia Rx IOD

Fate una quistione

A figura seguente mostra un diagramma di bloccu di altu livellu di u CoreRxIODBitAlign.

• A descrizzione si riferisce à u CoreRxIODBitAlign chì sustene i dispositi PolarFire® è PolarFire SoC.
• CoreRxIODBitAlign esegue a furmazione è hè ancu rispunsevule per l'interfaccia di i dispositi IO Digital (IOD) è IO Gearing (IOG) per sustene cum'è una fonte dinamica cù ritardi di aghjustà per catturà e dati currettamente.
• U flussu cumpletu di u mecanismu di furmazione hè spiegatu in a sezione 5. Diagrammi di timing.
• CoreRxIODBitAlign supporta dinamicamente l'aghjunzione o l'eliminazione di ritardu da a strada di dati relative à a strada di u clock. Quì l'interfaccia RX_DDRX_DYN furnisce cuntrolli à u CoreRxIODBitAlign per eseguisce a furmazione di u margine di clock-to-data aghjustendu ritardi di tap in una direzzione ascendente. CoreRxIODBitAlign, à u turnu per più tardi review (di ogni incrementu di ritardu di tappa), almacena i bandieri di statutu di feedback da l'interfaccia RX_DDRX_DYN.
• U CoreRxIODBitAlign cuntinueghja a furmazione per ogni incrementu di tap finu à chì l'interfaccia RX_DDRX_DYN righjunghji a cundizione fora di u range.
• Infine, u CoreRxIODBitAlign sweeps the complete feedback status flags. Stu passu ottimizza è calcula l'allineamentu di bit di e dati per esse 90 gradi centrati da i bordi di u clock.
• I ritardi di tappe calculati finali sò caricati in l'interfaccia RX_DDRX_DYN per compie a furmazione di allineamentu di bit.
• E funzioni supportate da questu CoreRxIODBitAlign sò listate in dettagliu cum'è seguita.

Meccanisimu di Riformazione Dinamica

Fate una quistione

• CoreRxIODBitAlign monitoreghja continuamente i bandieri di u Statu di Feedback (IOD_EARLY/IOD_LATE) è verifica se i bandieri sò toggling.
• L'IP prima aghjusta i tappi precedentemente calculati da +/- 4 taps in una direzzione ascendente o descendente. Ancu allora, se i bandieri cambianu, l'IP re-triggers a furmazione di novu.

Meccanismu di mantene (Fate una quistione)

• Questa funzione hè aduprata quandu a furmazione deve esse in u statu Hold. U BIT_ALGN_HOLD hè un input basatu attivu-altu livellu è deve esse affirmatu per mantene è de-asserted per cuntinuà a furmazione.
• U paràmetru HOLD_TRNG deve esse stabilitu à 1 in u cunfiguratore per attivà sta funzione. Stu paràmetru hè stabilitu à 0 per difettu.

Meccanismu di riavvia (Fate una quistione)

• Questa funzione hè aduprata per riavvia a furmazione. Per riavvia a furmazione, l'input BIT_ALGN_RSRTT deve esse affirmatu per un impulsu di clock Serial Clock (SCLK).
• Questu inizia u reset soft di l'IP, chì resetta BIT_ALGN_DONE à 0 è BIT_ALGN_START à 1.

Meccanismu di saltà (Fate una quistione)

• Questa funzione hè aduprata quandu a furmazione ùn hè micca necessariu, è a furmazione cumpleta pò esse ignorata. U BIT_ALGN_SKIP hè un input basatu attivu à livellu altu è deve esse affirmatu per saltà a furmazione cumpleta.
• U paràmetru SKIP_TRNG deve esse stabilitu à 1 in u cunfiguratore per attivà sta funzione. Stu paràmetru hè stabilitu à 0 per difettu.

Mécanisme de formation basé sur le MIPI (Fate una quistione)

• U paràmetru MIPI_TRNG deve esse stabilitu à 1 in u cunfiguratore per attivà sta funzione. Se stabilitu, u portu di input LP_IN hè aghjuntu à u CoreRxIODBitAlign.
• L'IP detecta a punta di caduta di u portu di input LP_IN, chì indica l'iniziu validu di u quadru per inizià a furmazione.

Parametri CoreRxIODBitAlign è signali di l'interfaccia

Fate una quistione

Parametri GUI di cunfigurazione (Fate una quistione)

Ùn ci hè micca parametri di cunfigurazione per questa versione core.

Porti (Fate una quistione)

A tavula seguente lista i signali di input è output utilizati in u disignu di CoreRxIODBitAlign.

Table 3-1. Segnali di input è output

Segnale	Direzzione	Larghezza di u portu (bits)	Descrizzione
Orologi è Resettate
SETA	Input	1	Orologio di tela
PLL_LOCK	Input	1	PLL Lock
RESET	Input	1	Reset asincronu Active-Low
Bus di dati è cuntrollu
IOD_PRINCIPE	Input	1	Bandiera iniziale di u monitoru di l'ochji di dati
IOD_LATE	Input	1	Dati ochju monitor late flag
IOD_ OOR	Input	1	Bandiera fora di gamma di monitoru di l'ochji di dati per a linea di ritardu
BIT_ALGN_EYE_IN	Input	3	L'utilizatore stabilisce a larghezza di u monitor di l'ochju di dati
BIT_ALGN_RSRT	Input	1	Bit Align Training restart (affirmazione basata in impulsi) 1- Restart Training 0- Nisun Restart Training
BIT_ALGN_CLR_FLGS	Output	1	Sguassate i bandieri in anticipu o tardi
BIT_ALGN_LOAD	Output	1	Carica predefinitu
BIT_ALGN_DIR	Output	1	Linea di ritardo su o discendente direzzione 1— Up (incrementu di 1 toccu) 0— Down (diminuisce 1 tap)
BIT_ALGN_MOVE	Output	1	Incrementa u ritardu nantu à u pulse di muvimentu
BIT_ALIGN_SKIP	Input	1	Salta di furmazione Bit Align (affirmazione basatu à livellu) 1- Saltate a furmazione è valida solu quandu u paràmetru SKIP_TRNG hè stabilitu à 1 0- L'addestramentu deve prucede cum'è normale
BIT_ALIGN_HOLD	Input	1	Mantene di furmazione Bit Align (affirmazione basatu à livellu) 1- Mantene a furmazione è valida solu quandu u paràmetru HOLD_TRNG hè stabilitu à 1 0- L'addestramentu deve prucede cum'è normale
BIT_ALIGN_ERR	Output	1	Errore di furmazione Bit Align (affirmazione basatu à livellu) 1- Errore 0- No Error
BIT_ALGN_START	Output	1	Bit Align iniziu di furmazione (affirmazione basatu à Livellu) 1- Iniziatu 0- Micca iniziatu
BIT_ALGN_DONE	Output	1	Bit Align Training fattu (Asserzione basatu à u Livellu) 1- Cumplitu 0 - Micca finitu

Segnale	Direzzione	Larghezza di u portu (bits)	Descrizzione
LP_IN	Input	1	Formazione di quadru basatu in MIPI (Asserzione basatu à livellu) 1- Segnu Active-Low deve affirmà bassu per indicà l'iniziu di u quadru è deve dessert solu à a fine di u quadru. 0- A furmazione deve prucede cum'è normale è questu signale deve esse ligatu internu.
DEM_BIT_ALGN_TAPDLY	Output	8	Ritardi TAP calculati è validi una volta BIT_ALGN_DONE hè stabilitu altu da l'IP.
RX_BIT_ALIGN_LEFT_WIN	Output	8	Valore di u monitoru di l'ochju di dati Left Nota: I valori sò validi solu quandu l'output BIT_ALGN_DONE hè stabilitu à 1 è l'output BIT_ALGN_START hè stabilitu à 0. Se u paràmetru SKIP_TRNG hè stabilitu, torna 0.
RX_BIT_ALIGN_RGHT_WIN	Output	8	U valore di u monitoru Right Data Eye Nota: I valori sò validi solu quandu l'output BIT_ALGN_DONE hè stabilitu à 1 è l'output BIT_ALGN_START hè stabilitu à 0. Se u paràmetru SKIP_TRNG hè stabilitu, torna 0.

Implementazione di CoreRxIODBitAlign in Libero Design Suite

Fate una quistione

SmartDesign (Fate una quistione)

• CoreRxIODBitAlign hè preinstallatu in l'ambiente di cuncepimentu di implementazione SmartDesign IP. A figura seguente mostra un example di CoreRxIODBitAlign instanziato.
• U core hè cunfiguratu cù a finestra di cunfigurazione in SmartDesign, cum'è mostra in Figura 4-2.
• Per più infurmazione nantu à l'usu di SmartDesign per instantiate è generà core, vede Guida d'usu di SmartDesign.

Configurazione di CoreRxIODBitAlign in SmartDesign (Fate una quistione)

• U core hè cunfiguratu cù a GUI di cunfigurazione in SmartDesign cum'è mostra in a figura seguente.

Flussi di simulazione (Fate una quistione)

• U testbench di l'utilizatori per CoreRxIODBitAlign hè inclusu in tutte e versioni.
• Per eseguisce simulazioni, fate u passu seguente: selezziunate u flussu di u Testbench d'Usuariu in u SmartDesign, è dopu cliccate Salvà è Generate in u pane Generate.
• U testbench di l'Usuariu hè sceltu attraversu a GUI di cunfigurazione core testbench. Quandu SmartDesign genera u prughjettu Libero® SoC, stalla u testbench di l'utilizatori files.
• Per eseguisce u testbench di l'utilizatori, stabilisce a radica di u disignu à l'istanzazione CoreRxIODBitAlign in u pannellu di gerarchia di cuncepimentu di Libero SoC, è dopu cliccate Simulazione in a finestra Libero SoC Design Flow.
• Questu invoca ModelSim® è corre automaticamente a simulazione.
• A figura seguente mostra un example di un sottosistema di simulazione. Utiliza u cumpunente IOG_IOD DDRX4 è DDTX4 in modu di loopback cù u CoreRxIODBitAlign per a simulazione.
• Quì, i dati PRBS generati sò trasmessi da DDTX4 in serie à DDRX4 è infine, u verificatore PRBS hè utilizatu per verificà l'integrità di e dati dopu chì a furmazione hè finita.

Sintesi in Libero SoC (Fate una quistione)

• Per eseguisce a sintesi cù a cunfigurazione selezziunata in a GUI di cunfigurazione, stabilisce a radica di u disignu in modu adattatu. Sottu Implement Design, in a tabulazione Design Flow, cliccate right-click nant'à Synthesize è cliccate Run.

Locu è itinerariu in Libero SoC (Fate una quistione)

• Dopu avè stabilitu a radica di u disignu in modu adattatu è eseguite Synthesis. Sottu Implement Design in a tabulazione Design Flow, cliccate right-click in Place and Route, è cliccate Run.

Integrazione di u sistema (Fate una quistione)

• Questa sezione suggerisce per facilità l'integrazione di CoreRxIODBitAlign.
• U Rx / Tx IOG utilizatu supporta numerosi modi di input è output. Questi dati è i tassi di clock ponu esse più lenti è in certi casi più veloci, basatu nantu à a carattarizazione finale di u siliciu.
• A tavula seguente lista i dati è a freccia di u clock.

Table 4-1. Dati è Clock Rate

Modu IOG	Direzzione	Gear ratio	Max IO Data Rate prevista	IO Clock Rate	Core Clock Rate	Tipu di dati
DDRX4	Input	8: 1	1600 Mbps	800 MHz	200 MHz	DDR

A figura seguente mostra un example di l'integrazione di u sottosistema CoreRXIODBitAlign.

• U sottosistema precedente usa i cumpunenti IOG_IOD DDRX4 è DDTX4 in modalità Loopback cù CoreRxIODBitAlign per a simulazione. Quì, i dati PRBS generati sò trasmessi da IOG_IOD_DDRTX4_0, in serie à IOG_IOD_DDRX4_PF_0.
• U CoreRxIODBitAlign face a furmazione (BIT_ALIGN_START stabilitu à 1, BIT_ALIGN_DONE stabilitu à 0) cù u cumpunente IOG_IOD_DDRX4_PF_0, è infine, una volta chì a furmazione hè fatta (BIT_ALIGN_START impostata à 0, BIT_ALIGN_DONE impostata à 1) u PRBS verifica l'integrità hè utilizatu per verificà l'integrità di u data.

banc d'essai (Fate una quistione)

• Un testbench unificatu hè utilizatu per verificà è pruvà CoreRxIODBitAlign chjamatu testbench d'utilizatore.

Testbench di l'utilizatori (Fate una quistione)

• U testbench di l'utilizatori hè inclusu cù e versioni di CoreRxIODBitAlign chì verifica uni pochi di funzioni di u CoreRxIODBitAlign. A figura seguente mostra u testbench di l'utilizatori CoreRxIODBitAlign.
• Cum'è mostra in a figura precedente, u testbench di l'utilizatori hè custituitu da un Microchip DirectCore CoreRxIODBitAlign DUT, PRBS_GEN, PRBS_CHK, CCC, IOG_IOD_TX, è IOG_IOD_RX per verificà in modalità Loopback.
• U Clock Conditioning Circuit (CCC) conduce u CORE_CLK è IO_CLK quandu u clock hè stabile.
• PRBS_GEN conduce i dati paralleli à IOG_IOD_TX, è dopu IOG_ID_RX riceve i dati seriali in parallelu.
• U CoreRxIODBitAlign DUT esegue a furmazione cù i signali IOD_CTRL. Quandu a furmazione hè finita, u bloccu PRBS_CHK hè attivatu per verificà e dati da u bloccu IOG_IOD_RX per l'integrità di e dati.
• Impurtante: U testbench di l'utilizatori supporta solu a cunfigurazione fissa.

Diagrammi di u tempu

(Fate una quistione)

• Questa sezione descrive u diagramma di timing di u CoreRxIODBitAlign.

Diagramma di timing di a furmazione di CoreRxIODBitAlign (Fate una quistione)

• U diagramma di timing seguente hè un example di una sequenza di furmazione cù i seguenti parametri.
• CoreRxIODBitAlign travaglia basatu annantu à u clock Fabric o SCLK, o OUT2_FABCLK_* da u cumpunente CCC o PLL, è u cumpunente PF_IOD_GENERIC_RX IOD utilizatu travaglia basatu annantu à OUT*_HS_IO_CLK_* o Bank clock o BCLK per l'allineamentu di bit. Quì, u cumpunente PF_IOD_GENERIC_RX IOD riceve i dati seriali per l'allineamentu di bit. Per esample, se a velocità di dati necessaria hè 1000 Mbps à u modu di Fabric DDRx4, allora u OUT2_FABCLK_0 o SCLK deve esse guidatu da u cumpunente PLL o CCC cum'è 125 MHz è OUT0_HS_IO_CLK_0 o BCLK à PF_IOD_GENERIC_RX deve esse 500 MHz.
• CoreRxIODBitAlign principia a furmazione una volta chì u PLL_LOCK hè stabile è guidatu altu. Allora l'iniziu di furmazione cunducendu BIT_ALGN_START cum'è altu è BIT_ALGN_DONE cum'è bassu è poi guida l'output BIT_ALGN_LOAD per carricà i paràmetri predeterminati in u cumpunente PF_IOD_GENERIC_RX. U BIT_ALGN_CLR_FLGS hè utilizatu per sguassà i bandieri IOD_EARLY, IOD_LATE è BIT_ALGN_OOR.
• CoreRxIODBitAlign procede cù BIT_ALGN_MOVE seguita da BIT_ALGN_CLR_FLGS per ogni TAP è registra i bandieri IOD_EARLY è IOD_LATE. Una volta chì BIT_ALGN_OOR hè stabilitu altu da u cumpunente PF_IOD_GENERIC_RX, CoreRxIODBitAlign spazza i bandieri EARLY è LATE registrati è trova i bandieri ottimali Early è Late per calculà i ritardu TAP richiesti per l'allineamentu di u bit di clock è di dati.
• CoreRxIODBitAlign carica i ritardi TAP calculati è conduce BIT_ALGN_START bassu è BIT_ALGN_DONE altu per indicà a fine di a furmazione.
• CoreRxIODBitAlign cuntinueghja a Riformazione in modu dinamicu se rileva l'affirmazioni di feedback IOD_EARLY o IOD_LATE rumorosi da u cumpunente PF_IOD_GENERIC_RX. Quì, u BIT_ALGN_DONE hè resettatu è guidatu bassu è BIT_ALGN_START hè guidatu altu di novu da CoreRxIODBitAlign per indicà u riavviu di a furmazione. U contatore di time-out quandu righjunghji a cundizione di time-out, affirmeghja u BIT_ALGN_ERR à a fine di a furmazione.
• CoreRxIODBitAlign furnisce ancu un mecanismu di riavviu per l'utilizatore finale per riavvia a furmazione ogni volta chì hè necessariu. L'input BIT_ALGN_RSRT hè attivu - l'impulsu altu deve esse guidatu altu, per esample, ottu orologi.
• Quì u BIT_ALGN_DONE hè resettatu è guidatu bassu, è BIT_ALGN_START hè guidatu altu di novu da CoreRxIODBitAlign, per indicà u novu principiu di a furmazione.
• CoreRxIODBitAlign furnisce ancu un mecanismu di mantene per mantene a furmazione in u mezu. Quì u paràmetru HOLD_TRNG deve esse stabilitu à 1, è poi CoreRxIODBitAlign usa l'input BIT_ALGN_HOLD è deve affirmà u livellu attivu-altu basatu finu à chì esige CoreRxIODBitAlign per mantene a furmazione è poi cuntinueghja a furmazione una volta chì l'input BIT_ALGN_HOLD hè guidatu bassu.

Riferimenti supplementari

(Fate una quistione)

• Questa sezione furnisce una lista di informazioni supplementari.
• Per l'aghjurnamenti è l'infurmazioni supplementari nantu à u software, i dispositi è u hardware, visitate e pagine di a pruprietà intellettuale nantu à u Microchip FPGA Cores di pruprietà intellettuale.

Problemi cunnisciuti è solu solu (Fate una quistione)

• Ùn ci sò micca limitazioni cunnisciute o solu solu in u CoreRxIODBitAlign v2.3.

Funzioni è Dispositivi Discontinued (Fate una quistione)

• Ùn ci sò micca funzioni è dispositi discontinuati in CoreRxIODBitAlign v2.3.

Problemi risolti

(Fate una quistione)

• A tavula seguente lista tutti i prublemi risolti per e diverse versioni di CoreRxIODbitAlign.

Table 7-1. Problemi risolti

Libera	Descrizzione
2.3	Ùn ci sò micca prublemi risolti in questa versione v2.3
2.2	Ùn ci sò micca prublemi risolti in questa versione v2.2
1.0	Liberazione iniziale

Utilizazione è prestazione di u dispositivu

(Fate una quistione)

A macro CoreRxIODBitAlign hè implementata in e famiglie listate in a tavula seguente.

Table 8-1. Utilizazione è prestazione di u dispositivu

Dispositivu Dettagli		FPGA Risorse			Prestazione (MHz)
Famiglia	Dispositivu	DFF	LUT	Lògica Elementi	SETA
PolarFire®	MPF300TS	788	1004	1432	261
SoC PolarFire	MPF250TS	788	1004	1416	240

• Impurtante: u i dati in a tabella precedente sò ottenuti cù Libero® SoC v2023.2.
• I dati in a tavula precedente sò ottenuti utilizendu sintesi tipica è paràmetri di layout.
• I seguenti paràmetri GUI di cunfigurazione di primu livellu sò stati mudificati da i so valori predeterminati.
• I seguenti sò i valori predeterminati:
  • SKIP_TRNG = 1
  • HOLD_TRNG = 1
  • MIPI_TRNG = 1
  • DEM_TAP_WAIT_CNT_WIDTH = 3
• Eccu i limiti di u clock aduprati per ottene i numeri di rendiment:
  • SCLK = 200 MHz
  • Grade di Velocità = -1
• A produzzione hè calculata cum'è seguente: (Larghezza di bit / Numeru di cicli) × Clock Rate (Rendimentu).

Storia di rivisione

(Fate una quistione)

A storia di rivisione descrive i cambiamenti chì sò stati implementati in u documentu. I cambiamenti sò listati per rivisione, cuminciendu cù a publicazione più attuale.

Table 9-1. Storia di rivisione

Revisione	Data	Descrizzione
B	02/2024	Eccu a lista di i cambiamenti in a rivisione B di u documentu: • Actualizatu per CoreRxIODBitAlign v2.3 • Added Change infurmazione log in a rùbbrica Introduzione • Updated 8. Utilizazione di Dispositivi è Rendimentu seccione • Added 7. Resolved Issues rùbbrica
A	03/2022	Eccu a lista di i cambiamenti in a rivisione A di u documentu: • U documentu hè statu migratu à u mudellu Microchip • U numeru di documentu hè statu cambiatu da 50200861 à DS50003255
3	—	Eccu a lista di cambiamenti in a rivisione 3 di u documentu: • Actualizatu per CoreRxIODBitAlign v2.2. • Aghjurnatu a guida d'utilizatore per i segnali di l'ochju di dati di manca è destra in cima. Per infurmazioni supplementari, riferite à Figura 2-1 è 3.2. Porti.
2	—	Eccu a lista di cambiamenti in a rivisione 2 di u documentu: • Actualizatu per CoreRxIODBitAlign v2.1. • Updated: 2. Description Functional è 5. Diagrams Timing.
1	—	A rivisione 1.0 hè a prima publicazione di stu documentu. Creatu per CoreRxIODBitAlign v2.0.

Supportu Microchip FPGA

• U gruppu di prudutti Microchip FPGA sustene i so prudutti cù diversi servizii di supportu, cumpresu u serviziu di u cliente, u centru di supportu tecnicu di u cliente, un websitu, è uffizii di vendita in u mondu.
• I clienti sò suggeriti à visità e risorse in linea di Microchip prima di cuntattà l'assistenza postu chì hè assai prubabile chì e so dumande sò digià rispostu.
• Cuntattate u Centru di Assistenza Tecnica attraversu u websitu à www.microchip.com/support. Mencione u
• U numeru di parte di u dispositivu FPGA, selezziunate a categuria di casu adatta è carica u disignu files mentre crea un casu di supportu tecnicu.
• Cuntattate u Serviziu Clienti per un supportu di produttu micca tecnicu, cum'è u prezzu di u produttu, l'aghjurnamenti di u produttu, l'infurmazioni di l'aghjurnamentu, u statu di l'ordine è l'autorizazione.
• Da l'America di u Nordu, chjamate 8002621060
• Da u restu di u mondu, chjamate 6503184460
• Fax, da ogni locu in u mondu, 6503188044

Infurmazioni Microchip

U Microchip Websitu

• Microchip furnisce supportu in linea via u nostru websitu à www.microchip.com/. Questu website hè usatu per fà files è l'infurmazioni facilmente dispunibili à i clienti. Alcune di u cuntenutu dispunibule include:
• Supportu di u produttu – Schede tecniche è errata, note d'applicazione è sampi prugrammi, risorse di cuncepimentu, guide d'utilizatori è documenti di supportu hardware, l'ultime versioni di u software è u software archiviatu
• Assistenza tecnica generale - Domande frequenti (FAQ), richieste di supportu tecnicu, gruppi di discussione in linea, lista di membri di u prugramma di partenarii di design Microchip
• Affari di Microchip - Selettore di prudutti è guide d'ordine, ultimi comunicati di stampa Microchip, una lista di seminarii è avvenimenti, liste di uffizii di vendita di Microchip, distributori è rapprisentanti di fabbrica

Serviziu di Notificazione di Cambiamentu di Produttu

• U serviziu di notificazione di cambiamentu di produttu di Microchip aiuta à mantene i clienti attuali nantu à i prudutti Microchip.
• L'abbonati riceveranu notificazioni per email ogni volta chì ci sò cambiamenti, aghjurnamenti, rivisioni, o errata ligati à una famiglia di prudutti specifica o strumentu di sviluppu d'interessu.
• Per registrà, andate à www.microchip.com/pcn è seguitate l'istruzzioni di registrazione.

Assistenza Clienti

• L'utilizatori di i prudutti Microchip ponu riceve assistenza attraversu parechji canali:
• Distributore o Rappresentante
• Uffiziu di Vendita Locale
• Ingegnere di soluzioni integrate (ESE)
• Assistenza tecnica
• I clienti anu da cuntattà u so distributore, rappresentante o ESE per supportu. L'uffizii di vendita lucali sò ancu dispunibili per aiutà i clienti. Una lista di l'uffizii di vendita è i lochi hè inclusa in stu documentu.
• U supportu tecnicu hè dispunibule attraversu u websitu à: www.microchip.com/support

Funzione di prutezzione di codice di i dispositi Microchip

• Nota i seguenti dettagli di a funzione di prutezzione di codice nantu à i prudutti Microchip.
• I prudutti Microchip rispondenu à e specificazioni cuntenute in a so specifica Scheda di Dati Microchip.
• Microchip crede chì a so famiglia di prudutti hè sicura quandu s'utilice in a manera prevista, in e specificazioni operative, è in cundizioni normali.
• Microchip valorizza è prutegge in modu aggressivu i so diritti di pruprietà intellettuale. I tentativi di violazione di e funzioni di prutezzione di u codice di i prudutti Microchip sò strettamente pruibiti è ponu violà a Digital Millennium Copyright Act.
• Nè Microchip nè un altru fabricatore di semiconductor pò guarantisci a sicurità di u so codice. A prutezzione di u codice ùn significa micca chì guarantimu chì u pruduttu hè "unbreakable".
• A prutezzione di u codice hè in constante evoluzione. Microchip hè impegnatu à migliurà continuamente e funzioni di prutezzione di codice di i nostri prudutti.

Avvisu Legale

• Questa publicazione è l'infurmazioni quì ponu esse aduprate solu cù i prudutti Microchip, cumpresu per cuncepisce, pruvà è integrà i prudutti Microchip cù a vostra applicazione. L'usu di sta infurmazione in ogni altra manera viola questi termini. L'infurmazioni riguardanti l'applicazioni di u dispositivu sò furnite solu per a vostra comodità è ponu esse rimpiazzate da l'aghjurnamenti. Hè a vostra rispunsabilità per assicurà chì a vostra applicazione risponde à e vostre specificazioni. Cuntattate u vostru uffiziu di vendita Microchip locale per supportu supplementu o, uttene supportu supplementu à www.microchip.com/en-us/support/design-help/client-support-services.
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• U nome è u logu Microchip, u logu Microchip, Adaptec, AVR, logo AVR, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMD, maXStyluuchs, MediaLB, megaAVR, Microsemi, Microsemi logo, MOST, MOST logo, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, PIC32 logo, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, SST Logo, SuperFlash, Symmetricom , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron è XMEGA sò marchi registrati di Microchip Technology Incorporated in i Stati Uniti è in altri paesi.
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• Suppressione Chjave Adjacente, AKS, Analogicu per l'Età Digitale, Qualchese Capacitor, AnyIn, AnyOut, Switching Augmented, BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, dsPICDEM, dsPICDEM Matching, Dynamic Average. , DAM, ECAN, Espresso T1S, EtherGREEN, EyeOpen, GridTime, IdealBridge, IGaT, Programmazione Seriale In-Circuit, ICSP, INICnet, Parallelazione Intelligente, IntelliMOS, Connettività Inter-Chip, JitterBlocker, Knob-on-Display, MarginLink, maxCrypto, maxView, membrana, Mindi, MiWi, MPASM, MPF, MPLAB Certified logo, MPLIB, MPLINK, mSiC, MultiTRAK, NetDetach, Omniscient Code Generation, PICDEM, PICDEM.net, PICkit, PICtail, Power MOS IV, Power MOS 7, PowerSmart, PureSilicon , QMatrix, REAL ICE, Ripple Blocker, RTAX, RTG4, SAM-ICE, Serial Quad I/O,
• Mappa semplice, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance, Trusted Time, TSHARC, Turing, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock,
• XpressConnect è ZENA sò marchi di Microchip Technology Incorporated in i Stati Uniti è in altri paesi.
• SQTP hè una marca di serviziu di Microchip Technology Incorporated in i Stati Uniti
• U logu Adaptec, Frequency on Demand, Silicon Storage Technology è Symmcom sò marchi registrati di Microchip Technology Inc. in altri paesi.
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Documenti / Risorse

Controller di Dispositivi MICROCHIP v2.3 Gen 2 [pdfGuida di l'utente v2.3, v2.2, v2.3 Gen 2 Device Controller, v2.3, Gen 2 Device Controller, Device Controller, Controller

Referenze

• Manuale d'usu