Krmilnik naprav MICROCHIP v2.3 Gen 2
Uvod
Ta IP za generično usposabljanje CoreRxIODBitAlign se uporablja v bloku IO-gearing na poti Rx za Bit Alignment neodvisno od uporabljenih podatkov ali protokola. CoreRxIODBitAlign vam omogoča prilagoditev zakasnitve podatkovne poti glede na uro.
Povzetek CoreRxIODBitAlign
| Jedro Različica | Ta dokument velja za CoreRxIODBitAlign v2.3 |
| Podprta naprava | CoreRxIODBitAlign podpira naslednje družine: |
| Družine | • PolarFire® SoC |
| • PolarFire | |
| Opomba: Za dodatne informacije obiščite stran izdelka | |
| Podprt tok orodja | Zahteva Libero® SoC v12.0 ali novejše izdaje |
| Podprti vmesniki | — |
| Licenciranje | CoreRxIODBitAlign ne zahteva licence |
| Navodila za namestitev | CoreRxIODBitAlign je treba samodejno namestiti v katalog IP programske opreme Libero SoC prek funkcije za posodobitev kataloga IP v programski opremi Libero SoC ali pa ga ročno prenesete iz kataloga. Ko je jedro IP nameščeno v katalogu IP programske opreme Libero SoC, se konfigurira, generira in instancira znotraj SmartDesign za vključitev v projekt Libero. |
| Uporaba naprave in
Učinkovitost |
Povzetek informacij o uporabi in zmogljivosti za CoreRxIODBitAlign je naveden v 8. Uporaba naprave in Perje uspešnosti |
Podatki dnevnika sprememb CoreRxIODBitAlign
Ta razdelek nudi celovit pregledview na novo vključenih funkcij, začenši z najnovejšo izdajo. Za več informacij o odpravljenih težavah glejte razdelek 7. Rešene težave.
| CoreRxIODBitAlign v2.3 | Kaj je Novo • Posodobljeno za mehanizem usposabljanja, ki temelji na MIPI |
| CoreRxIODBitAlign v2.2 | Kaj je novega • Dodano levo in desno EYE Tap zakasni informacije v zgornjem modulu |
Lastnosti
CoreRxIODBitAlign ima naslednje funkcije:
- Podpira poravnavo bitov z različnimi širinami oči 1–7
- Podpira različne načine Fabric Double Data Rate (DDR) 2/4/3p5/5
- Podpira mehanizem preskoka in ponovnega zagona/zadrževanja
- Podpira usposabljanje vmesnika mobilnih industrijskih procesorjev (MIPI) prek signalizacije LP Start of Frame
- Podpira 256 Tap Delays za Bit Alignment
Funkcionalni opis
CoreRxIODBitAlign z vmesnikom Rx IOD
Naslednja slika prikazuje visokonivojski blokovni diagram CoreRxIODBitAlign.
- Opis se nanaša na CoreRxIODBitAlign, ki podpira naprave PolarFire® in PolarFire SoC.
- CoreRxIODBitAlign izvaja usposabljanje in je odgovoren tudi za povezovanje IO Digital (IOD) naprav in IO Gearing (IOG) za podporo kot dinamični vir s prilagajanjem zakasnitev za pravilen zajem podatkov.
- Celoten tok mehanizma usposabljanja je razložen v razdelku 5. Časovni diagrami.
- CoreRxIODBitAlign dinamično podpira dodajanje ali odstranjevanje zakasnitve s podatkovne poti glede na uro. Tukaj vmesnik RX_DDRX_DYN zagotavlja krmilnike za CoreRxIODBitAlign za izvajanje usposabljanja roba od ure do podatkov z dodajanjem zakasnitev dotika v smeri navzgor. CoreRxIODBitAlign, nato za kasnejšo ponovnoview (vsakega prirastka zakasnitve dotika), shrani zastavice statusa povratne informacije iz vmesnika RX_DDRX_DYN.
- CoreRxIODBitAlign nadaljuje z usposabljanjem za vsak korak dotika, dokler vmesnik RX_DDRX_DYN ne doseže stanja izven obsega.
- Nazadnje CoreRxIODBitAlign prebriše celotne zastavice statusa povratnih informacij. Ta korak optimizira in izračuna bitno poravnavo podatkov tako, da je središče 90 stopinj glede na robove ure.
- Končno izračunane zakasnitve pri dotikanju se naložijo v vmesnik RX_DDRX_DYN za dokončanje usposabljanja za poravnavo bitov.
- Funkcije, ki jih podpira ta CoreRxIODBitAlign, so podrobno navedene spodaj.
Dinamični mehanizem ponovnega usposabljanja
- CoreRxIODBitAlign nenehno spremlja zastavice statusa povratnih informacij (IOD_EARLY/IOD_LATE) in preverja, ali se zastavice preklapljajo.
- IP najprej prilagodi predhodno izračunane pipe za +/- 4 pipe v smeri navzgor ali navzdol. Tudi takrat, če se zastavice preklopijo, IP znova sproži usposabljanje.
Zadrževalni mehanizem (Postavite vprašanje)
- Ta funkcija se uporablja, ko mora biti usposabljanje v stanju čakanja. BIT_ALGN_HOLD je vnos, ki temelji na aktivni visoki ravni in ga je treba potrditi, da zadržite, in preklicati, da nadaljujete z usposabljanjem.
- Za omogočanje te funkcije mora biti parameter HOLD_TRNG v konfiguratorju nastavljen na 1. Ta parameter je privzeto nastavljen na 0.
Mehanizem ponovnega zagona (Postavite vprašanje)
- Ta funkcija se uporablja za ponovni začetek vadbe. Za ponovni zagon usposabljanja je treba uveljaviti vhod BIT_ALGN_RSTRT za eno impulzno serijsko uro (SCLK).
- To sproži mehko ponastavitev IP-ja, ki ponastavi BIT_ALGN_DONE na 0 in BIT_ALGN_START na 1.
Preskočni mehanizem (Postavite vprašanje)
- Ta funkcija se uporablja, ko usposabljanje ni potrebno, celotno usposabljanje pa je mogoče zaobiti. BIT_ALGN_SKIP je vnos, ki temelji na aktivni visoki ravni in ga je treba potrditi, da preskočite celotno usposabljanje.
- Za omogočanje te funkcije mora biti parameter SKIP_TRNG v konfiguratorju nastavljen na 1. Ta parameter je privzeto nastavljen na 0.
Mehanizem usposabljanja, ki temelji na MIPI (Postavite vprašanje)
- Parameter MIPI_TRNG mora biti v konfiguratorju nastavljen na 1, da omogočite to funkcijo. Če je nastavljeno, se vhodna vrata LP_IN dodajo CoreRxIODBitAlign.
- IP zazna padajoči rob vhodnih vrat LP_IN, kar označuje veljaven začetek okvira za začetek usposabljanja.
Parametri CoreRxIODBitAlign in signali vmesnika
Parametri GUI konfiguracije (Postavite vprašanje)
Za to osnovno izdajo ni konfiguracijskih parametrov.
Vrata (Postavite vprašanje)
Naslednja tabela navaja vhodne in izhodne signale, uporabljene pri načrtovanju CoreRxIODBitAlign.
Tabela 3-1. Vhodni in izhodni signali
| Signal | Smer | Širina vrat (biti) | Opis |
| Ure in Ponastavi | |||
| SVILA | Vnos | 1 | Ura iz blaga |
| PLL_LOCK | Vnos | 1 | PLL zaklepanje |
| PONASTAVI | Vnos | 1 | Active-Low asinhrona ponastavitev |
| Podatkovno vodilo in nadzor | |||
| IOD_EARLY | Vnos | 1 | Zgodnja zastavica monitorja podatkovnega očesa |
| IOD_POZNO | Vnos | 1 | Pozna zastavica nadzora podatkovnega očesa |
| IOD_ OOR | Vnos | 1 | Oznaka nadzora podatkovnega očesa izven obsega za linijo zakasnitve |
| BIT_ALGN_EYE_IN | Vnos | 3 | Uporabnik nastavi širino podatkovnega očesnega monitorja |
| BIT_ALGN_RSTRT | Vnos | 1 | Ponovni zagon vadbe za poravnavo bitov (trditev na podlagi impulza) 1— Znova zaženite vadbo 0— Brez ponovnega zagona vadbe |
| BIT_ALGN_CLR_FLGS | Izhod | 1 | Počistite zgodnje ali pozne zastavice |
| BIT_ALGN_LOAD | Izhod | 1 | Naloži privzeto |
| BIT_ALGN_DIR | Izhod | 1 | Smer zakasnitve navzgor ali navzdol 1— navzgor (povečanje z 1 dotikom) 0— dol (zmanjšanje z 1 dotikom) |
| BIT_ALGN_MOVE | Izhod | 1 | Povečajte zakasnitev impulza premikanja |
| BIT_ALIGN_SKIP | Vnos | 1 | Preskok usposabljanja za poravnavo bitov (trditev na podlagi ravni)
1— Preskoči usposabljanje in velja le, če je parameter SKIP_TRNG nastavljen na 1 0— Usposabljanje mora potekati kot običajno |
| BIT_ALIGN_HOLD | Vnos | 1 | Usposabljanje Bit Align (trditev na podlagi ravni)
1— Zadrži usposabljanje in velja le, če je parameter HOLD_TRNG nastavljen na 1 0— Usposabljanje mora potekati kot običajno |
| BIT_ALIGN_ERR | Izhod | 1 | Napaka pri usposabljanju poravnave bitov (trditev na podlagi ravni) 1— Napaka 0— Ni napake |
| BIT_ALGN_START | Izhod | 1 | Začetek usposabljanja za poravnavo bitov (trditev na podlagi ravni) 1— Začeto 0— Ni začeto |
| BIT_ALGN_DONE | Izhod | 1 | Usposabljanje za poravnavo bitov opravljeno (trditev na podlagi ravni) 1— Dokončano 0— Ni dokončano |
| Signal | Smer | Širina vrat (biti) | Opis |
| LP_IN | Vnos | 1 | Okvirno usposabljanje na podlagi MIPI (trditev na podlagi ravni)
1— Signal Active-Low mora biti nizek, da označuje začetek okvira, in mora preklicati šele na koncu okvira. 0— Usposabljanje mora potekati kot običajno in ta signal mora biti interno nizko. |
| DEM_BIT_ALGN_TAPDLY | Izhod | 8 | Izračunane zakasnitve TAP in veljavne, ko je IP BIT_ALGN_DONE nastavljen na visoko vrednost. |
| RX_BIT_ALIGN_LEFT_WIN | Izhod | 8 | Vrednost monitorja levega podatkovnega očesa
Opomba: Vrednosti so veljavne le, če je izhod BIT_ALGN_DONE nastavljen na 1 in je izhod BIT_ALGN_START nastavljen na 0. Če je parameter SKIP_TRNG nastavljen, vrne 0. |
| RX_BIT_ALIGN_RGHT_WIN | Izhod | 8 | Vrednost monitorja Right Data Eye
Opomba: Vrednosti so veljavne le, če je izhod BIT_ALGN_DONE nastavljen na 1 in je izhod BIT_ALGN_START nastavljen na 0. Če je parameter SKIP_TRNG nastavljen, vrne 0. |
Implementacija CoreRxIODBitAlign v Libero Design Suite
SmartDesign (Postavite vprašanje)
- CoreRxIODBitAlign je vnaprej nameščen v okolju za načrtovanje uvajanja SmartDesign IP. Naslednja slika prikazuje exampdatoteka instanciranega CoreRxIODBitAlign.
- Jedro se konfigurira z uporabo konfiguracijskega okna v SmartDesignu, kot je prikazano na sliki 4-2.
- Za več informacij o uporabi SmartDesigna za ustvarjanje in generiranje jeder glejte Uporabniški priročnik SmartDesign.
Konfiguriranje CoreRxIODBitAlign v SmartDesign (Postavite vprašanje)
- Jedro je konfigurirano s konfiguracijskim GUI v SmartDesignu, kot je prikazano na naslednji sliki.
Simulacijski tokovi (Postavite vprašanje)
- Uporabniško preskusno okolje za CoreRxIODBitAlign je vključeno v vse izdaje.
- Če želite zagnati simulacije, izvedite naslednji korak: izberite tok User Testbench v SmartDesignu in nato v podoknu Generate kliknite Shrani in ustvari.
- Uporabniško preskusno okolje se izbere prek konfiguracijskega GUI osnovne preskusne naprave. Ko SmartDesign ustvari projekt Libero® SoC, namesti uporabniško preskusno napravo files.
- Če želite zagnati uporabniško preizkusno okolje, nastavite koren načrta na instanciacijo CoreRxIODBitAlign v podoknu hierarhije oblikovanja Libero SoC in nato kliknite Simulacija v oknu Libero SoC Design Flow.
- To prikliče ModelSim® in samodejno zažene simulacijo.
- Naslednja slika prikazuje exampdatoteke simulacijskega podsistema. Za simulacijo uporablja komponento IOG_IOD DDRX4 in DDTX4 v načinu povratne zanke s CoreRxIODBitAlign.
- Tu se ustvarjeni podatki PRBS prenašajo z DDTX4 serijsko v DDRX4 in na koncu se preverjanje PRBS uporabi za preverjanje celovitosti podatkov po končanem usposabljanju.
Sinteza v Libero SoC (Postavite vprašanje)
- Če želite zagnati sintezo s konfiguracijo, izbrano v konfiguracijskem GUI, ustrezno nastavite koren načrta. V razdelku Implement Design na zavihku Design Flow z desno miškino tipko kliknite Synthesize in kliknite Run.
Kraj in pot v Libero SoC (Postavite vprašanje)
- Ko ustrezno nastavite koren načrta in zaženete Synthesis. V razdelku Implement Design na zavihku Design Flow z desno miškino tipko kliknite Place and Route in kliknite Run.
Sistemska integracija (Postavite vprašanje)
- Ta razdelek namiguje, kako olajšati integracijo CoreRxIODBitAlign.
- Uporabljeni Rx/Tx IOG podpira številne vhodne in izhodne načine. Ti podatki in takti so lahko počasnejši in v nekaterih primerih hitrejši glede na končno karakterizacijo silicija.
- Naslednja tabela navaja podatke in takt.
Tabela 4-1. Podatki in takt
| Način IOG | Smer | Prestavno razmerje | Največja pričakovana hitrost prenosa podatkov IO | IO Ura Ocenite | Jedro Ura Ocenite | Vrsta podatkov |
| DDRX4 | Vnos | 8:1 | 1600 Mbps | 800 MHz | 200 MHz | DDR |
Naslednja slika prikazuje example integracije podsistema CoreRXIODBitAlign.
- Prejšnji podsistem uporablja komponento IOG_IOD DDRX4 in DDTX4 v načinu povratne zanke s CoreRxIODBitAlign za simulacijo. Tu se ustvarjeni podatki PRBS prenašajo z IOG_IOD_DDRTX4_0, zaporedno v IOG_IOD_DDRX4_PF_0.
- CoreRxIODBitAlign izvede usposabljanje (BIT_ALIGN_START nastavljeno na 1, BIT_ALIGN_DONE nastavljeno na 0) s komponento IOG_IOD_DDRX4_PF_0 in končno, ko je usposabljanje končano (BIT_ALIGN_START nastavljeno na 0, BIT_ALIGN_DONE nastavljeno na 1), se za preverjanje celovitosti podatkov uporabi preverjevalnik PRBS.
Testna miza (Postavite vprašanje)
- Za preverjanje in testiranje CoreRxIODBitAlign se uporablja poenoteno preskusno okolje, ki se imenuje uporabniško preskusno okolje.
Uporabniško testno orodje (Postavite vprašanje)
- Uporabniško preskusno okolje je vključeno v izdaje CoreRxIODBitAlign, ki preverja nekaj funkcij CoreRxIODBitAlign. Naslednja slika prikazuje uporabniško preskusno okolje CoreRxIODBitAlign.
- Kot je prikazano na prejšnji sliki, uporabniško preskusno napravo sestavljajo Microchip DirectCore CoreRxIODBitAlign DUT, PRBS_GEN, PRBS_CHK, CCC, IOG_IOD_TX in IOG_IOD_RX za preverjanje v načinu povratne zanke.
- Vezje za prilagajanje ure (CCC) poganja CORE_CLK in IO_CLK, ko je ura stabilna.
- PRBS_GEN poganja vzporedne podatke v IOG_IOD_TX, nato pa IOG_ID_RX vzporedno prejme serijske podatke.
- CoreRxIODBitAlign DUT izvaja usposabljanje s signali IOD_CTRL. Ko je usposabljanje končano, je blok PRBS_CHK omogočen za preverjanje celovitosti podatkov iz bloka IOG_IOD_RX.
Pomembno: Uporabniško preskusno okolje podpira samo fiksno konfiguracijo.
Časovni diagrami
- Ta razdelek opisuje časovni diagram CoreRxIODBitAlign.
CoreRxIODBitAlign Časovni diagram usposabljanja (Postavite vprašanje)
- Naslednji časovni diagram je primerample zaporedja usposabljanja z naslednjimi parametri.
- CoreRxIODBitAlign deluje na podlagi Fabric clock ali SCLK ali OUT2_FABCLK_* iz komponente CCC ali PLL, uporabljena komponenta PF_IOD_GENERIC_RX IOD pa deluje na podlagi OUT*_HS_IO_CLK_* ali Bank clock ali BCLK za poravnavo bitov. Tukaj komponenta PF_IOD_GENERIC_RX IOD prejme serijske podatke za poravnavo bitov. Na primerample, če je zahtevana hitrost prenosa podatkov 1000 Mbps v načinu DDRx4 Fabric, mora biti OUT2_FABCLK_0 ali SCLK usmerjen iz komponente PLL ali CCC kot 125 MHz, OUT0_HS_IO_CLK_0 ali BCLK do PF_IOD_GENERIC_RX pa mora biti 500 MHz.
- CoreRxIODBitAlign začne usposabljanje, ko je PLL_LOCK stabilen in visoko. Nato se začne vadba s poganjanjem BIT_ALGN_START kot visoko in BIT_ALGN_DONE kot nizko ter nato poganja izhod BIT_ALGN_LOAD za nalaganje privzetih nastavitev v komponenti PF_IOD_GENERIC_RX. BIT_ALGN_CLR_FLGS se uporablja za brisanje zastavic IOD_EARLY, IOD_LATE in BIT_ALGN_OOR.
- CoreRxIODBitAlign nadaljuje z BIT_ALGN_MOVE, ki mu sledi BIT_ALGN_CLR_FLGS za vsak TAP, in zabeleži zastavici IOD_EARLY in IOD_LATE. Ko komponenta PF_IOD_GENERIC_RX nastavi BIT_ALGN_OOR na visoko vrednost, CoreRxIODBitAlign prebriše posnete zastavice EARLY in LATE ter poišče optimalne zastavice Early in Late za izračun zahtevanih zakasnitev TAP za uravnavanje ure in podatkovnih bitov.
- CoreRxIODBitAlign naloži izračunane zakasnitve TAP in poganja BIT_ALGN_START nizko in BIT_ALGN_DONE visoko, da nakaže zaključek usposabljanja.
- CoreRxIODBitAlign dinamično nadaljuje vnovično usposabljanje, če zazna hrupno povratno informacijo IOD_EARLY ali IOD_LATE komponente PF_IOD_GENERIC_RX. Tukaj je BIT_ALGN_DONE ponastavljen in nizko, BIT_ALGN_START pa CoreRxIODBitAlign znova dvigne visoko, da nakaže ponovni zagon usposabljanja. Ko števec časovne omejitve doseže pogoj časovne omejitve, potrdi BIT_ALGN_ERR na koncu usposabljanja.
- CoreRxIODBitAlign ponuja tudi mehanizem ponovnega zagona za končnega uporabnika, da znova zažene usposabljanje, kadar koli je to potrebno. Vhod BIT_ALGN_RSTRT je aktiven – visok impulz mora biti nastavljen na visoko raven, nprample, osem ur.
- Tukaj je BIT_ALGN_DONE ponastavljen in nizko, BIT_ALGN_START pa CoreRxIODBitAlign znova dvigne visoko, kar nakazuje nov začetek usposabljanja.
- CoreRxIODBitAlign nudi tudi držalni mehanizem za zadrževanje treninga na sredini. Tu mora biti parameter HOLD_TRNG nastavljen na 1, nato pa CoreRxIODBitAlign uporabi vhod BIT_ALGN_HOLD in mora uveljavljati aktivno visoko raven, dokler ne zahteva, da CoreRxIODBitAlign zadrži usposabljanje, nato pa nadaljuje usposabljanje, ko je vhodni BIT_ALGN_HOLD nizek.
Dodatne reference
- V tem razdelku je seznam dodatnih informacij.
- Za posodobitve in dodatne informacije o programski opremi, napravah in strojni opremi obiščite strani o intelektualni lastnini na Jedra intelektualne lastnine Microchip FPGA.
Znane težave in rešitve (Postavite vprašanje)
- V CoreRxIODBitAlign v2.3 ni znanih omejitev ali rešitev.
Ukinjene funkcije in naprave (Postavite vprašanje)
- V CoreRxIODBitAlign v2.3 ni ukinjenih funkcij in naprav.
Rešene težave
- V naslednji tabeli so navedene vse razrešene težave za različne izdaje CoreRxIODbitAlign.
Tabela 7-1. Rešene težave
| Sprostitev | Opis |
| 2.3 | V tej izdaji v2.3 ni rešenih težav |
| 2.2 | V tej izdaji v2.2 ni rešenih težav |
| 1.0 | Začetna izdaja |
Uporaba in zmogljivost naprave
Makro CoreRxIODBitAlign je implementiran v družinah, navedenih v naslednji tabeli.
Tabela 8-1. Uporaba in zmogljivost naprave
| Naprava Podrobnosti | FPGA Viri | Zmogljivost (MHz) | |||
| Družina | Naprava | DFF | LUTs | Logika Elementi | SVILA |
| PolarFire® | MPF300TS | 788 | 1004 | 1432 | 261 |
| PolarFire SoC | MPF250TS | 788 | 1004 | 1416 | 240 |
- Pomembno: The podatki v prejšnji tabeli so doseženi z uporabo Libero® SoC v2023.2.
- Podatki v prejšnji tabeli so pridobljeni z uporabo običajnih nastavitev sinteze in postavitve.
- Naslednji parametri GUI konfiguracije na najvišji ravni so bili spremenjeni s svojih privzetih vrednosti.
- Privzete vrednosti so naslednje:
- SKIP_TRNG = 1
- HOLD_TRNG = 1
- MIPI_TRNG = 1
- DEM_TAP_WAIT_CNT_WIDTH = 3
- Spodaj so omejitve ure, ki se uporabljajo za doseganje številk zmogljivosti:
- SCLK = 200 MHz
- Stopnja hitrosti = −1
- Prepustnost se izračuna na naslednji način: (bitna širina/število ciklov) × takt (zmogljivost).
Zgodovina revizij
Zgodovina revizij opisuje spremembe, ki so bile izvedene v dokumentu. Spremembe so navedene po reviziji, začenši z najnovejšo objavo.
Tabela 9-1. pregled zgodovine
| Revizija | Datum | Opis |
| B | 02/2024 | Sledi seznam sprememb v reviziji B dokumenta:
• Posodobljeno za CoreRxIODBitAlign v2.3 • Dodane informacije iz dnevnika sprememb v razdelku Uvod • Posodobljeno poglavje 8. Uporaba in zmogljivost naprave • Dodan razdelek 7. Rešene težave |
| A | 03/2022 | Sledi seznam sprememb v reviziji A dokumenta:
• Dokument je bil preseljen na predlogo Microchip • Številka dokumenta je bila spremenjena iz 50200861 v DS50003255 |
| 3 | — | Sledi seznam sprememb v reviziji 3 dokumenta:
• Posodobljeno za CoreRxIODBitAlign v2.2. • Posodobljen uporabniški priročnik za signale levega in desnega podatkovnega očesa na vrhu. Za dodatne informacije glejte sliko 2-1 in 3.2. Pristanišča. |
| 2 | — | Sledi seznam sprememb v reviziji 2 dokumenta:
• Posodobljeno za CoreRxIODBitAlign v2.1. • Posodobljeno: 2. Funkcionalni opis in 5. Časovni diagrami. |
| 1 | — | Revizija 1.0 je bila prva objava tega dokumenta. Ustvarjen za CoreRxIODBitAlign v2.0. |
Podpora za Microchip FPGA
- Skupina izdelkov Microchip FPGA podpira svoje izdelke z različnimi podpornimi storitvami, vključno s storitvami za stranke, centrom za tehnično podporo strankam, webspletno mesto in prodajne pisarne po vsem svetu.
- Strankam priporočamo, da obiščejo Microchipove spletne vire, preden stopijo v stik s podporo, saj je zelo verjetno, da so na njihova vprašanja že odgovorili.
- Obrnite se na center za tehnično podporo prek webspletno mesto na www.microchip.com/support. Omenite
- Številka dela naprave FPGA, izberite ustrezno kategorijo ohišja in naložite načrt files med ustvarjanjem primera tehnične podpore.
- Obrnite se na službo za stranke za netehnično podporo za izdelke, kot so cene izdelkov, nadgradnje izdelkov, informacije o posodobitvah, status naročila in avtorizacija.
- Iz Severne Amerike pokličite 8002621060
- Iz preostalega sveta pokličite 6503184460
- Faks, od koder koli na svetu, 6503188044
Informacije o mikročipu
mikročip Webmesto
- Microchip nudi spletno podporo prek našega webspletno mesto na www.microchip.com/. to webspletno mesto se uporablja za izdelavo filein informacije, ki so zlahka dostopne strankam. Nekatere razpoložljive vsebine vključujejo:
- Podpora za izdelke – Podatkovni listi in napake, opombe o uporabi in sampprogrami, oblikovalski viri, uporabniški priročniki in podporni dokumenti strojne opreme, najnovejše izdaje programske opreme in arhivirana programska oprema
- Splošna tehnična podpora – Pogosto zastavljena vprašanja (FAQ), zahteve za tehnično podporo, spletne razpravne skupine, seznam članov partnerskega programa Microchip design
- Podjetje Microchip – Vodniki za izbiro in naročanje izdelkov, najnovejša sporočila za javnost podjetja Microchip, seznam seminarjev in dogodkov, seznami prodajnih pisarn podjetja Microchip, distributerjev in predstavnikov tovarn
Storitev obveščanja o spremembi izdelka
- Microchipova storitev obveščanja o spremembah izdelkov pomaga strankam obveščati o izdelkih Microchip.
- Naročniki bodo prejeli e-poštna obvestila, kadar koli pride do sprememb, posodobitev, popravkov ali napak v zvezi z določeno družino izdelkov ali razvojnim orodjem, ki jih zanima.
- Za registracijo pojdite na www.microchip.com/pcn in sledite navodilom za registracijo.
Podpora uporabnikom
- Uporabniki izdelkov Microchip lahko prejmejo pomoč prek več kanalov:
- Distributer ali zastopnik
- Lokalna prodajna pisarna
- Inženir za vgrajene rešitve (ESE)
- Tehnična podpora
- Stranke naj se za podporo obrnejo na svojega distributerja, zastopnika ali ESE. Za pomoč strankam so na voljo tudi lokalne prodajne pisarne. Seznam prodajnih pisarn in lokacij je vključen v ta dokument.
- Tehnična podpora je na voljo prek webspletno mesto na: www.microchip.com/support
Funkcija zaščite kode Microchip Devices
- Opomba naslednje podrobnosti funkcije zaščite kode na izdelkih Microchip.
- Izdelki Microchip izpolnjujejo specifikacije v njihovem posebnem podatkovnem listu Microchip.
- Microchip verjame, da je njegova družina izdelkov varna, če se uporablja na predviden način, v okviru operativnih specifikacij in v normalnih pogojih.
- Microchip ceni in agresivno ščiti svoje pravice intelektualne lastnine. Poskusi kršitve funkcij zaščite kode izdelkov Microchip so strogo prepovedani in lahko kršijo Zakon o avtorskih pravicah v digitalnem tisočletju.
- Niti Microchip niti kateri koli drug proizvajalec polprevodnikov ne more jamčiti za varnost svoje kode. Zaščita kode ne pomeni, da jamčimo, da je izdelek "nezlomljiv".
- Zaščita kode se nenehno razvija. Microchip je zavezan nenehnemu izboljševanju funkcij zaščite kode naših izdelkov.
Pravno obvestilo
- To publikacijo in informacije v njej lahko uporabljate samo z izdelki Microchip, vključno z načrtovanjem, testiranjem in integracijo izdelkov Microchip z vašo aplikacijo. Uporaba teh informacij na kakršen koli drug način krši te pogoje. Informacije o aplikacijah naprave so na voljo samo za vaše udobje in jih lahko nadomestijo posodobitve. Vaša odgovornost je zagotoviti, da vaša aplikacija ustreza vašim specifikacijam. Za dodatno podporo se obrnite na lokalno prodajno pisarno družbe Microchip ali pridobite dodatno podporo na www.microchip.com/en-us/support/design-help/client-support-services.
- TE INFORMACIJE ZAGOTAVLJA MICROCHIP "TAKŠNE, KOT SO". MICROCHIP NE DAJE NOBENIH IZJAV ALI JAMSTEV KAKRŠNE KOLI VRSTE, BODISI IZRECNIH ALI POSREDNIH, PISNIH ALI USTNIH, ZAKONSKIH ALI DRUGAČEH, POVEZANIH Z INFORMACIJAMI, VKLJUČNO, VENDAR NE OMEJENO NA KAKRŠNE KOLI POSREDNE JAMSTVA O NEKRŠITVI, PRIMERNOST ZA PRODAJO IN PRIMERNOST ZA DOLOČEN NAMEN ALI GARANCIJE, POVEZANE Z NJEGOVIM STANJEM, KAKOVOSTJO ALI ZMOGLJIVOSTJO.
- MICROCHIP V NOBENEM PRIMERU NE BO ODGOVOREN ZA KAKRŠNO KOLI POSREDNO, POSEBNO, KAZNOVALNO, NAKLJUČNO ALI POSLEDIČNO IZGUBO, ŠKODO, STROŠKE ALI IZDATKE KAKRŠNEKOLI VRSTE, POVEZANE Z INFORMACIJAMI ALI NJIHOVO UPORABO, NE glede na to, KI JE POVZROČENA, TUDI ČE JE MICROCHIP OBVEŠČEN O MOŽNOST ALI ŠKODA JE PREDVIDLJIVA. DO NAJVEČJEGA MERA, KI GA DOVOLJUJE ZAKON, SKUPNA ODGOVORNOST MICROCHIPA ZA VSE ZAHTEVKE, KI SO NA KAKRŠEN KOLI NAČIN POVEZANI Z INFORMACIJO ALI NJENO UPORABO, NE BO PRESEGALA ŠTEVILA PRISTOJBIN, ČE OBSTAJA, KI STE GA PLAČALI NEPOSREDNO MICROCHIPU ZA INFORMACIJO.
- Uporaba naprav Microchip v aplikacijah za vzdrževanje življenja in/ali varnost je v celoti na kupčevo tveganje in kupec se strinja, da bo branil, odškodoval in zaščitil Microchip pred kakršno koli škodo, zahtevki, tožbami ali stroški, ki so posledica takšne uporabe. Nobene licence se ne posredujejo, implicitno ali kako drugače, v okviru pravic intelektualne lastnine družbe Microchip, razen če je navedeno drugače.
Blagovne znamke
- Ime in logotip Microchip, logotip Microchip, Adaptec, AVR, logotip AVR, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMD, maXStylus, maXTouch, MediaLB, megaAVR, Microsemi, logotip Microsemi, MOST, logotip MOST, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, logotip PIC32, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, logotip SST, SuperFlash, Symmetricom , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron in XMEGA so registrirane blagovne znamke družbe Microchip Technology Incorporated v ZDA in drugih državah.
- AgileSwitch, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed Control, HyperLight Load, Libero, motorna miza, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, logotip ProASIC Plus, Quiet-Wire, SmartFusion, SyncWorld , TimeCesium, TimeHub, TimePictra, TimeProvider in ZL so registrirane blagovne znamke Microchip Technology Incorporated v ZDA
- Adjacent Key Suppression, AKS, Analog-for-the-Digital Age, Any Capacitor, AnyIn, AnyOut, Augmented Switching, BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, dsPICDEM, dsPICDEM.net, Dynamic Average Matching , DAM, ECAN, Espresso T1S, EtherGREEN, EyeOpen, GridTime, IdealBridge, IGaT, serijsko programiranje v vezju, ICSP, INICnet, Inteligentno paraleliziranje, IntelliMOS, povezljivost med čipi, JitterBlocker, Knob-on-Display, MarginLink, maxCrypto, maksView, membrana, Mindi, MiWi, MPASM, MPF, logotip MPLAB Certified, MPLIB, MPLINK, mSiC, MultiTRAK, NetDetach, Omniscient Code Generation, PICDEM, PICDEM.net, PICkit, PICtail, Power MOS IV, Power MOS 7, PowerSmart, PureSilicon , QMatrix, REAL ICE, Ripple Blocker, RTAX, RTG4, SAM-ICE, Serial Quad I/O,
- preprost zemljevid, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance, Trusted Time, TSHARC, Turing, USBCheck, VariSense, VectorBlox, VeriPHY, ViewRazpon, WiperLock,
- XpressConnect in ZENA sta blagovni znamki Microchip Technology Incorporated v ZDA in drugih državah.
- SQTP je storitvena znamka Microchip Technology Incorporated v ZDA
- Logotip Adaptec, Frequency on Demand, Silicon Storage Technology in Symmcom so registrirane blagovne znamke Microchip Technology Inc. v drugih državah.
- GestIC je registrirana blagovna znamka Microchip Technology Germany II GmbH & Co. KG, hčerinske družbe Microchip Technology Inc., v drugih državah.
- Vse druge tukaj omenjene blagovne znamke so last njihovih podjetij.
- © 2024, Microchip Technology Incorporated in njegove podružnice. Vse pravice pridržane.
- ISBN: 9781668339879
Sistem vodenja kakovosti
- Za informacije o Microchipovih sistemih vodenja kakovosti obiščite www.microchip.com/quality.
Prodaja in servis po vsem svetu
| AMERIKE | AZIJA/PACIFIK | AZIJA/PACIFIK | EVROPA |
| Korporacija Pisarna
2355 West Chandler Blvd. Chandler, AZ 85224-6199 Tel: 480-792-7200 faks: 480-792-7277 Tehnična podpora: www.microchip.com/support Web Naslov: www.microchip.com Atlanta Duluth, GA Tel: 678-957-9614 faks: 678-957-1455 Austin, TX Tel: 512-257-3370 Boston Westborough, MA Tel.: 774-760-0087 faks: 774-760-0088 Chicago Itasca, IL Tel: 630-285-0071 faks: 630-285-0075 Dallas Addison, Teksas Tel: 972-818-7423 faks: 972-818-2924 Detroit Novi, MI Tel: 248-848-4000 Houston, TX Tel: 281-894-5983 Indianapolis Noblesville, IN Tel.: 317-773-8323 faks: 317-773-5453 Tel: 317-536-2380 Los Angeles Mission Viejo, CA Tel.: 949-462-9523 faks: 949-462-9608 Tel: 951-273-7800 Raleigh, NC Tel: 919-844-7510 Novo York, NY Tel: 631-435-6000 San Jose, CA Tel: 408-735-9110 Tel: 408-436-4270 Kanada – Toronto Tel: 905-695-1980 faks: 905-695-2078 |
Avstralija – Sydney
Tel.: 61-2-9868-6733 Kitajska – Peking Tel.: 86-10-8569-7000 Kitajska – Chengdu Tel.: 86-28-8665-5511 Kitajska - Chongqing Tel.: 86-23-8980-9588 Kitajska – Dongguan Tel.: 86-769-8702-9880 Kitajska – Guangzhou Tel.: 86-20-8755-8029 Kitajska – Hangzhou Tel.: 86-571-8792-8115 Kitajska – Hong Kong SAR Tel.: 852-2943-5100 Kitajska - Nanjing Tel.: 86-25-8473-2460 Kitajska – Qingdao Tel.: 86-532-8502-7355 Kitajska – Šanghaj Tel.: 86-21-3326-8000 Kitajska – Shenyang Tel.: 86-24-2334-2829 Kitajska – Shenzhen Tel.: 86-755-8864-2200 Kitajska – Suzhou Tel.: 86-186-6233-1526 Kitajska – Wuhan Tel.: 86-27-5980-5300 Kitajska – Xian Tel.: 86-29-8833-7252 Kitajska - Xiamen Tel.: 86-592-2388138 Kitajska - Zhuhai Tel.: 86-756-3210040 |
Indija – Bangalore
Tel.: 91-80-3090-4444 Indija – New Delhi Tel.: 91-11-4160-8631 Indija – Pune Tel.: 91-20-4121-0141 Japonska – Osaka Tel.: 81-6-6152-7160 Japonska – Tokio Tel: 81-3-6880-3770 Koreja – Daegu Tel.: 82-53-744-4301 Koreja – Seul Tel.: 82-2-554-7200 Malezija – Kuala Lumpur Tel.: 60-3-7651-7906 Malezija – Penang Tel.: 60-4-227-8870 Filipini – Manila Tel.: 63-2-634-9065 Singapur Tel.: 65-6334-8870 Tajvan – Hsin Chu Tel.: 886-3-577-8366 Tajvan - Kaohsiung Tel.: 886-7-213-7830 Tajvan - Taipei Tel.: 886-2-2508-8600 Tajska – Bangkok Tel.: 66-2-694-1351 Vietnam – Ho Chi Minh Tel.: 84-28-5448-2100 |
Avstrija – Wels
Tel.: 43-7242-2244-39 Faks: 43-7242-2244-393 Danska – Kopenhagen Tel.: 45-4485-5910 Faks: 45-4485-2829 Finska – Espoo Tel.: 358-9-4520-820 Francija – Pariz Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Nemčija – garching Tel.: 49-8931-9700 Nemčija – Haan Tel.: 49-2129-3766400 Nemčija – Heilbronn Tel.: 49-7131-72400 Nemčija – Karlsruhe Tel.: 49-721-625370 Nemčija – München Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Nemčija – Rosenheim Tel.: 49-8031-354-560 Izrael – Ra'anana Tel.: 972-9-744-7705 Italija – Milano Tel.: 39-0331-742611 Faks: 39-0331-466781 Italija – Padova Tel.: 39-049-7625286 Nizozemska – Drunen Tel.: 31-416-690399 Faks: 31-416-690340 Norveška – Trondheim Tel: 47-72884388 Poljska – Varšava Tel.: 48-22-3325737 Romunija – Bukarešta Tel: 40-21-407-87-50 Španija - Madrid Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Švedska – Göteborg Tel: 46-31-704-60-40 Švedska – Stockholm Tel.: 46-8-5090-4654 Velika Britanija – Wokingham Tel.: 44-118-921-5800 Faks: 44-118-921-5820 |
Dokumenti / Viri
 |
Krmilnik naprav MICROCHIP v2.3 Gen 2 [pdf] Uporabniški priročnik v2.3, v2.2, v2.3 Gen 2 Device Controller, v2.3, Gen 2 Device Controller, Device Controller, Controller |
