Controlador de dispositivos MICROCHIP v2.3 Gen 2

Introdución

Fai unha pregunta

Este IP de adestramento xenérico CoreRxIODBitAlign utilízase no bloque de engrenaxes IO na ruta Rx para o aliñamento de bits independentemente dos datos ou do protocolo que se utilice. CoreRxIODBitAlign permítelle axustar o atraso na ruta de datos en relación coa ruta do reloxo.

CoreRxIODBitAlign Resumo

Núcleo Versión	Este documento aplícase a CoreRxIODBitAlign v2.3
Dispositivo compatible	CoreRxIODBitAlign admite as seguintes familias:
Familias	• SoC PolarFire®
	• PolarFire
	Nota: Para obter información adicional, visite o páxina do produto
Fluxo de ferramentas compatibles	Require Libero® SoC v12.0 ou versións posteriores
Interfaces soportadas	—
Licenzas	CoreRxIODBitAlign non require licenza
Instrucións de instalación	CoreRxIODBitAlign debe instalarse no Catálogo IP do software Libero SoC automaticamente, mediante a función de actualización do Catálogo IP no software Libero SoC, ou descargarse manualmente do catálogo. Unha vez que o núcleo IP está instalado no Catálogo de IP do software Libero SoC, confírmase, xérase e instálase en SmartDesign para a súa inclusión no proxecto Libero.
Utilización do dispositivo e Rendemento	Un resumo da información de utilización e rendemento para CoreRxIODBitAlign aparece en 8. Utilización do dispositivo e PErformación

Información do rexistro de cambios de CoreRxIODBitAlign

Esta sección ofrece unha revisión completaview das funcións recentemente incorporadas, comezando pola versión máis recente. Para obter máis información sobre os problemas resoltos, consulte a sección 7. Problemas resoltos.

CoreRxIODBitAlign v2.3	que é Novo                   • Actualizado para o mecanismo de formación baseado en MIPI
CoreRxIODBitAlign v2.2	O que hai de novo        • Engadiuse a información de atrasos do toque do OLLO esquerdo e dereito no módulo superior

Características

Fai unha pregunta

CoreRxIODBitAlign ten as seguintes características:

• Admite o aliñamento de bits con diferentes anchos de ollos de 1 a 7
• Admite diferentes modos de velocidade de datos dobre de tela (DDR) 2/4/3p5/5
• Admite o mecanismo de salto e reinicio/manteña
• Admite a formación da interface de procesador de industria móbil (MIPI) a través da sinalización LP Inicio do cadro
• Admite 256 atrasos de pulsación para o aliñamento de bits

Descrición funcional

Fai unha pregunta

CoreRxIODBitAlign coa interface Rx IOD

Fai unha pregunta

A seguinte figura mostra un diagrama de bloques de alto nivel do CoreRxIODBitAlign.

• A descrición fai referencia ao CoreRxIODBitAlign compatible con dispositivos PolarFire® e PolarFire SoC.
• CoreRxIODBitAlign realiza adestramento e tamén é responsable da interface de dispositivos IO Digital (IOD) e IO Gearing (IOG) para admitir como fonte dinámica axustando os atrasos para capturar os datos correctamente.
• O fluxo completo do mecanismo de adestramento explícase na sección 5. Diagramas de temporización.
• CoreRxIODBitAlign admite dinámicamente engadir ou eliminar o atraso da ruta de datos en relación coa ruta do reloxo. Aquí a interface RX_DDRX_DYN ofrece controis ao CoreRxIODBitAlign para realizar o adestramento da marxe do reloxo aos datos engadindo atrasos de pulsación nunha dirección ascendente. CoreRxIODBitAlign, á súa vez para review (de cada incremento de retardo de toque), almacena os indicadores de estado de comentarios da interface RX_DDRX_DYN.
• O CoreRxIODBitAlign continúa o adestramento para cada incremento de toque ata que a interface RX_DDRX_DYN chegue á condición de fóra de rango.
• Finalmente, o CoreRxIODBitAlign varrer os indicadores de estado de comentarios completos. Este paso optimiza e calcula o aliñamento de bits dos datos para que estea 90 graos centrado desde os bordos do reloxo.
• Os atrasos de pulsación calculados finais cárganse na interface RX_DDRX_DYN para completar o adestramento de aliñamento de bits.
• As funcións compatibles con este CoreRxIODBitAlign móstranse detalladamente como segue.

Mecanismo dinámico de reciclaxe

Fai unha pregunta

• CoreRxIODBitAlign supervisa continuamente os indicadores de estado de comentarios (IOD_EARLY/IOD_LATE) e comproba se os indicadores están cambiando.
• En primeiro lugar, o IP axusta os toques calculados anteriormente en +/- 4 toques en dirección ascendente ou descendente. Aínda así, se as bandeiras cambian, a IP volve activar o adestramento de novo.

Mecanismo de retención (Fai unha pregunta)

• Esta función úsase cando o adestramento debe estar en estado de espera. O BIT_ALGN_HOLD é unha entrada baseada nun nivel alto activo e debe ser activada para manter e desactivar para continuar coa formación.
• O parámetro HOLD_TRNG debe establecerse en 1 no configurador para activar esta función. Este parámetro está configurado en 0 por defecto.

Mecanismo de reinicio (Fai unha pregunta)

• Esta función úsase para reiniciar o adestramento. Para reiniciar o adestramento, débese activar a entrada BIT_ALGN_RSTRT para un reloxo en serie de pulso de reloxo (SCLK).
• Isto inicia o restablecemento suave da IP, que restablece BIT_ALGN_DONE a 0 e BIT_ALGN_START a 1.

Mecanismo de salto (Fai unha pregunta)

• Esta función úsase cando non se require o adestramento e pódese evitar o adestramento completo. O BIT_ALGN_SKIP é unha entrada baseada nun nivel alto activo e debe afirmarse para omitir o adestramento completo.
• O parámetro SKIP_TRNG debe establecerse en 1 no configurador para activar esta función. Este parámetro está configurado en 0 por defecto.

Mecanismo de formación baseado no MIPI (Fai unha pregunta)

• O parámetro MIPI_TRNG debe establecerse en 1 no configurador para activar esta función. Se se establece, o porto de entrada LP_IN engádese ao CoreRxIODBitAlign.
• O IP detecta o bordo descendente do porto de entrada LP_IN, o que indica o inicio válido do cadro para iniciar o adestramento.

Parámetros CoreRxIODBitAlign e sinais de interface

Fai unha pregunta

Parámetros da GUI de configuración (Fai unha pregunta)

Non hai parámetros de configuración para esta versión principal.

Portos (Fai unha pregunta)

A seguinte táboa enumera os sinais de entrada e saída utilizados no deseño de CoreRxIODBitAlign.

Táboa 3-1. Sinais de entrada e saída

Sinal	Dirección	Ancho do porto (bits)	Descrición
Reloxos e Restablecer
SEDA	Entrada	1	Reloxo de tecido
PLL_LOCK	Entrada	1	Bloqueo PLL
RESET	Entrada	1	Reinicio asíncrono activo-baixo
Bus de datos e control
IOD_EARLY	Entrada	1	Bandeira anticipada do monitor ocular de datos
IOD_LATE	Entrada	1	Monitor de ollos de datos bandeira tardía
IOD_ OOR	Entrada	1	Bandeira fóra de rango do monitor ocular de datos para a liña de atraso
BIT_ALGN_EYE_IN	Entrada	3	O usuario define o ancho do monitor do ollo de datos
BIT_ALGN_RSRT	Entrada	1	Aliñación de bits Reinicio do adestramento (afirmación baseada no pulso) 1— Reiniciar o adestramento 0— Non reiniciar o adestramento
BIT_ALGN_CLR_FLGS	Saída	1	Borrar as bandeiras de cedo ou tarde
BIT_ALGN_LOAD	Saída	1	Cargar por defecto
BIT_ALGN_DIR	Saída	1	Liña de retardo cara arriba ou abaixo dirección 1— Arriba (incremento 1 toque) 0— Abaixo (disminución 1 toque)
BIT_ALGN_MOVE	Saída	1	Aumenta o retardo no pulso de movemento
BIT_ALIGN_SKIP	Entrada	1	Salto de formación de aliñamento de bits (afirmación baseada no nivel) 1— Omita o adestramento e só é válido cando o parámetro SKIP_TRNG estea configurado en 1 0— A formación debe realizarse con normalidade
BIT_ALIGN_HOLD	Entrada	1	Retención do adestramento de aliñación de bits (afirmación baseada no nivel) 1— Manteña o adestramento e só é válido cando o parámetro HOLD_TRNG estea configurado en 1 0— A formación debe realizarse con normalidade
BIT_ALIGN_ERR	Saída	1	Erro de adestramento de aliñamento de bits (afirmación baseada no nivel) 1— Erro 0— Sen erro
BIT_ALGN_START	Saída	1	Bit Align inicio do adestramento (afirmación baseada no nivel) 1— Iniciado 0— Non iniciado
BIT_ALGN_FEITO	Saída	1	Adestramento de aliñamento de bits feito (afirmación baseada no nivel) 1— Completado 0— Non completado

Sinal	Dirección	Ancho do porto (bits)	Descrición
LP_IN	Entrada	1	Adestramento marco baseado en MIPI (afirmación baseada no nivel) 1— O sinal Active-Low debe afirmarse baixo para indicar o inicio do cadro e só debe anularse ao final do cadro. 0— O adestramento debe continuar con normalidade e este sinal debe estar atado baixo internamente.
DEM_BIT_ALGN_TAPDLY	Saída	8	Atrasos TAP calculados e válidos unha vez que a IP establece BIT_ALGN_DONE como alto.
RX_BIT_ALIGN_LEFT_WIN	Saída	8	Valor do monitor do ollo de datos esquerdo Nota: Os valores só son válidos cando a saída BIT_ALGN_DONE está definida en 1 e a saída BIT_ALGN_START en 0. Se o parámetro SKIP_TRNG está definido, devolve 0.
RX_BIT_ALIGN_RGHT_WIN	Saída	8	Valor do monitor do ollo de datos dereito Nota: Os valores só son válidos cando a saída BIT_ALGN_DONE está definida en 1 e a saída BIT_ALGN_START en 0. Se o parámetro SKIP_TRNG está definido, devolve 0.

Implementando CoreRxIODBitAlign en Libero Design Suite

Fai unha pregunta

SmartDesign (Fai unha pregunta)

• CoreRxIODBitAlign está preinstalado no entorno de deseño de implantación IP SmartDesign. A seguinte figura mostra un example de CoreRxIODBitAlign instanciado.
• O núcleo configúrase mediante a xanela de configuración do SmartDesign, como se mostra na Figura 4-2.
• Para obter máis información sobre como usar o SmartDesign para crear instancias e xerar núcleos, consulte Guía de usuario de SmartDesign.

Configurando CoreRxIODBitAlign en SmartDesign (Fai unha pregunta)

• O núcleo configúrase mediante a GUI de configuración dentro de SmartDesign como se mostra na seguinte figura.

Fluxos de simulación (Fai unha pregunta)

• O banco de probas de usuario para CoreRxIODBitAlign inclúese en todas as versións.
• Para executar simulacións, siga o seguinte paso: seleccione o fluxo User Testbench no SmartDesign e, a continuación, prema Gardar e xerar no panel Xerar.
• O banco de probas de usuario selecciónase a través da GUI de configuración do banco de probas principal. Cando SmartDesign xera o proxecto Libero® SoC, instala o banco de probas do usuario files.
• Para executar o banco de probas do usuario, configure a raíz do deseño na instanciación CoreRxIODBitAlign no panel da xerarquía de deseño de Libero SoC e, a continuación, faga clic en Simulación na xanela Fluxo de deseño de Libero SoC.
• Isto invoca ModelSim® e executa automaticamente a simulación.
• A seguinte figura mostra un example dun subsistema de simulación. Usa o compoñente IOG_IOD DDRX4 e DDTX4 en modo loopback co CoreRxIODBitAlign para a simulación.
• Aquí, os datos PRBS xerados son transmitidos por DDTX4 en serie a DDRX4 e, finalmente, o comprobador PRBS úsase para comprobar a integridade dos datos despois de completar o adestramento.

Síntese en Libero SoC (Fai unha pregunta)

• Para executar a síntese coa configuración seleccionada na GUI de configuración, configure a raíz do deseño adecuadamente. En Implementar deseño, na pestana Fluxo de deseño, fai clic co botón dereito en Sintetizar e fai clic en Executar.

Lugar e Ruta en Libero SoC (Fai unha pregunta)

• Despois de configurar correctamente a raíz do deseño e executar Synthesis. En Implementar deseño na pestana Fluxo de deseño, fai clic co botón dereito en Lugar e ruta e fai clic en Executar.

Integración de sistemas (Fai unha pregunta)

• Esta sección indica como facilitar a integración de CoreRxIODBitAlign.
• O Rx/Tx IOG usado admite numerosos modos de entrada e saída. Estes datos e velocidades de reloxo poden ser máis lentas e, nalgúns casos, máis rápidas, en función da caracterización final do silicio.
• A seguinte táboa enumera os datos e a frecuencia do reloxo.

Táboa 4-1. Datos e taxa de reloxo

Modo IOG	Dirección	Relación de transmisión	Velocidade de datos IO máxima esperada	IO Reloxo Valora	Núcleo Reloxo Valora	Tipo de datos
DDRX4	Entrada	8:1	1600 Mbps	800 MHz	200 MHz	DDR

A seguinte figura mostra un example da integración do subsistema CoreRXIODBitAlign.

• O subsistema anterior usa o compoñente IOG_IOD DDRX4 e DDTX4 en modo Loopback co CoreRxIODBitAlign para a simulación. Aquí, os datos PRBS xerados son transmitidos por IOG_IOD_DDRTX4_0, en serie a IOG_IOD_DDRX4_PF_0.
• CoreRxIODBitAlign realiza o adestramento (BIT_ALIGN_START definido en 1, BIT_ALIGN_DONE establecido en 0) co compoñente IOG_IOD_DDRX4_PF_0 e, finalmente, unha vez que se realiza o adestramento (BIT_ALIGN_START establecido en 0, BIT_ALIGN_DONE establecido en 1) utilízase o comprobador de datos PRBS para comprobar a integridade do PRBS.

banco de probas (Fai unha pregunta)

• Un banco de probas unificado úsase para verificar e probar CoreRxIODBitAlign chamado banco de probas de usuario.

Banco de probas de usuario (Fai unha pregunta)

• O banco de probas do usuario inclúese coas versións de CoreRxIODBitAlign, que verifica algunhas características do CoreRxIODBitAlign. A seguinte figura mostra o banco de probas do usuario CoreRxIODBitAlign.
• Como se mostra na figura anterior, o banco de probas do usuario consta dun DUT Microchip DirectCore CoreRxIODBitAlign, PRBS_GEN, PRBS_CHK, CCC, IOG_IOD_TX e IOG_IOD_RX para verificar no modo Loopback.
• O circuíto de acondicionamento do reloxo (CCC) impulsa o CORE_CLK e IO_CLK cando o reloxo é estable.
• PRBS_GEN dirixe os datos en paralelo a IOG_IOD_TX e, a continuación, IOG_ID_RX recibe os datos en serie en paralelo.
• O CoreRxIODBitAlign DUT realiza o adestramento con sinais IOD_CTRL. Unha vez que se completa o adestramento, o bloque PRBS_CHK está habilitado para comprobar a integridade dos datos do bloque IOG_IOD_RX.
• Importante: O banco de probas do usuario só admite a configuración fixa.

Diagramas de temporización

(Fai unha pregunta)

• Esta sección describe o diagrama de tempo do CoreRxIODBitAlign.

Diagrama de temporización do adestramento CoreRxIODBitAlign (Fai unha pregunta)

• O seguinte diagrama de tempo é un example dunha secuencia de adestramento cos seguintes parámetros.
• CoreRxIODBitAlign funciona en función do reloxo de tela ou SCLK, ou OUT2_FABCLK_* do compoñente CCC ou PLL, e o compoñente IOD PF_IOD_GENERIC_RX utilizado funciona baseándose en OUT*_HS_IO_CLK_* ou reloxo de banco ou BCLK para o aliñamento de bits. Aquí, o compoñente PF_IOD_GENERIC_RX IOD recibe os datos en serie para o aliñamento de bits. Por example, se a velocidade de datos requirida é de 1000 Mbps no modo Fabric DDRx4, entón o OUT2_FABCLK_0 ou SCLK debe ser dirixido desde o compoñente PLL ou CCC a 125 MHz e OUT0_HS_IO_CLK_0 ou BCLK a PF_IOD_GENERIC_RX debe ser de 500 MHz.
• CoreRxIODBitAlign inicia o adestramento unha vez que o PLL_LOCK está estable e aumentado. A continuación, comeza o adestramento conducindo BIT_ALGN_START como alto e BIT_ALGN_DONE como baixo e despois impulsa a saída BIT_ALGN_LOAD para cargar a configuración predeterminada no compoñente PF_IOD_GENERIC_RX. O BIT_ALGN_CLR_FLGS úsase para borrar as marcas IOD_EARLY, IOD_LATE e BIT_ALGN_OOR.
• CoreRxIODBitAlign continúa con BIT_ALGN_MOVE seguido de BIT_ALGN_CLR_FLGS para cada TAP e rexistra as marcas IOD_EARLY e IOD_LATE. Unha vez que o compoñente PF_IOD_GENERIC_RX establece BIT_ALGN_OOR como alto, CoreRxIODBitAlign varrer os indicadores EARLY e LATE gravados e atopa os indicadores Early e Late óptimos para calcular os atrasos TAP necesarios para o aliñamento de bits de reloxo e datos.
• CoreRxIODBitAlign carga os atrasos de TAP calculados e fai BIT_ALGN_START baixo e BIT_ALGN_DONE alto para indicar a conclusión do adestramento.
• CoreRxIODBitAlign continúa o adestramento de forma dinámica se detecta unha afirmación de comentarios IOD_EARLY ou IOD_LATE ruidosa do compoñente PF_IOD_GENERIC_RX. Aquí, o BIT_ALGN_DONE restablece e baixa e CoreRxIODBitAlign volve aumentar BIT_ALGN_START para indicar o reinicio do adestramento. O contador de tempo morto cando alcanza a condición de tempo morto, afirma o BIT_ALGN_ERR ao final do adestramento.
• CoreRxIODBitAlign tamén ofrece un mecanismo de reinicio para que o usuario final reinicie o adestramento sempre que sexa necesario. A entrada BIT_ALGN_RSRT está activa; o pulso alto debe ser impulsado alto, por exemploample, oito reloxos.
• Aquí o BIT_ALGN_DONE restablece e baixa, e CoreRxIODBitAlign volve aumentar BIT_ALGN_START para indicar o novo comezo do adestramento.
• CoreRxIODBitAlign tamén ofrece un mecanismo de retención para manter o adestramento no medio. Aquí o parámetro HOLD_TRNG debe establecerse en 1 e, a continuación, CoreRxIODBitAlign utiliza a entrada BIT_ALGN_HOLD e debe afirmar o nivel activo-alto en función ata que requira que CoreRxIODBitAlign manteña o adestramento e, a continuación, continúe o adestramento unha vez que a entrada BIT_ALGN_HOLD sexa baixa.

Referencias adicionais

(Fai unha pregunta)

• Esta sección ofrece unha lista de información adicional.
• Para obter actualizacións e información adicional sobre o software, os dispositivos e o hardware, visite as páxinas de Propiedade Intelectual Núcleos de propiedade intelectual de microchip FPGA.

Problemas coñecidos e solucións alternativas (Fai unha pregunta)

• Non hai limitacións ou solucións coñecidas no CoreRxIODBitAlign v2.3.

Funcións e dispositivos descontinuados (Fai unha pregunta)

• Non hai funcións nin dispositivos descontinuados en CoreRxIODBitAlign v2.3.

Problemas resoltos

(Fai unha pregunta)

• A seguinte táboa enumera todos os problemas resoltos para as distintas versións de CoreRxIODbitAlign.

Táboa 7-1. Problemas resoltos

Lanzamento	Descrición
2.3	Non hai problemas resoltos nesta versión 2.3
2.2	Non hai problemas resoltos nesta versión 2.2
1.0	Lanzamento inicial

Utilización e rendemento do dispositivo

(Fai unha pregunta)

A macro CoreRxIODBitAlign está implementada nas familias que se indican na seguinte táboa.

Táboa 8-1. Utilización e rendemento do dispositivo

Dispositivo Detalles		FPGA Recursos			Rendemento (MHz)
Familia	Dispositivo	DFF	LUTs	Lóxica Elementos	SEDA
PolarFire®	MPF300TS	788	1004	1432	261
SoC PolarFire	MPF250TS	788	1004	1416	240

• Importante: O os datos da táboa anterior obtéñense usando Libero® SoC v2023.2.
• Os datos da táboa anterior conséguense mediante a configuración típica de síntese e deseño.
• Os seguintes parámetros da GUI de configuración de nivel superior modificáronse a partir dos seus valores predeterminados.
• Os seguintes son os valores predeterminados:
  • SKIP_TRNG = 1
  • HOLD_TRNG = 1
  • MIPI_TRNG = 1
  • DEM_TAP_WAIT_CNT_WIDTH = 3
• A continuación móstranse as restricións de reloxo utilizadas para acadar os números de rendemento:
  • SCLK = 200 MHz
  • Grao de velocidade = -1
• O rendemento calcúlase do seguinte xeito: (Ancho de bits/Número de ciclos) × Velocidade de reloxo (rendemento).

Historial de revisións

(Fai unha pregunta)

O historial de revisións describe os cambios que se implementaron no documento. Os cambios están listados por revisión, comezando pola publicación máis recente.

Táboa 9-1. Historial de revisións

Revisión	Data	Descrición
B	02/2024	A seguinte é a lista de cambios na revisión B do documento: • Actualizado para CoreRxIODBitAlign v2.3 • Engadida información do rexistro de cambios na sección Introdución • Actualizouse a sección 8. Utilización e rendemento do dispositivo • Engadido 7. sección Problemas resoltos
A	03/2022	A seguinte é a lista de cambios na revisión A do documento: • Migrouse o documento ao modelo Microchip • O número de documento cambiouse de 50200861 a DS50003255
3	—	A seguinte é a lista de cambios na revisión 3 do documento: • Actualizado para CoreRxIODBitAlign v2.2. • Actualizouse a guía do usuario para os sinais de datos do ollo esquerdo e dereito na parte superior. Para obter información adicional, consulte as Figuras 2-1 e 3.2. Portos.
2	—	A seguinte é a lista de cambios na revisión 2 do documento: • Actualizado para CoreRxIODBitAlign v2.1. • Actualizado: 2. Descrición funcional e 5. Diagramas de temporización.
1	—	A revisión 1.0 foi a primeira publicación deste documento. Creado para CoreRxIODBitAlign v2.0.

Soporte de microchip FPGA

• O grupo de produtos Microchip FPGA respalda os seus produtos con varios servizos de soporte, incluíndo o servizo de atención ao cliente, o centro de asistencia técnica ao cliente, un websitio e oficinas de vendas en todo o mundo.
• Recoméndase aos clientes que visiten os recursos en liña de Microchip antes de poñerse en contacto co servizo de asistencia, xa que é moi probable que as súas consultas xa fosen respondidas.
• Póñase en contacto co Centro de Soporte Técnico a través de websitio en www.microchip.com/support. Menciona o
• Número de peza do dispositivo FPGA, seleccione a categoría de carcasa adecuada e cargue o deseño files ao crear un caso de soporte técnico.
• Póñase en contacto co servizo de atención ao cliente para obter asistencia técnica sobre o produto, como prezos dos produtos, actualizacións de produtos, información de actualización, estado do pedido e autorización.
• Desde América do Norte, chame ao 8002621060
• Desde o resto do mundo, chame ao 6503184460
• Fax, dende calquera parte do mundo, 6503188044

Información do microchip

O Microchip Websitio

• Microchip ofrece soporte en liña a través do noso websitio en www.microchip.com/. Isto websitio úsase para facer files e información facilmente dispoñible para os clientes. Algúns dos contidos dispoñibles inclúen:
• Apoio ao produto – Fichas técnicas e erratas, notas de aplicación e sample programas, recursos de deseño, guías de usuario e documentos de soporte de hardware, últimas versións de software e software arquivado
• Soporte técnico xeral - Preguntas frecuentes (FAQ), solicitudes de soporte técnico, grupos de discusión en liña, lista de membros do programa de socios de deseño de Microchip
• Negocio de Microchip - Selector de produtos e guías de pedidos, últimos comunicados de prensa de Microchip, unha lista de seminarios e eventos, listados de oficinas de vendas, distribuidores e representantes de fábrica de Microchip

Servizo de notificación de cambios de produto

• O servizo de notificación de cambios de produtos de Microchip axuda a manter os clientes ao día dos produtos de Microchip.
• Os subscritores recibirán notificacións por correo electrónico sempre que haxa cambios, actualizacións, revisións ou erratas relacionadas cunha familia de produtos especificada ou cunha ferramenta de desenvolvemento de interese.
• Para rexistrarte, vai a www.microchip.com/pcn e siga as instrucións de rexistro.

Atención ao cliente

• Os usuarios de produtos Microchip poden recibir asistencia a través de varias canles:
• Distribuidor ou Representante
• Oficina local de vendas
• Enxeñeiro de solucións integradas (ESE)
• Soporte técnico
• Os clientes deben contactar co seu distribuidor, representante ou ESE para obter asistencia. As oficinas de vendas locais tamén están dispoñibles para axudar aos clientes. Neste documento inclúese unha lista de oficinas de vendas e locais.
• O soporte técnico está dispoñible a través de websitio en: www.microchip.com/support

Función de protección de código de dispositivos de microchip

• Nota os seguintes detalles da función de protección de código nos produtos Microchip.
• Os produtos de microchip cumpren as especificacións contidas na súa ficha de datos de microchip.
• Microchip considera que a súa familia de produtos é segura cando se usa da forma prevista, dentro das especificacións de funcionamento e en condicións normais.
• Microchip valora e protexe agresivamente os seus dereitos de propiedade intelectual. Os intentos de incumprir as funcións de protección do código dos produtos Microchip están estrictamente prohibidos e poden infrinxir a Digital Millennium Copyright Act.
• Nin Microchip nin ningún outro fabricante de semicondutores poden garantir a seguridade do seu código. A protección do código non significa que esteamos garantindo que o produto sexa "irrompible".
• A protección do código está en constante evolución. Microchip comprométese a mellorar continuamente as funcións de protección do código dos nosos produtos.

Aviso Legal

• Esta publicación e a información que aparece aquí só poden usarse con produtos Microchip, incluso para deseñar, probar e integrar produtos Microchip coa súa aplicación. O uso desta información de calquera outra forma viola estes termos. A información relativa ás aplicacións do dispositivo ofrécese só para a súa comodidade e pode ser substituída por actualizacións. É a súa responsabilidade asegurarse de que a súa aplicación cumpra coas súas especificacións. Póñase en contacto coa súa oficina local de vendas de Microchip para obter asistencia adicional ou obtén soporte adicional en www.microchip.com/en-us/support/design-help/client-support-services.
• ESTA INFORMACIÓN ESTÁ PROPORCIONADA POR MICROCHIP "TAL CUAL". MICROCHIP NON OFRECE REPRESENTACIÓNS OU GARANTÍAS DE NINGÚN TIPO, XA EXPRESA OU IMPLÍCITA, ESCRITA OU ORAL, LEGAL OU DE OUTRO MODO, RELACIONADA COA INFORMACIÓN, INCLUÍENDO PERO NON LIMITADO A NINGÚN TIPO DE GARANTÍAS IMPLÍCITAS DE NON INFRACCIÓN, COMERCIABILIDADE, COMERCIABILIDADE E COMERCIALIZACIÓN. GARANTÍAS RELACIONADAS CO SEU ESTADO, CALIDADE OU RENDEMENTO.
• EN NINGÚN CASO MICROCHIP SERÁ RESPONSABLE DE NINGÚN TIPO DE PERDA, DANO, CUSTO OU GASTO INDIRECTO, ESPECIAL, PUNITIVO, INCIDENTAL OU CONSECUENCIAL DE NINGÚN TIPO RELACIONADO COA INFORMACIÓN OU ​​O SEU USO, AÍNDA QUE SE SEXA O CAUSADO QUE SEXA O SEU ADVERTENCIA. A POSIBILIDADE OU OS DANOS SON PREVISIBLES. NA MÁXIMA MEDIDA PERMITIDA POLA LEI, A RESPONSABILIDADE TOTAL DE MICROCHIP SOBRE TODAS LAS RECLAMACIONS DE CALQUERA FORMA RELACIONADAS COA INFORMACIÓN OU ​​O SEU USO NON SUPERARÁ O NÚMERO DE TAXAS, SE HOXE, QUE PAGOU DIRECTAMENTE A MICROCHIP POLA INFORMACIÓN.
• O uso de dispositivos Microchip en aplicacións de soporte vital e/ou de seguridade corre totalmente a risco do comprador, e o comprador comprométese a defender, indemnizar e eximir a Microchip de calquera dano, reclamación, demanda ou gasto derivado de tal uso. Non se transmite ningunha licenza, implícita ou doutra forma, baixo ningún dereito de propiedade intelectual de Microchip a menos que se indique o contrario.

Marcas comerciais

• O nome e o logotipo de Microchip, o logotipo de Microchip, Adaptec, AVR, logotipo de AVR, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMD, maXStyluuchs, MediaLB, megaAVR, Microsemi, Microsemi logo, MOST, MOST logo, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, PIC32 logo, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, SST Logo, SuperFlash, Symmetricom , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron e XMEGA son marcas rexistradas de Microchip Technology Incorporated nos EUA e noutros países.
• AgileSwitch, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed ​​Control, HyperLight Load, Libero, motor bench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, logo ProASIC Plus, Quiet-Wire, SmartFusion, SyncWorld , TimeCesium, TimeHub, TimePictra, TimeProvider e ZL son marcas rexistradas de Microchip Technology Incorporated nos EUA
• Supresión de teclas adxacentes, AKS, Analog-for-the-Digital Age, Any Capacitor, AnyIn, AnyOut, Augmented Switching, BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, dsPICDEM, dsPICDEM Averagenet, Dynamic Matching. , DAM, ECAN, Espresso T1S, EtherGREEN, EyeOpen, GridTime, IdealBridge, IGaT, Programación en serie en circuito, ICSP, INICnet, Paralelo intelixente, IntelliMOS, Conectividade entre chips, JitterBlocker, Knob-on-Display, MarginLink, maxC, máxView, membrana, Mindi, MiWi, MPASM, MPF, MPLAB Certified logo, MPLIB, MPLINK, mSiC, MultiTRAK, NetDetach, Omniscient Code Generation, PICDEM, PICDEM.net, PICkit, PICtail, Power MOS IV, Power MOS 7, PowerSmart, PureSilicon , QMatrix, REAL ICE, Ripple Blocker, RTAX, RTG4, SAM-ICE, E/S cuádruple serie,
• mapa simple, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance, Trusted Time, TSHARC, Turing, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock,
• XpressConnect e ZENA son marcas comerciais de Microchip Technology Incorporated nos EUA e noutros países.
• SQTP é unha marca de servizo de Microchip Technology Incorporated nos EUA
• O logotipo de Adaptec, Frequency on Demand, Silicon Storage Technology e Symmcom son marcas rexistradas de Microchip Technology Inc. noutros países.
• GestIC é unha marca rexistrada de Microchip Technology Germany II GmbH & Co. KG, unha subsidiaria de Microchip Technology Inc., noutros países.
• Todas as outras marcas rexistradas aquí mencionadas son propiedade das súas respectivas compañías.
• © 2024, Microchip Technology Incorporated e as súas filiais. Todos os dereitos reservados.
• ISBN: 9781668339879

Sistema de Xestión da Calidade

• Para obter información sobre os sistemas de xestión da calidade de Microchip, visite www.microchip.com/quality.

Vendas e servizo no mundo

AMÉRICAS	ASIA/PACÍFICO	ASIA/PACÍFICO	EUROPA
Corporativo Oficina 2355 West Chandler Blvd. Chandler, AZ 85224-6199 Tel: 480-792-7200 Fax: 480-792-7277 Soporte técnico: www.microchip.com/support Web Enderezo: www.microchip.com Atlanta Duluth, GA Tel: 678-957-9614 Fax: 678-957-1455 Austin, TX Tel: 512-257-3370 Boston Westborough, MA Teléfono: 774-760-0087 Fax: 774-760-0088 Chicago Itasca, IL Tel: 630-285-0071 Fax: 630-285-0075 Dallas Addison, TX Tel: 972-818-7423 Fax: 972-818-2924 Detroit Novi, MI Tel: 248-848-4000 Houston, TX Tel: 281-894-5983 Indianápolis Noblesville, IN Tel: 317-773-8323 Fax: 317-773-5453 Tel: 317-536-2380 Os Ánxeles Mission Viejo, CA Tel: 949-462-9523 Fax: 949-462-9608 Tel: 951-273-7800 Raleigh, NC Tel: 919-844-7510 Novo York, NY Tel: 631-435-6000 San Xosé, CA Tel: 408-735-9110 Tel: 408-436-4270 Canadá – Toronto Tel: 905-695-1980 Fax: 905-695-2078	Australia – Sídney Teléfono: 61-2-9868-6733 China - Pequín Teléfono: 86-10-8569-7000 China - Chengdu Teléfono: 86-28-8665-5511 China - Chongqing Teléfono: 86-23-8980-9588 China - Dongguan Teléfono: 86-769-8702-9880 China - Guangzhou Teléfono: 86-20-8755-8029 China - Hangzhou Teléfono: 86-571-8792-8115 China – Hong Kong SAR Teléfono: 852-2943-5100 China - Nanjing Teléfono: 86-25-8473-2460 China - Qingdao Teléfono: 86-532-8502-7355 China - Shanghai Teléfono: 86-21-3326-8000 China - Shenyang Teléfono: 86-24-2334-2829 China - Shenzhen Teléfono: 86-755-8864-2200 China - Suzhou Teléfono: 86-186-6233-1526 China - Wuhan Teléfono: 86-27-5980-5300 China - Xian Teléfono: 86-29-8833-7252 China - Xiamen Teléfono: 86-592-2388138 China - Zhuhai Teléfono: 86-756-3210040	India – Bangalore Teléfono: 91-80-3090-4444 India - Nova Deli Teléfono: 91-11-4160-8631 India – Pune Teléfono: 91-20-4121-0141 Xapón – Osaka Teléfono: 81-6-6152-7160 Xapón – Tokio Teléfono: 81-3-6880- 3770 Corea - Daegu Teléfono: 82-53-744-4301 Corea - Seúl Teléfono: 82-2-554-7200 Malaisia ​​- Kuala Lumpur Teléfono: 60-3-7651-7906 Malaisia ​​- Penang Teléfono: 60-4-227-8870 Filipinas – Manila Teléfono: 63-2-634-9065 Singapur Teléfono: 65-6334-8870 Taiwán – Hsin Chu Teléfono: 886-3-577-8366 Taiwán – Kaohsiung Teléfono: 886-7-213-7830 Taiwán – Taipei Teléfono: 886-2-2508-8600 Tailandia -Bangkok Teléfono: 66-2-694-1351 Vietnam - Ho Chi Minh Teléfono: 84-28-5448-2100	Austria – Wels Teléfono: 43-7242-2244-39 Fax: 43-7242-2244-393 Dinamarca – Copenhague Teléfono: 45-4485-5910 Fax: 45-4485-2829 Finlandia – Espoo Teléfono: 358-9-4520-820 Francia - París Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Alemaña – garching Teléfono: 49-8931-9700 Alemaña – Haan Teléfono: 49-2129-3766400 Alemaña – Heilbronn Teléfono: 49-7131-72400 Alemaña – Karlsruhe Teléfono: 49-721-625370 Alemaña – Múnic Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Alemaña – Rosenheim Teléfono: 49-8031-354-560 Israel – Raanana Teléfono: 972-9-744-7705 Italia - Milán Teléfono: 39-0331-742611 Fax: 39-0331-466781 Italia - Padua Teléfono: 39-049-7625286 Países Baixos - Drunen Teléfono: 31-416-690399 Fax: 31-416-690340 Noruega – Trondheim Teléfono: 47-72884388 Polonia - Varsovia Teléfono: 48-22-3325737 Romanía – Bucarest Tel: 40-21-407-87-50 España – Madrid Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Suecia - Gotemburgo Tel: 46-31-704-60-40 Suecia - Estocolmo Teléfono: 46-8-5090-4654 Reino Unido - Wokingham Teléfono: 44-118-921-5800 Fax: 44-118-921-5820

Documentos/Recursos

Controlador de dispositivos MICROCHIP v2.3 Gen 2 [pdfGuía do usuario v2.3, v2.2, v2.3 Gen 2 Device Controller, v2.3, Gen 2 Device Controller, Device Controller, Controller

Referencias

• Manual de usuario