eSRAM Intel FPGA IP
ข้อมูลสินค้า
ผลิตภัณฑ์นี้คือ Intel FPGA IP ซึ่งเข้ากันได้กับซอฟต์แวร์ Intel Quartus Prime Design Suite โดย IP นี้มีเวอร์ชันต่างๆ ที่ตรงกับเวอร์ชันซอฟต์แวร์จนถึง v19.1 โดยเริ่มตั้งแต่ซอฟต์แวร์เวอร์ชัน 19.2 เป็นต้นไป จะมีการนำรูปแบบการกำหนดเวอร์ชันใหม่สำหรับ Intel FPGA IP มาใช้
เวอร์ชัน IP มีดังนี้:
| เวอร์ชัน | วันที่ | รุ่น Intel Quartus Prime | คำอธิบาย | ผลกระทบ |
|---|---|---|---|---|
| v20.1.0 | 2022.09.26 | 22.3 | เปิดใช้งานการเชื่อมต่อส่วนประกอบระบบ IP Intel AgilexTM eSRAM รองรับในเครื่องมือ Platform Designer |
ลงทะเบียน ISO 9001: 2015 |
| v20.0.0 | 2021.10.04 | 21.3 | อัปเดต ch{0-7}_ecc_dec_eccmode และ ch{0-7}_ecc_enc_eccmode พารามิเตอร์สำหรับ ECC_DISABLED สำหรับพอร์ตที่ไม่ได้ใช้งาน |
จำเป็นต้องอัพเกรด IP เพื่อรับการคอมไพล์ผ่านการออกแบบ พร้อมซอฟต์แวร์ Intel Quartus Prime Pro Edition เวอร์ชัน 21.3 |
| v19.2.1 | 2021.06.29 | 21.2 | แก้ไขการละเมิดการยึดโดยการเพิ่ม (* altera_attribute = -name HYPER_REGISTER_DELAY_CHAIN 100*) ไปยัง eSRAM Intel Agilex FPGA ไอพี. |
การเปลี่ยนแปลงเป็นทางเลือก จำเป็นต้องอัปเกรด IP หาก IP ของคุณ ไม่สามารถตอบสนองความต้องการประสิทธิภาพสูงสุดได้เนื่องจากการยึด การละเมิด |
| v19.2.0 | 2020.12.14 | 19.4 | ลบตัวเข้ารหัสและตัวถอดรหัส ECC แบบไดนามิกออก — บายพาส คุณสมบัติ. |
ไม่มีข้อมูล |
| v19.1.1 | 2019.07.01 | 19.2 | รุ่นเริ่มต้นสำหรับอุปกรณ์ Intel Agilex | ไม่มีข้อมูล |
หากไม่มีหมายเหตุการเผยแพร่สำหรับเวอร์ชัน IP เฉพาะ แสดงว่าไม่มีการเปลี่ยนแปลงใดๆ ในเวอร์ชันนั้น
บันทึก: หมายเลขเวอร์ชัน IP ของ Intel FPGA (XYZ) สามารถเปลี่ยนแปลงได้กับซอฟต์แวร์ Intel Quartus Prime แต่ละเวอร์ชัน
คำแนะนำการใช้ผลิตภัณฑ์
หากต้องการใช้ Intel FPGA IP ให้ทำตามขั้นตอนเหล่านี้:
- ตรวจสอบให้แน่ใจว่าคุณได้ติดตั้งซอฟต์แวร์ Intel Quartus Prime Design Suite ที่เข้ากันได้บนระบบของคุณแล้ว
- ดาวน์โหลดเวอร์ชัน IP ของ Intel FPGA ที่ตรงกับเวอร์ชันซอฟต์แวร์ของคุณ
- แตกไฟล์ IP ที่ดาวน์โหลดมา fileไปยังตำแหน่งที่เหมาะสมบนคอมพิวเตอร์ของคุณ
- เปิดซอฟต์แวร์ Intel Quartus Prime และสร้างโปรเจ็กต์ใหม่หรือเปิดโปรเจ็กต์ที่มีอยู่
- ในการตั้งค่าโครงการหรือแค็ตตาล็อก IP ให้ค้นหาและเพิ่ม IP ของ Intel FPGA ลงในโครงการของคุณ
- กำหนดค่าพารามิเตอร์ IP ตามความต้องการของคุณ
- เชื่อมต่อ IP เข้ากับส่วนประกอบหรือโมดูลอื่นในการออกแบบของคุณโดยใช้เครื่องมือ Platform Designer
- ตรวจสอบให้แน่ใจว่าดำเนินการอัปเกรด IP ที่จำเป็นทั้งหมดหากระบุไว้ในข้อมูลผลิตภัณฑ์
- รวบรวมและตรวจสอบการออกแบบของคุณโดยใช้ซอฟต์แวร์ Intel Quartus Prime
- ดำเนินการขั้นตอนต่อไปตามความต้องการการออกแบบและเป้าหมายของโครงการของคุณ
ชิป FPGA Intel® Agilex™ eSRAM
หมายเหตุการเปิดตัว
หากไม่มีหมายเหตุการเผยแพร่สำหรับเวอร์ชัน IP เฉพาะ แสดงว่า IP นั้นจะไม่มีการเปลี่ยนแปลงในเวอร์ชันนั้น สำหรับข้อมูลเกี่ยวกับการเผยแพร่การอัปเดต IP จนถึง v18.1 โปรดดูหมายเหตุการเผยแพร่การอัปเดต Intel® Quartus® Prime Design Suite
เวอร์ชันของ Intel FPGA IP ตรงกับเวอร์ชันซอฟต์แวร์ Intel Quartus Prime Design Suite จนถึงเวอร์ชัน 19.1 โดยเริ่มตั้งแต่เวอร์ชันซอฟต์แวร์ Intel Quartus Prime Design Suite 19.2 เป็นต้นไป Intel FPGA IP จะมีรูปแบบการจัดเวอร์ชันใหม่
หมายเลขเวอร์ชัน IP ของ Intel FPGA (XYZ) สามารถเปลี่ยนแปลงได้กับซอฟต์แวร์ Intel Quartus Prime แต่ละเวอร์ชัน
- X หมายถึงการแก้ไขที่สำคัญของ IP หากคุณอัปเดตซอฟต์แวร์ Intel Quartus Prime คุณต้องสร้าง IP ใหม่
- Y บ่งชี้ว่า IP มีคุณสมบัติใหม่ สร้าง IP ของคุณใหม่เพื่อรวมคุณสมบัติใหม่เหล่านี้
- Z บ่งชี้ว่า IP มีการเปลี่ยนแปลงเล็กน้อย สร้าง IP ของคุณใหม่เพื่อรวมการเปลี่ยนแปลงเหล่านี้
ข้อมูลที่เกี่ยวข้อง
- บันทึกประจำรุ่นของ Intel Quartus Prime Design Suite Update
- คู่มือผู้ใช้หน่วยความจำแบบฝัง Intel Agilex™
- ข้อผิดพลาดสำหรับ eSRAM Intel Agilex™ FPGA IP ในฐานความรู้
ชิป FPGA IP รุ่น 20.1.0 ของ Intel Agilex™ eSRAM
ตารางที่ 1. v20.1.0 2022.09.26
| รุ่น Intel Quartus Prime | คำอธิบาย | ผลกระทบ |
| 22.3 | เปิดใช้งานการรองรับการเชื่อมต่อส่วนประกอบระบบ IP ของ Intel Agilex™ eSRAM ในเครื่องมือ Platform Designer | การอัปเกรด IP เป็นทางเลือกในซอฟต์แวร์ Intel Quartus Prime Pro Edition เวอร์ชัน 22.3
|
ชิป FPGA IP ของ Intel Agilex eSRAM v20.0.0
ตารางที่ 2. v20.0.0 2021.10.04
| รุ่น Intel Quartus Prime | คำอธิบาย | ผลกระทบ |
| 21.3 | อัปเดตพารามิเตอร์ ch{0-7}_ecc_dec_eccmode และ ch{0-7}_ecc_enc_eccmode เป็น ECC_DISABLED สำหรับพอร์ตที่ไม่ได้ใช้งาน | จำเป็นต้องอัปเกรด IP เพื่อรับการคอมไพล์การออกแบบผ่านด้วยซอฟต์แวร์ Intel Quartus Prime Pro Edition เวอร์ชัน 21.3 |
ตารางที่ 3. v19.2.1 2021.06.29
| รุ่น Intel Quartus Prime | คำอธิบาย | ผลกระทบ |
| 21.2 | แก้ไขการละเมิดการระงับโดยการเพิ่ม (* altera_attribute = “-name HYPER_REGISTER_DELAY_CHAIN 100″*) ลงใน eSRAM Intel Agilex FPGA IP | การเปลี่ยนแปลงนั้นเป็นทางเลือก คุณจะต้องดำเนินการอัปเกรด IP หาก IP ของคุณไม่สามารถตอบสนองข้อกำหนดประสิทธิภาพสูงสุดได้เนื่องจากละเมิดการระงับ |
ชิป FPGA IP ของ Intel Agilex eSRAM v19.2.0
ตารางที่ 4. v19.2.0 2020.12.14
| รุ่น Intel Quartus Prime | คำอธิบาย | ผลกระทบ |
| 19.4 | ลบคุณสมบัติการบายพาสตัวเข้ารหัสและตัวถอดรหัส ECC แบบไดนามิก | — |
ชิป FPGA IP ของ Intel Agilex eSRAM v19.1.1
ตารางที่ 5. v19.1.1 2019.07.01
| รุ่น Intel Quartus Prime | คำอธิบาย | ผลกระทบ |
| 19.2 | รุ่นเริ่มต้นสำหรับอุปกรณ์ Intel Agilex | — |
หมายเหตุการเผยแพร่ eSRAM Intel FPGA IP (อุปกรณ์ Intel Stratix® 10)
หากไม่มีหมายเหตุการเผยแพร่สำหรับเวอร์ชัน IP เฉพาะ แสดงว่า IP นั้นจะไม่มีการเปลี่ยนแปลงในเวอร์ชันนั้น สำหรับข้อมูลเกี่ยวกับการเผยแพร่การอัปเดต IP จนถึง v18.1 โปรดดูหมายเหตุการเผยแพร่การอัปเดต Intel Quartus Prime Design Suite
เวอร์ชันของ Intel FPGA IP ตรงกับเวอร์ชันซอฟต์แวร์ Intel Quartus Prime Design Suite จนถึงเวอร์ชัน 19.1 โดยเริ่มตั้งแต่เวอร์ชันซอฟต์แวร์ Intel Quartus Prime Design Suite 19.2 เป็นต้นไป Intel FPGA IP จะมีรูปแบบการจัดเวอร์ชันใหม่
หมายเลขเวอร์ชัน Intel FPGA IP (XYZ) สามารถเปลี่ยนแปลงได้ด้วยซอฟต์แวร์ Intel Quartus Prime แต่ละเวอร์ชัน การเปลี่ยนแปลงใน:
- X หมายถึงการแก้ไขที่สำคัญของ IP หากคุณอัปเดตซอฟต์แวร์ Intel Quartus Prime คุณต้องสร้าง IP ใหม่
- Y บ่งชี้ว่า IP มีคุณสมบัติใหม่ สร้าง IP ของคุณใหม่เพื่อรวมคุณสมบัติใหม่เหล่านี้
- Z บ่งชี้ว่า IP มีการเปลี่ยนแปลงเล็กน้อย สร้าง IP ของคุณใหม่เพื่อรวมการเปลี่ยนแปลงเหล่านี้
ข้อมูลที่เกี่ยวข้อง
- บันทึกประจำรุ่นของ Intel Quartus Prime Design Suite Update
- คู่มือผู้ใช้หน่วยความจำแบบฝัง Intel Stratix® 10
- ข้อผิดพลาดสำหรับ eSRAM Intel FPGA IP ในฐานความรู้
ชิป Intel FPGA IP v19.2.0 eSRAM
ตารางที่ 6. v19.2.0 2022.09.26
| รุ่น Intel Quartus Prime | คำอธิบาย | ผลกระทบ |
| 22.3 | เปิดใช้งานการรองรับการเชื่อมต่อส่วนประกอบระบบ IP ของ Intel Stratix® 10 eSRAM ในเครื่องมือ Platform Designer | การอัปเกรด IP เป็นทางเลือกในซอฟต์แวร์ Intel Quartus Prime Pro Edition เวอร์ชัน 22.3
|
ชิป Intel FPGA IP v19.1.5 eSRAM
ตารางที่ 7. v19.1.5 2020.10.12
| รุ่น Intel Quartus Prime | คำอธิบาย | ผลกระทบ |
| 20.3 | อัปเดตคำอธิบายสำหรับ เปิดใช้งานโหมดพลังงานต่ำ ในโปรแกรมแก้ไขพารามิเตอร์ IP ของ eSRAM Intel FPGA | — |
ชิป Intel FPGA IP v19.1.4 eSRAM
ตารางที่ 8. v19.1.4 2020.08.03
| รุ่น Intel Quartus Prime | คำอธิบาย | ผลกระทบ |
| 20.2 | เปลี่ยนชื่อเป็น I/O PLL fileชื่อเพื่อยกเว้นข้อความเตือนจาก IOPLL file.
หาก eSRAM ทั้งสองตัวมีพารามิเตอร์ PLL เดียวกัน (ความถี่สัญญาณนาฬิกาอ้างอิง PLL และความถี่สัญญาณนาฬิกาที่ต้องการ PLL) ก็สามารถละเว้นข้อความเตือนได้ หาก eSRAM สองตัวมีพารามิเตอร์ PLL ที่แตกต่างกัน หลังจากการคอมไพล์แล้ว พารามิเตอร์เหล่านี้จะถูกตั้งค่าเป็นความถี่ PLL เดียวกันซึ่งนำมาจากพารามิเตอร์ IP ของ eSRAM Intel FPGA ตัวใดตัวหนึ่ง โปรดดูที่ รายงานผลการปฏิบัติงานของช่างฟิตเตอร์ Quartus ➤ แผนเอสtage ➤ สรุปการใช้งาน PLL เพื่อสังเกตความถี่ eSRAM IOPLL ที่ใช้งาน จำเป็นต้องอัปเดต IP เมื่อพารามิเตอร์ PLL สำหรับ eSRAM ทั้งสองแตกต่างกัน |
— |
ชิป Intel FPGA IP v19.1.3 eSRAM
ตารางที่ 9. v19.1.3 2019.10.11
| รุ่น Intel Quartus Prime | คำอธิบาย | ผลกระทบ |
| 19.3 | อัปเดตคำอธิบายสำหรับ ความถี่สัญญาณนาฬิกาอ้างอิง PLL ในโปรแกรมแก้ไขพารามิเตอร์ IP ของ eSRAM Intel FPGA | — |
ชิป Intel FPGA IP v18.1 eSRAM
ตารางที่ 10. v18.1 2018.10.03
| รุ่น Intel Quartus Prime | คำอธิบาย | ผลกระทบ |
| 18.1 | ลบการลงทะเบียน HIPI สำหรับ iopll_lock2core_reg | คุณสามารถอัพเกรดแกน IP ของคุณได้ |
ชิป Intel FPGA IP v18.0 eSRAM
ตาราง 11. v18.0 พฤษภาคม 2018
| คำอธิบาย | ผลกระทบ |
| เปลี่ยนชื่อ Native eSRAM IP core เป็น eSRAM Intel FPGA IP ตามการรีแบรนด์ของ Intel | — |
เพิ่มสัญญาณอินเทอร์เฟซใหม่:
สถานะล็อค eSRAM IOPLL |
— |
ข้อมูลที่เกี่ยวข้อง
- ข้อมูลเบื้องต้นเกี่ยวกับ Intel FPGA IP Cores
- คู่มือผู้ใช้หน่วยความจำแบบฝัง Intel Stratix 10
- ข้อผิดพลาดสำหรับแกน IP อื่นๆ ในฐานความรู้
eSRAM IP Core เวอร์ชัน 17.1 ดั้งเดิม
ตาราง 12. v17.1 พฤศจิกายน 2017
| คำอธิบาย | ผลกระทบ |
| รุ่นเริ่มต้น IP core นี้ใช้ได้เฉพาะในอุปกรณ์ Intel Stratix 10 เท่านั้น | — |
ข้อมูลที่เกี่ยวข้อง
- ข้อมูลเบื้องต้นเกี่ยวกับ Intel FPGA IP Cores
- คู่มือผู้ใช้หน่วยความจำแบบฝัง Intel Stratix 10
- ข้อผิดพลาดสำหรับแกน IP อื่นๆ ในฐานความรู้
คลังเอกสารคู่มือผู้ใช้หน่วยความจำฝังตัว Intel Stratix 10
สำหรับคู่มือผู้ใช้เวอร์ชันล่าสุดและเวอร์ชันก่อนหน้า โปรดดูคู่มือผู้ใช้ Intel® Stratix® 10 Embedded Memory หากไม่มีเวอร์ชัน IP หรือซอฟต์แวร์อยู่ในรายการ คู่มือผู้ใช้สำหรับเวอร์ชัน IP หรือซอฟต์แวร์ก่อนหน้าจะมีผลใช้บังคับ
หมายเหตุการเผยแพร่ eSRAM Intel® FPGA IP
เอกสาร / แหล่งข้อมูล
 |
อินเทล eSRAM อินเทล FPGA IP [พีดีเอฟ] คู่มือการใช้งาน eSRAM Intel FPGA IP, Intel FPGA IP, FPGA IP, IP |
