Kontni kache
1 eSRAM Intel FPGA IP
2 Enfòmasyon sou pwodwi
3 Enstriksyon Itilizasyon Pwodwi
4 eSRAM Intel® Agilex™ FPGA IP
5 eSRAM Intel FPGA IP Release Nòt (Intel Stratix® 10 Aparèy)
6 Dokiman / Resous
6.1 Referans
7 Post ki gen rapò

eSRAM Intel FPGA IP Gid Itilizatè Imaj Prezantasyon: Non file chwazi Mizajou Post Add MediaVisualText Heading 3 H3 Fèmen dyalòg Ajoute medya Aksyon Téléchargement filesMedia Library Filtre medyaFiltre pa kalite Tout atik medya Filtre pa dat Tout dat Rechèch lis medya Montre 81 nan 5375076 atik medya Chaje plis ATACHMAN DETAIL eSRAM-logo-image-1.jpg 22 jiyè 2023 13 KB 357 pa 74 piksèl Edit Imaj Efase nèt ale Alt Text Aprann kijan pou dekri objektif imaj la (ouvè nan yon nouvo tab). Kite vid si imaj la piman dekoratif.Title eSRAM-logo-image Caption Description File URL: https://manuals.plus/wp-content/uploads/2023/07/eSRAM-logo-image-1.jpg Kopi URL Anviwònman ATTACHMENT AFILYE ANGLÈ Sant aliyman Lyen pou Okenn Size Gwosè konplè – 357 × 74 Aksyon medya yo chwazi 1 atik chwazi Efase Mete nan pòs Non file chwazi

eSRAM Intel FPGA IP

eSRAM Intel FPGA IP Gid Itilizatè Imaj Prezantasyon: Non file chwazi Mizajou Post Add MediaVisualText Heading 4 DIV » H4 Fèmen dyalòg Ajoute medya Aksyon Telechaje filesMedia Library Filtre medya Filtre pa kalite Tout atik medya Filtre pa dat Tout dat Rechèch lis medya Montre 82 nan 5375077 atik medya Chaje plis detay ATACHMAN eSRAM-Intel-FPGA-IP-produt-image.jpg 22 jiyè 2023 35 KB 442 pa 328 piksèl Edit Image Efase nèt ale Alt Text Aprann kijan pou dekri objektif imaj la (ouvè nan yon nouvo tab). Kite vid si imaj la piman dekoratif.Title eSRAM-Intel-FPGA-IP-produt-image Caption Deskripsyon File URL: https://manuals.plus/wp-content/uploads/2023/07/eSRAM-Intel-FPGA-IP-produt-image.jpg Kopi URL Anviwònman ATTACHMENT AFILYE ANGLÈ Sant aliyman Lyen pou Okenn Size Gwosè konplè – 442 × 328 Aksyon medya yo chwazi 1 atik chwazi Efase Mete nan pòs Non file chwazi

Enfòmasyon sou pwodwi

Pwodwi a se Intel FPGA IP, ki konpatib ak lojisyèl Intel Quartus Prime Design Suite. IP a gen diferan vèsyon ki matche ak vèsyon lojisyèl yo jiska v19.1. Apati de vèsyon lojisyèl 19.2, yon nouvo konplo vèsyon prezante pou Intel FPGA IP la.

Vèsyon IP yo jan sa a:

Version Dat Intel Quartus Prime Version Deskripsyon Enpak
v20.1.0 2022.09.26 22.3 Pèmèt Intel AgilexTM eSRAM IP koneksyon eleman sistèm
sipò nan zouti Platform Designer.		 ISO 9001:2015 anrejistre
v20.0.0 2021.10.04 21.3 Mete ajou ch{0-7}_ecc_dec_eccmode ak ch{0-7}_ecc_enc_eccmode
paramèt nan ECC_DISABLED pou pò yo pa itilize yo.		 Mizajou IP oblije jwenn konpilasyon pas konsepsyon an
ak Intel Quartus Prime Pro Edition lojisyèl vèsyon 21.3.
v19.2.1 2021.06.29 21.2 Fikse vyolasyon kenbe a lè w ajoute (* altera_attribute = -name
HYPER_REGISTER_DELAY_CHAIN ​​100*) nan eSRAM Intel Agilex FPGA la
IP.		 Chanjman an se opsyonèl. Yon ajou IP obligatwa si IP ou
pa ka satisfè spesifikasyon nan pèfòmans maksimòm akòz yon kenbe
vyolasyon.
v19.2.0 2020.12.14 19.4 Retire dinamik ECC ankode ak dekodeur - kontoune
karakteristik.		 N/A
v19.1.1 2019.07.01 19.2 Premye lage pou aparèy Intel Agilex. N/A

Si yon nòt lage pa disponib pou yon vèsyon IP espesifik, sa vle di pa gen okenn chanjman nan vèsyon sa a.

Nòt: Nimewo Intel FPGA IP vèsyon (XYZ) ka chanje ak chak vèsyon lojisyèl Intel Quartus Prime.

Enstriksyon Itilizasyon Pwodwi

Pou itilize Intel FPGA IP, swiv etap sa yo:

  1. Asire w ke w gen lojisyèl konpatib Intel Quartus Prime Design Suite enstale sou sistèm ou an.
  2. Telechaje vèsyon Intel FPGA IP ki koresponn ak vèsyon lojisyèl ou a.
  3. Ekstrè IP telechaje a files nan yon kote ki apwopriye sou òdinatè w lan.
  4. Louvri lojisyèl Intel Quartus Prime a epi kreye yon nouvo pwojè oswa louvri yon pwojè ki egziste deja.
  5. Nan paramèt pwojè a oswa katalòg IP, lokalize epi ajoute Intel FPGA IP nan pwojè ou a.
  6. Konfigure paramèt IP yo selon kondisyon ou yo.
  7. Konekte IP a ak lòt konpozan oswa modil nan konsepsyon ou lè l sèvi avèk zouti nan Platform Designer.
  8. Asire ke nenpòt amelyorasyon IP nesesè yo fèt si yo espesifye nan enfòmasyon sou pwodwi a.
  9. Konpile epi verifye konsepsyon ou lè l sèvi avèk lojisyèl Intel Quartus Prime la.
  10. Kontinye ak plis etap dapre kondisyon konsepsyon ou yo ak objektif pwojè yo.

eSRAM Intel® Agilex™ FPGA IP

Nòt lage
Si yon nòt lage pa disponib pou yon vèsyon IP espesifik, IP a pa gen okenn chanjman nan vèsyon sa a. Pou jwenn enfòmasyon sou lage IP aktyalizasyon jiska v18.1, al gade nan Nòt lage Mizajou Intel® Quartus® Prime Design Suite.
Vèsyon Intel FPGA IP matche ak vèsyon lojisyèl Intel Quartus Prime Design Suite jiska v19.1. Kòmanse nan vèsyon lojisyèl Intel Quartus Prime Design Suite 19.2, Intel FPGA IP gen yon nouvo konplo vèsyon.
Nimewo Intel FPGA IP vèsyon (XYZ) ka chanje ak chak vèsyon lojisyèl Intel Quartus Prime.

Yon chanjman nan:
  • X endike yon gwo revizyon nan IP la. Si ou mete ajou lojisyèl Intel Quartus Prime, ou dwe rejenere IP la.
  • Y endike IP a gen ladan nouvo karakteristik. Rejenere IP ou pou mete nouvo karakteristik sa yo.
  • Z endike IP a gen ladann ti chanjman. Rejenere IP ou pou mete chanjman sa yo.

Enfòmasyon ki gen rapò

  • Nòt lage mizajou Intel Quartus Prime Design Suite
  • Intel Agilex™ Gid itilizatè memwa entegre
  • Errata pou eSRAM Intel Agilex™ FPGA IP nan baz Konesans

 eSRAM Intel Agilex™ FPGA IP v20.1.0

Tablo 1. v20.1.0 2022.09.26

Intel Quartus Prime Version Deskripsyon Enpak
22.3 Pèmèt sipò koneksyon sistèm Intel Agilex™ eSRAM IP nan zouti Platform Designer. Mizajou IP opsyonèl nan vèsyon lojisyèl Intel Quartus Prime Pro Edition 22.3.
  • Rejenerasyon IP se sèlman obligatwa si kliyan vle sèvi ak eSRAM IP nan zouti nan Platform Designer.
  • Pa gen okenn chanjman nan karakteristik eSRAM ki egziste deja yo.

eSRAM Intel Agilex FPGA IP v20.0.0

Tablo 2. v20.0.0 2021.10.04

Intel Quartus Prime Version Deskripsyon Enpak
21.3 Mete ajou paramèt ch{0-7}_ecc_dec_eccmode ak ch{0-7}_ecc_enc_eccmode a ECC_DISABLED pou pò ki pa itilize yo. Mizajou IP oblije jwenn konpilasyon pas konsepsyon ak vèsyon lojisyèl Intel Quartus Prime Pro Edition 21.3.
 eSRAM Intel Agilex FPGA IP v19.2.1
Tablo 3. v19.2.1 2021.06.29
Intel Quartus Prime Version Deskripsyon Enpak
21.2 Fikse vyolasyon kenbe a lè w ajoute (* altera_attribute = "-name HYPER_REGISTER_DELAY_CHAIN ​​100″*) nan eSRAM Intel Agilex FPGA IP la. Chanjman an se opsyonèl. Ou oblije fè yon amelyorasyon IP si IP ou pa ka satisfè spesifikasyon pèfòmans maksimòm akòz yon vyolasyon kenbe.

 eSRAM Intel Agilex FPGA IP v19.2.0

Tablo 4. v19.2.0 2020.12.14

Intel Quartus Prime Version Deskripsyon Enpak
19.4 Retire dinamik ECC ankode ak karakteristik kontoune dekodeur. —

eSRAM Intel Agilex FPGA IP v19.1.1

Tablo 5. v19.1.1 2019.07.01

Intel Quartus Prime Version Deskripsyon Enpak
19.2 Premye lage pou aparèy Intel Agilex. —

eSRAM Intel FPGA IP Release Nòt (Intel Stratix® 10 Aparèy)

Si yon nòt lage pa disponib pou yon vèsyon IP espesifik, IP a pa gen okenn chanjman nan vèsyon sa a. Pou jwenn enfòmasyon sou lage IP aktyalizasyon jiska v18.1, al gade nan Nòt lage Mizajou Intel Quartus Prime Design Suite.

Vèsyon Intel FPGA IP matche ak vèsyon lojisyèl Intel Quartus Prime Design Suite jiska v19.1. Kòmanse nan vèsyon lojisyèl Intel Quartus Prime Design Suite 19.2, Intel FPGA IP gen yon nouvo konplo vèsyon.

Nimewo Intel FPGA IP vèsyon (XYZ) ka chanje ak chak vèsyon lojisyèl Intel Quartus Prime. Yon chanjman nan:

  • X endike yon gwo revizyon nan IP la. Si ou mete ajou lojisyèl Intel Quartus Prime, ou dwe rejenere IP la.
  •  Y endike IP a gen ladan nouvo karakteristik. Rejenere IP ou pou mete nouvo karakteristik sa yo.
  •  Z endike IP a gen ladann ti chanjman. Rejenere IP ou pou mete chanjman sa yo.

Enfòmasyon ki gen rapò

  • Nòt lage mizajou Intel Quartus Prime Design Suite
  • Intel Stratix® 10 Gid itilizatè memwa entegre
  • Errata pou eSRAM Intel FPGA IP nan baz Konesans

 eSRAM Intel FPGA IP v19.2.0

Tablo 6. v19.2.0 2022.09.26

Intel Quartus Prime Version Deskripsyon Enpak
22.3 Pèmèt sipò koneksyon sistèm Intel Stratix® 10 eSRAM IP nan zouti Platform Designer. Mizajou IP opsyonèl nan vèsyon lojisyèl Intel Quartus Prime Pro Edition 22.3.
  • Rejenerasyon IP se sèlman obligatwa si kliyan vle sèvi ak eSRAM IP nan zouti nan Platform Designer.
  • Pa gen okenn chanjman nan karakteristik eSRAM ki egziste deja yo.

 eSRAM Intel FPGA IP v19.1.5

Tablo 7. v19.1.5 2020.10.12

Intel Quartus Prime Version Deskripsyon Enpak
20.3 Mete ajou deskripsyon an pou Pèmèt mòd pouvwa ki ba nan editè paramèt eSRAM Intel FPGA IP. —

eSRAM Intel FPGA IP v19.1.4

Tablo 8. v19.1.4 2020.08.03

Intel Quartus Prime Version Deskripsyon Enpak
20.2 Chanje non I/O PLL la filenon pou anile mesaj avètisman IOPLL la file.

Si de eSRAM yo gen menm paramèt PLL (PLL referans revèy frekans ak PLL vle frekans revèy), mesaj avètisman an ka inyore.

Si de eSRAM yo gen paramèt PLL diferan, apre konpilasyon yo pral mete sou menm frekans PLL yo pran nan youn nan paramèt eSRAM Intel FPGA IP yo. Gade nan Quartus Fitter rapò ➤ Plan Stage ➤ Rezime Itilizasyon PLL pou obsève aplike frekans eSRAM IOPLL yo.

Mizajou IP nesesè lè paramèt PLL pou tou de eSRAM yo diferan.

 —

eSRAM Intel FPGA IP v19.1.3

Tablo 9. v19.1.3 2019.10.11

Intel Quartus Prime Version Deskripsyon Enpak
19.3 Mete ajou deskripsyon an pou PLL Referans Revèy Frekans nan editè paramèt eSRAM Intel FPGA IP. —

 eSRAM Intel FPGA IP v18.1

Tablo 10. v18.1 2018.10.03

Intel Quartus Prime Version Deskripsyon Enpak
18.1 Retire enskri HIPI pou iopll_lock2core_reg. Ou ka ajou nwayo IP ou.

eSRAM Intel FPGA IP v18.0

Tablo 11. v18.0 Me 2018

Deskripsyon Enpak
Chanje non natif natal eSRAM IP nwayo a eSRAM Intel FPGA IP dapre rebranding Intel. —
Te ajoute yon nouvo siyal koòdone:
  • iopll_lock2core

estati fèmen eSRAM IOPLL.

 —

Enfòmasyon ki gen rapò

  • Entwodiksyon Intel FPGA IP Cores
  • Intel Stratix 10 Gid itilizatè memwa entegre
  • Errata pou lòt nwayo IP nan baz Konesans

 Natif eSRAM IP Nwayo v17.1

Tablo 12. v17.1 Novanm 2017

Deskripsyon Enpak
Premye lage. Nwayo IP sa a disponib sèlman nan aparèy Intel Stratix 10. —

Enfòmasyon ki gen rapò

  • Entwodiksyon Intel FPGA IP Cores
  • Intel Stratix 10 Gid itilizatè memwa entegre
  • Errata pou lòt nwayo IP nan baz Konesans

Achiv gid itilizatè Intel Stratix 10 entegre memwa
Pou dènye vèsyon ak vèsyon anvan yo nan gid itilizatè sa a, al gade nan Intel® Stratix® 10 Embedded Memory User Guide. Si yon IP oswa yon vèsyon lojisyèl pa nan lis la, gid itilizatè a pou IP oswa vèsyon lojisyèl anvan an aplike.

eSRAM Intel® FPGA IP Release Nòt

Dokiman / Resous

Intel eSRAM Intel FPGA IP [pdfGid Itilizatè
eSRAM Intel FPGA IP, Intel FPGA IP, FPGA IP, IP

Referans

Post ki gen rapò

Kite yon kòmantè

Adrès imel ou p ap pibliye. Jaden obligatwa yo make *