eSRAM Intel FPGA IP
Informazzjoni dwar il-Prodott
Il-prodott huwa l-Intel FPGA IP, li huwa kompatibbli mas-softwer Intel Quartus Prime Design Suite. L-IP għandu verżjonijiet differenti li jaqblu mal-verżjonijiet tas-softwer sal-v19.1. Jibda mill-verżjoni tas-softwer 19.2, skema ġdida ta 'verżjoni hija introdotta għall-IP Intel FPGA.
Il-verżjonijiet tal-IP huma kif ġej:
| Verżjoni | Data | Verżjoni Intel Quartus Prime | Deskrizzjoni | Impatt |
|---|---|---|---|---|
| v20.1.0 | 2022.09.26 | 22.3 | Ippermetta l-konnessjoni tal-komponent tas-sistema Intel AgilexTM eSRAM IP appoġġ fl-għodda tad-Disinjatur tal-Pjattaforma. |
ISO 9001: 2015 Reġistrat |
| v20.0.0 | 2021.10.04 | 21.3 | Aġġorna l-ch{0-7}_ecc_dec_eccmode u ch{0-7}_ecc_enc_eccmode parametri għal ECC_DISABLED għal portijiet mhux użati. |
L-aġġornament tal-IP huwa meħtieġ biex tinkiseb il-kumpilazzjoni tal-pass tad-disinn bil-verżjoni tas-softwer Intel Quartus Prime Pro Edition 21.3. |
| v19.2.1 | 2021.06.29 | 21.2 | Irranġa l-ksur tal-istiva billi żiedet (* altera_attribute = -name HYPER_REGISTER_DELAY_CHAIN 100*) għall-eSRAM Intel Agilex FPGA IP. |
Il-bidla hija fakultattiva. Huwa meħtieġ aġġornament tal-IP jekk l-IP tiegħek ma jistax jilħaq l-ispeċifikazzjoni tal-prestazzjoni massima minħabba stiva ksur. |
| v19.2.0 | 2020.12.14 | 19.4 | Neħħa l-encoder u d-decoder ECC dinamiku — bypass karatteristika. |
N/A |
| v19.1.1 | 2019.07.01 | 19.2 | Rilaxx inizjali għal apparati Intel Agilex. | N/A |
Jekk nota ta 'rilaxx ma tkunx disponibbli għal verżjoni IP speċifika, dan ifisser li m'hemm l-ebda tibdil f'dik il-verżjoni.
Nota: In-numru tal-verżjoni Intel FPGA IP (XYZ) jista' jinbidel ma' kull verżjoni tas-softwer Intel Quartus Prime.
Istruzzjonijiet għall-Użu tal-Prodott
Biex tuża l-IP Intel FPGA, segwi dawn il-passi:
- Kun żgur li għandek is-softwer kompatibbli Intel Quartus Prime Design Suite installat fis-sistema tiegħek.
- Niżżel il-verżjoni Intel FPGA IP korrispondenti li taqbel mal-verżjoni tas-softwer tiegħek.
- Oħroġ l-IP imniżżel files għal post xieraq fuq il-kompjuter tiegħek.
- Iftaħ is-softwer Intel Quartus Prime u oħloq proġett ġdid jew iftaħ proġett eżistenti.
- Fis-settings tal-proġett jew fil-katalgu tal-IP, sib u żid l-Intel FPGA IP mal-proġett tiegħek.
- Ikkonfigura l-parametri IP skond il-ħtiġijiet tiegħek.
- Qabbad l-IP ma 'komponenti jew moduli oħra fid-disinn tiegħek billi tuża l-għodda tad-Disinjatur tal-Pjattaforma.
- Kun żgur li jsiru xi titjib tal-IP meħtieġa jekk ikun speċifikat fl-informazzjoni tal-prodott.
- Iġbor u vverifika d-disinn tiegħek billi tuża s-softwer Intel Quartus Prime.
- Ipproċedi b'passi ulterjuri skont ir-rekwiżiti tad-disinn u l-għanijiet tal-proġett tiegħek.
eSRAM Intel® Agilex™ FPGA IP
Noti ta' Ħruġ
Jekk nota tar-rilaxx ma tkunx disponibbli għal verżjoni IP speċifika, l-IP m'għandu l-ebda tibdil f'dik il-verżjoni. Għal informazzjoni dwar ir-rilaxxi tal-aġġornament tal-IP sa v18.1, irreferi għan-Noti tar-Rilaxx tal-Aġġornament tal-Aġġornament tal-Intel® Quartus® Prime Design Suite.
Verżjonijiet Intel FPGA IP jaqblu mal-verżjonijiet tas-softwer Intel Quartus Prime Design Suite sa v19.1. Li jibda fil-verżjoni tas-software Intel Quartus Prime Design Suite 19.2, Intel FPGA IP għandha skema ġdida ta 'verżjoni.
In-numru tal-verżjoni Intel FPGA IP (XYZ) jista' jinbidel ma' kull verżjoni tas-softwer Intel Quartus Prime.
- X jindika reviżjoni kbira tal-PI. Jekk taġġorna s-softwer Intel Quartus Prime, trid tirriġenera l-IP.
- Y jindika li l-IP jinkludi karatteristiċi ġodda. Iġġenera mill-ġdid l-IP tiegħek biex tinkludi dawn il-karatteristiċi ġodda.
- Z jindika li l-IP jinkludi bidliet minuri. Iġġenera mill-ġdid l-IP tiegħek biex tinkludi dawn il-bidliet.
Informazzjoni Relatata
- Noti ta' Rilaxx tal-Aġġornament tal-Intel Quartus Prime Design Suite
- Gwida għall-Utent tal-Memorja Inkorporata Intel Agilex™
- Errata għall-eSRAM Intel Agilex™ FPGA IP fil-Knowledge Base
eSRAM Intel Agilex™ FPGA IP v20.1.0
Tabella 1. v20.1.0 2022.09.26
| Verżjoni Intel Quartus Prime | Deskrizzjoni | Impatt |
| 22.3 | Ippermetta l-appoġġ tal-konnessjoni tal-komponenti tas-sistema Intel Agilex™ eSRAM IP fl-għodda tad-Disinjatur tal-Pjattaforma. | L-aġġornament tal-IP huwa fakultattiv fil-verżjoni tas-softwer Intel Quartus Prime Pro Edition 22.3.
|
eSRAM Intel Agilex FPGA IP v20.0.0
Tabella 2. v20.0.0 2021.10.04
| Verżjoni Intel Quartus Prime | Deskrizzjoni | Impatt |
| 21.3 | Aġġorna l-parametri ch{0-7}_ecc_dec_eccmode u ch{0-7}_ecc_enc_eccmode għal ECC_DISABLED għal portijiet mhux użati. | L-aġġornament tal-IP huwa meħtieġ biex tinkiseb il-kumpilazzjoni tal-pass tad-disinn bil-verżjoni tas-softwer Intel Quartus Prime Pro Edition 21.3. |
Tabella 3. v19.2.1 2021.06.29
| Verżjoni Intel Quartus Prime | Deskrizzjoni | Impatt |
| 21.2 | Irranġa l-ksur tal-istiva billi żiedet (* altera_attribute = “-name HYPER_REGISTER_DELAY_CHAIN 100″*) mal-eSRAM Intel Agilex FPGA IP. | Il-bidla hija fakultattiva. Int mitlub li twettaq upgrade tal-IP jekk l-IP tiegħek ma tistax tilħaq l-ispeċifikazzjoni tal-prestazzjoni massima minħabba vjolazzjoni tal-istiva. |
eSRAM Intel Agilex FPGA IP v19.2.0
Tabella 4. v19.2.0 2020.12.14
| Verżjoni Intel Quartus Prime | Deskrizzjoni | Impatt |
| 19.4 | Neħħew il-karatteristika dinamika tal-encoder ECC u l-bypass tad-decoder. | — |
eSRAM Intel Agilex FPGA IP v19.1.1
Tabella 5. v19.1.1 2019.07.01
| Verżjoni Intel Quartus Prime | Deskrizzjoni | Impatt |
| 19.2 | Rilaxx inizjali għal apparati Intel Agilex. | — |
eSRAM Intel FPGA IP Rilaxx Noti (Intel Stratix® 10 Devices)
Jekk nota tar-rilaxx ma tkunx disponibbli għal verżjoni IP speċifika, l-IP m'għandu l-ebda tibdil f'dik il-verżjoni. Għal informazzjoni dwar ir-rilaxxi tal-aġġornament tal-IP sa v18.1, irreferi għan-Noti tar-Rilaxx tal-Aġġornament tal-Aġġornament tal-Intel Quartus Prime Design Suite.
Verżjonijiet Intel FPGA IP jaqblu mal-verżjonijiet tas-softwer Intel Quartus Prime Design Suite sa v19.1. Li jibda fil-verżjoni tas-software Intel Quartus Prime Design Suite 19.2, Intel FPGA IP għandha skema ġdida ta 'verżjoni.
In-numru tal-verżjoni Intel FPGA IP (XYZ) jista' jinbidel ma' kull verżjoni tas-softwer Intel Quartus Prime. Bidla fi:
- X jindika reviżjoni kbira tal-PI. Jekk taġġorna s-softwer Intel Quartus Prime, trid tirriġenera l-IP.
- Y jindika li l-IP jinkludi karatteristiċi ġodda. Iġġenera mill-ġdid l-IP tiegħek biex tinkludi dawn il-karatteristiċi ġodda.
- Z jindika li l-IP jinkludi bidliet minuri. Iġġenera mill-ġdid l-IP tiegħek biex tinkludi dawn il-bidliet.
Informazzjoni Relatata
- Noti ta' Rilaxx tal-Aġġornament tal-Intel Quartus Prime Design Suite
- Gwida għall-Utent tal-Memorja Inkorporata Intel Stratix® 10
- Errata għall-eSRAM Intel FPGA IP fil-Knowledge Base
eSRAM Intel FPGA IP v19.2.0
Tabella 6. v19.2.0 2022.09.26
| Verżjoni Intel Quartus Prime | Deskrizzjoni | Impatt |
| 22.3 | Ippermetta l-appoġġ tal-konnessjoni tal-komponenti tas-sistema Intel Stratix® 10 eSRAM IP fl-għodda tad-Disinjatur tal-Pjattaforma. | L-aġġornament tal-IP huwa fakultattiv fil-verżjoni tas-softwer Intel Quartus Prime Pro Edition 22.3.
|
eSRAM Intel FPGA IP v19.1.5
Tabella 7. v19.1.5 2020.10.12
| Verżjoni Intel Quartus Prime | Deskrizzjoni | Impatt |
| 20.3 | Aġġornata d-deskrizzjoni għal Ippermetti l-Modalità ta' Enerġija Baxxa fl-editur tal-parametri IP eSRAM Intel FPGA. | — |
eSRAM Intel FPGA IP v19.1.4
Tabella 8. v19.1.4 2020.08.03
| Verżjoni Intel Quartus Prime | Deskrizzjoni | Impatt |
| 20.2 | Ismu mill-ġdid il-PLL I/O fileisem biex iwarrab il-messaġġ ta’ twissija mill-IOPLL file.
Jekk iż-żewġ eSRAMs għandhom l-istess parametri PLL (frekwenza tal-arloġġ ta 'referenza PLL u frekwenza tal-arloġġ mixtieqa tal-PLL), il-messaġġ ta' twissija jista 'jiġi injorat. Jekk iż-żewġ eSRAMs għandhom parametri PLL differenti, wara l-kumpilazzjoni se jiġu ssettjati għall-istess frekwenzi PLL meħuda minn wieħed mill-parametri IP eSRAM Intel FPGA. Irreferi għall- Rapport Quartus Fitter ➤ Pjan Stage ➤ Sommarju tal-Użu PLL biex josservaw il-frekwenzi implimentati eSRAM IOPLL. L-aġġornament tal-IP huwa meħtieġ meta l-parametru PLL għaż-żewġ eSRAM huwa differenti. |
— |
eSRAM Intel FPGA IP v19.1.3
Tabella 9. v19.1.3 2019.10.11
| Verżjoni Intel Quartus Prime | Deskrizzjoni | Impatt |
| 19.3 | Aġġornata d-deskrizzjoni għal Frekwenza tal-Arloġġ ta' Referenza PLL fl-editur tal-parametri IP eSRAM Intel FPGA. | — |
eSRAM Intel FPGA IP v18.1
Tabella 10. v18.1 2018.10.03
| Verżjoni Intel Quartus Prime | Deskrizzjoni | Impatt |
| 18.1 | Neħħa r-reġistru HIPI għal iopll_lock2core_reg. | Tista' ttejjeb il-qalba tal-IP tiegħek. |
eSRAM Intel FPGA IP v18.0
Tabella 11. v18.0 Mejju 2018
| Deskrizzjoni | Impatt |
| Ismu mill-ġdid Native eSRAM IP core għal eSRAM Intel FPGA IP skont Intel rebranding. | — |
Żid sinjal ta' interface ġdid:
eSRAM IOPLL lock status. |
— |
Informazzjoni Relatata
- Introduzzjoni għall-Intel FPGA IP Cores
- Gwida għall-Utent tal-Memorja Inkorporata Intel Stratix 10
- Errata għal cores IP oħra fil-Knowledge Base
Native eSRAM IP Core v17.1
Tabella 12. v17.1 ta’ Novembru 2017
| Deskrizzjoni | Impatt |
| Rilaxx inizjali. Din il-qalba tal-IP hija disponibbli biss f'apparati Intel Stratix 10. | — |
Informazzjoni Relatata
- Introduzzjoni għall-Intel FPGA IP Cores
- Gwida għall-Utent tal-Memorja Inkorporata Intel Stratix 10
- Errata għal cores IP oħra fil-Knowledge Base
Arkivji tal-Gwida għall-Utent tal-Memorja Inkorporata Intel Stratix 10
Għall-aħħar verżjonijiet u l-verżjonijiet preċedenti ta' din il-gwida għall-utent, irreferi għall-Gwida għall-Utent tal-Memorja Inkorporata Intel® Stratix® 10. Jekk IP jew verżjoni tas-softwer ma tkunx elenkata, tapplika l-gwida tal-utent għall-IP jew verżjoni tas-softwer preċedenti.
eSRAM Intel® FPGA IP Rilaxx Noti
Dokumenti / Riżorsi
 |
intel eSRAM Intel FPGA IP [pdfGwida għall-Utent eSRAM Intel FPGA IP, Intel FPGA IP, FPGA IP, IP |
