eSRAM Intel FPGA IP
Informazione di u produttu
U pruduttu hè l'Intel FPGA IP, chì hè cumpatibile cù u software Intel Quartus Prime Design Suite. L'IP hà diverse versioni chì currispondenu à e versioni di u software finu à v19.1. Partendu da a versione di u software 19.2, un novu schema di versione hè introduttu per l'IP Intel FPGA.
E versioni IP sò i seguenti:
| Versione | Data | Version Intel Quartus Prime | Descrizzione | Impattu |
|---|---|---|---|---|
| v20.1.0 | 2022.09.26 | 22.3 | Abilitatu a cunnessione di cumpunenti di u sistema Intel AgilexTM eSRAM IP supportu in u strumentu Platform Designer. |
ISO 9001: 2015 Registratu |
| v20.0.0 | 2021.10.04 | 21.3 | Aghjurnatu u ch{0-7}_ecc_dec_eccmode è ch{0-7}_ecc_enc_eccmode paràmetri à ECC_DISABLED per i porti micca utilizati. |
L'upgrade di l'IP hè necessariu per ottene a compilazione di u pass design cù a versione di u software Intel Quartus Prime Pro Edition 21.3. |
| v19.2.1 | 2021.06.29 | 21.2 | Fixed a violazione di mantene aghjustendu (* altera_attribute = -name HYPER_REGISTER_DELAY_CHAIN 100*) à l'eSRAM Intel Agilex FPGA IP. |
U cambiamentu hè facultativu. Un aghjurnamentu IP hè necessariu se u vostru IP ùn pò micca risponde à a specificazione massima di prestazione per via di una presa violazione. |
| v19.2.0 | 2020.12.14 | 19.4 | Eliminatu l'encoder è u decodificatore dinamicu ECC - bypass funziunalità. |
N/A |
| v19.1.1 | 2019.07.01 | 19.2 | Liberazione iniziale per i dispositi Intel Agilex. | N/A |
Se una nota di liberazione ùn hè micca dispunibule per una versione IP specifica, significa chì ùn ci sò micca cambiamenti in quella versione.
Nota: U numeru di versione Intel FPGA IP (XYZ) pò cambià cù ogni versione di software Intel Quartus Prime.
Istruzzioni per l'usu di u produttu
Per utilizà l'IP Intel FPGA, seguitate sti passi:
- Assicuratevi di avè u software Intel Quartus Prime Design Suite compatibile installatu in u vostru sistema.
- Scaricate a versione IP Intel FPGA corrispondente chì currisponde à a vostra versione di u software.
- Estrae l'IP telecaricatu files à un locu adattatu in u vostru urdinatore.
- Apertura u software Intel Quartus Prime è crea un novu prughjettu o apre un prughjettu esistente.
- In i paràmetri di u prughjettu o u catalogu IP, localizza è aghjunghje l'IP Intel FPGA à u vostru prughjettu.
- Configurate i paràmetri IP secondu e vostre esigenze.
- Cunnette l'IP à altri cumpunenti o moduli in u vostru disignu cù l'uttellu Platform Designer.
- Assicuratevi chì l'aghjurnamenti IP necessarii sò realizati se specificate in l'infurmazioni di u produttu.
- Cumpilà è verificate u vostru disignu cù u software Intel Quartus Prime.
- Avanzate cù più passi in quantu à i vostri bisogni di cuncepimentu è i scopi di u prugettu.
eSRAM Intel® Agilex™ FPGA IP
Note di rilascio
Se una nota di liberazione ùn hè micca dispunibule per una versione IP specifica, l'IP ùn hà micca cambiamenti in quella versione. Per infurmazione nantu à e versioni di l'aghjurnamenti IP finu à a v18.1, fate riferimentu à l'Intel® Quartus® Prime Design Suite Update Release Notes.
E versioni Intel FPGA IP currispondenu à e versioni di u software Intel Quartus Prime Design Suite finu à v19.1. Partendu da a versione di u software Intel Quartus Prime Design Suite 19.2, Intel FPGA IP hà un novu schema di versione.
U numeru di versione Intel FPGA IP (XYZ) pò cambià cù ogni versione di software Intel Quartus Prime.
- X indica una rivisione maiò di l'IP. Se aghjurnà u software Intel Quartus Prime, deve rigenerate l'IP.
- Y indica chì l'IP include novi funziunalità. Rigenerate u vostru IP per include queste novi funziunalità.
- Z indica chì l'IP include cambiamenti minori. Rigenerate u vostru IP per include questi cambiamenti.
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- Note di versione di l'aghjurnamentu di Intel Quartus Prime Design Suite
- Guida per l'utente di memoria integrata Intel Agilex™
- Errata per l'eSRAM Intel Agilex™ FPGA IP in a Base di cunniscenza
eSRAM Intel Agilex™ FPGA IP v20.1.0
Tabella 1. v20.1.0 2022.09.26
| Version Intel Quartus Prime | Descrizzione | Impattu |
| 22.3 | Abilitatu u supportu di cunnessione di i cumpunenti di u sistema Intel Agilex™ eSRAM IP in u strumentu Platform Designer. | L'upgrade IP hè opzionale in a versione di u software Intel Quartus Prime Pro Edition 22.3.
|
eSRAM Intel Agilex FPGA IP v20.0.0
Tabella 2. v20.0.0 2021.10.04
| Version Intel Quartus Prime | Descrizzione | Impattu |
| 21.3 | Aghjurnatu i paràmetri ch{0-7}_ecc_dec_eccmode è ch{0-7}_ecc_enc_eccmode à ECC_DISABLED per i porti inutilizati. | L'aghjurnamentu di l'IP hè necessariu per ottene a compilazione di u pass design cù a versione di u software Intel Quartus Prime Pro Edition 21.3. |
Tabella 3. v19.2.1 2021.06.29
| Version Intel Quartus Prime | Descrizzione | Impattu |
| 21.2 | Fixed a violazione di mantene aghjustendu (* altera_attribute = "-name HYPER_REGISTER_DELAY_CHAIN 100″*) à l'eSRAM Intel Agilex FPGA IP. | U cambiamentu hè facultativu. Avete bisognu di realizà una aghjurnazione di l'IP se u vostru IP ùn pò micca risponde à a specificazione massima di rendiment per via di una violazione di mantene. |
eSRAM Intel Agilex FPGA IP v19.2.0
Tabella 4. v19.2.0 2020.12.14
| Version Intel Quartus Prime | Descrizzione | Impattu |
| 19.4 | Eliminatu l'encoder ECC dinamicu è a funzione di bypass di decodificatore. | — |
eSRAM Intel Agilex FPGA IP v19.1.1
Tabella 5. v19.1.1 2019.07.01
| Version Intel Quartus Prime | Descrizzione | Impattu |
| 19.2 | Liberazione iniziale per i dispositi Intel Agilex. | — |
Note di versione eSRAM Intel FPGA IP (Dispositivi Intel Stratix® 10)
Se una nota di liberazione ùn hè micca dispunibule per una versione IP specifica, l'IP ùn hà micca cambiamenti in quella versione. Per infurmazione nantu à e versioni di l'aghjurnamenti IP finu à a v18.1, fate riferimentu à l'Intel Quartus Prime Design Suite Update Release Notes.
E versioni Intel FPGA IP currispondenu à e versioni di u software Intel Quartus Prime Design Suite finu à v19.1. Partendu da a versione di u software Intel Quartus Prime Design Suite 19.2, Intel FPGA IP hà un novu schema di versione.
U numeru di versione Intel FPGA IP (XYZ) pò cambià cù ogni versione di software Intel Quartus Prime. Un cambiamentu in:
- X indica una rivisione maiò di l'IP. Se aghjurnà u software Intel Quartus Prime, deve rigenerate l'IP.
- Y indica chì l'IP include novi funziunalità. Rigenerate u vostru IP per include queste novi funziunalità.
- Z indica chì l'IP include cambiamenti minori. Rigenerate u vostru IP per include questi cambiamenti.
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- Guida per l'utente di memoria integrata Intel Stratix® 10
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eSRAM Intel FPGA IP v19.2.0
Tabella 6. v19.2.0 2022.09.26
| Version Intel Quartus Prime | Descrizzione | Impattu |
| 22.3 | Abilitatu u supportu di cunnessione di i cumpunenti di u sistema Intel Stratix® 10 eSRAM IP in u strumentu Platform Designer. | L'upgrade IP hè opzionale in a versione di u software Intel Quartus Prime Pro Edition 22.3.
|
eSRAM Intel FPGA IP v19.1.5
Tabella 7. v19.1.5 2020.10.12
| Version Intel Quartus Prime | Descrizzione | Impattu |
| 20.3 | Aghjurnatu a descrizzione per Attivà u Modu Low Power in l'editore di parametri IP eSRAM Intel FPGA. | — |
eSRAM Intel FPGA IP v19.1.4
Tabella 8. v19.1.4 2020.08.03
| Version Intel Quartus Prime | Descrizzione | Impattu |
| 20.2 | Rinominatu u PLL I/O filenome per rinunzià u missaghju d'avvertimentu da l'IOPLL file.
Se i dui eSRAM anu i stessi parametri PLL (frequenza di clock di riferimentu PLL è frequenza di clock desiderata PLL), u missaghju d'avvertimentu pò esse ignoratu. Se i dui eSRAM anu paràmetri PLL diffirenti, dopu a compilazione seranu stabiliti à e stesse frequenze PLL pigliate da unu di i paràmetri IP eSRAM Intel FPGA. Riferite à u Rapportu Quartus Fitter ➤ Pianu Stage ➤ Riassuntu di l'usu di PLL per osservà e frequenze eSRAM IOPLL implementate. L'aghjurnamentu IP hè necessariu quandu u paràmetru PLL per i dui eSRAM hè diversu. |
— |
eSRAM Intel FPGA IP v19.1.3
Tabella 9. v19.1.3 2019.10.11
| Version Intel Quartus Prime | Descrizzione | Impattu |
| 19.3 | Aghjurnatu a descrizzione per Frequenza di l'orologio di riferimentu PLL in l'editore di parametri IP eSRAM Intel FPGA. | — |
eSRAM Intel FPGA IP v18.1
Tabella 10. v18.1 2018.10.03
| Version Intel Quartus Prime | Descrizzione | Impattu |
| 18.1 | Eliminatu u registru HIPI per iopll_lock2core_reg. | Pudete aghjurnà u vostru core IP. |
eSRAM Intel FPGA IP v18.0
Table 11. v18.0 May 2018
| Descrizzione | Impattu |
| Rinominatu core IP eSRAM nativu à eSRAM Intel FPGA IP secondu u rebranding Intel. | — |
Aggiuntu un novu signalu d'interfaccia:
Status di serratura eSRAM IOPLL. |
— |
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Core IP eSRAM nativu v17.1
Table 12. v17.1 Novembre 2017
| Descrizzione | Impattu |
| Liberazione iniziale. Stu core IP hè dispunibule solu in i dispositi Intel Stratix 10. | — |
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Archivi di guida d'utilizatore di memoria integrata Intel Stratix 10
Per l'ultime versioni è precedenti di sta guida d'utilizatore, riferite à Intel® Stratix® 10 Embedded Memory User Guide. Se una versione IP o software ùn hè micca listata, a guida d'utilizatore per l'IP precedente o a versione di software s'applica.
Note di versione eSRAM Intel® FPGA IP
Documenti / Risorse
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Intel eSRAM Intel FPGA IP [pdfGuida di l'utente eSRAM Intel FPGA IP, Intel FPGA IP, FPGA IP, IP |
