eSRAM Intel FPGA IP
Informació del producte
El producte és Intel FPGA IP, que és compatible amb el programari Intel Quartus Prime Design Suite. La IP té diferents versions que coincideixen amb les versions del programari fins a la v19.1. A partir de la versió de programari 19.2, s'introdueix un nou esquema de versions per a la IP Intel FPGA.
Les versions IP són les següents:
| Versió | Data | Versió Intel Quartus Prime | Descripció | Impacte |
|---|---|---|---|---|
| v20.1.0 | 2022.09.26 | 22.3 | S'ha habilitat la connexió de components del sistema IP Intel AgilexTM eSRAM suport a l'eina Platform Designer. |
Registre ISO 9001:2015 |
| v20.0.0 | 2021.10.04 | 21.3 | S'han actualitzat el ch{0-7}_ecc_dec_eccmode i el ch{0-7}_ecc_enc_eccmode paràmetres a ECC_DISABLED per als ports no utilitzats. |
L'actualització de la IP és necessària per obtenir la compilació del passi de disseny amb la versió 21.3 del programari Intel Quartus Prime Pro Edition. |
| v19.2.1 | 2021.06.29 | 21.2 | S'ha corregit la violació de retenció afegint (* altera_attribute = -name HYPER_REGISTER_DELAY_CHAIN 100*) a l'eSRAM Intel Agilex FPGA IP. |
El canvi és opcional. Es requereix una actualització d'IP si la vostra IP no pot complir l'especificació de rendiment màxim a causa d'una retenció violació. |
| v19.2.0 | 2020.12.14 | 19.4 | S'han eliminat el codificador i el descodificador ECC dinàmics: bypass característica. |
N/A |
| v19.1.1 | 2019.07.01 | 19.2 | Versió inicial per a dispositius Intel Agilex. | N/A |
Si una nota de llançament no està disponible per a una versió IP específica, vol dir que no hi ha canvis en aquesta versió.
Nota: El número de versió IP d'Intel FPGA (XYZ) pot canviar amb cada versió del programari Intel Quartus Prime.
Instruccions d'ús del producte
Per utilitzar la IP Intel FPGA, seguiu aquests passos:
- Assegureu-vos que teniu instal·lat el programari Intel Quartus Prime Design Suite compatible al vostre sistema.
- Baixeu la versió IP d'Intel FPGA corresponent que coincideixi amb la vostra versió del programari.
- Extraieu la IP descarregada files a una ubicació adequada del vostre ordinador.
- Obriu el programari Intel Quartus Prime i creeu un projecte nou o obriu un projecte existent.
- A la configuració del projecte o al catàleg d'IP, localitzeu i afegiu l'IP Intel FPGA al vostre projecte.
- Configureu els paràmetres IP segons els vostres requisits.
- Connecteu la IP a altres components o mòduls del vostre disseny mitjançant l'eina Platform Designer.
- Assegureu-vos que es realitzin les actualitzacions d'IP necessàries si s'especifica a la informació del producte.
- Compileu i verifiqueu el vostre disseny amb el programari Intel Quartus Prime.
- Continueu amb passos addicionals segons els vostres requisits de disseny i objectius del projecte.
eSRAM Intel® Agilex™ FPGA IP
Notes de la versió
Si una nota de publicació no està disponible per a una versió IP específica, la IP no té canvis en aquesta versió. Per obtenir informació sobre les versions d'actualització d'IP fins a la v18.1, consulteu les Notes de la versió de l'actualització d'Intel® Quartus® Prime Design Suite.
Les versions Intel FPGA IP coincideixen amb les versions del programari Intel Quartus Prime Design Suite fins a la v19.1. A partir de la versió 19.2 del programari Intel Quartus Prime Design Suite, Intel FPGA IP té un nou esquema de versions.
El número de versió IP d'Intel FPGA (XYZ) pot canviar amb cada versió del programari Intel Quartus Prime.
- X indica una revisió important de la IP. Si actualitzeu el programari Intel Quartus Prime, heu de regenerar la IP.
- Y indica que la IP inclou funcions noves. Regenera la teva IP per incloure aquestes noves funcions.
- Z indica que la IP inclou canvis menors. Regenera la teva IP per incloure aquests canvis.
Informació relacionada
- Notes de la versió de l'actualització d'Intel Quartus Prime Design Suite
- Guia de l'usuari de la memòria integrada Intel Agilex™
- Errata per a l'eSRAM Intel Agilex™ FPGA IP a la base de coneixement
eSRAM Intel Agilex™ FPGA IP v20.1.0
Taula 1. v20.1.0 2022.09.26
| Versió Intel Quartus Prime | Descripció | Impacte |
| 22.3 | S'ha habilitat el suport de connexió de components del sistema Intel Agilex™ eSRAM IP a l'eina Platform Designer. | L'actualització IP és opcional a la versió 22.3 del programari Intel Quartus Prime Pro Edition.
|
eSRAM Intel Agilex FPGA IP v20.0.0
Taula 2. v20.0.0 2021.10.04
| Versió Intel Quartus Prime | Descripció | Impacte |
| 21.3 | S'han actualitzat els paràmetres ch{0-7}_ecc_dec_eccmode i ch{0-7}_ecc_enc_eccmode a ECC_DISABLED per als ports no utilitzats. | L'actualització IP és necessària per obtenir la compilació del passi de disseny amb la versió 21.3 del programari Intel Quartus Prime Pro Edition. |
Taula 3. v19.2.1 2021.06.29
| Versió Intel Quartus Prime | Descripció | Impacte |
| 21.2 | S'ha corregit la violació de retenció afegint (* altera_attribute = "-name HYPER_REGISTER_DELAY_CHAIN 100″*) a l'eSRAM Intel Agilex FPGA IP. | El canvi és opcional. Heu de fer una actualització d'IP si la vostra IP no pot complir l'especificació de rendiment màxim a causa d'una infracció de retenció. |
eSRAM Intel Agilex FPGA IP v19.2.0
Taula 4. v19.2.0 2020.12.14
| Versió Intel Quartus Prime | Descripció | Impacte |
| 19.4 | S'ha eliminat el codificador dinàmic ECC i la funció de derivació del descodificador. | — |
eSRAM Intel Agilex FPGA IP v19.1.1
Taula 5. v19.1.1 2019.07.01
| Versió Intel Quartus Prime | Descripció | Impacte |
| 19.2 | Versió inicial per a dispositius Intel Agilex. | — |
Notes de versió d'eSRAM Intel FPGA IP (dispositius Intel Stratix® 10)
Si una nota de publicació no està disponible per a una versió IP específica, la IP no té canvis en aquesta versió. Per obtenir informació sobre les versions d'actualització IP fins a la v18.1, consulteu les Notes de la versió de l'actualització d'Intel Quartus Prime Design Suite.
Les versions Intel FPGA IP coincideixen amb les versions del programari Intel Quartus Prime Design Suite fins a la v19.1. A partir de la versió 19.2 del programari Intel Quartus Prime Design Suite, Intel FPGA IP té un nou esquema de versions.
El número de versió IP d'Intel FPGA (XYZ) pot canviar amb cada versió del programari Intel Quartus Prime. Un canvi en:
- X indica una revisió important de la IP. Si actualitzeu el programari Intel Quartus Prime, heu de regenerar la IP.
- Y indica que la IP inclou funcions noves. Regenera la teva IP per incloure aquestes noves funcions.
- Z indica que la IP inclou canvis menors. Regenera la teva IP per incloure aquests canvis.
Informació relacionada
- Notes de la versió de l'actualització d'Intel Quartus Prime Design Suite
- Guia d'usuari de memòria integrada Intel Stratix® 10
- Errata per a l'eSRAM Intel FPGA IP a la base de coneixement
eSRAM Intel FPGA IP v19.2.0
Taula 6. v19.2.0 2022.09.26
| Versió Intel Quartus Prime | Descripció | Impacte |
| 22.3 | S'ha habilitat el suport de connexió de components del sistema IP d'Intel Stratix® 10 eSRAM a l'eina Platform Designer. | L'actualització IP és opcional a la versió 22.3 del programari Intel Quartus Prime Pro Edition.
|
eSRAM Intel FPGA IP v19.1.5
Taula 7. v19.1.5 2020.10.12
| Versió Intel Quartus Prime | Descripció | Impacte |
| 20.3 | S'ha actualitzat la descripció de Activa el mode de baix consum a l'editor de paràmetres IP eSRAM Intel FPGA. | — |
eSRAM Intel FPGA IP v19.1.4
Taula 8. v19.1.4 2020.08.03
| Versió Intel Quartus Prime | Descripció | Impacte |
| 20.2 | S'ha canviat el nom de PLL d'E/S filenom per renunciar al missatge d'advertència de l'IOPLL file.
Si les dues eSRAM tenen els mateixos paràmetres PLL (freqüència de rellotge de referència PLL i freqüència de rellotge desitjada per PLL), el missatge d'advertència es pot ignorar. Si les dues eSRAM tenen paràmetres PLL diferents, després de la compilació s'establiran a les mateixes freqüències PLL extretes d'un dels paràmetres IP de l'eSRAM Intel FPGA. Consulteu el Informe Quartus Fitter ➤ Pla Stage ➤ Resum d'ús de PLL per observar les freqüències eSRAM IOPLL implementades. L'actualització IP és necessària quan el paràmetre PLL d'ambdues eSRAM és diferent. |
— |
eSRAM Intel FPGA IP v19.1.3
Taula 9. v19.1.3 2019.10.11
| Versió Intel Quartus Prime | Descripció | Impacte |
| 19.3 | S'ha actualitzat la descripció de Freqüència de rellotge de referència PLL a l'editor de paràmetres IP eSRAM Intel FPGA. | — |
eSRAM Intel FPGA IP v18.1
Taula 10. v18.1 2018.10.03
| Versió Intel Quartus Prime | Descripció | Impacte |
| 18.1 | S'ha eliminat el registre HIPI per a iopll_lock2core_reg. | Podeu actualitzar el vostre nucli IP. |
eSRAM Intel FPGA IP v18.0
Taula 11. v18.0 de maig de 2018
| Descripció | Impacte |
| S'ha canviat el nom del nucli IP d'eSRAM natiu a eSRAM Intel FPGA IP segons el canvi de marca d'Intel. | — |
S'ha afegit un nou senyal d'interfície:
Estat de bloqueig d'eSRAM IOPLL. |
— |
Informació relacionada
- Introducció als nuclis IP Intel FPGA
- Guia d'usuari de memòria integrada Intel Stratix 10
- Errata per a altres nuclis IP a la base de coneixement
Nucli IP eSRAM natiu v17.1
Taula 12. v17.1 de novembre de 2017
| Descripció | Impacte |
| Alliberament inicial. Aquest nucli IP només està disponible en dispositius Intel Stratix 10. | — |
Informació relacionada
- Introducció als nuclis IP Intel FPGA
- Guia d'usuari de memòria integrada Intel Stratix 10
- Errata per a altres nuclis IP a la base de coneixement
Arxius de la Guia de l'usuari de la memòria integrada Intel Stratix 10
Per obtenir les versions més recents i anteriors d'aquesta guia de l'usuari, consulteu la Guia d'usuari de la memòria integrada Intel® Stratix® 10. Si una IP o una versió de programari no apareix a la llista, s'aplica la guia de l'usuari de la versió IP o del programari anterior.
Notes de versió d'eSRAM Intel® FPGA IP
Documents/Recursos
 |
Intel eSRAM Intel FPGA IP [pdfGuia de l'usuari eSRAM Intel FPGA IP, Intel FPGA IP, FPGA IP, IP |
