USA ka 824 FPGA SDK para sa OpenCL Board
Suporta sa Package Floorplan
Giya sa Gumagamit

 Intel® FPGA SDK alang sa OpenCL ™ Board Support Package Floorplan Optimization Guide
Ang Intel/® FPGA SDK para sa OpenCL™ Board Support Package (BSP) Floorplan Optimization Guide naghatag ug floorplanning guidelines para sa OpenCL) BSP. Naghatag usab kini og giya kung giunsa nimo makuha ang base nga liso nga adunay labing kaayo nga average nga labing kadaghan nga frequency sa operasyon ug pagtimbang-timbang sa kahusayan sa paggamit sa kapanguhaan sa BSP.
Kini nga dokumento nagtuo nga pamilyar ka sa mga konsepto sa OpenCL(2) sama sa gihulagway sa OpenCL Specification version 1.0 sa Khronos Group.

OpenCL BSP Compilation Flow
Ang OpenCL BSP nagsuporta sa mosunod nga mga matang sa pag-compile nga mga agos:

• Flat compile [–bsp-flow flat]: Nagbuhat ug flat compilation sa tibuok design (BSP uban sa kernel nga namugna nga hardware).
• Base compile [–bsp-flow base]: Nagbuhat ug base compilation pinaagi sa paggamit sa LogicLock restrictions gikan sa base.qsf file. Ang kernel clock target kay relaxed aron ang BSP hardware adunay dugang kagawasan sa pagtagbo sa timing. Ang base.qar database gihimo aron mapreserbar ang BSP hardware, nga mao ang static nga rehiyon.
• Import compile [ ]: Ibalik ang timing closed static nga rehiyon gikan sa base.qar database ug mag-compile lang sa kernel nga namugna nga hardware. Gidugangan usab niini ang target sa kernel clock aron makuha ang labing kaayo nga kernel maximum operating frequency (fmax).

OpenCL BSP Floorplan Partition
Ang OpenCL BSP floorplan kasagaran gibahin ngadto sa mosunod nga duha ka rehiyon:

• Static nga rehiyon: Nagrepresentar sa rehiyon nga adunay hardware nga may kalabutan sa BSP nga nagpabilin nga static. Ang timing sirado alang niini nga rehiyon sa panahon sa base compilation. Sa kinatibuk-an, ang katuyoan mao ang pagminus sa mga kapanguhaan sa chip nga gigamit sa kini nga rehiyon aron masira ang oras.
• Kernel nga rehiyon: Nagrepresentar sa partial reconfiguration (PR) nga rehiyon nga gitagana para sa freeze_wrapper_inst|kernel_system_inst module, nga adunay sulod nga kernel. Sa kinatibuk-an, ang tumong mao ang pagreserba sa mga kahinguhaan sa chip sa pinakataas nga gidak-on niini nga rehiyon.

1. Ang Intel FPGA SDK para sa OpenCL gibase sa gipatik nga Khronos Specification, ug nakapasar sa Khronos Conformance Testing Process. Ang kasamtangan nga kahimtang sa pagpahiuyon makita sa www.khronos.org/conformance.
2. Ang OpenCL ug ang OpenCL logo kay mga marka sa pamatigayon sa Apple Inc. ug gigamit pinaagi sa pagtugot sa Khronos Group™.

Intel Corporation. Tanang katungod gigahin. Ang Intel, ang logo sa Intel, ug uban pang mga marka sa Intel mga marka sa pamatigayon sa Intel Corporation o mga subsidiary niini. Gigarantiya sa Intel ang paghimo sa iyang mga produkto nga FPGA ug semiconductor sa kasamtangang mga espesipikasyon subay sa standard warranty sa Intel, apan adunay katungod sa paghimog mga pagbag-o sa bisan unsang produkto ug serbisyo bisan unsang orasa nga wala’y pahibalo. Ang Intel walay responsibilidad o tulubagon nga naggikan sa aplikasyon o paggamit sa bisan unsang impormasyon, produkto, o serbisyo nga gihulagway dinhi gawas sa dayag nga giuyonan sa pagsulat sa Intel. Gitambagan ang mga kustomer sa Intel nga makakuha sa pinakabag-o nga bersyon sa mga detalye sa aparato sa dili pa mosalig sa bisan unsang gipatik nga impormasyon ug sa dili pa magbutang og mga order alang sa mga produkto o serbisyo.
*Ang ubang mga ngalan ug mga tatak mahimong maangkon nga gipanag-iya sa uban.

Mga Giya alang sa OpenCL BSP Floorplanning

• Pagsugod sa flat compilation aron masabtan kung asa ang tanang nag-unang component sa BSP natural nga mabutang (ilabi na ang mga IP block nga adunay koneksyon sa I/O sama sa PCIe o DDR). Samtang nagdesinyo sa BSP, mahimo nimong hunahunaon ang pag-establisar sa mga pipelinetaganaa sa taliwala sa mga IP sa pagsira sa timing. Kinahanglan ka una nga magpadagan sa usa ka patag nga pag-compile nga pagsilhig sa binhi aron mahibal-an ang nagbalikbalik nga pagkapakyas nga mga agianan, ug dayon pagsulay sa pag-ayo niini.
  Tip: — Ang maayo nga timing closure rate sa flat compile seed sweeps adunay mas taas nga kahigayonan sa pagsira sa base compile timing.
  — Kung naobserbahan nimo ang makanunayon nga mga kapakyasan sa mm_interconnect* (komponent nga gidugang sa Qsys), unya ablihi ang System nga adunay Qsys Interconnect viewer ug tan-awa ang pagkakomplikado sa napakyas nga interconnect. Mahimo nimong idugang ang pipelining flipflops sa viewer aron ma-improve ang timing. Kung dili pa nimo matubag ang isyu, mahimo nimong gub-on ang kritikal nga agianan sa mm_interconnect * pinaagi sa pagdugang mga tulay sa pipeline sa Avalon.
• Atol sa base compilation, magsugod sa LogicLock sa kernel region nga adunay freeze_wrapper_inst|kernel_system_inst. Kung wala’y ubang mga pagdili, ang Intel Quartus Prime mahimong libre nga ibutang ang BSP hardware sa nahabilin nga static nga rehiyon sa chip. Gamita ang flat compile ug chip planner aron mailhan ang gidak-on ug lokasyon sa BSP hardware, sama sa PCIe ug DDR. Dayon, ireserba ang kernel nga rehiyon pinaagi sa paggamit sa LogicLock samtang naglikay sa mga nag-unang clustered nga mga dapit sa BSP hardware.
  Tip: Kung ang chip family nga gigamit parehas sa reference platform ug kung ang BSP component parehas, mas paspas nga magsugod sa LogicLock regions para sa freeze_wrapper_inst|kernel_system_inst nga gipadala uban sa OpenCL reference BSP ug masulbad ang mga kapakyasan.
• Mahimo nimong idugang ang mosunod nga mga dugang nga sangkap sa imong BSP:
  — Mga bangko sa memorya: Kung magdugang ka ug daghang mga bangko sa panumduman, kinahanglan nimong mailhan ang lokasyon sa bangko sa I/O tungod kay kinahanglan nimo nga idugang ang mga tulay sa pipeline aron maabut ang oras.
  — I/O channels: Mahimo nimong idugang ang I/O channels sama sa video, Ethernet, o serial interface. Kung magdugang ka og mga channel sa I/O, kinahanglan nimong mailhan ang lokasyon sa I/O nga bangko tungod kay kinahanglan nimo nga mag-aplay og bag-ong mga rehiyon sa LogicLock alang sa pipelining kung lisud ang pagsira sa oras.
  Tip: Kung kinahanglan nimo nga idugang ang mga tulay sa pipeline (alang sa example, tungod sa dagkong mga paglangan sa pagruta hinungdan sa pagkapakyas sa timing), unya hunahunaa ang gilay-on sa ruta gikan sa tinubdan ngadto sa destinasyon nga lohika sa chip ug buhian ang pipila ka luna nga gitagana alang sa rehiyon sa kernel.
• Sunda kini nga mga kinatibuk-ang giya kung magreserba sa mga rehiyon sa LogicLock alang sa kernel:
  — Pagsulay sa pagbutang sa tanang DSP column sa kernel_system gawas kon gikinahanglan sa BSP.
  — Pagsulay sa pagreserba ug dugang nga kahinguhaan para sa kernel_system.
  - Pagsulay sa pagpabilin sa gidaghanon sa mga notch sa kernel nga rehiyon sa labing gamay.
  Ang mosunod nga numero nag-ilustrar sa usa ka notch nga gidugang aron ibutang ang pipeline bridge tali sa PCIe ug DDR nga bangko.

Figure 1. OpenCL BSP Floorplan para sa Intel Arria® 10 GX sa 17.0 Release

Mga Giya alang sa Kinatas-ang Kasubsob sa Pag-opera
Ang pinakataas nga frequency sa operasyon (fmax) nga makab-ot sa mga kernels nagdepende sa katulin sa FPGA tungod kay kadaghanan sa mga IP kinahanglan na nga ma-optimize. Bisan pa, mahimo nga adunay pipila nga mga fmax nga mawala depende sa plano sa salog sa BSP. Kay example, kasagaran ang gidaghanon sa mga cut-out sa kernel nga rehiyon sa BSP makaapekto sa kernel fmax.
Ingon sa gihulagway sa mosunod nga numero, aron makuha ang labing maayo nga base nga liso nga makahatag sa labing maayo nga average nga fmax:

1. Paghimo og seed sweep sa base compilation imbes nga pilion ang unang base nga liso nga mohaum sa timing.
2. Paghimo import compilation (pinaagi sa paggamit sa pipila ka mga kernels gikan sa example designs) sa tanang lumalabay nga base nga mga liso.
3. I-compute ang kasagaran nga fmax para sa tanang base nga liso.
4. Pilia ang base nga liso nga makahatag ug pinakataas nga average fmax.
   Ang base nga liso nga adunay labing maayo nga average fmax usa ka maayong kandidato alang sa pagpagawas sa BSP. Kung magdesisyon ka nga sundon ang usa ka pamaagi nga lahi sa girekomenda nga mga lakang, mahimo nimong maobserbahan ang 5-10% nga pagbag-o sa fmax sa proseso sa pagkolekta sa kernel import.

Hulagway 2. Pag-ila sa Labing Maayo nga Liso sa Base

• Aron masabtan kung unsa ka paspas ang kernel makadagan nga walay mga pagdili sa floorplan:
  1. Paghimo ug patag nga paghugpong sa kernel ug obserbahan ang fmax.
  2. Paghimo ug import compilation sa samang kernel ug obserbahan ang fmax.
  3. Itandi ang mga resulta sa fmax.
  Tungod sa mga restriksyon sa floorplan, ang import compile fmax kanunay nga mas ubos kaysa flat compile fmax. Aron malikayan ang kasaba sa liso, itipon ang kernel nga adunay daghang base nga liso ug hunahunaa ang kasagaran nga fmax samtang gikumpara ang mga resulta sa fmax.
• Ayaw gayud itandi ang kernel fmax gikan sa base nga compilation sa flat o import compilation. Ang mga target sa orasan sa kernel relaks sa panahon sa pag-compile sa base ug busa, dili ka makakuha mga maayong resulta.
• Tan-awa ang kritikal nga agianan sa orasan sa kernel sa base o pag-import nga kompilasyon. Kung ang kritikal nga agianan motabok gikan sa kernel ngadto sa static nga rehiyon sa floorplan, usba ang floorplan o padagani ang pipila pa nga base nga mga liso aron malikayan kining kritikal nga agianan.

Mga Sumbanan sa Pagtimbang-timbang sa Episyente sa Paggamit sa Resource sa BSP

Mas taas ang porsyento sa paggamit sa kapanguhaantage, mas maayo ang paggamit sa lugar sa static nga lugar sa imong BSP. Usa ka taas nga porsyento sa paggamit sa kapanguhaantage nagpasabot usab nga daghang mga kapanguhaan ang magamit alang sa rehiyon sa kernel.
Sunda ang mga lakang sa ubos aron makalkulo ang porsyento sa paggamit sa kapanguhaantage sa imong BSP:

1. Pagkuha og mga bili alang sa tanang kapanguhaan sa FPGA gikan sa ibabaw.fit.rpt o base.fit.rpt nga anaa ubos sa partition Statistics nga seksyon sa Fitter report.
2. Ibawas ang bili para sa “freeze_wrapper_inst|kernel_system_inst” (rehiyon sa kernel).

Tip:
Mas ipunting ang mga kantidad sa adaptive logic module (ALM) kaysa sa mga kantidad sa ubang mga kapanguhaan. Siguruha nga ang porsyento sa paggamit sa kapanguhaantage para sa ALM mas duol sa OpenCL reference BSP. Taas kaayo nga porsyentotage para sa ALM mahimong mosangpot sa paghuot, nga makapadugang sa oras sa pag-compile ug makasulod sa mga routing congestion sa mga komplikadong kernels. Bisan pa, mahimo nimo kanunay nga dugangan o pakunhuran ang static nga lugar sa rehiyon, ug obserbahan ang oras sa pagtipon ug fmax.
Ang mosunod nga talaan nagpakita sa OpenCL BSP nga resource utilization sa Arria ® 10 GX devices sa 17.0 release.

Talaan 1.
OpenCL BSP Resource Utilization sa IntelArria 10 GX devices sa 17.0 Release

	Total Anaa	Gireserba alang sa Kernel	Anaa sa BSP	Gigamit sa BSP	0/0
ALM	427200	393800	33400	23818.	71.%
Mga rehistro	1708800	1575200	133600	38913	29.%
M2OK	2713	2534	179	134	75.%
DSP	1518	1518	0	0	N/A

Tan-awa nga ang floorplanning gipatuman sa paagi nga ang static nga rehiyon walay bisan unsang DSP blocks.

Kasaysayan sa Pagbag-o sa Dokumento

Talaan 2.
Kasaysayan sa Pagbag-o sa Dokumento sa Intel FPGA SDK para sa OpenCL Board Support Package Floorplan Optimization Guide

Petsa	Bersyon	Mga kausaban
Agosto-17		Inisyal nga pagpagawas.

Online nga Bersyon
Ipadala ang Feedback
ID: 683312
AN-824
Bersyon: 2017.08.08
AN 824: Intel® FPGA SDK para sa OpenCL™ Board
Suporta sa Package Floorplan Optimization Guide

Mga Dokumento / Mga Kapanguhaan

intel AN 824 FPGA SDK para sa OpenCL Board Support Package Floorplan [pdf] Giya sa Gumagamit AN 824 FPGA SDK para sa OpenCL Board Support Package Floorplan, AN 824, FPGA SDK para sa OpenCL Board Support Package Floorplan, OpenCL Board Support Package Floorplan, Board Support Package Floorplan, Support Package Floorplan, Package Floorplan, Floorplan

Mga pakisayran

• Manwal sa Gumagamit