ASMI Parallel II Intel FPGA IP
L'ASMI Parallel II Intel® FPGA IP proporciona accés als dispositius de configuració Intel FPGA, que són la configuració de quatre sèries (EPCQ), de baix volum.tagConfiguració de sèrie quàdruple (EPCQ-L) i configuració sèrie EPCQ-A. Podeu utilitzar aquesta IP per llegir i escriure dades als dispositius flash externs per a aplicacions, com ara l'actualització remota del sistema i la capçalera del mapa de sensibilitat SEU File (.smh) emmagatzematge.
A part de les funcions compatibles amb l'ASMI Parallel Intel FPGA IP, l'ASMI Parallel II Intel FPGA IP també admet:
- Accés directe al flash (escriptura/lectura) a través de la interfície de mapa de memòria Avalon®.
- Registre de control per a altres operacions a través de la interfície del registre d'estat de control (CSR) a la interfície de mapa de memòria d'Avalon.
- Tradueix les ordres genèriques de la interfície assignada a memòria d'Avalon en codis d'ordres del dispositiu.
L'ASMI Parallel II Intel FPGA IP està disponible per a totes les famílies de dispositius Intel FPGA, inclosos els dispositius Intel MAX® 10 que utilitzen el mode GPIO.
L'ASMI Parallel II Intel FPGA IP només admet els dispositius EPCQ, EPCQ-L i EPCQ-A. Si utilitzeu dispositius flash de tercers, heu d'utilitzar la interfície flash sèrie genèrica Intel FPGA IP.
L'ASMI Parallel II Intel FPGA IP és compatible amb la versió del programari Intel Quartus® Prime 17.0 i posteriors.
Informació relacionada
- Introducció als nuclis IP Intel FPGA
- Proporciona informació general sobre tots els nuclis IP d'Intel FPGA, incloent parametrització, generació, actualització i simulació de nuclis IP.
- Creació de scripts de simulació Qsys i IP independents de la versió
- Creeu scripts de simulació que no requereixin actualitzacions manuals per a actualitzacions de programari o versió IP.
- Bones pràctiques de gestió de projectes
- Pautes per a una gestió eficient i portabilitat del vostre projecte i IP files.
- Guia d'usuari ASMI Parallel Intel FPGA IP Core
- Guia d'usuari de la interfície flash sèrie genèrica Intel FPGA IP
- Proporciona suport per a dispositius flash de tercers.
- AN 720: simulació del bloc ASMI al vostre disseny
Informació de publicació
Les versions IP són les mateixes que les versions del programari Intel Quartus Prime Design Suite fins a la v19.1. A partir de la versió 19.2 o posterior del programari Intel Quartus Prime Design Suite, els nuclis IP tenen un nou esquema de versions IP.
El número de versió IP (XYZ) pot canviar d'una versió del programari Intel Quartus Prime a una altra. Un canvi en:
- X indica una revisió important de la IP. Si actualitzeu el vostre programari Intel Quartus Prime, heu de regenerar la IP.
- Y indica que la IP inclou funcions noves. Regenera la teva IP per incloure aquestes noves funcions.
- Z indica que la IP inclou canvis menors. Regenera la teva IP per incloure aquests canvis.
Taula 1. Informació de llançament d'ASMI Parallel II Intel FPGA IP
| Item | Descripció |
| Versió IP | 18.0 |
| Versió Intel Quartus Prime Pro Edition | 18.0 |
| Data de llançament | 2018.05.07 |
Ports
Figura 1. Diagrama de blocs de ports
Taula 2. Descripció dels ports
| Senyal | Amplada | Direcció | Descripció |
| Interfície d'esclau amb mapa de memòria d'Avalon per a CSR (avl_csr) | |||
| avl_csr_addr | 6 | Entrada | Bus d'adreces d'interfície amb mapes de memòria Avalon. El bus d'adreces està en adreçament de paraules. |
| avl_csr_read | 1 | Entrada | Control de lectura de la interfície de mapa de memòria Avalon al CSR. |
| avl_csr_rddata | 32 | Sortida | La interfície de mapa de memòria d'Avalon llegeix el bus de dades del CSR. |
| avl_csr_write | 1 | Entrada | Control d'escriptura de la interfície de mapa de memòria Avalon al CSR. |
| avl_csr_writedata | 32 | Entrada | El bus de dades d'escriptura de la interfície de mapa de memòria Avalon a CSR. |
| avl_csr_waitrequest | 1 | Sortida | Control de la sol·licitud d'espera d'interfície assignada a memòria Avalon des del CSR. |
| avl_csr_rddata_valid | 1 | Sortida | Les dades de lectura de la interfície de mapa de memòria d'Avalon són vàlides que indiquen que les dades de lectura de CSR estan disponibles. |
| Interfície d'esclau assignat amb memòria Avalon per a l'accés a la memòria (avl_ mem) | |||
| avl_mem_write | 1 | Entrada | Control d'escriptura de la interfície de mapa de memòria Avalon a la memòria |
| avl_mem_burstcount | 7 | Entrada | Recompte de ràfegues d'interfície assignada a memòria Avalon per a la memòria. L'interval de valors va d'1 a 64 (mida màxima de la pàgina). |
| avl_mem_waitrequest | 1 | Sortida | Control de la sol·licitud d'espera d'interfície assignada a memòria Avalon des de la memòria. |
| avl_mem_read | 1 | Entrada | Control de lectura de la interfície assignada a memòria Avalon a la memòria |
| avl_mem_addr | N | Entrada | Bus d'adreces d'interfície amb mapes de memòria Avalon. El bus d'adreces està en adreçament de paraules.
L'amplada de l'adreça depèn de la densitat de memòria flash utilitzada. |
| avl_mem_writedata | 32 | Entrada | La interfície de memòria Avalon escriu el bus de dades a la memòria |
| avl_mem_readddata | 32 | Sortida | La interfície de mapa de memòria Avalon llegeix el bus de dades de la memòria. |
| avl_mem_rddata_valid | 1 | Sortida | Les dades de lectura de la interfície de mapa de memòria Avalon són vàlides que indiquen que les dades de lectura de memòria estan disponibles. |
| avl_mem_byteenble | 4 | Entrada | L'escriptura de dades de la interfície assignada a la memòria d'Avalon permet el bus a la memòria. Durant el mode de ràfega, el bus que es pot activar per byte serà lògicament alt, 4'b1111. |
| Rellotge i restabliment | |||
| clk | 1 | Entrada | Introduïu el rellotge per marcar la IP. (1) |
| restablir_n | 1 | Entrada | Restabliment asíncron per restablir la IP.(2) |
| Interfície de conducte(3) | |||
| fqspi_dataout | 4 | Bidireccional | Port d'entrada o sortida per alimentar dades des del dispositiu flash. |
| continuat… | |||
| Senyal | Amplada | Direcció | Descripció |
| qspi_dclk | 1 | Sortida | Proporciona senyal de rellotge al dispositiu flash. |
| qspi_scein | 1 | Sortida | Proporciona el senyal ncs al dispositiu flash.
Admet Stratix® V, Arria® V, Cyclone® V i dispositius antics. |
| 3 | Sortida | Proporciona el senyal ncs al dispositiu flash.
Admet dispositius Intel Arria 10 i Intel Cyclone 10 GX. |
- Podeu configurar la freqüència del rellotge a una freqüència inferior o igual a 50 MHz.
- Manteniu el senyal durant almenys un cicle de rellotge per restablir la IP.
- Disponible quan activeu el paràmetre Desactiva la interfície de sèrie activa dedicada.
Informació relacionada
- Full de dades de dispositius de configuració de quatre sèries (EPCQ).
- Full de dades de dispositius de configuració sèrie EPCQ-L
- Full de dades del dispositiu de configuració sèrie EPCQ-A
Paràmetres
Taula 3. Configuració dels paràmetres
| Paràmetre | Valors legals | Descripcions |
| Tipus de dispositiu de configuració | EPCQ16, EPCQ32, EPCQ64, EPCQ128, EPCQ256, EPCQ512, EPCQ-L256, EPCQ-L512, EPCQ-L1024, EPCQ4A, EPCQ16A, EPCQ32A, EPCQ64A, EPCQ128 | Especifica el tipus de dispositiu EPCQ, EPCQ-L o EPCQ-A que voleu utilitzar. |
| Trieu el mode d'E/S | NORMAL ESTÀNDARD DUAL QUAD | Selecciona l'amplada de dades ampliada quan activeu l'operació de lectura ràpida. |
| Desactiveu la interfície de sèrie activa dedicada | — | Encamina els senyals ASMIBLOCK al nivell superior del vostre disseny. |
| Activa la interfície de pins SPI | — | Tradueix els senyals ASMIBLOCK a la interfície de pin SPI. |
| Activa el model de simulació flash | — | Utilitza el model de simulació EPCQ 1024 per defecte per a la simulació. Si utilitzeu un dispositiu flash de tercers, consulteu AN 720: simulació del bloc ASMI al vostre disseny per crear un embolcall per connectar el model flash amb el bloc ASMI. |
| Nombre de Xip Select utilitzat | 1
2(4) 3(4) |
Selecciona el nombre de selecció de xip connectats al flaix. |
- Només s'admet als dispositius Intel Arria 10, dispositius Intel Cyclone 10 GX i altres dispositius amb la interfície Habilita els pins SPI activada.
Informació relacionada
- Full de dades de dispositius de configuració de quatre sèries (EPCQ).
- Full de dades de dispositius de configuració sèrie EPCQ-L
- Full de dades del dispositiu de configuració sèrie EPCQ-A
- AN 720: simulació del bloc ASMI al vostre disseny
Registra't Mapa
Taula 4. Mapa de registre
- Cada desplaçament d'adreça de la taula següent representa 1 paraula d'espai d'adreces de memòria.
- Tots els registres tenen un valor predeterminat de 0x0.
| Offset | Nom de registre | R/W | Nom del camp | Bit | Amplada | Descripció |
| 0 | WR_ENABLE | W | WR_ENABLE | 0 | 1 | Escriviu 1 per activar l'escriptura. |
| 1 | WR_DISABLE | W | WR_DISABLE | 0 | 1 | Escriviu 1 per realitzar la inhabilitació d'escriptura. |
| 2 | WR_STATUS | W | WR_STATUS | 7:0 | 8 | Conté la informació per escriure al registre d'estat. |
| 3 | RD_STATUS | R | RD_STATUS | 7:0 | 8 | Conté la informació de l'operació del registre d'estat de lectura. |
| 4 | SECTOR_ERASE | W | Valor del sector | 23:0
o 31:0 |
24 o
32 |
Conté l'adreça del sector que s'ha d'esborrar en funció de la densitat del dispositiu.(5) |
| 5 | SUBSECTOR_ERASE | W | Valor del subsector | 23:0
o 31:0 |
24 o
32 |
Conté l'adreça del subsector que s'ha d'esborrar en funció de la densitat del dispositiu.(6) |
| 6 – 7 | Reservat | |||||
| 8 | CONTROL | W/R | SELECCIONAR XIP | 7:4 | 4 | Selecciona el dispositiu flash. El valor predeterminat és 0, que s'adreça al primer dispositiu flash. Per seleccionar el segon dispositiu, establiu el valor a 1, per seleccionar el tercer dispositiu, establiu el valor a 2. |
| Reservat | ||||||
| W/R | DESACTIVAR | 0 | 1 | Establiu-ho a 1 per desactivar els senyals SPI de la IP posant tot el senyal de sortida a l'estat Z alta. | ||
| continuat… | ||||||
| Offset | Nom de registre | R/W | Nom del camp | Bit | Amplada | Descripció |
| Això es pot utilitzar per compartir bus amb altres dispositius. | ||||||
| 9 – 12 | Reservat | |||||
| 13 | WR_NON_VOLATILE_CONF_REG | W | Valor NVCR | 15:0 | 16 | Escriu el valor al registre de configuració no volàtil. |
| 14 | RD_NON_VOLATILE_CONF_REG | R | Valor NVCR | 15:0 | 16 | Llegeix el valor del registre de configuració no volàtil |
| 15 | RD_ FLAG_ STATUS_REG | R | RD_ FLAG_ STATUS_REG | 8 | 8 | Llegeix el registre d'estat de la bandera |
| 16 | CLR_FLAG_ STATUS REG | W | CLR_FLAG_ STATUS REG | 8 | 8 | Esborra el registre d'estat de la bandera |
| 17 | BULK_ERASE | W | BULK_ERASE | 0 | 1 | Escriu 1 per esborrar el xip sencer (per a dispositius d'un sol matriu).(7) |
| 18 | MORIR_ESBORRAR | W | MORIR_ESBORRAR | 0 | 1 | Escriu 1 per esborrar el dau sencer (per al dispositiu d'apilament).(7) |
| 19 | 4BYTES_ADDR_EN | W | 4BYTES_ADDR_EN | 0 | 1 | Escriu 1 per entrar en mode d'adreça de 4 bytes |
| 20 | 4BYTES_ADDR_EX | W | 4BYTES_ADDR_EX | 0 | 1 | Escriu 1 per sortir del mode d'adreça de 4 bytes |
| 21 | SECTOR_PROTECT | W | Valor de protecció del sector | 7:0 | 8 | Valor per escriure al registre d'estat per protegir un sector. (8) |
| 22 | RD_MEMORY_CAPACITY_ID | R | Valor de capacitat de memòria | 7:0 | 8 | Conté la informació de l'ID de capacitat de memòria. |
| 23 –
32 |
Reservat | |||||
Només cal que especifiqueu qualsevol adreça dins del sector i la IP esborrarà aquest sector en concret.
Només cal que especifiqueu qualsevol adreça dins del subsector i la IP esborrarà aquest subsector en concret.
Informació relacionada
- Full de dades de dispositius de configuració de quatre sèries (EPCQ).
- Full de dades de dispositius de configuració sèrie EPCQ-L
- Full de dades del dispositiu de configuració sèrie EPCQ-A
- Especificacions de la interfície Avalon
Operacions
Les interfícies ASMI Parallel II Intel FPGA IP són compatibles amb la interfície assignada amb memòria Avalon. Per obtenir més detalls, consulteu les especificacions d'Avalon.
- Només cal que especifiqueu qualsevol adreça dins del dau i la IP esborrarà aquest dau en particular.
- Per als dispositius EPCQ i EPCQ-L, el bit de protecció del bloc és el bit [2:4] i [6] i el bit superior/inferior (TB) és el bit 5 del registre d'estat. Per a dispositius EPCQ-A. el bit de protecció del bloc és el bit [2:4] i el bit TB és el bit 5 del registre d'estat.
Informació relacionada
- Especificacions de la interfície Avalon
Control d'operacions de registre d'estat
Podeu realitzar una lectura o escriptura a una adreça específica mitjançant el registre d'estat de control (CSR).
Per executar l'operació de lectura o escriptura del registre d'estat de control, seguiu aquests passos:
- Afirmeu el senyal avl_csr_write o avl_csr_read mentre el
El senyal avl_csr_waitrequest és baix (si el senyal waitrequest és alt, el senyal avl_csr_write o avl_csr_read s'ha de mantenir alt fins que el senyal de waitrequest baixi). - Al mateix temps, establiu el valor de l'adreça al bus avl_csr_address. Si es tracta d'una operació d'escriptura, establiu les dades del valor al bus avl_csr_writedata juntament amb l'adreça.
- Si es tracta d'una transacció de lectura, espereu fins que el senyal avl_csr_readdatavalid s'afirmi com a alt per recuperar les dades de lectura.
- Per a les operacions que requereixen un valor d'escriptura per flash, primer heu de realitzar l'operació d'habilitació d'escriptura.
- Heu de llegir el registre d'estat de la bandera cada vegada que emeteu una ordre d'escriptura o d'esborrar.
- Si s'utilitzen diversos dispositius flash, heu d'escriure al registre de selecció de xip per seleccionar la selecció de xip correcta abans de realitzar qualsevol operació al dispositiu flash específic.
Figura 2. Forma d'ona del registre de capacitat de la memòria de lectura Example
Figura 3. Escriptura Enable Register Waveform Example
Operacions de memòria
La interfície de memòria IP ASMI Parallel II Intel FPGA admet la explosió i l'accés directe a la memòria flash. Durant l'accés directe a la memòria flaix, l'IP realitza els passos següents per permetre't realitzar qualsevol operació directa de lectura o escriptura:
- Habilitació d'escriptura per a l'operació d'escriptura
- Comproveu el registre d'estat de la bandera per assegurar-vos que l'operació s'ha completat al flash
- Allibereu el senyal de petició d'espera quan s'hagi completat l'operació
Les operacions de memòria són similars a les operacions de la interfície de mapeig de memòria d'Avalon. Heu d'establir el valor correcte al bus d'adreces, escriure dades si es tracta d'una transacció d'escriptura, conduir el valor de recompte de ràfegues a 1 per a una transacció única o el valor de recompte de ràfegues desitjat i activar el senyal d'escriptura o lectura.
Figura 4. Forma d'ona de ràfega d'escriptura de 8 paraules Example
Figura 5. Forma d'ona de ràfega de lectura de 8 paraules Example
Figura 6. Escriptura d'1 byte byteenable = 4'b0001 Forma d'ona Example
ASMI Parallel II Intel FPGA IP Cas d'ús Examples
El cas d'ús examputilitzen l'ASMI Parallel II IP i JTAG-a Avalon Master per realitzar operacions d'accés flash, com ara llegir l'ID de silici, llegir memòria, escriure memòria, esborrar sector, protegir el sector, esborrar el registre d'estat de la bandera i escriure nvcr.
Per executar l'exampels, heu de configurar l'FPGA. Seguiu aquests passos:
- Configureu l'FPGA basat en el sistema Platform Designer tal com es mostra a la figura següent.
Figura 7. Sistema de dissenyador de plataforma que mostra l'ASMI Parallel II IP i JTAG-a-Avalon Master
- Deseu l'script TCL següent al mateix directori que el vostre projecte. Anomena l'script com a epcq128_access.tcl, per exempleample.
- Inicieu la consola del sistema. A la consola, obteniu l'script mitjançant "source epcq128_access.tcl".
Examplle 1: llegiu l'ID de silicona dels dispositius de configuració
Example 2: Llegiu i escriviu una paraula de dades a l'adreça H'40000000
Example 3: Esborra el sector 64
Examplle 4: Realitzeu la protecció del sector als sectors (de 0 a 127)
Examplle 5: Llegeix i esborra el registre d'estat de la bandera
Example 6: Llegir i escriure nvcr
ASMI Parallel II Intel FPGA IP User Guide Archives
Les versions IP són les mateixes que les versions del programari Intel Quartus Prime Design Suite fins a la v19.1. A partir de la versió 19.2 o posterior del programari Intel Quartus Prime Design Suite, els nuclis IP tenen un nou esquema de versions IP.
Si una versió bàsica d'IP no apareix a la llista, s'aplica la guia d'usuari de la versió bàsica d'IP anterior.
| Versió Intel Quartus Prime | Versió IP Core | Guia d'usuari |
| 17.0 | 17.0 | Altera ASMI Parallel II IP Core Guia d'usuari |
Historial de revisions de documents per a la Guia d'usuari d'ASMI Parallel II Intel FPGA IP
| Versió del document | Versió Intel Quartus Prime | Versió IP | Canvis |
| 2020.07.29 | 18.0 | 18.0 | • S'ha actualitzat el títol del document a Guia d'usuari d'ASMI Parallel II Intel FPGA IP.
• Actualitzat Taula 2: Configuració dels paràmetres a la secció Paràmetres. |
| 2018.09.24 | 18.0 | 18.0 | • S'ha afegit informació sobre les aplicacions i suport per al nucli IP ASMI Parallel II Intel FPGA.
• S'ha afegit una nota per referir-se al Guia d'usuari de la interfície flash sèrie genèrica Intel FPGA IP Core. • S'ha afegit el Cas d'ús ASMI Parallel II Intel FPGA IP Core Examples secció. |
| 2018.05.07 | 18.0 | 18.0 | • S'ha canviat el nom del nucli IP d'Altera ASMI Parallel II a nucli IP d'ASMI Parallel II Intel FPGA per rebranding d'Intel.
• S'ha afegit suport per a dispositius EPCQ-A. • S'ha afegit una nota al senyal clk al Descripció dels ports taula. • S'ha actualitzat la descripció del senyal qspi_scein al fitxer Descripció dels ports taula. • S'ha afegit una nota al registre SECTOR_PROTECT al Registra't Mapa taula. • S'han actualitzat els bits i l'amplada dels registres SECTOR_ERASE i SUBSECTOR_ERASE al Registra't Mapa taula. • S'han actualitzat el bit i l'amplada per a SECTOR_PROTECT registrar-se a la Registra't Mapa taula. |
| continuat… | |||
| Versió del document | Versió Intel Quartus Prime | Versió IP | Canvis |
| • S'ha actualitzat la descripció de l'opció CHIP SELECT del registre CONTROL al Registra't Mapa taula.
• S'han actualitzat les notes al peu dels registres SECTOR_ERASE, SUBSECTOR_ERASE, BULK_ERASE i DIE_ERASE al Registra't Mapa taula. • S'ha actualitzat la descripció de vl_mem_addr senyal a la Descripció dels ports taula. • Modificacions editorials menors. |
| Data | Versió | Canvis |
| maig de 2017 | 2017.05.08 | Alliberament inicial. |
Intel Corporation. Tots els drets reservats. Intel, el logotip d'Intel i altres marques d'Intel són marques comercials d'Intel Corporation o de les seves filials. Intel garanteix el rendiment dels seus productes FPGA i semiconductors amb les especificacions actuals d'acord amb la garantia estàndard d'Intel, però es reserva el dret de fer canvis a qualsevol producte i servei en qualsevol moment sense previ avís. Intel no assumeix cap responsabilitat derivada de l'aplicació o l'ús de qualsevol informació, producte o servei descrit aquí, tret que Intel ho acordi expressament per escrit. Es recomana als clients d'Intel que obtinguin la darrera versió de les especificacions del dispositiu abans de confiar en qualsevol informació publicada i abans de fer comandes de productes o serveis.
* Altres noms i marques es poden reclamar com a propietat d'altres.
Documents/Recursos
 |
Intel ASMI Parallel II Intel FPGA IP [pdfGuia de l'usuari ASMI Paral·lel II Intel FPGA IP, ASMI, Paral·lel II Intel FPGA IP, II Intel FPGA IP, FPGA IP |
