ASMI Parallel II Intel FPGA IP
L-ASMI Parallel II Intel® FPGA IP jipprovdi aċċess għall-apparati ta' konfigurazzjoni Intel FPGA, li huma l-konfigurazzjoni quad-serial (EPCQ), b'volum baxx.tage konfigurazzjoni quad-serial (EPCQ-L), u konfigurazzjoni serjali EPCQ-A. Tista' tuża din l-IP biex taqra u tikteb dejta lill-apparati flash esterni għal applikazzjonijiet, bħal aġġornament tas-sistema remota u Header tal-Mappa tas-Sensitivity SEU File (.smh) ħażna.
Minbarra l-karatteristiċi appoġġjati mill-ASMI Parallel Intel FPGA IP, l-ASMI Parallel II Intel FPGA IP jappoġġja wkoll:
- Aċċess dirett għall-flash (kitba/qari) permezz tal-interface mappjata bil-memorja Avalon®.
- Reġistru tal-kontroll għal operazzjonijiet oħra permezz tal-interface tar-reġistru tal-istatus tal-kontroll (CSR) fl-interface mappjata bil-memorja Avalon.
- Ittraduċi l-kmandi ġeneriċi mill-interface mappjata bil-memorja Avalon f'kodiċijiet tal-kmand tal-apparat.
L-ASMI Parallel II Intel FPGA IP huwa disponibbli għall-familji kollha ta 'apparat Intel FPGA inklużi l-apparati Intel MAX® 10 li qed jużaw il-mod GPIO.
L-ASMI Parallel II Intel FPGA IP jappoġġja biss it-tagħmir EPCQ, EPCQ-L, u EPCQ-A. Jekk qed tuża apparati flash ta 'partijiet terzi, trid tuża l-Interface Flash Serjali Ġenerika Intel FPGA IP.
L-ASMI Parallel II Intel FPGA IP huwa appoġġjat fil-verżjoni tas-softwer Intel Quartus® Prime 17.0 u 'l quddiem.
Informazzjoni Relatata
- Introduzzjoni għall-Intel FPGA IP Cores
- Jipprovdi informazzjoni ġenerali dwar il-qlub Intel FPGA IP kollha, inklużi l-parametrizzar, il-ġenerazzjoni, l-aġġornament u s-simulazzjoni tal-qlub IP.
- Ħolqien ta' Skripts ta' Simulazzjoni ta' IP Indipendenti mill-Verżjoni u Qsys
- Oħloq skripts ta' simulazzjoni li ma jeħtiġux aġġornamenti manwali għal aġġornamenti ta' softwer jew verżjoni IP.
- L-Aħjar Prattiki tal-Ġestjoni tal-Proġett
- Linji gwida għall-ġestjoni effiċjenti u l-portabbiltà tal-proġett u l-IP tiegħek files.
- ASMI Parallel Intel FPGA IP Core Utent Guide
- Gwida għall-Utent Intel FPGA IP Interface Flash Serjali Ġeneriċi
- Jipprovdi appoġġ għal apparati flash ta 'partijiet terzi.
- AN 720: Simulazzjoni tal-Blokk ASMI fid-Disinn Tiegħek
Rilaxx Informazzjoni
Il-verżjonijiet tal-IP huma l-istess bħall-verżjonijiet tas-softwer Intel Quartus Prime Design Suite sa v19.1. Mill-verżjoni tas-software Intel Quartus Prime Design Suite 19.2 jew aktar tard, il-qalba tal-IP għandhom skema ġdida ta 'verżjoni IP.
In-numru tal-verżjoni IP (XYZ) jista' jinbidel minn verżjoni tas-softwer Intel Quartus Prime għal oħra. Bidla fi:
- X jindika reviżjoni kbira tal-PI. Jekk taġġorna s-softwer Intel Quartus Prime tiegħek, trid tirriġenera l-IP.
- Y jindika li l-IP jinkludi karatteristiċi ġodda. Iġġenera mill-ġdid l-IP tiegħek biex tinkludi dawn il-karatteristiċi ġodda.
- Z jindika li l-IP jinkludi bidliet minuri. Iġġenera mill-ġdid l-IP tiegħek biex tinkludi dawn il-bidliet.
Tabella 1. ASMI Parallel II Intel FPGA IP Rilaxx Informazzjoni
| Oġġett | Deskrizzjoni |
| Verżjoni IP | 18.0 |
| Verżjoni Intel Quartus Prime Pro Edition | 18.0 |
| Data ta' Rilaxx | 2018.05.07 |
Portijiet
Figura 1. Dijagramma tal-Blokk tal-Portijiet
Tabella 2. Deskrizzjoni tal-Portijiet
| Sinjal | Wisa' | Direzzjoni | Deskrizzjoni |
| Avalon Memory-Mapped Slave Interface għal CSR (avl_csr) | |||
| avl_csr_addr | 6 | Input | Xarabank ta' l-indirizz ta' l-interface ta' l-immappjar tal-memorja ta' Avalon. Il-bus address huwa fl-indirizzar tal-kelma. |
| avl_csr_read | 1 | Input | Interfaċċja mmappjata bil-memorja Avalon kontroll tal-qari lis-CSR. |
| avl_csr_rddata | 32 | Output | Interfaċċja mmappjata bil-memorja Avalon aqra xarabank tad-dejta mis-CSR. |
| avl_csr_write | 1 | Input | Kontroll tal-kitba tal-interface mappjat bil-memorja Avalon lis-CSR. |
| avl_csr_writedata | 32 | Input | Interfaċċja mmappjata bil-memorja Avalon tikteb xarabank tad-dejta għal CSR. |
| avl_csr_waitrequest | 1 | Output | Avalon interface immappjat bil-memorja waitrequest kontroll mis-CSR. |
| avl_csr_rddata_valid | 1 | Output | Data tal-qari tal-interface mappjata bil-memorja Avalon valida li tindika li d-data tal-qari tas-CSR hija disponibbli. |
| Avalon Memory-Mapped Slave Interface għal Aċċess għall-Memorja (avl_ mem) | |||
| avl_mem_write | 1 | Input | Kontroll tal-kitba tal-interface tal-memorja ta 'Avalon immappjata għall-memorja |
| avl_mem_burstcount | 7 | Input | Avalon għadd tal-fqigħ tal-interface immappjat bil-memorja għall-memorja. Il-firxa tal-valur minn 1 sa 64 (daqs massimu tal-paġna). |
| avl_mem_waitrequest | 1 | Output | Avalon-memorja mappata interface waitrequest kontroll mill-memorja. |
| avl_mem_read | 1 | Input | Avalon interface mapep memorja aqra kontroll għall-memorja |
| avl_mem_addr | N | Input | Xarabank ta' l-indirizz ta' l-interface ta' l-immappjar tal-memorja ta' Avalon. Il-bus address huwa fl-indirizzar tal-kelma.
Il-wisa 'ta' l-indirizz tiddependi fuq id-densità tal-memorja flash użata. |
| avl_mem_writedata | 32 | Input | Avalon interface mapep memorja jikteb data bus għall-memorja |
| avl_mem_readddata | 32 | Output | Avalon interface mapep memorja aqra data bus mill-memorja. |
| avl_mem_rddata_valid | 1 | Output | Interfaċċja mappjata bil-memorja Avalon taqra data valida li tindika li d-data tal-qari tal-memorja hija disponibbli. |
| avl_mem_byteenble | 4 | Input | Interfaċċja mappjata bil-memorja Avalon tikteb id-data tippermetti xarabank għall-memorja. Matul il-mod tal-fqigħ, xarabank byteenable se jkun loġiku għoli, 4'b1111. |
| Arloġġ u Irrisettja | |||
| clk | 1 | Input | Input arloġġ biex arloġġ l-IP. (1) |
| reset_n | 1 | Input | Irrisettja asinkronu biex tirrisettja l-IP.(2) |
| Interface tal-kondut(3) | |||
| fqspi_dataout | 4 | Bidirezzjonali | Port tad-dħul jew tal-ħruġ għall-għalf tad-dejta mill-apparat tal-flash. |
| kompla... | |||
| Sinjal | Wisa' | Direzzjoni | Deskrizzjoni |
| qspi_dclk | 1 | Output | Jipprovdi sinjal tal-arloġġ lill-apparat tal-flash. |
| qspi_scein | 1 | Output | Jipprovdi s-sinjal ncs lill-apparat tal-flash.
Jappoġġja Stratix® V, Arria® V, Cyclone® V, u apparati anzjani. |
| 3 | Output | Jipprovdi s-sinjal ncs lill-apparat tal-flash.
Jappoġġja apparati Intel Arria 10 u Intel Cyclone 10 GX. |
- Tista' tissettja l-frekwenza ta' l-arloġġ għal inqas jew ugwali għal 50 MHz.
- Żomm is-sinjal għal mill-inqas ċiklu wieħed tal-arloġġ biex reset l-IP.
- Disponibbli meta tattiva l-parametru Iddiżattiva ddedikat Interfaċċja Serjali Attiva.
Informazzjoni Relatata
- Skeda tad-Dejta tal-Apparati ta' Konfigurazzjoni Quad-Serial (EPCQ).
- Folja tad-Data tal-Apparati ta' Konfigurazzjoni Serjali EPCQ-L
- Skeda tad-Dejta tal-Apparat ta' Konfigurazzjoni Serjali EPCQ-A
Parametri
Tabella 3. Settings tal-Parametri
| Parametru | Valuri Legali | Deskrizzjonijiet |
| Tip ta 'apparat ta' konfigurazzjoni | EPCQ16, EPCQ32, EPCQ64, EPCQ128, EPCQ256, EPCQ512, EPCQ-L256, EPCQ-L512, EPCQ-L1024, EPCQ4A, EPCQ16A, EPCQ32A, EPCQ64A, EPCQ128 | Jispeċifika t-tip ta' apparat EPCQ, EPCQ-L, jew EPCQ-A li trid tuża. |
| Agħżel il-mod I/O | NORMALI STANDARD DOPPJA QUAD | Jagħżel wisa' tad-dejta estiża meta tattiva l-operazzjoni Fast Read. |
| Iddiżattiva l-interface tas-serje attiva ddedikata | — | Irrotot is-sinjali ASMIBLOCK għall-ogħla livell tad-disinn tiegħek. |
| Ippermetti l-interface tal-pinnijiet SPI | — | Tittraduċi s-sinjali ASMIBLOCK għall-interface tal-pin SPI. |
| Ippermetti mudell ta' simulazzjoni flash | — | Juża l-mudell ta’ simulazzjoni default EPCQ 1024 għas-simulazzjoni. Jekk qed tuża apparat flash ta 'parti terza, irreferi għal AN 720: Simulazzjoni tal-Blokk ASMI fid-Disinn Tiegħek biex toħloq tgeżwir biex tgħaqqad il-mudell tal-flash mal-Blokk ASMI. |
| Numru ta 'Chip Select użat | 1
2(4) 3(4) |
Jagħżel in-numru ta 'ċippa tagħżel konnessi mal-flash. |
- Appoġġjat biss f'apparati Intel Arria 10, apparati Intel Cyclone 10 GX, u apparati oħra b'interface tal-pinnijiet SPI attivata.
Informazzjoni Relatata
- Skeda tad-Dejta tal-Apparati ta' Konfigurazzjoni Quad-Serial (EPCQ).
- Folja tad-Data tal-Apparati ta' Konfigurazzjoni Serjali EPCQ-L
- Skeda tad-Dejta tal-Apparat ta' Konfigurazzjoni Serjali EPCQ-A
- AN 720: Simulazzjoni tal-Blokk ASMI fid-Disinn Tiegħek
Irreġistra Mappa
Tabella 4. Mappa tar-Reġistru
- Kull indirizz offset fit-tabella li ġejja tirrappreżenta kelma waħda ta 'spazju ta' indirizz tal-memorja.
- Ir-reġistri kollha għandhom valur default ta' 0x0.
| Offset | Isem Reġistru | R/W | Isem tal-Qasam | Bit | Wisa' | Deskrizzjoni |
| 0 | WR_ENABLE | W | WR_ENABLE | 0 | 1 | Ikteb 1 biex twettaq l-abilitazzjoni tal-kitba. |
| 1 | WR_DISABLE | W | WR_DISABLE | 0 | 1 | Ikteb 1 biex twettaq id-diżattivazzjoni tal-kitba. |
| 2 | WR_STATUS | W | WR_STATUS | 7:0 | 8 | Fih l-informazzjoni biex tikteb fir-reġistru tal-istatus. |
| 3 | RD_STATUS | R | RD_STATUS | 7:0 | 8 | Fih l-informazzjoni mill-operazzjoni tar-reġistru tal-istatus tal-qari. |
| 4 | SECTOR_ERASE | W | Valur tas-Settur | 23:0
jew 31:0 |
24 jew
32 |
Fih l-indirizz tas-settur li jrid jitħassar skont id-densità tal-apparat.(5) |
| 5 | SUBSECTOR_ERASE | W | Valur tas-sottosettur | 23:0
jew 31:0 |
24 jew
32 |
Fih l-indirizz tas-sottosettur li jrid jitħassar skont id-densità tal-apparat.(6) |
| 6 – 7 | Riżervat | |||||
| 8 | KONTROLL | W/R | ĊIP GĦAŻEL | 7:4 | 4 | Jagħżel apparat flash. Il-valur default huwa 0, li jimmira l-ewwel apparat flash. Biex tagħżel it-tieni apparat, issettja l-valur għal 1, biex tagħżel it-tielet apparat, issettja l-valur għal 2. |
| Riżervat | ||||||
| W/R | DISABLE | 0 | 1 | Issettja dan għal 1 biex tiddiżattiva s-sinjali SPI tal-IP billi tpoġġi s-sinjal kollu tal-ħruġ għal stat Z għoli. | ||
| kompla... | ||||||
| Offset | Isem Reġistru | R/W | Isem tal-Qasam | Bit | Wisa' | Deskrizzjoni |
| Dan jista 'jintuża biex jaqsam xarabank ma' apparati oħra. | ||||||
| 9 – 12 | Riżervat | |||||
| 13 | WR_NON_VOLATILE_CONF_REG | W | Valur NVCR | 15:0 | 16 | Jikteb valur fir-reġistru tal-konfigurazzjoni mhux volatili. |
| 14 | RD_NON_VOLATILE_CONF_REG | R | Valur NVCR | 15:0 | 16 | Jaqra l-valur mir-reġistru tal-konfigurazzjoni mhux volatili |
| 15 | RD_ FLAG_ STATUS_REG | R | RD_ FLAG_ STATUS_REG | 8 | 8 | Jaqra r-reġistru tal-istatus tal-bandiera |
| 16 | CLR_FLAG_ STATUS REG | W | CLR_FLAG_ STATUS REG | 8 | 8 | Tnaddaf ir-reġistru tal-istatus tal-bandiera |
| 17 | BULK_ERASE | W | BULK_ERASE | 0 | 1 | Ikteb 1 biex tħassar iċ-ċippa kollha (għall-apparat single-die).(7) |
| 18 | DIE_ERASE | W | DIE_ERASE | 0 | 1 | Ikteb 1 biex tħassar id-die kollu (għall-apparat tal-munzell).(7) |
| 19 | 4BYTES_ADDR_MT | W | 4BYTES_ADDR_MT | 0 | 1 | Ikteb 1 biex tidħol fil-mod ta 'indirizz ta' 4 bytes |
| 20 | 4BYTES_ADDR_EX | W | 4BYTES_ADDR_EX | 0 | 1 | Ikteb 1 biex toħroġ mill-mod ta 'indirizz ta' 4 bytes |
| 21 | SECTOR_PROTECT | W | Is-settur jipproteġi l-valur | 7:0 | 8 | Valur li tikteb fir-reġistru tal-istatus biex tipproteġi settur. (8) |
| 22 | RD_MEMORY_CAPACITY_ID | R | Valur tal-kapaċità tal-memorja | 7:0 | 8 | Fih l-informazzjoni tal-ID tal-kapaċità tal-memorja. |
| 23 –
32 |
Riżervat | |||||
Għandek bżonn biss li tispeċifika kwalunkwe indirizz fis-settur u l-IP iħassar dak is-settur partikolari.
Għandek bżonn biss li tispeċifika kwalunkwe indirizz fis-sottosettur u l-IP se jħassar dak is-subsettur partikolari.
Informazzjoni Relatata
- Skeda tad-Dejta tal-Apparati ta' Konfigurazzjoni Quad-Serial (EPCQ).
- Folja tad-Data tal-Apparati ta' Konfigurazzjoni Serjali EPCQ-L
- Skeda tad-Dejta tal-Apparat ta' Konfigurazzjoni Serjali EPCQ-A
- Speċifikazzjonijiet tal-Interface Avalon
Operazzjonijiet
L-interfaces ASMI Parallel II Intel FPGA IP huma konformi mal-interface tal-memorja Avalon. Għal aktar dettalji, irreferi għall-ispeċifikazzjonijiet Avalon.
- Għandek bżonn biss li tispeċifika kwalunkwe indirizz fi ħdan id-die u l-IP iħassar dak id-die partikolari.
- Għal apparati EPCQ u EPCQ-L, il-bit tal-protezzjoni tal-blokk huma bit [2:4] u [6] u l-bit ta 'fuq/ta' isfel (TB) huwa bit 5 tar-reġistru tal-istatus. Għal apparati EPCQ-A. il-bit tal-protezzjoni tal-blokka huma bit [2:4] u l-bit tat-TB huwa bit 5 tar-reġistru tal-istatus.
Informazzjoni Relatata
- Speċifikazzjonijiet tal-Interface Avalon
Operazzjonijiet ta' Reġistru tal-Istat ta' Kontroll
Tista' twettaq qari jew tikteb fuq indirizz speċifiku billi tuża r-Reġistru tal-Istatus tal-Kontroll (CSR).
Biex tesegwixxi l-operazzjoni tal-qari jew tal-kitba għar-reġistru tal-istatus tal-kontroll, segwi dawn il-passi:
- Asserixxi s-sinjal avl_csr_write jew avl_csr_read waqt li l-
Is-sinjal avl_csr_waitrequest huwa baxx (jekk is-sinjal waitrequest huwa għoli, is-sinjal avl_csr_write jew avl_csr_read għandu jinżamm għoli sakemm is-sinjal waitrequest jinżel baxx). - Fl-istess ħin, issettja l-valur tal-indirizz fuq ix-xarabank avl_csr_address. Jekk hija operazzjoni ta 'kitba, issettja d-dejta tal-valur fuq ix-xarabank avl_csr_writedata flimkien mal-indirizz.
- Jekk hija transazzjoni tal-qari, stenna sakemm is-sinjal avl_csr_readdatavalid jiġi affermat għoli biex tkun irkuprata d-dejta tal-qari.
- Għal operazzjonijiet li jeħtieġu valur tal-kitba li jteptep, l-ewwel trid twettaq l-operazzjoni ta 'abilitazzjoni tal-kitba.
- Trid taqra r-reġistru tal-istatus tal-bandiera kull darba li toħroġ kmand tal-kitba jew tat-tħassir.
- Jekk jintużaw apparati flash multipli, trid tikteb fir-reġistru tal-għażla taċ-ċippa biex tagħżel l-għażla korretta taċ-ċippa qabel ma twettaq kwalunkwe operazzjoni lill-apparat tal-flash speċifiku.
Figura 2. Aqra Memorja Kapaċità Reġistru Waveform Eżample
Figura 3. Write Enable Register Waveform Eżample
Operazzjonijiet tal-Memorja
L-interface tal-memorja ASMI Parallel II Intel FPGA IP jappoġġja l-aċċess għall-fqigħ u l-memorja flash diretta. Matul l-aċċess dirett għall-memorja flash, l-IP iwettaq il-passi li ġejjin biex jippermettilek twettaq kwalunkwe operazzjoni diretta ta 'qari jew kitba:
- Write enable għall-operazzjoni tal-kitba
- Iċċekkja r-reġistru tal-istatus tal-bandiera biex tiżgura li l-operazzjoni tkun tlestiet fil-flash
- Itlaq is-sinjal waitrequest meta titlesta l-operazzjoni
L-operazzjonijiet tal-memorja huma simili għall-operazzjonijiet tal-interface mappjati bil-memorja Avalon. Trid issettja l-valur korrett fix-xarabank tal-indirizz, tikteb id-data jekk hija transazzjoni ta 'kitba, issuq il-valur tal-għadd tal-fqigħ għal 1 għal transazzjoni waħda jew il-valur tal-għadd tal-fqigħ mixtieq tiegħek, u tiskatta s-sinjal tal-kitba jew tal-qari.
Figura 4. 8-Word Write Burst Waveform Eżample
Figura 5. 8-Word Qari Burst Waveform Eżample
Figura 6. 1-Byte Write byteenable = 4'b0001 Waveform Example
ASMI Parallel II Intel FPGA IP Użu Każ Eżamples
Il-każ tal-użu examples jużaw l-ASMI Parallel II IP u JTAG-to-Avalon Master biex iwettaq operazzjonijiet ta 'aċċess flash, bħal aqra l-ID tas-silikon, aqra memorja, tikteb memorja, tħassir tas-settur, tipproteġi s-settur, ċara reġistru tal-istatus tal-bandiera, u tikteb nvcr.
Biex tmexxi l-examples, trid tikkonfigura l-FPGA. Segwi dawn il-passi:
- Ikkonfigura l-FPGA ibbażata fuq is-sistema tad-Disinjatur tal-Pjattaforma kif muri fil-figura li ġejja.
Figura 7. Sistema tad-Disinjatur tal-Pjattaforma Li turi l-ASMI Parallel II IP u JTAG-għall-Avalon Master
- Ħlief l-iskrittura TCL li ġejja fl-istess direttorju bħall-proġett tiegħek. Semmi l-iskritt bħala epcq128_access.tcl pereżempjuample.
- Tnedija console tas-sistema. Fil-console, iġib l-iskrittura billi tuża "source epcq128_access.tcl".
Example 1: Aqra l-ID tas-Silikon tal-Apparat tal-Konfigurazzjoni
Example 2: Aqra u Ikteb Kelma Waħda ta' Data fl-Indirizz H'40000000
Example 3: Ħassar is-Settur 64
Example 4: Wettaq Protezzjoni tas-Settur fis-Setturi (0 sa 127)
Example 5: Aqra u ċara Reġistru tal-Istatus tal-Bandiera
Example 6: Aqra u Ikteb nvcr
Arkivji tal-Gwida tal-Utent tal-IP ASMI Parallel II Intel FPGA
Il-verżjonijiet tal-IP huma l-istess bħall-verżjonijiet tas-softwer Intel Quartus Prime Design Suite sa v19.1. Mill-verżjoni tas-software Intel Quartus Prime Design Suite 19.2 jew aktar tard, il-qalba tal-IP għandhom skema ġdida ta 'verżjoni IP.
Jekk verżjoni tal-qalba tal-IP mhix elenkata, tapplika l-gwida tal-utent għall-verżjoni tal-qalba tal-IP preċedenti.
| Verżjoni Intel Quartus Prime | Verżjoni IP Core | Gwida għall-Utent |
| 17.0 | 17.0 | Altera ASMI Parallel II IP Core User Guide |
Storja ta' Reviżjoni tad-Dokument għall-Gwida għall-Utent tal-IP Intel FPGA Parallel II ASMI
| Verżjoni tad-Dokument | Verżjoni Intel Quartus Prime | Verżjoni IP | Bidliet |
| 2020.07.29 | 18.0 | 18.0 | • Aġġorna t-titlu tad-dokument għal ASMI Parallel II Intel FPGA IP User Guide.
• Aġġornat Tabella 2: Settings tal-Parametri fit-taqsima Parametri. |
| 2018.09.24 | 18.0 | 18.0 | • Miżjud informazzjoni dwar l-applikazzjonijiet u l-appoġġ għall-qalba ASMI Parallel II Intel FPGA IP.
• Żid nota biex tirreferi għall- Gwida għall-Utent Core Serial Flash Interface Intel FPGA IP Core. • Miżjud il- ASMI Parallel II Intel FPGA IP Core Użu Każ Eżamples sezzjoni. |
| 2018.05.07 | 18.0 | 18.0 | • Ismu mill-ġdid Altera ASMI Parallel II IP core għal ASMI Parallel II Intel FPGA IP core għal kull rebranding Intel.
• Appoġġ miżjud għall-apparat EPCQ-A. • Żid nota għas-sinjal clk fil- Deskrizzjoni tal-Portijiet mejda. • Aġġornata d-deskrizzjoni għas-sinjal qspi_scein fil- Deskrizzjoni tal-Portijiet mejda. • Żid nota mar-reġistru SECTOR_PROTECT fil- Irreġistra Mappa mejda. • Aġġorna l-bit u l-wisa’ għar-reġistri SECTOR_ERASE u SUBSECTOR_ERASE fil- Irreġistra Mappa mejda. • Aġġorna l-bit u l-wisa 'għal SECTOR_PROTECT irreġistra fil- Irreġistra Mappa mejda. |
| kompla... | |||
| Verżjoni tad-Dokument | Verżjoni Intel Quartus Prime | Verżjoni IP | Bidliet |
| • Aġġornat id-deskrizzjoni għall-għażla CHIP SELECT tar-reġistru tal-KONTROLL fil- Irreġistra Mappa mejda.
• Aġġorna n-noti f'qiegħ il-paġna għar-reġistri SECTOR_ERASE, SUBSECTOR_ERASE, BULK_ERASE, u DIE_ERASE fir-reġistri Irreġistra Mappa mejda. • Aġġornat id-deskrizzjoni għall-vl_mem_addr sinjal fil- Deskrizzjoni tal-Portijiet mejda. • Modifiki editorjali minuri. |
| Data | Verżjoni | Bidliet |
| Mejju 2017 | 2017.05.08 | Rilaxx inizjali. |
Korporazzjoni Intel. Id-drittijiet kollha riżervati. Intel, il-logo Intel, u marki oħra Intel huma trademarks ta' Intel Corporation jew is-sussidjarji tagħha. Intel tiggarantixxi l-prestazzjoni tal-prodotti FPGA u semikondutturi tagħha skont l-ispeċifikazzjonijiet attwali skont il-garanzija standard ta 'Intel, iżda tirriżerva d-dritt li tagħmel bidliet fi kwalunkwe prodott u servizz fi kwalunkwe ħin mingħajr avviż. Intel ma tassumi l-ebda responsabbiltà jew responsabbiltà li tirriżulta mill-applikazzjoni jew l-użu ta' kwalunkwe informazzjoni, prodott jew servizz deskritt hawnhekk ħlief kif miftiehem espressament bil-miktub minn Intel. Il-klijenti Intel huma avżati biex jiksbu l-aħħar verżjoni tal-ispeċifikazzjonijiet tal-apparat qabel ma jiddependu fuq kwalunkwe informazzjoni ppubblikata u qabel ma jagħmlu ordnijiet għal prodotti jew servizzi.
*Ismijiet u marki oħra jistgħu jiġu mitluba bħala proprjetà ta’ ħaddieħor.
Dokumenti / Riżorsi
 |
intel ASMI Parallel II Intel FPGA IP [pdfGwida għall-Utent ASMI Parallel II Intel FPGA IP, ASMI, Parallel II Intel FPGA IP, II Intel FPGA IP, FPGA IP |
