ASMI Parallel II Intel FPGA IP
ASMI Parallel II Intel® FPGA IP забяспечвае доступ да канфігурацыйных прылад Intel FPGA, якія з'яўляюцца канфігурацыяй чатырох паслядоўных канфігурацый (EPCQ), нізкім аб'ёмамtagканфігурацыя з чатырох паслядоўных канфігурацый (EPCQ-L) і паслядоўная канфігурацыя EPCQ-A. Вы можаце выкарыстоўваць гэты IP для чытання і запісу даных на знешнія флэш-прылады для такіх прыкладанняў, як выдаленае абнаўленне сістэмы і загаловак карты адчувальнасці SEU File (.smh) захоўванне.
Акрамя функцый, якія падтрымліваюцца ASMI Parallel Intel FPGA IP, ASMI Parallel II Intel FPGA IP дадаткова падтрымлівае:
- Прамы доступ да флэш-памяці (запіс/чытанне) праз інтэрфейс адлюстравання памяці Avalon®.
- Кантрольны рэгістр для іншых аперацый праз інтэрфейс рэгістра стану кантролю (CSR) у інтэрфейсе адлюстравання памяці Avalon.
- Перакладайце агульныя каманды з інтэрфейсу адлюстравання памяці Avalon у коды каманд прылад.
ASMI Parallel II Intel FPGA IP даступны для ўсіх сямействаў прылад Intel FPGA, уключаючы прылады Intel MAX® 10, якія выкарыстоўваюць рэжым GPIO.
ASMI Parallel II Intel FPGA IP падтрымлівае толькі прылады EPCQ, EPCQ-L і EPCQ-A. Калі вы выкарыстоўваеце флэш-прылады іншых вытворцаў, вы павінны выкарыстоўваць Generic Serial Flash Interface Intel FPGA IP.
ASMI Parallel II Intel FPGA IP падтрымліваецца ў праграмным забеспячэнні Intel Quartus® Prime версіі 17.0 і пазнейшых.
Звязаная інфармацыя
- Уводзіны ў Intel FPGA IP Cores
- Прадастаўляе агульную інфармацыю аб усіх ядрах Intel FPGA IP, уключаючы параметры, генерацыю, мадэрнізацыю і мадэляванне ядраў IP.
- Стварэнне незалежных ад версіі сцэнарыяў мадэлявання IP і Qsys
- Стварыце сцэнарыі мадэлявання, якія не патрабуюць ручнога абнаўлення праграмнага забеспячэння або версіі IP.
- Лепшыя практыкі кіравання праектамі
- Рэкамендацыі па эфектыўным кіраванні і пераноснасці вашага праекта і IP files.
- Кіраўніцтва карыстальніка ASMI Parallel Intel FPGA IP Core
- Універсальны паслядоўны флэш-інтэрфейс Intel FPGA IP Кіраўніцтва карыстальніка
- Забяспечвае падтрымку флэш-прылад іншых вытворцаў.
- AN 720: Мадэляванне блока ASMI у вашым дызайне
Інфармацыя аб выпуску
Версіі IP супадаюць з версіямі праграмнага забеспячэння Intel Quartus Prime Design Suite да v19.1. Пачынаючы з праграмнага забеспячэння Intel Quartus Prime Design Suite версіі 19.2 або больш позняй, ядра IP маюць новую схему кіравання версіямі IP.
Нумар версіі IP (XYZ) можа змяняцца ад адной версіі праграмнага забеспячэння Intel Quartus Prime да іншай. Змена ў:
- X азначае сур'ёзны перагляд IP. Калі вы абнаўляеце праграмнае забеспячэнне Intel Quartus Prime, вы павінны аднавіць IP.
- Y паказвае, што IP змяшчае новыя функцыі. Аднавіце свой IP, каб уключыць гэтыя новыя функцыі.
- Z паказвае, што IP змяшчае нязначныя змены. Аднавіце свой IP, каб уключыць гэтыя змены.
Табліца 1. Інфармацыя аб выпуску ASMI Parallel II Intel FPGA IP
| Пункт | Апісанне |
| IP версія | 18.0 |
| Версія Intel Quartus Prime Pro Edition | 18.0 |
| Дата выпуску | 2018.05.07 |
Парты
Малюнак 1. Блок-схема партоў
Табліца 2. Апісанне партоў
| Сігнал | Шырыня | Напрамак | Апісанне |
| Падпарадкаваны інтэрфейс Avalon з адлюстраваннем памяці для CSR (avl_csr) | |||
| avl_csr_addr | 6 | Увод | Адрасная шына інтэрфейсу з адлюстраваннем памяці Avalon. Адрасная шына - гэта адрасаванне слоў. |
| avl_csr_read | 1 | Увод | Інтэрфейс Avalon, адлюстраваны ў памяці, кантралюе кантроль чытання ў CSR. |
| avl_csr_rddata | 32 | Выхад | Інтэрфейс Avalon, адлюстраваны ў памяці, чытае шыну дадзеных з CSR. |
| avl_csr_write | 1 | Увод | Інтэрфейс Avalon, адлюстраваны ў памяці, кантралюе запіс у CSR. |
| avl_csr_writedata | 32 | Увод | Інтэрфейс Avalon, адлюстраваны ў памяці, запісвае шыну дадзеных у CSR. |
| avl_csr_waitrequest | 1 | Выхад | Кантроль чакання запыту інтэрфейсу Avalon з адлюстраваннем памяці ад CSR. |
| avl_csr_rddata_сапраўдныя | 1 | Выхад | Сапраўдныя даныя прачытання інтэрфейсу Avalon, адлюстраванага ў памяці, паказваюць, што даныя прачытання CSR даступныя. |
| Падпарадкаваны інтэрфейс Avalon для доступу да памяці (avl_ mem) | |||
| avl_mem_write | 1 | Увод | Кіраванне запісам у памяць інтэрфейсу Avalon, адлюстраванага ў памяці |
| avl_mem_burstcount | 7 | Увод | Колькасць парываў інтэрфейсу Avalon, адлюстраванага ў памяці, для памяці. Дыяпазон значэнняў ад 1 да 64 (максімальны памер старонкі). |
| avl_mem_waitrequest | 1 | Выхад | Кантроль чакання запыту інтэрфейсу Avalon з адлюстраваннем памяці з памяці. |
| avl_mem_read | 1 | Увод | Інтэрфейс Avalon, адлюстраваны ў памяці, кантралюе чытанне ў памяць |
| avl_mem_addr | N | Увод | Адрасная шына інтэрфейсу з адлюстраваннем памяці Avalon. Адрасная шына - гэта адрасаванне слоў.
Шырыня адрасу залежыць ад выкарыстоўванай шчыльнасці флэш-памяці. |
| avl_mem_writedata | 32 | Увод | Інтэрфейс Avalon, адлюстраваны ў памяці, запісвае шыну дадзеных у памяць |
| avl_mem_readddata | 32 | Выхад | Інтэрфейс Avalon, адлюстраваны ў памяці, чытае шыну дадзеных з памяці. |
| avl_mem_rddata_сапраўдныя | 1 | Выхад | Сапраўдныя даныя счытвання з адлюстраванага ў памяці інтэрфейсу Avalon паказваюць, што даныя счытвання з памяці даступныя. |
| avl_mem_byteenble | 4 | Увод | Інтэрфейс Avalon, адлюстраваны ў памяці, дазваляе запісваць дадзеныя з шыны ў памяць. У пакетным рэжыме шына з магчымасцю байтавання будзе мець лагічны высокі ўзровень, 4'b1111. |
| Гадзіннік і скід | |||
| clk | 1 | Увод | Увядзіце гадзіннік для гадзінніка IP. (1) |
| скінуць_н | 1 | Увод | Асінхронны скід для скіду IP.(2) |
| Інтэрфейс Conduit(3) | |||
| fqspi_dataout | 4 | Двунакіраваны | Уваходны або выхадны порт для падачы дадзеных з флэш-прылады. |
| працяг... | |||
| Сігнал | Шырыня | Напрамак | Апісанне |
| qspi_dclk | 1 | Выхад | Забяспечвае тактавы сігнал на флэш-прыладу. |
| qspi_scein | 1 | Выхад | Забяспечвае сігнал ncs на флэш-прыладу.
Падтрымка Stratix® V, Arria® V, Cyclone® V і больш старых прылад. |
| 3 | Выхад | Забяспечвае сігнал ncs на флэш-прыладу.
Падтрымлівае прылады Intel Arria 10 і Intel Cyclone 10 GX. |
- Вы можаце ўсталяваць тактавую частату ніжэй або роўнай 50 МГц.
- Утрымлівайце сігнал як мінімум на адзін такт, каб скінуць IP.
- Даступна, калі вы ўключыце параметр Адключыць выдзелены інтэрфейс Active Serial.
Звязаная інфармацыя
- Табліца дадзеных прылад чатырох паслядоўнай канфігурацыі (EPCQ).
- Табліца дадзеных прылад паслядоўнай канфігурацыі EPCQ-L
- Табліца дадзеных прылады паслядоўнай канфігурацыі EPCQ-A
Параметры
Табліца 3. Налады параметраў
| Параметр | Прававыя каштоўнасці | Апісанні |
| Тып прылады канфігурацыі | EPCQ16, EPCQ32, EPCQ64, EPCQ128, EPCQ256, EPCQ512, EPCQ-L256, EPCQ-L512, EPCQ-L1024, EPCQ4A, EPCQ16A, EPCQ32A, EPCQ64A, EPCQ128A | Вызначае тып прылады EPCQ, EPCQ-L або EPCQ-A, які вы хочаце выкарыстоўваць. |
| Выберыце рэжым уводу-вываду | ЗВЫЧАЙНЫ СТАНДАРТ DUAL QUAD | Выбірае пашыраную шырыню даных пры ўключэнні аперацыі хуткага чытання. |
| Адключыць спецыяльны інтэрфейс Active Serial | — | Накіроўвае сігналы ASMIBLOCK на верхні ўзровень вашага дызайну. |
| Уключыць інтэрфейс кантактаў SPI | — | Пераводзіць сігналы ASMIBLOCK на кантактны інтэрфейс SPI. |
| Уключыць мадэляванне флэш-мадэлі | — | Для мадэлявання выкарыстоўваецца мадэль мадэлявання EPCQ 1024 па змаўчанні. Калі вы выкарыстоўваеце флэш-прыладу трэцяга боку, звярніцеся да AN 720: Мадэляванне блока ASMI у вашым дызайне каб стварыць абалонку для злучэння флэш-мадэлі з блокам ASMI. |
| Выкарыстоўваецца колькасць чыпаў | 1
2(4) 3(4) |
Выбірае колькасць мікрасхем, падлучаных да ўспышкі. |
- Падтрымліваецца толькі ў прыладах Intel Arria 10, прыладах Intel Cyclone 10 GX і іншых прыладах з уключаным інтэрфейсам Enable SPI pins.
Звязаная інфармацыя
- Табліца дадзеных прылад чатырох паслядоўнай канфігурацыі (EPCQ).
- Табліца дадзеных прылад паслядоўнай канфігурацыі EPCQ-L
- Табліца дадзеных прылады паслядоўнай канфігурацыі EPCQ-A
- AN 720: Мадэляванне блока ASMI у вашым дызайне
Рэгістрацыя Карта
Табліца 4. Карта рэгістра
- Кожнае зрушэнне адраса ў наступнай табліцы ўяўляе сабой 1 слова адраснай прасторы памяці.
- Усе рэгістры маюць значэнне па змаўчанні 0x0.
| Зрушэнне | Імя рэгістрацыі | R/W | Імя поля | Біт | Шырыня | Апісанне |
| 0 | WR_ENABLE | W | WR_ENABLE | 0 | 1 | Напішыце 1, каб уключыць запіс. |
| 1 | WR_DISABLE | W | WR_DISABLE | 0 | 1 | Напішыце 1, каб адключыць запіс. |
| 2 | WR_СТАТУС | W | WR_СТАТУС | 7:0 | 8 | Змяшчае інфармацыю для запісу ў рэестр стану. |
| 3 | RD_СТАТУС | R | RD_СТАТУС | 7:0 | 8 | Змяшчае інфармацыю аб аперацыі рэгістра статусу чытання. |
| 4 | SECTOR_ERASE | W | Значэнне сектара | 23:0
альбо 31: 0 |
24 ці
32 |
Утрымліваюць адрас сектара, які трэба сцерці ў залежнасці ад шчыльнасці прылады.(5) |
| 5 | SUBSECTOR_ERASE | W | Значэнне падсектара | 23:0
альбо 31: 0 |
24 ці
32 |
Змяшчае адрас падсектара, які трэба сцерці ў залежнасці ад шчыльнасці прылады.(6) |
| 6 - 7 | Зарэзерваваны | |||||
| 8 | КАНТРОЛЬ | Ж/П | ВЫБАР ЧЫПА | 7:4 | 4 | Выбірае флэш-прыладу. Значэнне па змаўчанні - 0, якое прызначана для першай флэш-прылады. Каб выбраць другую прыладу, усталюйце значэнне 1, каб выбраць трэцюю прыладу, усталюйце значэнне 2. |
| Зарэзерваваны | ||||||
| Ж/П | ВЫКЛЮЧЫЦЬ | 0 | 1 | Усталюйце гэта ў 1, каб адключыць сігналы SPI IP, перавёўшы ўвесь выхадны сігнал у стан высокага Z. | ||
| працяг... | ||||||
| Зрушэнне | Імя рэгістрацыі | R/W | Імя поля | Біт | Шырыня | Апісанне |
| Гэта можна выкарыстоўваць для сумеснага выкарыстання шыны з іншымі прыладамі. | ||||||
| 9 - 12 | Зарэзерваваны | |||||
| 13 | WR_NON_VOLATILE_CONF_REG | W | Значэнне NVCR | 15:0 | 16 | Запісвае значэнне ў энерганезалежны рэгістр канфігурацыі. |
| 14 | RD_NON_VOLATILE_CONF_REG | R | Значэнне NVCR | 15:0 | 16 | Счытвае значэнне з энерганезалежнага рэгістра канфігурацыі |
| 15 | RD_ FLAG_ STATUS_REG | R | RD_ FLAG_ STATUS_REG | 8 | 8 | Чытае рэестр статусу сцяга |
| 16 | CLR_FLAG_ СТАТУС РЭГ | W | CLR_FLAG_ СТАТУС РЭГ | 8 | 8 | Ачышчае рэестр статусу сцяга |
| 17 | BULK_ERASE | W | BULK_ERASE | 0 | 1 | Напішыце 1, каб сцерці ўвесь чып (для прылады з адной плашкай).(7) |
| 18 | ПАМЕРЦЬ_СЦІРАЦЬ | W | ПАМЕРЦЬ_СЦІРАЦЬ | 0 | 1 | Напішыце 1, каб сцерці ўвесь кубік (для прылад са стэкам).(7) |
| 19 | 4BYTES_ADDR_EN | W | 4BYTES_ADDR_EN | 0 | 1 | Напішыце 1, каб увайсці ў рэжым 4-байтнага адрасу |
| 20 | 4BYTES_ADDR_EX | W | 4BYTES_ADDR_EX | 0 | 1 | Напішыце 1, каб выйсці з рэжыму 4-байтнага адрасу |
| 21 | SECTOR_PROTECT | W | Значэнне аховы сектара | 7:0 | 8 | Значэнне для запісу ў рэгістр стану для абароны сектара. (8) |
| 22 | RD_MEMORY_CAPACITY_ID | R | Значэнне ёмістасці памяці | 7:0 | 8 | Змяшчае інфармацыю аб аб'ёме памяці ID. |
| 23 -
32 |
Зарэзерваваны | |||||
Вам трэба толькі ўказаць любы адрас у сектары, і IP сатрэ гэты канкрэтны сектар.
Вам трэба толькі ўказаць любы адрас у падсектары, і IP сатрэ гэты канкрэтны падсектар.
Звязаная інфармацыя
- Табліца дадзеных прылад чатырох паслядоўнай канфігурацыі (EPCQ).
- Табліца дадзеных прылад паслядоўнай канфігурацыі EPCQ-L
- Табліца дадзеных прылады паслядоўнай канфігурацыі EPCQ-A
- Спецыфікацыі інтэрфейсу Avalon
Аперацыі
IP-інтэрфейсы ASMI Parallel II Intel FPGA сумяшчальныя з інтэрфейсам Avalon, адлюстраваным у памяці. Для атрымання больш падрабязнай інфармацыі звярніцеся да спецыфікацый Avalon.
- Вам трэба толькі ўказаць любы адрас у кубіку, і IP сатрэ гэты канкрэтны кубік.
- Для прылад EPCQ і EPCQ-L біт абароны блока - гэта біт [2:4] і [6], а верхні/ніжні (TB) біт - біт 5 рэгістра стану. Для прылад EPCQ-A. біт абароны блока - гэта біт [2:4], а біт TB - біт 5 рэгістра стану.
Звязаная інфармацыя
- Спецыфікацыі інтэрфейсу Avalon
Аперацыі рэгістра стану кантролю
Вы можаце выканаць чытанне або запіс у пэўны зрушэнне адраса з дапамогай рэгістра стану кантролю (CSR).
Каб выканаць аперацыю чытання або запісу для рэестра стану кіравання, выканайце наступныя дзеянні:
- Падайце сігнал avl_csr_write або avl_csr_read, пакуль
Сігнал avl_csr_waitrequest нізкі (калі сігнал waitrequest высокі, сігнал avl_csr_write або avl_csr_read павінен заставацца высокім, пакуль сігнал waitrequest не стане нізкім). - У той жа час усталюйце значэнне адраса на шыне avl_csr_address. Калі гэта аперацыя запісу, усталюйце дадзеныя значэння на шыне avl_csr_writedata разам з адрасам.
- Калі гэта транзакцыя чытання, пачакайце, пакуль сігнал avl_csr_readdatavalid не стане высокім, каб атрымаць прачытаныя даныя.
- Для аперацый, якія патрабуюць для міргання значэння запісу, вы павінны спачатку выканаць аперацыю дазволу запісу.
- Вы павінны прачытваць рэестр стану сцяга кожны раз, калі выдаеце каманду запісу або выдалення.
- Калі выкарыстоўваецца некалькі флэш-прылад, вы павінны запісаць у рэестр выбару мікрасхемы, каб выбраць правільны выбар мікрасхемы, перш чым выконваць якія-небудзь дзеянні з пэўнай флэш-прыладай.
Малюнак 2. Чытанне формы сігналу рэгістра аб'ёму памяці, напрыкладample
Малюнак 3. Форма сігналу рэгістрацыі дазволу запісу, напрыкладample
Аперацыі з памяццю
IP-інтэрфейс памяці ASMI Parallel II Intel FPGA падтрымлівае пакетны і прамы доступ да флэш-памяці. Падчас прамога доступу да флэш-памяці IP выконвае наступныя дзеянні, каб дазволіць вам выканаць любую аперацыю прамога чытання або запісу:
- Уключыць запіс для аперацыі запісу
- Праверце рэестр статусу сцяга, каб пераканацца, што аперацыя была завершана падчас флэш-памяці
- Адпусціце сігнал чакання запыту, калі аперацыя будзе завершана
Аперацыі з памяццю падобныя на аперацыі інтэрфейсу з адлюстраваннем памяці Avalon. Вы павінны ўсталяваць правільнае значэнне на адраснай шыне, запісаць даныя, калі гэта транзакцыя запісу, прывесці значэнне колькасці пакетаў да 1 для адной транзакцыі або жаданае значэнне колькасці пакетаў і запусціць сігнал запісу або чытання.
Малюнак 4. Форма хвалі 8-слоўнага пакета запісуample
Малюнак 5. Сілкавая форма счытвання 8 слоўample
Малюнак 6. 1-байт Write byteenable = 4'b0001 Waveform Example
ASMI Parallel II Intel FPGA IP Выпадак выкарыстання Exampлес
Варыянт выкарыстання прampвыкарыстоўваць ASMI Parallel II IP і JTAG-to-Avalon Master для выканання аперацый доступу да флэш-памяці, такіх як чытанне Silicon ID, чытанне памяці, запіс памяці, сціранне сектара, абарона сектара, ачыстка рэестра стану сцяга і запіс nvcr.
To run the exampфайлы, вы павінны наладзіць FPGA. Выканайце наступныя дзеянні:
- Наладзьце FPGA на аснове сістэмы Platform Designer, як паказана на наступным малюнку.
Малюнак 7. Сістэма Platform Designer, якая паказвае ASMI Parallel II IP і JTAG-to-Avalon Master
- Захавайце наступны скрыпт TCL у тым жа каталогу, што і ваш праект. Назавіце скрыпт як epcq128_access.tcl, напрыкладampле.
- Запуск сістэмнай кансолі. У кансолі выкарыстайце скрыпт скрыпту з дапамогай «source epcq128_access.tcl».
ExampLe 1: Прачытайце Silicon ID канфігурацыйных прылад
ExampLe 2: Чытанне і запіс аднаго слова дадзеных па адрасе H'40000000
ExampLe 3: Сцерці сектар 64
ExampLe 4: Выкананне абароны сектара ў сектарах (ад 0 да 127)
ExampЧастка 5: Чытанне і ачыстка рэестра стану сцяга
ExampLe 6: Чытанне і запіс nvcr
Архівы кіраўніцтва карыстальніка ASMI Parallel II Intel FPGA IP
Версіі IP супадаюць з версіямі праграмнага забеспячэння Intel Quartus Prime Design Suite да v19.1. Пачынаючы з праграмнага забеспячэння Intel Quartus Prime Design Suite версіі 19.2 або больш позняй, ядра IP маюць новую схему кіравання версіямі IP.
Калі версія ядра IP адсутнічае ў спісе, прымяняецца кіраўніцтва карыстальніка для папярэдняй версіі ядра IP.
| Версія Intel Quartus Prime | Версія IP Core | Кіраўніцтва карыстальніка |
| 17.0 | 17.0 | Кіраўніцтва карыстальніка Altera ASMI Parallel II IP Core |
Гісторыя версій дакумента для Кіраўніцтва карыстальніка ASMI Parallel II Intel FPGA IP
| Версія дакумента | Версія Intel Quartus Prime | IP версія | Змены |
| 2020.07.29 | 18.0 | 18.0 | • Абноўлена назва дакумента на Кіраўніцтва карыстальніка ASMI Parallel II Intel FPGA IP.
• Абноўлены Табліца 2: Налады параметраў у раздзеле Параметры. |
| 2018.09.24 | 18.0 | 18.0 | • Дададзена інфармацыя аб праграмах і падтрымцы IP-ядра ASMI Parallel II Intel FPGA.
• Дададзена нататка для спасылкі на Універсальны паслядоўны флэш-інтэрфейс Intel FPGA IP Core Кіраўніцтва карыстальніка. • Дададзены Выпадак выкарыстання ASMI Parallel II Intel FPGA IP Coreampлес раздзел. |
| 2018.05.07 | 18.0 | 18.0 | • Ядро Altera ASMI Parallel II IP перайменавана ў ядро ASMI Parallel II Intel FPGA IP у адпаведнасці з рэбрэндынгам Intel.
• Дададзена падтрымка прылад EPCQ-A. • Дададзена заўвага да сігналу clk у Апісанне партоў стол. • Абноўлена апісанне сігналу qspi_scein у Апісанне партоў стол. • Дададзена заўвага да рэестра SECTOR_PROTECT у Рэгістрацыя Карта стол. • Абноўлены біт і шырыня для рэгістраў SECTOR_ERASE і SUBSECTOR_ERASE ў Рэгістрацыя Карта стол. • Абноўлены біт і шырыня для SECTOR_PROTECT зарэгіструйцеся ў Рэгістрацыя Карта стол. |
| працяг... | |||
| Версія дакумента | Версія Intel Quartus Prime | IP версія | Змены |
| • Абноўлена апісанне для опцыі CHIP SELECT рэестра CONTROL у Рэгістрацыя Карта стол.
• Абноўлены заўвагі для рэгістраў SECTOR_ERASE, SUBSECTOR_ERASE, BULK_ERASE і DIE_ERASE ў Рэгістрацыя Карта стол. • Абноўлена апісанне для vl_mem_addr сігнал у ст Апісанне партоў стол. • Нязначныя рэдакцыйныя праўкі. |
| Дата | Версія | Змены |
| травень 2017 г | 2017.05.08 | Першапачатковы выпуск. |
Карпарацыя Intel. Усе правы ахоўваюцца. Intel, лагатып Intel і іншыя знакі Intel з'яўляюцца гандлёвымі маркамі карпарацыі Intel або яе даччыных кампаній. Intel гарантуе прадукцыйнасць сваёй FPGA і паўправадніковай прадукцыі ў адпаведнасці з бягучымі спецыфікацыямі ў адпаведнасці са стандартнай гарантыяй Intel, але пакідае за сабой права ўносіць змены ў любыя прадукты і паслугі ў любы час без папярэдняга паведамлення. Intel не нясе ніякай адказнасці або абавязацельстваў, якія вынікаюць з прымянення або выкарыстання любой інфармацыі, прадукту або паслугі, апісаных тут, за выключэннем выпадкаў, прама ўзгодненых Intel у пісьмовай форме. Кліентам Intel рэкамендуецца атрымаць апошнюю версію спецыфікацый прылады, перш чым спадзявацца на любую апублікаваную інфармацыю і перад размяшчэннем заказаў на прадукты ці паслугі.
*Іншыя назвы і брэнды могуць быць заяўлены як уласнасць іншых.
Дакументы / Рэсурсы
 |
intel ASMI Parallel II Intel FPGA IP [pdfКіраўніцтва карыстальніка ASMI Parallel II Intel FPGA IP, ASMI, Parallel II Intel FPGA IP, II Intel FPGA IP, FPGA IP |
