ASMI Parallelo II Intel FPGA IP
L'IP FPGA ASMI Parallel II Intel® fornisce l'accesso ai dispositivi di configurazione Intel FPGA, che sono la configurazione quad-seriale (EPCQ), low-voltage configurazione quad-seriale (EPCQ-L) e configurazione seriale EPCQ-A. È possibile utilizzare questo IP per leggere e scrivere dati sui dispositivi flash esterni per le applicazioni, come l'aggiornamento del sistema remoto e l'intestazione della mappa di sensibilità SEU File (.smh) archiviazione.
Oltre alle funzionalità supportate dall'IP Intel FPGA parallelo ASMI, l'IP FPGA Intel parallelo II ASMI supporta inoltre:
- Accesso flash diretto (scrittura/lettura) tramite l'interfaccia mappata in memoria di Avalon®.
- Registro di controllo per altre operazioni tramite l'interfaccia del registro dello stato di controllo (CSR) nell'interfaccia mappata in memoria di Avalon.
- Traduci i comandi generici dall'interfaccia mappata in memoria di Avalon in codici di comando del dispositivo.
ASMI Parallel II Intel FPGA IP è disponibile per tutte le famiglie di dispositivi Intel FPGA, inclusi i dispositivi Intel MAX® 10 che utilizzano la modalità GPIO.
ASMI Parallel II Intel FPGA IP supporta solo i dispositivi EPCQ, EPCQ-L e EPCQ-A. Se si utilizzano dispositivi flash di terze parti, è necessario utilizzare l'IP FPGA Intel Generic Serial Flash Interface.
L'IP ASMI Parallel II Intel FPGA è supportato nel software Intel Quartus® Prime versione 17.0 e successive.
Informazioni correlate
- Introduzione ai core IP FPGA Intel
- Fornisce informazioni generali su tutti i core IP FPGA Intel, inclusa la parametrizzazione, la generazione, l'aggiornamento e la simulazione dei core IP.
- Creazione di script di simulazione IP e Qsys indipendenti dalla versione
- Crea script di simulazione che non richiedono aggiornamenti manuali per aggiornamenti software o versioni IP.
- Migliori pratiche di gestione del progetto
- Linee guida per una gestione efficiente e portabilità del tuo progetto e IP files.
- ASMI Parallel Intel FPGA IP Core Guida per l'utente
- Interfaccia flash seriale generica Guida per l'utente Intel FPGA IP
- Fornisce supporto per dispositivi flash di terze parti.
- AN 720: Simulazione del blocco ASMI nel tuo progetto
Informazioni sulla versione
Le versioni IP sono le stesse delle versioni del software Intel Quartus Prime Design Suite fino alla v19.1. A partire dalla versione 19.2 o successiva del software Intel Quartus Prime Design Suite, i core IP hanno un nuovo schema di controllo delle versioni IP.
Il numero di versione IP (XYZ) può cambiare da una versione del software Intel Quartus Prime a un'altra. Un cambiamento in:
- X indica una revisione importante dell'IP. Se aggiorni il tuo software Intel Quartus Prime, devi rigenerare l'IP.
- Y indica che l'IP include nuove funzionalità. Rigenera il tuo IP per includere queste nuove funzionalità.
- Z indica che l'IP include modifiche minori. Rigenera il tuo IP per includere queste modifiche.
Tabella 1. ASMI Parallel II Intel FPGA IP Informazioni sulla versione
| Articolo | Descrizione |
| Versione IP | 18.0 |
| Versione Intel Quartus Prime Pro Edition | 18.0 |
| Data di rilascio | 2018.05.07 |
Porti
Figura 1. Diagramma a blocchi delle porte
Tabella 2. Descrizione delle porte
| Segnale | Larghezza | Direzione | Descrizione |
| Interfaccia slave mappata in memoria di Avalon per CSR (avl_csr) | |||
| avl_csr_addr | 6 | Ingresso | Bus degli indirizzi dell'interfaccia mappata in memoria di Avalon. Il bus degli indirizzi è in indirizzamento a parola. |
| avl_csr_read | 1 | Ingresso | L'interfaccia mappata in memoria di Avalon legge il controllo al CSR. |
| avl_csr_rddata | 32 | Produzione | L'interfaccia Avalon mappata in memoria legge il bus dati dal CSR. |
| avl_csr_write | 1 | Ingresso | L'interfaccia Avalon mappata in memoria scrive il controllo al CSR. |
| avl_csr_writedata | 32 | Ingresso | L'interfaccia Avalon mappata in memoria scrive il bus dati su CSR. |
| avl_csr_waitrequest | 1 | Produzione | Controllo waitrequest dell'interfaccia mappata in memoria di Avalon dal CSR. |
| avl_csr_rddata_valid | 1 | Produzione | Dati di lettura dell'interfaccia mappata in memoria di Avalon validi che indicano che i dati di lettura CSR sono disponibili. |
| Interfaccia slave mappata in memoria di Avalon per l'accesso alla memoria (avl_mem) | |||
| avl_mem_write | 1 | Ingresso | L'interfaccia Avalon mappata in memoria scrive il controllo nella memoria |
| avl_mem_burstcount | 7 | Ingresso | Numero di burst dell'interfaccia mappata in memoria di Avalon per la memoria. Il valore va da 1 a 64 (dimensione massima della pagina). |
| avl_mem_waitrequest | 1 | Produzione | Controllo waitrequest dell'interfaccia mappata in memoria di Avalon dalla memoria. |
| avl_mem_read | 1 | Ingresso | L'interfaccia mappata in memoria di Avalon legge il controllo nella memoria |
| avl_mem_addr | N | Ingresso | Bus degli indirizzi dell'interfaccia mappata in memoria di Avalon. Il bus degli indirizzi è in indirizzamento a parola.
La larghezza dell'indirizzo dipende dalla densità della memoria flash utilizzata. |
| avl_mem_writedata | 32 | Ingresso | L'interfaccia Avalon mappata in memoria scrive il bus dati nella memoria |
| avl_mem_readddata | 32 | Produzione | L'interfaccia Avalon mappata in memoria legge il bus dati dalla memoria. |
| avl_mem_rddata_valid | 1 | Produzione | Dati di lettura dell'interfaccia mappata in memoria di Avalon validi che indicano che i dati di lettura della memoria sono disponibili. |
| avl_mem_byteenble | 4 | Ingresso | I dati di scrittura dell'interfaccia mappata in memoria di Avalon abilitano il bus alla memoria. Durante la modalità bursting, il bus byteenable sarà logico alto, 4'b1111. |
| Orologio e Reset | |||
| clic | 1 | Ingresso | Immettere clock per sincronizzare l'IP. (1) |
| reimposta_n | 1 | Ingresso | Ripristino asincrono per reimpostare l'IP.(2) |
| Interfaccia del condotto(3) | |||
| fqspi_dataout | 4 | bidirezionale | Porta di ingresso o uscita per alimentare i dati dal dispositivo flash. |
| continua… | |||
| Segnale | Larghezza | Direzione | Descrizione |
| qspi_dclk | 1 | Produzione | Fornisce il segnale di clock al dispositivo flash. |
| qspi_scein | 1 | Produzione | Fornisce il segnale ncs al dispositivo flash.
Supporta Stratix® V, Arria® V, Cyclone® V e dispositivi precedenti. |
| 3 | Produzione | Fornisce il segnale ncs al dispositivo flash.
Supporta i dispositivi Intel Arria 10 e Intel Cyclone 10 GX. |
- È possibile impostare la frequenza di clock su un valore inferiore o uguale a 50 MHz.
- Mantenere il segnale per almeno un ciclo di clock per reimpostare l'IP.
- Disponibile quando si abilita il parametro Disattiva interfaccia seriale attiva dedicata.
Informazioni correlate
- Scheda tecnica dei dispositivi con configurazione quad-seriale (EPCQ).
- Scheda tecnica dei dispositivi di configurazione seriale EPCQ-L
- Scheda tecnica del dispositivo di configurazione seriale EPCQ-A
Parametri
Tabella 3. Impostazioni dei parametri
| Parametro | Valori legali | Descrizioni |
| Tipo di dispositivo di configurazione | EPCQ16, EPCQ32, EPCQ64, EPCQ128, EPCQ256, EPCQ512, EPCQ-L256, EPCQ-L512, EPCQ-L1024, EPCQ4A, EPCQ16A, EPCQ32A, EPCQ64A, EPCQ128A | Specifica il tipo di dispositivo EPCQ, EPCQ-L o EPCQ-A che si desidera utilizzare. |
| Scegli la modalità I/O | NORMALE STANDARD DUAL QUAD | Seleziona la larghezza estesa dei dati quando si abilita l'operazione di lettura rapida. |
| Disattiva l'interfaccia seriale attiva dedicata | — | Instrada i segnali ASMIBLOCK al livello superiore del tuo progetto. |
| Abilita l'interfaccia dei pin SPI | — | Traduce i segnali ASMIBLOCK nell'interfaccia pin SPI. |
| Abilita il modello di simulazione flash | — | Utilizza il modello di simulazione EPCQ 1024 predefinito per la simulazione. Se utilizzi un dispositivo flash di terze parti, fai riferimento a AN 720: Simulazione del blocco ASMI nel tuo progetto per creare un wrapper per connettere il modello flash con il blocco ASMI. |
| Numero di Chip Select utilizzati | 1
2(4) 3(4) |
Seleziona il numero di chip select collegati alla flash. |
- Supportato solo nei dispositivi Intel Arria 10, dispositivi Intel Cyclone 10 GX e altri dispositivi con abilitata l'interfaccia Abilita pin SPI.
Informazioni correlate
- Scheda tecnica dei dispositivi con configurazione quad-seriale (EPCQ).
- Scheda tecnica dei dispositivi di configurazione seriale EPCQ-L
- Scheda tecnica del dispositivo di configurazione seriale EPCQ-A
- AN 720: Simulazione del blocco ASMI nel tuo progetto
Registrati Mappa
Tabella 4. Mappa dei registri
- Ogni offset di indirizzo nella tabella seguente rappresenta 1 parola di spazio di indirizzi di memoria.
- Tutti i registri hanno un valore predefinito di 0x0.
| Offset | Nome registro | R/N | Nome del campo | Morso | Larghezza | Descrizione |
| 0 | WR_ENABLE | W | WR_ENABLE | 0 | 1 | Scrivi 1 per eseguire l'abilitazione alla scrittura. |
| 1 | WR_DISABILITA | W | WR_DISABILITA | 0 | 1 | Scrivi 1 per eseguire la disabilitazione della scrittura. |
| 2 | WR_STATO | W | WR_STATO | 7:0 | 8 | Contiene le informazioni da scrivere nel registro di stato. |
| 3 | STATO_RD | R | STATO_RD | 7:0 | 8 | Contiene le informazioni dall'operazione del registro dello stato di lettura. |
| 4 | SETTORE_CANCELLAZIONE | W | Valore del settore | 23:0
o 31: 0 |
24 o
32 |
Contengono l'indirizzo del settore da cancellare in base alla densità del dispositivo.(5) |
| 5 | SOTTOSECTOR_ERASE | W | Sottosettore Valore | 23:0
o 31: 0 |
24 o
32 |
Contiene l'indirizzo del sottosettore da cancellare a seconda della densità del dispositivo.(6) |
| 6 – 7 | Prenotato | |||||
| 8 | CONTROLLARE | V/R | SELEZIONE CHIP | 7:4 | 4 | Seleziona il dispositivo flash. Il valore predefinito è 0, che ha come target il primo dispositivo flash. Per selezionare il secondo dispositivo, impostare il valore su 1, per selezionare il terzo dispositivo, impostare il valore su 2. |
| Prenotato | ||||||
| V/R | DISABILITARE | 0 | 1 | Impostalo su 1 per disabilitare i segnali SPI dell'IP mettendo tutto il segnale di uscita nello stato Z alto. | ||
| continua… | ||||||
| Offset | Nome registro | R/N | Nome del campo | Morso | Larghezza | Descrizione |
| Questo può essere utilizzato per condividere il bus con altri dispositivi. | ||||||
| 9 – 12 | Prenotato | |||||
| 13 | WR_NON_VOLATILE_CONF_REG | W | Valore NVCR | 15:0 | 16 | Scrive il valore nel registro di configurazione non volatile. |
| 14 | RD_NON_VOLATILE_CONF_REG | R | Valore NVCR | 15:0 | 16 | Legge il valore dal registro di configurazione non volatile |
| 15 | RD_FLAG_STATUS_REG | R | RD_FLAG_STATUS_REG | 8 | 8 | Legge il registro di stato flag |
| 16 | CLR_FLAG_ STATO REG | W | CLR_FLAG_ STATO REG | 8 | 8 | Cancella il registro dello stato del flag |
| 17 | BULK_ERASE | W | BULK_ERASE | 0 | 1 | Scrivi 1 per cancellare l'intero chip (per dispositivi single-die).(7) |
| 18 | MORIRE_CANCELLARE | W | MORIRE_CANCELLARE | 0 | 1 | Scrivi 1 per cancellare l'intero die (per dispositivo stack-die).(7) |
| 19 | 4BYTES_ADDR_IT | W | 4BYTES_ADDR_IT | 0 | 1 | Scrivere 1 per accedere alla modalità indirizzo a 4 byte |
| 20 | 4BYTES_ADDR_EX | W | 4BYTES_ADDR_EX | 0 | 1 | Scrivere 1 per uscire dalla modalità indirizzo a 4 byte |
| 21 | SETTORE_PROTECT | W | Valore di protezione del settore | 7:0 | 8 | Valore da scrivere nel registro di stato per proteggere un settore. (8) |
| 22 | RD_MEMORY_CAPACITY_ID | R | Valore della capacità di memoria | 7:0 | 8 | Contiene le informazioni sull'ID della capacità di memoria. |
| 23 –
32 |
Prenotato | |||||
Devi solo specificare qualsiasi indirizzo all'interno del settore e l'IP cancellerà quel particolare settore.
Devi solo specificare qualsiasi indirizzo all'interno del sottosettore e l'IP cancellerà quel particolare sottosettore.
Informazioni correlate
- Scheda tecnica dei dispositivi con configurazione quad-seriale (EPCQ).
- Scheda tecnica dei dispositivi di configurazione seriale EPCQ-L
- Scheda tecnica del dispositivo di configurazione seriale EPCQ-A
- Specifiche dell'interfaccia Avalon
Operazioni
Le interfacce ASMI Parallel II Intel FPGA IP sono conformi all'interfaccia Avalon mappata in memoria. Per maggiori dettagli, fare riferimento alle specifiche di Avalon.
- Devi solo specificare qualsiasi indirizzo all'interno del die e l'IP cancellerà quel particolare die.
- Per i dispositivi EPCQ e EPCQ-L, i bit di protezione del blocco sono i bit [2:4] e [6] e il bit superiore/inferiore (TB) è il bit 5 del registro di stato. Per dispositivi EPCQ-A. il bit di protezione del blocco è il bit [2:4] e il bit TB è il bit 5 del registro di stato.
Informazioni correlate
- Specifiche dell'interfaccia Avalon
Operazioni di registro dello stato di controllo
È possibile eseguire una lettura o scrittura su un offset di indirizzo specifico utilizzando il registro di stato di controllo (CSR).
Per eseguire l'operazione di lettura o scrittura per il registro di stato di controllo, attenersi alla seguente procedura:
- Asserire il segnale avl_csr_write o avl_csr_read mentre il file
Il segnale avl_csr_waitrequest è basso (se il segnale waitrequest è alto, il segnale avl_csr_write o avl_csr_read deve essere mantenuto alto finché il segnale waitrequest non diventa basso). - Allo stesso tempo, impostare il valore dell'indirizzo sul bus avl_csr_address. Se si tratta di un'operazione di scrittura, impostare i dati del valore sul bus avl_csr_writedata insieme all'indirizzo.
- Se si tratta di una transazione di lettura, attendere fino a quando il segnale avl_csr_readdatavalid non viene dichiarato alto per recuperare i dati di lettura.
- Per le operazioni che richiedono la scrittura del valore su flash, è necessario eseguire prima l'operazione di abilitazione della scrittura.
- È necessario leggere il registro dello stato del flag ogni volta che si invia un comando di scrittura o cancellazione.
- Se vengono utilizzati più dispositivi flash, è necessario scrivere nel registro di selezione del chip per selezionare il chip select corretto prima di eseguire qualsiasi operazione sul dispositivo flash specifico.
Figura 2. Capacità di lettura della memoria Registrare la forma d'onda Esample
Figura 3. Scrittura abilitazione registro forma d'onda esample
Operazioni di memoria
L'interfaccia di memoria ASMI Parallel II Intel FPGA IP supporta il bursting e l'accesso diretto alla memoria flash. Durante l'accesso diretto alla memoria flash, l'IP esegue i seguenti passaggi per consentire all'utente di eseguire qualsiasi operazione di lettura o scrittura diretta:
- Abilitazione alla scrittura per l'operazione di scrittura
- Controllare il registro di stato del flag per assicurarsi che l'operazione sia stata completata al momento del flash
- Rilasciare il segnale waitrequest quando l'operazione è completata
Le operazioni di memoria sono simili alle operazioni dell'interfaccia mappata in memoria di Avalon. È necessario impostare il valore corretto sul bus degli indirizzi, scrivere i dati se si tratta di una transazione di scrittura, portare il valore del conteggio burst a 1 per singola transazione o il valore del conteggio burst desiderato e attivare il segnale di scrittura o lettura.
Figura 4. Forma d'onda burst di scrittura di 8 parole esample
Figura 5. Forma d'onda burst di lettura di 8 parole esample
Figura 6. Scrittura a 1 byte byteenable = 4'b0001 Forma d'onda Esample
ASMI Parallel II Intel FPGA IP Caso d'uso Esamples
Il caso d'uso esampusano ASMI Parallel II IP e JTAG-to-Avalon Master per eseguire operazioni di accesso flash, come leggere l'ID del silicio, leggere la memoria, scrivere la memoria, cancellare il settore, proteggere il settore, cancellare il registro dello stato del flag e scrivere nvcr.
Per eseguire l'examples, è necessario configurare l'FPGA. Segui questi passi:
- Configurare l'FPGA basato sul sistema Platform Designer come mostrato nella figura seguente.
Figura 7. Sistema Platform Designer che mostra ASMI Parallel II IP e JTAG-a-Avalon Maestro
- Salva il seguente script TCL nella stessa directory del tuo progetto. Nomina lo script come epcq128_access.tcl per esamplui.
- Avvia la console di sistema. Nella console, generare lo script utilizzando "source epcq128_access.tcl".
Example 1: Lettura dell'ID di silicio dei dispositivi di configurazione
Example 2: lettura e scrittura di una parola di dati all'indirizzo H'40000000
Example 3: cancellare il settore 64
Example 4: Eseguire la protezione dei settori nei settori (da 0 a 127)
Example 5: Lettura e cancellazione registro stato flag
Example 6: Leggere e scrivere nvcr
ASMI Parallel II Intel FPGA IP Guida per l'utente Archivi
Le versioni IP sono le stesse delle versioni del software Intel Quartus Prime Design Suite fino alla v19.1. A partire dalla versione 19.2 o successiva del software Intel Quartus Prime Design Suite, i core IP hanno un nuovo schema di controllo delle versioni IP.
Se una versione IP core non è elencata, si applica la guida per l'utente per la versione IP core precedente.
| Versione Intel Quartus Prime | Versione IP Core | Guida per l'utente |
| 17.0 | 17.0 | Altera ASMI Parallel II IP Core Guida per l'utente |
Cronologia delle revisioni del documento per la Guida per l'utente di ASMI Parallel II Intel FPGA IP
| Versione del documento | Versione Intel Quartus Prime | Versione IP | Cambiamenti |
| 2020.07.29 | 18.0 | 18.0 | • Aggiornato il titolo del documento a ASMI Parallel II Intel FPGA IP Guida per l'utente.
• Aggiornato Tabella 2: Impostazioni dei parametri nella sezione Parametri. |
| 2018.09.24 | 18.0 | 18.0 | • Aggiunte informazioni sulle applicazioni e sul supporto per il core IP Intel FPGA ASMI Parallel II.
• Aggiunta una nota per fare riferimento a Interfaccia flash seriale generica Guida per l'utente di Intel FPGA IP Core. • Aggiunto il ASMI Parallel II Intel FPGA IP Core Caso d'uso Esamples sezione. |
| 2018.05.07 | 18.0 | 18.0 | • Rinominato il core Altera ASMI Parallel II IP in ASMI Parallel II Intel FPGA IP core in base al rebranding di Intel.
• Aggiunto il supporto per i dispositivi EPCQ-A. • Aggiunta una nota al segnale clk nel file Descrizione delle porte tavolo. • Aggiornata la descrizione del segnale qspi_scein nel file Descrizione delle porte tavolo. • Aggiunta una nota al registro SECTOR_PROTECT nel file Registrati Mappa tavolo. • Aggiornato il bit e la larghezza per i registri SECTOR_ERASE e SUBSECTOR_ERASE in Registrati Mappa tavolo. • Aggiornato il bit e la larghezza per SECTOR_PROTECT registrarsi nel Registrati Mappa tavolo. |
| continua… | |||
| Versione del documento | Versione Intel Quartus Prime | Versione IP | Cambiamenti |
| • Aggiornata la descrizione dell'opzione CHIP SELECT del registro CONTROL nel Registrati Mappa tavolo.
• Aggiornate le note a piè di pagina per i registri SECTOR_ERASE, SUBSECTOR_ERASE, BULK_ERASE e DIE_ERASE nel Registrati Mappa tavolo. • Aggiornata la descrizione per vl_mem_addr segnale nel Descrizione delle porte tavolo. • Modifiche editoriali minori. |
| Data | Versione | Cambiamenti |
| Maggio 2017 | 2017.05.08 | Versione iniziale. |
Società Intel. Tutti i diritti riservati. Intel, il logo Intel e altri marchi Intel sono marchi di Intel Corporation o delle sue consociate. Intel garantisce le prestazioni dei suoi prodotti FPGA e semiconduttori in base alle specifiche correnti in conformità con la garanzia standard di Intel, ma si riserva il diritto di apportare modifiche a qualsiasi prodotto e servizio in qualsiasi momento senza preavviso. Intel non si assume alcuna responsabilità derivante dall'applicazione o dall'uso di informazioni, prodotti o servizi qui descritti, salvo quanto espressamente concordato per iscritto da Intel. Si consiglia ai clienti Intel di ottenere la versione più recente delle specifiche del dispositivo prima di fare affidamento su qualsiasi informazione pubblicata e prima di effettuare ordini per prodotti o servizi.
*Altri nomi e marchi potrebbero essere rivendicati come proprietà di terzi.
Documenti / Risorse
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Intel ASMI Parallel II Intel FPGA IP [pdf] Guida utente IP FPGA Intel parallelo II ASMI, IP FPGA Intel parallelo II IP, IP FPGA Intel II parallelo, IP FPGA |
