Референтен прирачник Arty Z7
Arty Z7 е развојна платформа подготвена за употреба дизајнирана околу Zynq-7000™ All Programmable System-on-Chip (AP SoC) од Xilinx. Архитектурата Zynq-7000 цврсто интегрира двојадрен процесор ARM Cortex-A650 од 9 MHz () со логика на полето програмабилна порта (FPGA) од серијата Xilinx. Ова спарување дава можност за опкружување на моќен процесор со уникатен сет на софтверски дефинирани периферни уреди и контролери, приспособени од вас за целната апликација.
Збирките на алатки Vivado, Petalinux и SDSoC обезбедуваат пристапна патека помеѓу дефинирањето на вашиот прилагоден периферен сет и доведувањето на неговата функционалност до Linux OS () или програма за гол метал што работи на процесорот. За оние кои бараат традиционално искуство во дизајнот на дигитална логика, исто така е можно да се игнорираат ARM процесорите и да се програмира FPGA на Zynq како што би било која друга Xilinx FPGA. Digilent обезбедува голем број материјали и ресурси за Arty Z7 кои брзо ќе ве поттикнат да работите со вашата избрана алатка.
Референтен прирачник Arty Z7 [Reference.Digilentinc]
Преземете го овој референтен прирачник
- Овој референтен прирачник сè уште не е достапен за преземање.
Карактеристики
ZYNQ процесор
- 650 MHz двојадрен Cortex-A9 процесор
- DDR3 мемориски контролер со 8 DMA канали и 4 AXI3 Slave порти со високи перформанси
- Периферни контролери со висок пропусен опсег: 1G етернет, USB 2.0, SDIO
- Периферен контролер со низок опсег: SPI, UART, CAN, I2C
- Програмабилно од ЈTAG, Quad-SPI блиц и microSD картичка
- Програмабилна логика еквивалентна на Artix-7 FPGA
Меморија
- 512MB DDR3 со 16-битна магистрала @ 1050Mbps
- 16MB Quad-SPI Flash со фабрички програмиран 48-битен глобално уникатен EUI-48/64™ идентификатор компатибилен
- слот за microSD
Моќ
- Се напојува од USB или кој било надворешен извор на енергија од 7V-15V
USB и етернет
- Гигабитен етернет PHY
- USB-JTAG Програмски кола
- USB-UART мост
- USB OTG PHY (подржува само домаќин)
Аудио и видео
- Приклучок за мијалник HDMI (влез)
- Изворна порта HDMI (излез)
- Моно аудио излез со PWM со приклучок од 3.5 милиметри
Прекинувачи, копчиња и LED диоди
- 4 копчиња
- 2 лизгачки прекинувачи
- 4 LED диоди
- 2 RGB LED диоди
Конектори за проширување
- Две Pmod порти
- 16 Вкупно FPGA I/O
- Arduino/chipKIT Shield конектор
- До 49 Вкупно FPGA I/O (видете ја табелата подолу)
- 6 Еднокрајни 0-3.3V Аналогни влезови на XADC
- 4 Диференцијални 0-1.0V Аналогни влезови на XADC
Опции за купување
Arty Z7 може да се купи со наполнет Zynq-7010 или Zynq-7020. Овие две варијанти на производи Arty Z7 се нарекуваат Arty Z7-10 и Arty Z7-20, соодветно. Кога документацијата Digilent опишува функционалност што е заедничка за двете од овие варијанти, тие се нарекуваат колективно како „Arty Z7“. Кога се опишува нешто што е заедничко само за одредена варијанта, варијантата експлицитно ќе се нарекува со нејзиното име.
Единствената разлика помеѓу Arty Z7-10 и Arty Z7-20 се можностите на делот Zynq и количината на I/O достапна на заштитниот приклучок. И двата процесори Zynq ги имаат истите способности, но -20 има околу 3 пати поголем внатрешен FPGA од -10. Разликите помеѓу двете варијанти се сумирани подолу:
| Варијанта на производот | Arty Z7-10 | Arty Z7-20 |
| Zynq Дел | XC7Z010-1CLG400C | XC7Z020-1CLG400C |
| 1 MSPS на-чип ADC () | Да | Да |
| Табели за пребарување (LUTs) | 17,600 | 53,200 |
| Флип-флопови | 35,200 | 106,400 |
| Блокирај RAM меморија () | 270 KB | 630 KB |
| Плочки за управување со часовникот | 2 | 4 |
| Достапен штит I/O | 26 | 49 |
На Arty Z7-10, внатрешниот ред на дигиталниот штит (IO26-IO41) и IOA (исто така познат како IO42) не се поврзани со FPGA, а A0-A5 може да се користи само како аналогни влезови. Ова нема да влијае на функционалноста на повеќето постоечки Arduino штитови, бидејќи повеќето не го користат овој внатрешен ред на дигитални сигнали.
Таблата може да се купи самостојно или со ваучер за отклучување на комплетот алатки Xilinx SDSoC. Ваучерот SDSoC отклучува лиценца од 1 година и може да се користи само со Arty Z7. По истекот на лиценцата, секоја верзија на SDSoC што беше објавена во овој период од 1 година може да продолжи да се користи на неодредено време. За повеќе информации за купување, видете ја страницата за производи Arty Z7 (http://store.digilentinc.com/artyz7-apsoc-zynq-7000-development-board-for-makers-and-hobbyists/).
Во моментот на купувањето, можно е и додавање на microSD картичка, 12V 3A напојување и микро USB кабел по потреба.
Забележете дека поради помалиот FPGA во Zynq-7010, тој не е многу погоден да се користи во SDSoC за апликации за вградена визија. Препорачуваме луѓето да го купат Arty Z7-20 доколку се заинтересирани за овие типови апликации.
Разлики од PYNQ-Z1
Arty Z7-20 го дели точно истиот SoC со PYNQ-Z1. Што се однесува до карактеристиките, на Arty Z7-20 му недостасува влезот на микрофонот, но додава копче за ресетирање за вклучување. Софтверот напишан за PYNQ-Z1 треба да работи непроменет со исклучок на влезот на микрофонот, чиј FPGA пин е оставен неповрзан.
Софтверска поддршка
Arty Z7 е целосно компатибилен со Vivado Design Suite со високи перформанси на Xilinx. Оваа група алатки го спојува логичкиот дизајн на FPGA и вградениот развој на софтвер на ARM во лесен за употреба, интуитивен дизајн проток. Може да се користи за дизајнирање системи од секаква сложеност, од комплетен оперативен систем кој работи на повеќе серверски апликации во тандем, па сè до едноставна програма од голи метал што контролира некои LED диоди.
Исто така, можно е Zynq AP SoC да се третира како самостоен FPGA за оние кои не се заинтересирани да го користат процесорот во нивниот дизајн. Почнувајќи од објавувањето на Vivado 2015.4, функциите Logic Analyzer и Synthesis на високо ниво на Vivado се бесплатни за употреба за сите WebPACK цели, кој го вклучува Arty Z7. Логичкиот аналитичар помага при логиката за дебагирање, а алатката HLS ви овозможува да го компајлирате C кодот директно во HDL.
Zynq платформите се добро прилагодени за да бидат вградени цели на Linux, а Arty Z7 не е исклучок. За да ви помогне да започнете, Digilent обезбедува проект Petalinux што ќе ве поттикне брзо да го активирате системот Linux. За повеќе информации, видете го Ресурсен центар Arty Z7 (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start).
Arty Z7 може да се користи и во SDSoC опкружувањето на Xilinx, што ви овозможува лесно да дизајнирате FPGA забрзани програми и видео цевководи во целосно C/C++ околина. За повеќе информации за SDSoC, видете го Сајт на Xilinx SDSoC
(https://www.xilinx.com/products/design-tools/software-zone/sdsoc.html). Digilent ќе објави платформа способна за видео со поддршка за Linux навреме за изданието SDSoC 2017.1. Забележете дека поради помалиот FPGA во Arty Z7-10, со таа платформа се вклучени само многу основни демо за обработка на видео. Digilent го препорачува Arty Z7-20 за оние кои се заинтересирани за видео обработка.
Оние кои се запознаени со постарите сетови на алатки Xilinx ISE/EDK од пред објавувањето на Vivado, исто така, можат да изберат да го користат Arty Z7 во таа група алатки. Дигилент нема многу материјали за да го поддржи ова, но секогаш можете да побарате помош за тоа Вреден форум (https://forum.digilentinc.com).
Напојувања
Arty Z7 може да се напојува од Digilent USB-JTAG-UART приклучок (J14) или од некој друг тип на извор на енергија како батерија или надворешно напојување. Jumper JP5 (во близина на прекинувачот за напојување) одредува кој извор на енергија се користи.
Приклучокот за USB 2.0 може да испорача струја од максимум 0.5 А според спецификациите. Ова треба да обезбеди доволно моќ за дизајни со помала сложеност. Попребирливите апликации, вклучително и оние што водат повеќе периферни плочи или други USB-уреди, може да бараат поголема енергија отколку што може да обезбеди USB-портата. Во овој случај, потрошувачката на енергија ќе се зголеми додека не се ограничи од USB-домаќинот. Оваа граница многу варира помеѓу производителите на компјутери домаќини и зависи од многу фактори. Кога е во тековната граница, еднаш волtagшините се спуштаат под нивната номинална вредност, Zynq се ресетира со сигналот за ресетирање на вклучување и потрошувачката на енергија се враќа на нејзината вредност во мирување. Исто така, некои апликации можеби ќе треба да работат без да се поврзат на USB-портата на компјутерот. Во овие случаи, може да се користи надворешно напојување или батерија.
Може да се користи надворешно напојување (на пр. ѕидна брадавица) со приклучување во приклучокот за напојување (J18) и поставување на скокачот JP5 на „REG“. Напојувањето мора да користи коаксијален, централно-позитивен приклучок со внатрешен дијаметар од 2.1 mm и да испорачува 7VDC до 15VDC. Соодветни залихи може да се купат од Digilent webсајт или преку продавачи на каталог како DigiKey. Напојување волtagе над 15 VDC може да предизвика трајно оштетување. Со комплетот за додатоци Arty Z7 е вклучено и соодветно надворешно напојување.
Слично на користење на надворешно напојување, батеријата може да се користи за напојување на Arty Z7 со прицврстување на приклучокот за заштита и поставување на скокачот JP5 на „REG“. Позитивниот приклучок на батеријата мора да се поврзе со пинот означен со „VIN“ на J7, а негативниот приклучок мора да биде поврзан со пинот означен со GND () на J7.
Вградениот Texas Instruments TPS65400 PMU ги создава потребните напојувања од 3.3V, 1.8V, 1.5V и 1.0V од главниот влез за напојување. Табелата 1.1 дава дополнителни информации (вообичаените струи силно зависат од конфигурацијата на Zynq и дадените вредности се типични за дизајни со средна големина/брзина).
Arty Z7 нема прекинувач за напојување, така што кога изворот на напојување е поврзан и избран со JP5, тој секогаш ќе биде вклучен. За да го ресетирате Zynq без исклучување и повторно поврзување на напојувањето, може да се користи црвеното копче SRST. Индикаторот за напојување LED () (LD13) е вклучен кога сите доводни шини ќе ја достигнат својата номинална јачинаtage.
| Набавка | Коло | Current (max/typical) |
| 3.3V | FPGA I/O, USB порти, часовници, етернет, слот за SD, блиц, HDMI | 1.6А/0.1А до 1.5А |
| 1.0V | FPGA, етернет јадро | 2.6А/0.2А до 2.1А |
| 1.5V | DDR3 | 1.8А/0.1А до 1.2А |
| 1.8V | FPGA помошен, Ethernet I/O, USB контролер | 1.8А/0.1А до 0.6А |
Табела 1.1. Arty Z7 напојувања.
Zynq APsoC Architecture
Zynq APsoC е поделен на два различни потсистеми: Системот за обработка (PS) и Програмабилна логика (PL). Слика 2.1 покажува надview на архитектурата Zynq APsoC, со PS обоена светло зелена и PL во жолта. Имајте предвид дека контролерот PCIe Gen2 и мулти-гигабитните примопредаватели не се достапни на уредите Zynq-7020 или Zynq-7010. 
(https://reference.digilentinc.com/_detail/zybo/zyng1.png?id=reference%3Aprogrammable-logic%3Aarty-z7%3Areference-manual)
Слика 2.1 Архитектура на Zynq APsoC
PL е речиси идентичен со Xilinx од серијата 7 Artix FPGA, освен што содржи неколку посветени порти и автобуси кои цврсто го поврзуваат со PS. PL исто така не го содржи истиот конфигурациски хардвер како типичен FPGA од 7-серија и мора да се конфигурира или директно од процесорот или преку JTAG пристаниште.
PS се состои од многу компоненти, вклучувајќи ја единицата за обработка на апликации (APU, која вклучува 2 процесори Cortex-A9), интерконекција со напредна архитектура на микроконтролер (AMBA), контролер за меморија DDR3 и разни периферни контролери со нивните влезови и излези мултиплексирани на 54 посветени пинови (наречени Multiplexed I/O, или MIO пинови). Периферните контролери кои ги немаат нивните влезови и излези поврзани со пиновите на MIO, наместо тоа, можат да ги насочат своите I/O преку PL, преку интерфејсот Extended-MIO (EMIO). Периферните контролери се поврзани со процесорите како робови преку интерконекција AMBA и содржат контролни регистри што може да се читаат/запишуваат кои се адресибилни во меморискиот простор на процесорот. Програмабилната логика е исто така поврзана со интерконекција како slave, а дизајните можат да имплементираат повеќе јадра во FPGA ткаенината од кои секое исто така содржи адресибилни контролни регистри. Понатаму, јадрата имплементирани во PL може да предизвикаат прекини на процесорите (врските не се прикажани на слика 3) и да вршат DMA пристапи до DDR3 меморијата.
Постојат многу аспекти на архитектурата Zynq APsoC кои се надвор од опсегот на овој документ. За целосен и темелен опис, погледнете во Прирачник за техничка референца Zynq ug585-Zynq-7000TRM [PDF]
Табела 2.1 ги прикажува надворешните компоненти поврзани со пиновите MIO на Arty Z7. Поставките на Zynq File пронајдени на Ресурсен центар Arty Z7 (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start) може да се увезе во EDK и Vivado Designs за правилно конфигурирање на PS да работи со овие периферни уреди.
| МИО 500 3.3 В | Периферни уреди |
| Пин | ЕНЕТ 0 | SPI блиц | USB 0 | Штит | УАРТ 0 |
| 0 (N/C) | |||||
| 1 | CS () | ||||
| 2 | DQ0 | ||||
| 3 | DQ1 | ||||
| 4 | DQ2 | ||||
| 5 | DQ3 | ||||
| 6 | SCLK () | ||||
| 7 (N/C) | |||||
| 8 | SLCK FB | ||||
| 9 | Ресетирање на етернет | ||||
| 10 | Прекин на етернет | ||||
| 11 | USB преку струја | ||||
| 12 | Ресетирање на штитот | ||||
| 13 (N/C) | |||||
| 14 | Влез UART | ||||
| 15 | UART излез |
| MIO 501 1.8V | Периферни уреди | ||
| Пин | ЕНЕТ 0 | USB 0 | СДИО 0 |
| 16 | TXCK | ||
| 17 | TXD0 | ||
| 18 | TXD1 | ||
| 19 | TXD2 | ||
| 20 | TXD3 | ||
| 21 | TXCTL | ||
| 22 | RXCK | ||
| 23 | RXD0 | ||
| 24 | RXD1 | ||
| 25 | RXD2 | ||
| 26 | RXD3 | ||
| 27 | RXCTL | ||
| 28 | ПОДАТОЦИ 4 | ||
| 29 | ДИР | ||
| 30 | STP | ||
| 31 | NXT | ||
| 32 | ПОДАТОЦИ 0 | ||
| 33 | ПОДАТОЦИ 1 | ||
| 34 | ПОДАТОЦИ 2 | ||
| 35 | ПОДАТОЦИ 3 | ||
| 36 | CLK | ||
| 37 | ПОДАТОЦИ 5 | ||
| 38 | ПОДАТОЦИ 6 | ||
| 39 | ПОДАТОЦИ 7 | ||
| 40 | CCLK | ||
| 41 | CMD | ||
| 42 | D0 | ||
| 43 | D1 | ||
| 44 | D2 | ||
| 45 | D3 | ||
| 46 | РЕСЕТН | ||
| 47 | CD | ||
| 48 (N/C) | |||
| 49 (N/C) | |||
| 50 (N/C) | |||
| 51 (N/C) | |||
| 52 | MDC | ||
| 53 | МДИО |
Конфигурација на Zynq
За разлика од Xilinx FPGA уредите, APsoC уредите како Zynq-7020 се дизајнирани околу процесорот, кој делува како господар на програмабилната логичка ткаенина и сите други периферни уреди на чип во системот за обработка. Ова предизвикува процесот на подигање Zynq да биде посличен на оној на микроконтролерот отколку на FPGA. Овој процес вклучува вчитување и извршување на Zynq Boot Image од процесорот, кој вклучува прв Stage Bootloader (FSBL), битстрим за конфигурирање на програмабилна логика (опционално) и корисничка апликација. Процесот на подигање е поделен на три секундиtages:
Stage 0
Откако ќе се вклучи Arty Z7 или ќе се ресетира Zynq (во софтвер или со притискање на SRST), еден од процесорите (CPU0) започнува со извршување на внатрешен дел од код само за читање наречен BootROM. Ако и само ако Zynq штотуку бил вклучен, BootROM прво ќе ја приклучи состојбата на пиновите на режимот во регистарот на режими (пиновите на режимот се прикачени на JP4 на Arty Z7). Ако BootROM-от се извршува поради настан за ресетирање, тогаш пиновите на режимот не се заглавени и се користи претходната состојба на регистарот на режими. Ова значи дека на Arty Z7 му треба циклус на напојување за да регистрира каква било промена во скокачот на режимот за програмирање (JP4). Следно, BootROM копира FSBL од формата на неиспарлива меморија наведена од регистарот на режими во 256 KB внатрешна RAM () во рамките на APU (наречена меморија на чип или OCM). FSBL мора да биде завиткан во Zynq Boot Image за да може BootROM правилно да го копира. Последното нешто што BootROM го прави е да го предаде извршувањето на FSBL во OCM.
Stage 1
Во текот на овој сtagд, FSBL прво завршува со конфигурирање на компонентите на PS, како што е контролерот за меморија DDR. Потоа, ако е присутен битстрим во сликата за подигање на Zynq, тој се чита и се користи за конфигурирање на PL. Конечно, корисничката апликација е вчитана во меморијата од сликата за подигање на Zynq и извршувањето се предава на неа.
Stage 2
Последниот сtage е извршување на корисничката апликација која беше вчитана од FSBL. Ова може да биде секаков вид програма, од едноставен дизајн „Hello World“ до втор Stage Boot loader се користи за подигнување на оперативен систем како Linux. За потемелно објаснување на процесот на подигање, погледнете во Поглавје 6 од Прирачник за техничка референца Zynq (Поддршка [PDF]).
Сликата за подигање на Zynq е создадена со комплет за развој на софтвер за Vivado и Xilinx (Xilinx SDK). За информации за создавање на оваа слика, погледнете ја достапната документација на Xilinx за овие алатки.
Arty Z7 поддржува три различни режими на подигање: microSD, Quad SPI Flash и JTAG. Режимот за подигање се избира со помош на скокачот на режим (JP4), кој влијае на состојбата на конфигурациските пинови на Zynq по вклучувањето. Слика 3.1 прикажува како се поврзани пиновите за конфигурација Zynq на Arty Z7.
(https://reference.digilentinc.com/_detail/reference/programmable-logic/arty-z7/arty-z7-config.png?d=reference%3Aprogrammable-ogic%3Aartyz7%3Areference-manual)
Слика 3.1. Arty Z7 конфигурациски пинови.
Трите начини на подигање се опишани во следните делови.
Режим за подигање microSD
Arty Z7 поддржува подигање од microSD картичка вметната во конекторот J9. Следната постапка ќе ви овозможи да го подигнете Zynq од microSD со стандардна слика за подигање Zynq создадена со алатките Xilinx:
- Форматирајте ја microSD картичката со FAT32 file систем.
- Копирајте ја сликата за подигање Zynq создадена со Xilinx SDK на картичката microSD.
- Преименувајте ја сликата за подигање Zynq на картичката microSD во BOOT.bin.
- Извадете ја microSD картичката од компјутерот и вметнете ја во конекторот J9 на Arty Z7.
- Прикачете извор на енергија на Arty Z7 и изберете го користејќи JP5.
- Ставете единечен скокач на JP4, скратувајќи ги двата горни иглички (означени како „SD“).
- Вклучете ја таблата. Таблата сега ќе ја подигне сликата на microSD картичката.
Режим за подигање четири SPI
Arty Z7 има вграден 16MB Quad-SPI Flash од кој може да се подигне Zynq. Документацијата достапна од Xilinx опишува како да се користи Xilinx SDK за програмирање Zynq Boot Image во Flash уред прикачен на Zynq. Откако Quad SPI Flash ќе се вчита со Zynq Boot Image, може да се следат следните чекори за да се подигне од него:
- Прикачете извор на енергија на Arty Z7 и изберете го користејќи JP5.
- Ставете единечен скокач на JP4, скратувајќи ги двата централни иглички (означени како „QSPI“).
- Вклучете ја таблата. Таблата сега ќе ја подигне сликата зачувана во блицот Quad SPI.
JTAG Режим на подигање
Кога се става во ЈTAG режим на подигање, процесорот ќе почека додека софтверот не се вчита од домаќин компјутер со помош на алатките Xilinx. Откако ќе се вчита софтверот, можно е или да го оставите софтверот да започне да се извршува или да преминете низ него линија по линија користејќи Xilinx SDK.
Исто така, можно е директно да се конфигурира PL преку JTAG, независно од процесорот. Ова може да се направи со помош на хардверскиот сервер Vivado.
Arty Z7 е конфигуриран да се подига во Cascaded JTAG режим, кој овозможува пристап до PS преку истиот JTAG пристаниште како PL. Исто така, можно е да се подигне Arty Z7 во Independent JTAG режим со вчитување на скокач во JP2 и скратување. Ова ќе предизвика PS да не биде достапен од вградениот JTAG кола, а само PL ќе биде видлива во синџирот на скенирање. За пристап до ПС преку ЈTAG додека во независната ЈTAG режим, корисниците ќе треба да ги насочат сигналите за PJTAG периферен преку EMIO и користете надворешен уред за да комуницирате со него.
Quad SPI Flash
Arty Z7 има Quad SPI сериски NOR блиц. На оваа плоча се користи Spansion S25FL128S. Multi-I/O SPI Flash меморијата се користи за да се обезбеди неиспарлив код и складирање податоци. Може да се користи за иницијализирање на потсистемот PS, како и за конфигурирање на потсистемот PL. Релевантните атрибути на уредот се:
- 16 MB ()
- Поддршка за x1, x2 и x4
- Брзината на автобусот е до 104 MHz (), поддржувајќи стапки на конфигурација на Zynq @ 100 MHz (). Во режимот Quad SPI, ова се преведува на 400 Mbs
- Се напојува од 3.3V
SPI Flash се поврзува со Zynq-7000 APsoC и го поддржува интерфејсот Quad SPI. Ова бара поврзување со одредени пинови во MIO Bank 0/500, конкретно MIO[1:6,8] како што е наведено во листот со податоци Zynq. Се користи режим на повратна информација Quad-SPI, така што qspi_sclk_fb_out/MIO[8] се остава слободно да се префрла и е поврзан само со 20K отпорник за повлекување на 3.3V. Ова овозможува Quad SPI часовник фреквенција поголема од FQSPICLK2 (Видете во прирачникот за техничка референца Zynq
( ug585-Zynq-7000-TRM [PDF]) за повеќе за ова).
DDR меморија
Arty Z7 вклучува мемориски компоненти IS43TR16256A-125KBL DDR3, создавајќи единствен ранг, 16-битен широк интерфејс и вкупно 512 MiB капацитет. DDR3 е поврзан со контролорот за хард меморија во потсистемот на процесорот (PS), како што е наведено во документацијата за Zynq.
PS инкорпорира интерфејс за мемориска порта AXI, DDR контролер, поврзаната PHY и посветена I/O банка. Поддржани се брзини на меморискиот интерфејс DDR3 до 533 MHz ()/1066 Mbps¹.
Arty Z7 беше насочен со 40 оми (+/-10%) трага импеданса за сигнали со еден крај, а диференцијалниот часовник и стробите беа поставени на 80 оми (+/-10%). Функцијата наречена DCI (Дигитално контролирана импеданса) се користи за усогласување на јачината на погонот и импедансата на завршувањето на PS пиновите со импедансата во трага. На страната на меморијата, секој чип ја калибрира својата завршница и јачината на погонот со помош на отпорник од 240 оми на ZQ пинот.
Поради причини за распоред, двете податочни бајти групи (DQ[0-7], DQ[8-15]) беа заменети. За истиот ефект, битовите на податоци во бајт групите исто така беа заменети. Овие промени се транспарентни за корисникот. Во текот на целиот процес на дизајнирање, беа следени упатствата на Xilinx PCB.
И мемориските чипови и PS DDR банката се напојуваат од напојувањето од 1.5V. Референцата на средната точка од 0.75 V е создадена со едноставен разделувач на отпорник и е достапна за Zynq како надворешна референца.
За правилно функционирање, од суштинско значење е контролорот за меморија PS да е правилно конфигуриран. Поставките се движат од вистинскиот вкус на меморијата до одложувањата на трагата на таблата. За ваша погодност, претходно поставените Zynq file за Arty Z7 е предвидено на ресурсен центар
(https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start) и автоматски го конфигурира IP-јадрото на системот за обработка на Zynq со точните параметри.
За најдобри перформанси DDR3, обуката за DRAM е овозможена за опции за израмнување на пишување, читање и читање податоци во Алатката за конфигурација на PS во алатките Xilinx. Обуката се врши динамично од контролорот за да се земат предвид доцнењата на таблата, варијациите на процесот и термичкиот нанос. Оптимални почетни вредности за процесот на обука се доцнењата на таблата (одложувања на ширење) за одредени мемориски сигнали.
Одложувањата на таблата се наведени за секоја од групите бајти. Овие параметри се специфични за таблата и се пресметани од извештаите за должината на трагата на ПХБ. Вредностите на DQS до CLK Delay и Board Delay се пресметуваат специјално за дизајнот на PCB меморискиот интерфејс Arty Z7.
За повеќе детали за работата на меморискиот контролер, погледнете во Xilinx Прирачник за техничка референца Zynq ( ug585-Zynq-7000-TRM [PDF]).
¹Максималната вистинска фреквенција на часовникот е 525 MHz () на Arty Z7 поради ограничување на PLL.
USB UART Bridge (сериска порта)
Arty Z7 вклучува FTDI FT2232HQ USB-UART мост (прикачен на конекторот J14) кој ви овозможува да користите компјутерски апликации за
комуницирајте со плочката користејќи стандардни команди за COM порта (или интерфејсот TTY во Linux). Возачите автоматски се инсталираат во Windows и поновите верзии на Linux. Податоците за сериската порта се разменуваат со Zynq користејќи двожична сериска порта (TXD/RXD). Откако ќе се инсталираат драјверите, командите за влез/излез може да се користат од компјутерот насочен кон COM-портата за да се произведе сериски сообраќај на податоци на пиновите на Zynq. Портата е врзана за пиновите PS (MIO) и може да се користи во комбинација со UART контролерот.
Поставките на Zynq file (достапно во Ресурсен центар Arty Z7 (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start))
се грижи за мапирањето на точните MIO пинови на UART 0 контролерот и ги користи следните стандардни параметри на протоколот: 115200 бауд брзина, 1 стоп бит, без паритет, должина на знаци од 8 бити.
Две сијалички за статус на одборот обезбедуваат визуелна повратна информација за сообраќајот што тече низ пристаништето: ЛЕД за пренос () (LD11) и ЛЕД за примање () (LD10). Имињата на сигналите што значат насока се од точката-на-view на DTE (Data Terminal Equipment), во овој случај PC.
FT2232HQ се користи и како контролер за Digilent USB-JTAG кола, но USB-UART и USB-JTAG функциите се однесуваат целосно независно една од друга. Програмерите заинтересирани за користење на UART функционалноста на FT2232 во рамките на нивниот дизајн не треба да се грижат за JTAG кола кои се мешаат со UART преносите на податоци и обратно. Комбинацијата на овие две функции во еден уред овозможува Arty Z7 да се програмира, да се комуницира со него преку UART и да се напојува од компјутер прикачен со еден Micro USB кабел.
Сигналот DTR од контролерот UART на FT2232HQ е поврзан со MIO12 на уредот Zynq преку JP1. Доколку Arduino IDE биде пренесен за работа со Arty Z7, овој скокач може да се скрати и MIO12 може да се користи за да се стави Arty Z7 во состојба „подготвен да прими нова скица“. Ова би го имитирало однесувањето на типичните Arduino IDE подигнувачи.
слот за microSD
Arty Z7 обезбедува слот за MicroSD (J9) за неиспарливо складирање на надворешната меморија, како и за подигнување на Zynq. Слотот е поврзан со банката 1/501 MIO[40-47], вклучувајќи го и Card Detect. На страната PS, периферниот SDIO 0 е мапиран на овие пинови и ја контролира комуникацијата со SD-картичката. Пинаутот може да се види во Табела 7.1. Периферниот контролер поддржува 1-битни и 4-битни режими за пренос на SD, но не поддржува режим SPI. Врз основа на Прирачник за техничка референца Zynq ( Поддршка [PDF]), Режимот на домаќинот SDIO е единствениот поддржан режим.
| Име на сигналот | Опис | Zynq пин | Пин за SD слот |
| SD_D0 | Податоци[0] | МИО42 | 7 |
| SD_D1 | Податоци[1] | МИО43 | 8 |
| SD_D2 | Податоци[2] | МИО44 | 1 |
| SD_D3 | Податоци[3] | МИО45 | 2 |
| SD_CCLK | Часовник | МИО40 | 5 |
| SD_CMD | Команда | МИО41 | 3 |
| SD_CD | Откривање картичка | МИО47 | 9 |
Табела 7.1. microSD пинут
Слот за SD се напојува од 3.3V, но е поврзан преку MIO Bank 1/501 (1.8V). Затоа, менувачот на нивоа TI TXS02612 го врши овој превод. TXS02612 всушност е проширување на портата SDIO со 2 порти, но се користи само неговата функција за менување нивоа. Дијаграмот за поврзување може да се види на слика 7.1. Со мапирањето на правилните пинови и конфигурирањето на интерфејсот се справуваат претходно поставените Arty 7 Zynq file, достапно на Ресурсен центар Arty Z7 (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start).
(https://reference.digilentinc.com/_detail/reference/programmable-logic/arty-z7/arty-z7-microsd.png?id=reference%3Aprogrammable-logic%3Aartyz7%3Areference-manual)
Слика 7.1. сигнали за слот за microSD
Поддржани се и картички со мала и голема брзина, максималната фреквенција на часовникот е 50 MHz (). Картичка од класа 4 или подобра е
препорачано.
Погледнете во делот 3.1 за информации за тоа како да се подигне од SD-картичка. За повеќе информации, консултирајте се со Прирачник за техничка референца Zynq ( ug585-Zynq-7000-TRM [PDF]).
USB-домаќин
Arty Z7 имплементира еден од двата достапни PS USB OTG интерфејси на уредот Zynq. Како PHY се користи микрочип USB3320 USB 2.0 чип за трансивер со 8-битен ALPI интерфејс. PHY располага со комплетен HS-USB Physical Front-End кој поддржува брзина до 480 Mbs. PHY е поврзан со MIO Bank 1/501, кој се напојува на 1.8V. На PS се користи периферниот USB0, поврзан преку MIO[28-39]. USB OTG интерфејсот е конфигуриран да дејствува како вграден домаќин. Режимите за USB OTG и USB уред не се поддржани.
Arty Z7 е технички „вграден домаќин“ бидејќи не ги обезбедува потребните 150 µF капацитет на VBUS потребни за да се квалификува како домаќин за општа намена. Можно е да се измени Arty Z7 така што ќе одговара на барањата за USB-домаќин за општа намена со вчитување на C41 со кондензатор од 150 µF. Само оние кои имаат искуство во лемење мали компоненти на ПХБ треба да се обидат со оваа преработка. Многу USB периферни уреди ќе работат добро без да се вчита C41. Без разлика дали Arty Z7 е конфигуриран како вграден домаќин или домаќин за општа намена, може да обезбеди 500 mA на линијата VBUS од 5V. Имајте предвид дека вчитувањето на C41 може да предизвика Arty Z7 да се ресетира при подигнување на вграден Linux додека се напојува од USB-портата, без разлика дали некој USB-уред е поврзан со портата на домаќинот. Ова е предизвикано од струјата што ја предизвикува C41 кога е овозможен контролерот на USB-домаќин и е вклучен VBUS прекинувачот за напојување (IC9).
Имајте предвид дека ако вашиот дизајн користи приклучок за USB-домаќин (вграден или за општа намена), тогаш Arty Z7 треба да се напојува преку батерија или ѕиден адаптер способен да обезбеди повеќе енергија (како што е онаа вклучена во комплетот за додатоци Arty Z7).
Етернет PHY
Arty Z7 користи Realtek RTL8211E-VL PHY за да имплементира етернет порта 10/100/1000 за мрежно поврзување. PHY се поврзува со MIO Bank 501 (1.8V) и се поврзува со Zynq-7000 APsoC преку RGMII за податоци и MDIO за управување. Сигналите за помошен прекин (INTB) и ресетирање (PHYRSTB) се поврзуваат со пиновите MIO MIO10 и MIO9, соодветно.
Слика 9.1. Етернет PHY сигнали
По вклучувањето, PHY започнува со овозможено автоматско преговарање, рекламирање брзини на врски 10/100/1000 и целосно дуплекс. Ако има поврзан партнер способен за етернет, PHY автоматски воспоставува врска со него, дури и кога Zynq не е конфигуриран.
Две LED индикатори за статус се вградени во близина на конекторот RJ-45 што укажува на сообраќај (LD9) и важечка состојба на врска (LD8). Табелата 9.1 го прикажува стандардното однесување.
| Функција | Назначувач | држава | Опис |
| ЛИНК | LD8 година | Постојано вклучено | Линк 10/100/1000 |
| Трепка со 0.4 секунди Вклучено, 2 секунди исклучено | Врска, енергетски ефикасен етернет (EEE) режим | ||
| АКТ | LD9 година | Трепка | Пренесување или примање |
Табела 9.1. LED диоди за статус на етернет.
Zynq вклучува два независни Gigabit Ethernet контролери. Тие имплементираат 10/100/1000 полу/фул-дуплекс Ethernet MAC. Од овие два, GEM 0 може да се мапира на пиновите MIO каде што е поврзан PHY. Бидејќи банката MIO се напојува од 1.8V, интерфејсот RGMII користи драјвери од 1.8V HSTL класа 1. За овој I/O стандард, надворешна референца од 0.9V е обезбедена во банката 501 (PS_MIO_VREF). Со мапирањето на правилните пинови и конфигурирањето на интерфејсот се справуваат со претходно поставувањата на Arty Z7 Zynq file, достапно на Ресурсен центар Arty Z7 (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start).
Иако стандардната конфигурација за вклучување на PHY може да биде доволна во повеќето апликации, магистралата MDIO е достапна за управување. На RTL8211E-VL му е доделена 5-битна адреса 00001 на магистралата MDIO. Со едноставни команди за читање и запишување на регистарот, информациите за статусот може да се читаат или да се смени конфигурацијата. Realtek PHY следи мапа на регистерски стандарден индустриски стандард за основна конфигурација.
Спецификацијата RGMII бара одложување на часовникот за прием (RXC) и предавател (TXC) во однос на податочните сигнали (RXD[0:3], RXCTL и TXD[0:3], TXCTL). Насоките на Xilinx PCB исто така бараат да се додаде ова одложување. RTL8211E-VL е способен да вметне доцнење од 2 секунди и на TXC и на RXC, така што трагите на таблата не треба да се прават подолги.
PHY е такт од истите 50 MHz () осцилатор што го тактира Zynq PS. Паразитската капацитивност на двата товара е доволно мала за да може да се движи од еден извор.
На етернет мрежа, на секој јазол му треба единствена MAC адреса. За таа цел, еднократно програмираниот регион (OTP) на блицот Quad-SPI е програмиран во фабриката со 48-битен глобално единствен компатибилен идентификатор EUI-48/64™. Опсегот на адреси OTP [0x20;0x25] го содржи идентификаторот со првиот бајт во редоследот на бајтите на преносот на најниската адреса. Видете на Лист со податоци за флеш меморија (http://www.cypress.com/file/177966/download) за информации за тоа како да пристапите до OTP регионите. Кога користите Petalinux, ова автоматски се ракува во подигачот на U-boot, а системот Линукс автоматски се конфигурира да ја користи оваа единствена MAC адреса.
За повеќе информации за користење на Gigabit Ethernet MAC, погледнете во Прирачник за техничка референца Zynq
( ug585-Zynq-7000-TRM [PDF]).
HDMI
Arty Z7 содржи две небаферирани HDMI порти: една изворна порта J11 (излез) и една порта за мијалник J10 (влез). Двете порти користат приклучоци од типот А HDMI со прекинати и поврзани сигнали за податоци и часовник директно на Zynq PL.
И HDMI и DVI системите го користат истиот стандард за сигнализација TMDS, директно поддржан од корисничката I/O инфраструктура на Zynq PL. Исто така, изворите на HDMI се компатибилни наназад со DVI мијалници и обратно. Така, едноставните пасивни адаптери (достапни во повеќето продавници за електроника) може да се користат за управување со DVI монитор или прифаќање на влез DVI. Приклучокот за HDMI вклучува само дигитални сигнали, така што е можен само режим DVI-D.
19-пинските HDMI конектори вклучуваат три диференцијални податочни канали, еден канал за диференцијален часовник пет GND () врски, едножичен автобус за контрола на потрошувачката електроника (CEC), двожичен магистрален канал за прикажување податоци (DDC) кој во суштина е магистрала I2C, сигнал за откривање на топла приклучоци (HPD), сигнал од 5V способен да испорача до 50 mA , и еден резервиран (RES) пин. Сите сигнали без струја се поврзани со Zynq PL со исклучок на ОИЕ.
| Pin/Signal | J11 (извор) | J10 (мијалник) | ||
| Опис | FPGA игла | Опис | FPGA игла | |
| D[2]_P, D[2]_N | Излез на податоци | J18, H18 | Внесување податоци | N20, P20 |
| D[1]_P, D[1]_N | Излез на податоци | К19, Ј19 | Внесување податоци | Т20, У20 |
| D[0]_P, D[0]_N | Излез на податоци | K17, K18 | Внесување податоци | V20, W20 |
| CLK_P, CLK_N | Излез на часовникот | L16, L17 | Внес на часовник | N18, P19 |
| ЦИК | Контрола на потрошувачка електроника двонасочна (опционално) | G15 | Контрола на потрошувачка електроника двонасочна (опционално) | H17 |
| SCL, SDA | DDC двонасочно (опционално) | М17, М18 | DDC двонасочна | У14, У15 |
| HPD/HPA | Влез за откривање топла приклучок (превртен, изборен) | R19 | Приклучок за потврден излез | Т19 |
Табела 10.1. Опис и доделување на HDMI пиновите.
TMDS сигнали
HDMI/DVI е дигитален видео-стрим интерфејс со голема брзина што користи диференцијална сигнализација со минимизирана транзиција (TMDS). За правилно користење на која било од портите HDMI, во Zynq PL треба да се имплементира предавател или приемник усогласен со стандардот. Деталите за имплементацијата се надвор од опсегот на овој прирачник. Проверете го складиштето на IP Core на видео библиотеката на Вреден GitHub (https://github.com/Digilent) за подготвена за употреба референтна IP адреса.
Помошни сигнали
Секогаш кога мијалникот е подготвен и сака да го објави своето присуство, тој го поврзува иглата за напојување 5V0 со иглата HPD. На Arty Z7, ова се прави со високо возење на сигналот Hot Plug Assert. Забележете дека ова треба да се направи само откако ќе се имплементира слугата на каналот DDC во Zynq PL и е подготвен да пренесува податоци за приказот.
Каналот за прикажување податоци или DDC е збирка на протоколи кои овозможуваат комуникација помеѓу екранот (мијалник) и графичкиот адаптер (извор). Варијантата DDC2B се заснова на I2C, изворот е главниот автобус, а автобусот е роб на мијалникот. Кога изворот ќе открие високо ниво на иглата HPD, тој го бара мијалникот преку магистралата DDC за видео способности. Одредува дали мијалникот има можност за DVI или HDMI и какви резолуции се поддржани. Дури потоа ќе започне преносот на видео. Погледнете во спецификациите на VESA E-DDC за повеќе информации.
Контролата за потрошувачка електроника, или CEC, е опционален протокол што дозволува контролните пораки да се пренесуваат на HDMI синџир помеѓу различни производи. Случај за вообичаена употреба е телевизор за пренос на контролни пораки кои потекнуваат од универзален далечински управувач до DVR или сателитски приемник. Тоа е едножичен протокол на ниво од 3.3V поврзан со кориснички влез/излез на Zynq PL. Жицата може да се контролира на отворен начин на одвод, што овозможува повеќе уреди кои споделуваат заедничка жица CEC. За повеќе информации, погледнете го додатокот CEC за HDMI 1.3 или понови спецификации.
Извори на часовник
Arty Z7 обезбедува 50 MHz () часовник до влезот Zynq PS_CLK, кој се користи за генерирање на часовници за секој од потсистемите PS. 50-те MHz () влезот му овозможува на процесорот да работи на максимална фреквенција од 650 MHz () и DDR3 меморискиот контролер да работи на максимум 525 MHz () (1050 Mbps). Поставките на Arty Z7 Zynq file достапни на Ресурсен центар Arty Z7 (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start) може да се увезе во IP јадрото на системот за обработка на Zynq во проект на Vivado за правилно конфигурирање на Zynq да работи со 50 MHz () влезен часовник.
PS има посветен PLL способен да генерира до четири референтни часовници, секој со подесливи фреквенции, кои може да се користат за тактирање на приспособена логика имплементирана во PL. Дополнително, Arty Z7 обезбедува надворешен 125 MHz () референтен часовник директно до пинот H16 од PL. Надворешниот референтен часовник овозможува PL да се користи целосно независно од PS, што може да биде корисно за едноставни апликации за кои не е потребен процесор.
PL на Zynq, исто така, вклучува MMCM и PLL кои можат да се користат за генерирање на часовници со прецизни фреквенции и фазни односи. Било кој од четирите PS референтни часовници или 125 MHz () надворешен референтен часовник може да се користи како влез во MMCM и PLL. Arty Z7-10 вклучува 2 MMCM и 2 PLL, а Arty Z7-20 вклучува 4 MMCM и 4 PLL. За целосен опис на можностите на ресурсите за тактирање на Zynq PL, погледнете го „Корисничко упатство за ресурси за тактирање на FPGA од серијата 7“ достапно од Xilinx.
Слика 11.1 ја прикажува шемата за тактирање што се користи на Arty Z7. Забележете дека излезниот референтен часовник од Ethernet PHY се користи како 125 MHz () референтен часовник на PL, со цел да се намалат трошоците за вклучување на наменски осцилатор за оваа намена. Имајте на ум дека CLK125 ќе се оневозможи кога етернетот PHY (IC1) ќе се одржи во хардверско ресетирање со намалување на сигналот PHYRSTB.
Слика 11.1. Арти Z7 такт.
Основен влез/излез
Плочката Arty Z7 вклучува две LED диоди со три бои, 2 прекинувачи, 4 копчиња и 4 индивидуални LED диоди како што е прикажано на слика 12.1. Копчињата и лизгачките прекинувачи се поврзани со Zynq PL преку сериски отпорници за да се спречи оштетување од ненамерни кратки споеви (може да дојде до краток спој ако FPGA пин доделен на копче за притискање или на лизгачки прекинувач ненамерно е дефиниран како излез). Четирите копчиња се „моментни“ прекинувачи кои вообичаено генерираат низок излез кога се во мирување, а висок излез само кога се притиснати. Лизгачките прекинувачи генерираат постојани високи или ниски влезови во зависност од нивната положба.
Слика 12.1. Арти З7 GPIO ().
Четирите индивидуални високоефикасни LED диоди се поврзани со анодна Zynq PL преку отпорници од 330 оми, така што тие ќе се вклучат кога логички висок волуменtage се применува на нивните соодветни I/O пин. Дополнителните LED диоди кои не се достапни за корисникот укажуваат на вклучување, статус на програмирање PL и статус на USB и Ethernet порти.
LED диоди со три бои
Плочката Arty Z7 содржи две LED диоди со три бои. Секоја три-боја LED () има три влезни сигнали кои ги придвижуваат катодите на три помали внатрешни LED диоди: една црвена, една сина и една зелена. Возењето на сигналот што одговара на една од овие бои високо ќе ја осветли внатрешната страна LED (). Влезните сигнали се управувани од Zynq PL преку транзистор, кој ги превртува сигналите. Затоа, за да се осветли три-боја LED (), соодветните сигнали треба да се возат високо. Три-боја LED () ќе емитува боја зависна од комбинацијата на внатрешни LED диоди кои моментално се осветлени. За прampле, ако црвените и сините сигнали се возат високо, а зелената е ниско, три-боја LED () ќе испушта виолетова боја.
Дигилент силно препорачува употреба на модулација со ширина на пулсот (PWM) при возење на LED диоди со три бои. Возење на кој било од влезовите до стабилна логика „1“ ќе резултира со LED () осветлени на непријатно светло ниво. Можете да го избегнете ова со тоа што ќе се осигурате дека ниту еден од сигналите со три бои не се вози со повеќе од 50% работен циклус. Користењето на PWM, исто така, значително ја проширува потенцијалната палета на бои на три-боја led. Индивидуалното прилагодување на работниот циклус на секоја боја помеѓу 50% и 0% предизвикува различните бои да бидат осветлени со различен интензитет, овозможувајќи практично прикажување на секоја боја.
Моно аудио излез
Вградениот аудио приклучок (J13) е управуван од нископропусен филтер од четврта редослед Sallen-Key Butterworth кој обезбедува моно аудио излез. Колото на нископропусниот филтер е прикажано на слика 4. Влезот на филтерот (AUD_PWM) е поврзан со Zynq PL пин R14.1. Дигитален влез вообичаено ќе биде сигнал за отворено одвод со модулиран со ширина на пулсот (PWM) или модулиран со густина на пулсот (PDM) произведен од FPGA. Сигналот треба да се придвижи ниско за логиката „18“ и да се остави во висока импеданса за логиката „0“. Вграден отпорник за повлекување на чиста аналогна шина од 1 V ќе ја воспостави соодветната јачинаtagд за логиката „1“. Нископропусниот филтер на влезот ќе дејствува како филтер за реконструкција за да го конвертира модулираниот дигитален сигнал со ширина на пулсот во аналоген волуменtage на излезот на аудио приклучокот.
(Слика 13.1. Аудио излезно коло.
Сигналот за исклучување на звукот (AUD_SD) се користи за исклучување на аудио излезот. Поврзан е со Zynq PL пин T17. За да го користите аудио излезот, овој сигнал мора да биде доведен до логично високо ниво.
Фреквентниот одговор на нископропусниот филтер SK Butterworth е прикажан на Слика 13.2. AC анализата на колото е направена со помош на NI Multisim 12.0.
Слика 13.2. Фреквентен одговор на аудио излез.
Модулација на ширина на пулсот
Сигнал модулиран со ширина на пулсот (PWM) е синџир на импулси на одредена фиксна фреквенција, при што секој пулс потенцијално има различна ширина. Овој дигитален сигнал може да се помине низ едноставен нископропусен филтер кој ја интегрира дигиталната бранова форма за да произведе аналоген волуменtage пропорционално на просечната ширина на пулсот во одреден интервал (интервалот се одредува со 3dB фреквенцијата на исклучување на нископропусниот филтер и фреквенцијата на пулсот). За прampле, ако импулсите се високи во просек од 10% од расположливиот пулсен период, тогаш интеграторот ќе произведе аналогна вредност што е 10% од Vdd voltagд. Слика 13.1.1 покажува бранова форма претставена како PWM сигнал.
Слика 13.1.1. PWM брановидна форма.
Сигналот PWM мора да биде интегриран за да се дефинира аналоген волуменtagд. Фреквенцијата на нископропусен филтер 3dB треба да биде по ред пониска од фреквенцијата на PWM, така што енергијата на сигналот на фреквенцијата PWM се филтрира од сигналот. За прampLe, ако аудио сигналот мора да содржи до 5 kHz информации за фреквенцијата, тогаш PWM фреквенцијата треба да биде најмалку 50 kHz (и по можност уште поголема). Во принцип, во однос на верноста на аналогниот сигнал, колку е поголема PWM фреквенцијата, толку подобро. Слика 13.1.2 покажува претстава на PWM интегратор кој произведува излезна јачинаtagд со интегрирање на пулсот. Забележете го излезниот сигнал на филтерот за стабилна состојба ampодносот на литуда кон Vdd е ист како и работниот циклус со ширина на пулсот (работен циклус е дефиниран како време на високото пулс поделено со времето на пулсот-прозорец).
Figure 13.1.2. PWM Output Voltage.
Ресетирајте ги изворите
Ресетирање на вклучување
Zynq PS поддржува надворешни сигнали за ресетирање за вклучување. Ресетирањето за вклучување е главното ресетирање на целиот чип. Овој сигнал го ресетира секој регистар во уредот што може да се ресетира. Arty Z7 го придвижува овој сигнал од PGOOD сигналот на регулаторот за напојување TPS65400 со цел да го задржи системот во ресетирање додека не се валидни сите напојувања.
Прекинувач на копче за програмирање
Прекинувачот PROG, означен како PROG, го вклучува Zynq PROG_B. Ова го ресетира PL и предизвикува ГОТОВО да не се потврди. PL ќе остане неконфигуриран додека не се репрограмира од процесорот или преку JTAG.
Ресетирање на потсистемот на процесорот
Ресетирањето на надворешниот систем, означено со SRST, го ресетира уредот Zynq без да ја наруши околината за отстранување грешки. За прampле, претходните точки на прекин поставени од корисникот остануваат валидни по ресетирањето на системот. Поради безбедносни причини, ресетирањето на системот ја брише целата мемориска содржина во PS, вклучувајќи го и OCM. PL исто така се брише при ресетирање на системот. Ресетирањето на системот не предизвикува повторно поставување на игличките за врзување на режимот за подигањеampлед.
Копчето SRST, исто така, предизвикува префрлање на сигналот CK_RST со цел да се активира ресетирање на сите прикачени штитови.
Pmod пристаништа
Pmod портите се женски конектори со прав агол, 2×6, распоредени од 100 милји, кои се спојуваат со стандардни заглавија на пинови од 2×6. Секоја 12-пинска Pmod порта обезбедува две 3.3V VCC () сигнали (пинови 6 и 12), два заземјувачки сигнали (пинови 5 и 11) и осум логички сигнали, како што е прикажано на слика 15.1. На VCC () и заземјувачките пинови може да испорачаат струја до 1 А, но мора да се внимава да не се надмине буџетот за енергија на вградените регулатори или надворешното напојување (видете ги ограничувањата на струјата на шината од 3.3 V наведени во делот „Напојувања“) .
(https://reference.digilentinc.com/_detail/reference/programmable-logic/arty-z7/arty-z7-pmod.png?id=reference%3Aprogrammable-logic%3Aartyz7%3Areference-manual)
Слика 15.1. Дијаграм на Pmod Port
Digilent произведува голема колекција на додатоци за Pmod што можат да се прикачат на конекторите за проширување на Pmod за да додадат готови функции како што се A/D, D/A, драјвери за мотори, сензори и други функции. Види www.digilentinc.com (http://www.digilentinc.com) за повеќе информации.
Секоја Pmod порта пронајдена на Digilent FPGA плочите спаѓа во една од четирите категории: стандардна, поврзана со MIO, XADC или со голема брзина. Arty Z7 има две Pmod порти, од кои и двете се од типот на голема брзина. Следниот дел го опишува типот на Pmod пристаниште со голема брзина.
Pmods со голема брзина
Високо-брзинските Pmods имаат нивните податочни сигнали насочени како диференцијални парови со соодветни импеданса за максимални брзини на префрлување. Тие имаат влошки за вчитување отпорници за дополнителна заштита, но Arty Z7 испорачува со овие натоварени како шантови од 0-Ом. Со исклучени сериски отпорници, овие Pmods не нудат заштита од кратки кола, но овозможуваат многу поголеми брзини на префрлување. Сигналите се спаруваат со соседните сигнали во истиот ред: пиновите 1 и 2, пиновите 3 и 4, пиновите 7 и 8 и пиновите 9 и 10.
Трагите се насочуваат со диференцијал од 100 оми (+/- 10%).
Ако пиновите на оваа порта се користат како сигнали со еден крај, споените парови може да покажат прекрстување. Во апликациите каде што ова е загрижувачко, еден од сигналите треба да биде заземјен (да го одведе ниско од FPGA) и да го користи неговиот пар за сигналот со завршување на сигналот.
Бидејќи Pmods со голема брзина имаат шантови од 0-оми наместо заштитни отпорници, операторот мора да преземе мерки на претпазливост за да се осигура дека тие не предизвикуваат шорцеви.
Arduino/chipKIT Shield конектор
Arty Z7 може да се поврзе со стандардните штитови на Arduino и chipKIT за да додаде проширена функционалност. Посебно се внимаваше при дизајнирањето на Arty Z7 за да се осигураме дека е компатибилен со повеќето штитови на Arduino и chipKIT на пазарот. Заштитниот приклучок има 49 пинови поврзани со Zynq PL за општа намена дигитален влез/излез на Arty Z7-20 и 26 на Arty Z7-10. Поради флексибилноста на FPGA, можно е да се користат овие пинови за речиси сè, вклучително и дигитално читање/запишување, SPI конекции, UART конекции, I2C конекции и PWM. Шест од овие пинови (означени со AN0-AN5) може да се користат и како аналогни влезови со еден крај со влезен опсег од 0V-3.3V, а други шест (означени со AN6-11) може да се користат како диференцијални аналогни влезови.
Забелешка: Arty Z7 не е компатибилен со штитови што емитуваат 5V дигитални или аналогни сигнали. Движечките пинови на заштитниот приклучок Arty Z7 над 5V може да предизвикаат оштетување на Zynq.
(https://reference.digilentinc.com/_media/reference/programmable-logic/arty-z7/arty-z7-shield.png)
Слика 16.1. Дијаграм за иглички на штитот.
| Име на пин | Функција на штит | Arty Z7 Connection |
| IO0–IO13 | I/O пинови за општа намена | Видете го делот со наслов „Shield Digital I/O“ |
| IO26–IO41, A (IO42) | Arty Z7-20 I/O пинови за општа намена | Видете го делот со наслов „Shield Digital I/O“ |
| SCL | I2C часовник | Видете го делот со наслов „Shield Digital I/O“ |
| СДА | Податоци за I2C | Видете го делот со наслов „Shield Digital I/O“ |
| SCLK () | SPI часовник | Видете го делот со наслов „Shield Digital I/O“ |
| MOSI () | Излезени SPI податоци | Видете го делот со наслов „Shield Digital I/O“ |
| МИСО () | SPI податоци во | Видете го делот со наслов „Shield Digital I/O“ |
| SS | SPI Slave Select | Видете го делот со наслов „Shield Digital I/O“ |
| A0–A5 | Еднокраен аналоген влез | Видете го делот со наслов „Штит аналоген влез/излез“ |
| A6–A11 | Диференцијален аналоген влез | Видете го делот со наслов „Штит аналоген влез/излез“ |
| Име на пин | Функција на штит | Arty Z7 Connection |
| V_P, V_N | Посветен диференцијален аналоген влез | Видете го делот со наслов „Штит аналоген влез/излез“ |
| XGND | Аналогно заземјување XADC | Поврзан со мрежа што се користи за придвижување на референцата за заземјување XADC на Zynq (VREFN) |
| XVREF | XADC Analog Voltagд Референца | Поврзан со шина од 1.25 V, 25 mA што се користи за возење на XADC voltagреференца на Zynq (VREFP) |
| N/C | Не е поврзан | Не е поврзан |
| ИОРЕФ | Дигитален I/O Voltagе референца | Поврзан со Arty Z7 3.3V Power Rail (видете го делот „Напојување“) |
| РСТ | Ресетирање на Шилд | Поврзано со црвеното копче „SRST“ и пинот MIO 12 на Zynq. Кога JP1 е скратен, тој исто така е поврзан со DTR сигналот на мостот FTDI USB-UART. |
| 3V3 | 3.3V Power Rail | Поврзан со Arty Z7 3.3V Power Rail (видете го делот „Напојување“) |
| 5V0 | 5.0V Power Rail | Поврзан со Arty Z7 5.0V Power Rail (видете го делот „Напојување“) |
| GND (), G | Земјата | Поврзан со копнениот авион на Arty Z7 |
| VIN | Влез на енергија | Поврзан паралелно со надворешниот конектор за напојување (J18). |
Табела 16.1. Описи на игличките на штитот.
Шилд Дигитален влез/излез
Пиновите поврзани директно со Zynq PL може да се користат како влезови или излези за општа намена. Овие пинови вклучуваат I2C, SPI и I/O пинови за општа намена. Постојат отпорници од серијата 200 Ohm помеѓу FPGA и дигиталните I/O пинови за да помогнат во обезбедувањето заштита од случајни кратки кола (со исклучок на сигналите AN5-AN0, кои немаат сериски отпорници, и сигналите AN6-AN12, кои имаат Отпорници од серијата 100 Ом). Апсолутниот максимум и препорачаниот работен волуменtages за овие пинови се наведени во табелата подолу.
IO26-IO41 и A (IO42) не се достапни на Arty Z7-10. Исто така, AN0-AN5 не може да се користи како дигитален влез/излез на Arty Z7-10. Ова се должи на тоа што помалку I/O пинови се достапни на Zynq-7010 отколку на Zynq-7020.
| Апсолутен минимален волуменtage | Препорачан минимален оперативен волуменtage | Препорачана максимална оперативна волуменtage | Апсолутен максимален волуменtage | |
| Напојувано | -0.4 В | -0.2 В | 3.4 В | 3.75 В |
| Без напојување | -0.4 В | N/A | N/A | 0.55 В |
Табела 16.1.1. Shield Digital Voltages.За повеќе информации за електричните карактеристики на пиновите поврзани со Zynq PL, погледнете го Лист со податоци Zynq-7000
(ds187-XC7Z010-XC7Z020-Data-Sheet) од Ксилинкс.
Штит Аналоген В/И
Пиновите означени со A0-A11 и V_P/V_N се користат како аналогни влезови на XADC модулот на Zynq. Zynq очекува влезовите да се движат од 0-1 V. На пиновите означени со A0-A5 користиме надворешно коло за намалување на влезната јачинаtage од 3.3V. Ова коло е прикажано на слика 16.2.1. Ова коло му овозможува на XADC модулот прецизно да го измери секој волуменtage помеѓу 0V и 3.3V (во однос на Arty Z7 ГНД ()) што се применува на која било од овие пинови. Ако сакате да ги користите пиновите означени со A0-A5 како дигитални влезови или излези, тие исто така се поврзани директно со Zynq PL пред колото на разделникот на отпорот (исто така прикажано на Слика 16.2.1) на Arty Z7-20. Оваа дополнителна врска не е направена на Arty Z7-10, поради што овие сигнали можат да се користат само како аналогни влезови на таа варијанта.
(https://reference.digilentinc.com/_media/reference/programmable-logic/arty-z7/arty-z7-shield-an.png)
Слика 16.2.1. Еднокрајни аналогни влезови.
Пиновите означени со A6-A11 се поврзани директно со 3 пара аналогни способни иглички на Zynq PL преку филтер против алиасирање. Ова коло е прикажано на слика 16.2.2. Овие парови пинови може да се користат како диференцијални аналогни влезови со волtagразлика помеѓу 0-1V. Парните броеви се поврзани со позитивните пинови на парот, а непарните броеви се поврзани со негативните пинови (така A6 и A7 формираат аналоген влезен пар со A6 е позитивен, а A7 негативен). Забележете дека иако се присутни перничињата за кондензаторот, тие не се вчитани за овие пинови. Со оглед на тоа што игличките на FPGA со можност за аналогно користење може да се користат како и обичните дигитални FPGA пинови, можно е да се користат и за дигитални влезови/излезни.
Пиновите означени со V_P и V_N се поврзани со VP_0 и VN_0 посветените аналогни влезови на FPGA. Овој пар пинови може да се користи и како диференцијален аналоген влез со волtage помеѓу 0-1V, но тие не можат да се користат како дигитален влез/излез. Кондензаторот во колото прикажан на слика 16.2.2 за овој пар пинови е натоварен на Arty Z7.
Слика 16.2.2. Диференцијални аналогни влезови.
Јадрото XADC во рамките на Zynq е двоканален 12-битен аналогно-дигитален конвертор способен да работи со 1 MSPS. Секој канал може да се вози со кој било од аналогните влезови поврзани со игличките на штитот. Јадрото XADC се контролира и се пристапува од дизајн на корисник преку порта за динамичка реконфигурација (DRP). DRP, исто така, обезбедува пристап до voltage монитори кои се присутни на секоја од шините за напојување на FPGA и сензор за температура што е внатрешен во FPGA. За повеќе информации за користење на јадрото XADC, погледнете го документот на Xilinx со наслов „ФПГА од 7 серии и Zynq-7000 сите програмибилни SoC XADC двоен 12-битен 1-битен MSPS аналогно-дигитален конвертор“. Исто така, може да се пристапи до јадрото XADC директно со помош на PS, преку интерфејсот „PS-XADC“. Овој интерфејс е целосно опишан во поглавје 30 од Zynq
Прирачник за техничка референца ( ug585-Zynq-7000-TRM [PDF]). рм (https://reference.digilentinc.com/tag/rm?do=showtag&tag=rm), доктор (https://reference.digilentinc.com/tag/doc?do=showtag&tag=doc), arty-z7
(https://reference.digilentinc.com/tag/arty-z7?do=showtag&tag=arty-z7)
Претплатете се на нашиот билтен
| Име |
| Презиме |
| Адреса на е-пошта |
| Нашите партнери Универзитетот Ксилинкс Програма (https://store.digilentinc.com/partneuniversity-program/) Технолошки партнери (https://store.digilentinc.com/technolpartners/) Дистрибутери (https://store.digilentinc.com/ourdistributors/) |
Техничка поддршка Форум (https://forum.digilentinc.com) Референтна Вики (https://reference.digilentinc.com) Контактирајте со нас (https://store.digilentinc.com/contactus/) |
| Информации за клиентите(https://youtube.com/user/digilentinc) ЧПП(https://resource.digilentinc.com/verify) Информации за продавницата (https://store.digilentinc.com/store-info/) |
Информации за компанијата
За нас |
Документи / ресурси
 |
DIGILENT Развоен одбор Arty Z7 [pdf] Упатство за користење Одбор за развој Арти З7 |
