आर्टि Z7 सन्दर्भ पुस्तिका
Arty Z7 Zynq-7000 X Xilinx बाट सबै प्रोग्राम-सिस्टम-on-Chip (AP SoC) वरपर डिजाइन गरिएको एक उपयोग-गर्न-विकास विकास प्लेटफर्म हो। Zynq-7000 आर्किटेक्चर दृढतापूर्वक एक डुअल कोर, 650 मेगाहर्ट्ज () एआरएम कोर्टेक्स- A9 प्रोसेसर Xilinx 7-श्रृंखला फील्ड प्रोग्राम प्रोग्राम गेट एरे (FPGA) तर्कको साथ एकीकृत गर्दछ। यो जोडीले सफ्टवेयर-परिभाषित पेरिफेरलहरू र कन्ट्रोलरहरूको एक अद्वितीय सेटको साथ एक शक्तिशाली प्रोसेसर वरपर घेर्ने क्षमता प्रदान गर्दछ, लक्षित अनुप्रयोगको लागि तपाइँ द्वारा बनाईएको।
Vivado, Petalinux, र SDSoC टूलसेट प्रत्येक एक तपाइँको अनुकूलन परिधीय सेट को परिभाषित र एक लिनक्स ओएस () वा प्रोसेसरमा चलिरहेको बेयर मेटल प्रोग्राम सम्म यसको कार्यक्षमता ल्याउने बीच एक पहुँचयोग्य मार्ग प्रदान गर्दछ। अधिक पारम्परिक डिजिटल तर्क डिजाइन अनुभव खोज्नको लागि, यो पनि सम्भव छ एआरएम प्रोसेसरहरू बेवास्ता गर्न र Zynq को FPGA लाई कार्यक्रम गर्न को लागी तपाईं कुनै अन्य Xilinx FPGA। Digilent Arty Z7 को लागी धेरै सामग्री र श्रोतहरू प्रदान गर्दछ जुन तपाइँलाई छनौट गर्ने उपकरणको साथ चाँडो पुग्नेछ।
आर्टि Z7 सन्दर्भ मैन्युअल [सन्दर्भ। Digilentinc]
यो सन्दर्भ पुस्तिका डाउनलोड गर्नुहोस्
- यो सन्दर्भ पुस्तिका डाउनलोडका लागि अझै उपलब्ध छैन।
सुविधाहरू
ZYNQ प्रोसेसर
- 650M० मेगाहर्ट्ज डुअल-कोर कर्टेक्स-ए process प्रोसेसर
- D DMA च्यानलहरू र High उच्च प्रदर्शन AXI3 स्लेभ पोर्टहरूको साथ DDR8 मेमोरी नियन्त्रक
- उच्च ब्यान्डविथ परिधीय नियन्त्रक: १ जी ईथरनेट, USB २.०, SDIO
- कम ब्यान्डविथ परिधीय नियन्त्रण: SPI, UART, CAN, I2C
- जे बाट प्रोग्राम योग्यTAG, Quad-SPI फ्लैश, र microSD कार्ड
- Artix-7 FPGA को बराबर प्रोग्राम योग्य तर्क
मेमोरी
- 512१२ एमबी DDR3 १ 16-बिट बस @ १०1050० एमबीपीएसको साथ
- १M एमबी क्वाड-एसपीआई फ्ल्यास फ्याक्ट्री-प्रोग्राम 16 48-बिट विश्वव्यापी अद्वितीय EUI-/ 48 / ™ ™ संगत परिचयकर्ताको साथ
- माइक्रोएसडी स्लट
शक्ति
- USB वा कुनै 7V-15V बाह्य शक्ति स्रोतबाट संचालित
USB र ईथरनेट
- Gigabit ईथरनेट PHY
- USB- जेTAG प्रोग्रामिंग सर्किटरी
- USB-UART पुल
- USB OTG PHY (केवल होस्ट समर्थन गर्दछ)
अडियो र भिडियो
- HDMI सिंक पोर्ट (इनपुट)
- HDMI स्रोत पोर्ट (आउटपुट)
- PWM संचालित मोनो अडियो आउटपुट mm.mm एमएम जैकको साथ
स्विचहरू, पुश-बटनहरू, र LEDs
- 4 पुश-बटनहरू
- २ स्लाइड स्विचहरू
- 4 LEDs
- १ R RGB LEDs
विस्तार कनेक्टरहरू
- दुई पोड पोर्टहरू
- १ Total कुल FPGA I / O
- Arduino / chipKIT शील्ड कनेक्टर
- Total Total सम्ममा कुल FPGA I / O (तल तालिका हेर्नुहोस्)
- Sing एकल अन्त्य ०--6.VV एनालग इनपुटहरू XADC
- Dif भिन्न 4-0V XADC मा एनालग इनपुटहरू
खरिद विकल्पहरू
आर्टि Z7 कि त Zynq-7010 वा Zynq-7020 लोड सहित किन्न सकिन्छ। यी दुई आर्टि Z7 उत्पाद रूपहरु क्रमश: Arty Z7-10 र Arty Z7-20 को रूप मा दर्शाइएको छ। जब Digilent दस्तावेज कार्यक्षमता वर्णन गर्दछ जुन यी दुबै प्रकारहरूमा सामान्य छ, तिनीहरूलाई सामूहिक रूपमा "Arty Z7" को रूपमा संदर्भ गरिन्छ। जब कुनै खास प्रकारको लागि मात्र सामान्य चीजहरूको वर्णन गर्दा, भेरियन्ट स्पष्ट रूपमा यसको नामले कल गरिनेछ।
Arty Z7-10 र Arty Z7-20 बीचको भिन्नता Zynq भागको क्षमताहरू र शील्ड कनेक्टरमा उपलब्ध I / O को मात्रा हो। Zynq प्रोसेसर दुबै समान क्षमताहरू छन्, तर -20 सँग -3 भन्दा about गुणा ठूलो आन्तरिक FPGA छ। दुई प्रकारका भिन्नताहरू तल सारिएका छन्:
| उत्पाद भिन्नता | कला Z7-10 | कला Z7-20 |
| Zynq भाग | XC7Z010-1cclg400c | XC7Z020-1cclg400c |
| १ MSPS अन-चिप एडीसी () | हो | हो |
| लुक अप तालिकाहरू (LUTs) | 17,600 | 53,200 |
| फ्लिप-फ्लप्स | 35,200 | 106,400 |
| ब्लक र्याम () | 270 KB | 630 KB |
| घडी प्रबन्धन टाइलहरू | 2 | 4 |
| उपलब्ध शिल्ड I/O | 26 | 49 |
आर्टि Z7-10 मा, डिजिटल शिल्ड (IO26-IO41) र IOA (IO42 पनि भनिन्छ) को भित्री प as्क्ति FPGA मा जडान गरिएको छैन, र A0-A5 मात्र एनालग इनपुटको रूपमा प्रयोग गर्न सकिन्छ। यसले धेरै अवस्थित अर्डिनो शिल्डहरूको कार्यक्षमतालाई असर गर्दैन, किनकि प्राय जसो डिजिटल स of्केतहरूको भित्री प row्क्ति प्रयोग गर्दैन।
Xilinx SDSoC उपकरणसेट अनलक गर्न बोर्ड एकल एक्लै वा भौचरको साथ किन्न सकिन्छ। SDSoC भौचरले १ बर्षे इजाजतपत्र अनलक गर्दछ र केवल Arty Z1 को साथ प्रयोग गर्न सकिन्छ। इजाजतपत्रको म्याद समाप्त भएपछि, SDSoC को कुनै पनि संस्करण जुन यस १ बर्ष अवधिमा जारी गरिएको थियो अनिश्चित कालको लागि प्रयोग गर्न जारी राख्न सकिन्छ। खरीदका बारे थप जानकारीको लागि, Arty Z7 उत्पादन पृष्ठ हेर्नुहोस् (http://store.digilentinc.com/artyz7-apsoc-zynq-7000-development-board-for-makers-and-hobbyists/).
खरीदको समयमा, ओना माइक्रोएसडी कार्ड, 12V 3A पावर सप्लाई, र आवश्यकता अनुसार माइक्रो USB केबल थप्न पनि सम्भव छ।
नोट गर्नुहोस् कि Zynq-7010 मा सानो FPGA को कारणले गर्दा, यो राम्रोसँग SDSoC मा इम्बेडेड दर्शन अनुप्रयोगहरूको लागि प्रयोग गर्न उपयुक्त छैन। हामी मानिसहरूलाई सिफारिस गर्छौं कि उनीहरूले जापानी Z7-20 खरीद गर्नुहोस् यदि उनीहरू यी प्रकारका अनुप्रयोगहरूमा रुचि राख्छन्।
PYNQ-Z1 बाट भिन्नता
आर्टि Z7-20 PYNQ-Z1 को साथ सहि समान SoC साझा गर्दछ। सुविधा अनुसार, आर्टि Z7-20 ले माइक्रोफोन इनपुट हराइरहेको छ, तर एक पावर अन रिसेट बटन थप्दछ। PYNQ-Z1 का लागि लेखिएको सफ्टवेयर माइक्रोफोन इनपुटको अपवादको साथ अपरिवर्तित चल्नु पर्छ, जसको FPGA पिन जडानमा छोडियो।
सफ्टवेयर समर्थन
आर्टि Z7 Xilinx को उच्च प्रदर्शन Vivado डिजाइन सूट संग पूर्ण रुपमा उपयुक्त छ। यो टूलसेटले FPGA तर्क डिजाइन र इम्बेडेड एआरएम सफ्टवेयर विकास को उपयोग गर्न सजिलो, सहज डिजाइन प्रवाहमा melds। यो कुनै पनि जटिलता को प्रणाली डिजाईन को लागी प्रयोग गर्न सकिन्छ, पूर्ण अपरेटिंग प्रणाली बाट धेरै सर्वर अनुप्रयोग चलाउन को लागी, एक साधारण बेअर-मेटल प्रोग्राम को लागी कि केहि LED लाई नियन्त्रण गर्दछ।
यो पनी सम्भव छ कि Zynq AP SoC लाई उनीहरुको डिजाइन मा प्रोसेसर को उपयोग मा रुचि नहुनेहरुको लागी एक स्ट्यान्डअलोन FPGA को रूप मा व्यवहार गर्न को लागी। Vivado रिलीज 2015.4 को रूपमा, तर्क विश्लेषक र Vivado को उच्च स्तरीय संश्लेषण सुविधाहरु सबै को लागी प्रयोग गर्न को लागी स्वतन्त्र छन्। Webप्याक लक्ष्य, जो आर्टी Z7 समावेश गर्दछ। तर्क विश्लेषक डिबगिंग तर्क संग सहयोग गर्दछ, र HLS उपकरण तपाइँ सीधै HDL मा सी कोड कम्पाइल गर्न अनुमति दिन्छ।
Zynq प्लेटफार्महरू एम्बेडेड लिनक्स लक्ष्यहरूसँग राम्रोसँग उपयुक्त छन्, र Arty Z7 अपवाद छैन। तपाईंलाई सुरू गर्न मद्दतको लागि, Digilent ले पेटन्टिनक्स प्रोजेक्ट प्रदान गर्दछ जुन तपाईंलाई लिनक्स प्रणालीको साथ तुरून्त चाँडो उठाउँदछ। थप जानकारीको लागि, हेर्नुहोस् कला Z7 संसाधन केन्द्र (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start).
आर्टि Z7 Xilinx को SDSoC वातावरणमा पनि प्रयोग गर्न सकिन्छ, जसले तपाईंलाई पूरै C / C ++ वातावरणमा सहजसँग FPGA त्वरित कार्यक्रम र भिडियो पाइपलाइन डिजाइन गर्न अनुमति दिन्छ। SDSoC मा अधिक जानकारीको लागि, हेर्नुहोस् Xilinx SDSoC साइट
(https://www.xilinx.com/products/design-tools/software-zone/sdsoc.html). Digilent SDSoC २०१.2017.1.१ रिलिजको लागि लिनक्स समर्थनको साथ एक भिडियो सक्षम प्लेटफर्म जारी गर्दैछ। नोट गर्नुहोस् कि सानो Z7-10 मा सानो FPGA को कारण, केवल धेरै आधारभूत भिडियो प्रसंस्करण डेमोहरू त्यो प्लेटफर्ममा समावेश छन्। Digilent भिडियो प्रोसेसिंग मा रुचि रखने वालों को लागी Arti Z7-20 सिफारिश गर्दछ।
Vivado जारी हुनु भन्दा पहिलेको Xilinx ISE / EDK टूलसेटहरूसँग परिचित व्यक्तिहरूले त्यो उपकरणसेटमा आर्टि Z7 प्रयोग गर्न पनि छनौट गर्न सक्दछन्। Digilent यो समर्थन गर्न धेरै सामग्रीहरू छैन, तर तपाईं जहिले पनि मद्दतको लागि सोध्न सक्नुहुन्छ Digilent फोरम (https://forum.digilentinc.com).
विद्युत आपूर्ति
आर्टी Z7 Digilent USB- जे बाट संचालित गर्न सकिन्छTAG-UART पोर्ट (J14) वा यस्तो ब्याट्री वा बाह्य बिजुली आपूर्ति को रूप मा शक्ति को स्रोत को केहि अन्य प्रकार बाट। जम्पर JP5 (पावर स्विच को नजिक) निर्धारित गर्दछ जो शक्ति को स्रोत को उपयोग गरीन्छ।
एक USB २.० पोर्ट निर्दिष्टीकरण अनुसार वर्तमान को 2.0A को एक अधिकतम वितरण गर्न सक्नुहुन्छ। यो कम जटिलता डिजाइन को लागी पर्याप्त शक्ति प्रदान गर्नु पर्छ। अधिक मांग अनुप्रयोगहरु, कुनै पनी धेरै परिधीय बोर्डहरु वा अन्य USB उपकरणहरु ड्राइभ सहित, USB पोर्ट प्रदान गर्न सक्नुहुन्छ भन्दा धेरै शक्ति को आवश्यकता हुन सक्छ। यस अवस्थामा, बिजुली खपत बढ्छ जब सम्म यो USB होस्ट द्वारा सीमित छ। यो सीमा होस्ट कम्प्यूटर को निर्माताहरु को बीच धेरै फरक हुन्छ र धेरै कारकहरु मा निर्भर गर्दछ। जब वर्तमान सीमा मा, एक पटक भोल्युमtagई रेल आफ्नो नाममात्र मूल्य तल डुबकी, Zynq पावर रिसेट सिग्नल द्वारा रिसेट गरीएको छ र बिजुली खपत यसको निष्क्रिय मूल्य फिर्ता। साथै, केहि अनुप्रयोगहरु एक पीसी को USB पोर्ट संग जोडिएको बिना चलाउन को लागी आवश्यक हुन सक्छ। यी उदाहरणहरुमा, एक बाह्य बिजुली आपूर्ति वा ब्याट्री प्रयोग गर्न सकिन्छ।
एक बाह्य बिजुली आपूर्ति (जस्तै पर्खाल मस्सा) यो पावर ज्याक (J18) मा प्लग गरेर र "REG" जम्पर JP5 सेट गरेर प्रयोग गर्न सकिन्छ। आपूर्ति कोक्स, केन्द्र सकारात्मक २.१mm आन्तरिक व्यास प्लग को उपयोग गर्नु पर्छ, र १५VDC लाई VVDC डेलिभर। उपयुक्त आपूर्ति Digilent बाट किन्न सकिन्छ webसाइट वा DigiKey जस्तै सूची विक्रेताहरु को माध्यम बाट। बिजुली आपूर्ति भोल्युमtag15VDC माथि es स्थायी क्षति हुन सक्छ। एक उपयुक्त बाह्य बिजुली आपूर्ति Arty Z7 गौण किट संग जोडिएको छ।
बाह्य पावर सप्लाई प्रयोग गर्न मिल्दो नै छ, ब्याट्री आर्टि Z7 लाई शिल्ड जडानमा जोडेर जम्पर JP5 लाई "REG" सेट गरेर पावर गर्न प्रयोग गर्न सकिन्छ। ब्याट्रीको सकारात्मक टर्मिनल J7 मा "VIN" लेबल पिनमा जडित हुनुपर्दछ, र नकारात्मक टर्मिनल J7 मा GND लेबल गरिएको पिनमा जडान हुनुपर्दछ।
जहाजमा टेक्सास उपकरणहरू TPS65400 PMU मुख्य शक्ति इनपुटबाट आवश्यक 3.3V, 1.8V, 1.5V, र 1.0V आपूर्तिहरू सिर्जना गर्दछ। तालिका १.१ ले थप जानकारी प्रदान गर्दछ (विशिष्ट धाराहरू जीन्क कन्फिगरेसनमा दृढ रूपमा निर्भर हुन्छन् र प्रदान गरिएको मानहरू मध्यम आकार / गति डिजाइनका समान छन्)।
आर्टी Z7 एक शक्ति स्विच छैन, त्यसैले जब एक शक्ति स्रोत जोडिएको छ र JP5 संग चयन गरीयो यो सधैं मा संचालित हुनेछ। विच्छेदन र बिजुली आपूर्ति पुनः जडान बिना Zynq रिसेट गर्न, रातो SRST बटन प्रयोग गर्न सकिन्छ। शक्ति सूचक एलईडी () (LD13) मा छ जब सबै आपूर्ति रेल आफ्नो नाममात्र भोलुम पुग्नtage.
| आपूर्ति | सर्किटहरू | Current (max/typical) |
| 3.3V | FPGA I / O, USB पोर्टहरू, घडीहरू, ईथरनेट, SD स्लट, फ्ल्यास, HDMI | १.1.6 ए / ०.१ ए देखि १.A ए |
| 1.0V | FPGA, ईथरनेट कोर | १.2.6 ए / ०.१ ए देखि १.A ए |
| 1.5V | DDR3 | १.1.8 ए / ०.१ ए देखि १.A ए |
| 1.8V | FPGA सहायक, ईथरनेट I / O, USB नियन्त्रक | १.1.8 ए / ०.१ ए देखि १.A ए |
तालिका १.१। आर्टि Z1.1 बिजली आपूर्ति।
Zynq APSoC वास्तुकला
Zynq APSoC दुई फरक उपप्रणालीहरु मा विभाजित छ: प्रसंस्करण प्रणाली (PS) र प्रोग्राम योग्य तर्क (PL)। चित्र २.१ एक ओभर देखाउँछview Zynq APSoC वास्तुकला को, पीएस रंग हल्का हरियो र पहेंलो मा PL संग। ध्यान दिनुहोस् कि PCIe Gen2 नियन्त्रक र बहु गीगाबिट ट्रान्सीभर Zynq-7020 वा Zynq-7010 उपकरणहरुमा उपलब्ध छैन। 
(https://reference.digilentinc.com/_detail/zybo/zyng1.png?id=reference%3Aprogrammable-logic%3Aarty-z7%3Areference-manual)
चित्र २.१ Zynq APSoC वास्तुकला
PL लगभग एक Xilinx 7- श्रृंखला Artix FPGA को समान छ, बाहेक यो धेरै समर्पित बन्दरगाहहरु र बसहरु कि कसैले यो PS संग जोडिएको छ। PL मा एक सामान्य 7-श्रृंखला FPGA को रूप मा उही कन्फिगरेसन हार्डवेयर समावेश गर्दैन, र यो या त सीधै प्रोसेसर द्वारा वा जे मार्फत कन्फिगर हुनु पर्छ।TAG पोर्ट।
पीएसमा थुप्रै कम्पोनेन्टहरू हुन्छन्, जसमा एप्लिकेसन प्रोसेसिंग एकाई (एपीयू, जसमा २ कोरटेक्स-ए process प्रोसेसर समावेश छ), उन्नत माइक्रोकन्ट्रोलर बस आर्किटेक्चर (एएमबीए) इंटरकनेक्ट, डीडीआर Mem मेमोरी कन्ट्रोलर, र विभिन्न सहायक उपकरणहरू आफ्नो आगतहरू र आउटपुट मल्टिप्लेक्स सहित 2 dedicated समर्पित पिन (मल्टिप्लेक्सड I / O, वा MIO पिनहरू भनिन्छ)। पेरिफेरल कन्ट्रोलरहरू जुन उनीहरूका इनपुटहरू र आउटपुटहरू एमआईओ पिनसँग जोडिएका हुँदैनन् त्यसको सट्टामा I / O लाई PL मार्फत विस्तारित- MIO (EMIO) इन्टरफेस मार्फत मार्ग दिन सक्छन्। पेरिफेरल कन्ट्रोलरहरू प्रोफेसरमा एएमबीए इन्टरकनेक्ट मार्फत दासको रूपमा जडित छन् र पढ्न योग्य / लेख्न योग्य कन्ट्रोल रेजिस्टरहरू समावेश गर्दछ जुन प्रोसेसरको मेमोरी स्पेसमा ठेगानायोग्य छन्। प्रोग्राम योग्य तर्क एक गुलामको रूपमा इन्टरकनेक्टमा पनि जडित छ, र डिजाइनहरूले एफपीजीए कपडामा बहु कोरहरू लागू गर्न सक्छ जुन प्रत्येकले ठेगानायोग्य कन्ट्रोल रेजिस्टरहरू समावेश गर्दछ। यसबाहेक, पीएलमा लागू कोरहरूले प्रोसेसरमा रुकावटहरू ट्रिगर गर्न सक्दछ (छविहरू in मा देखाइएको छैन) र DDR9 मेमोरीमा DMA एक्सेसहरू प्रदर्शन गर्दछ।
त्यहाँ Zynq APSoC वास्तुकला को धेरै पक्षहरू छन् जुन यो कागजातको दायरा बाहिर छन्। पूर्ण र विस्तृत विवरणका लागि सन्दर्भित गर्नुहोस् Zynq टेक्निकल संदर्भ पुस्तिका ug585-Zynq-7000TRM [पीडीएफ]
तालिका २.१ आर्टी Z2.1 को MIO पिन संग जोडिएको बाह्य घटक चित्रण। Zynq प्रीसेट File मा भेटियो कला Z7 संसाधन केन्द्र (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start) यी परिधीहरूसँग काम गर्न PS लाई कन्फिगर गर्न EDK र Vivado Design मा आयात गर्न सकिन्छ।
| MIO 500 ३.३ V | परिधि |
| पिन | ENET ० | एसपीआई फ्ल्यास | USB 0 | ढाल | UART ० |
| ० (N / C) | |||||
| 1 | CS () | ||||
| 2 | DQ0 | ||||
| 3 | DQ1 | ||||
| 4 | DQ2 | ||||
| 5 | DQ3 | ||||
| 6 | SCLK () | ||||
| ० (N / C) | |||||
| 8 | SLCK एफबी | ||||
| 9 | इथरनेट रिसेट | ||||
| 10 | ईथरनेट अवरोध | ||||
| 11 | वर्तमानमा युएसबी | ||||
| 12 | शिल्ड रिसेट | ||||
| ० (N / C) | |||||
| 14 | UART इनपुट | ||||
| 15 | UART आउटपुट |
| MIO 501 1.8V | परिधि | ||
| पिन | ENET ० | USB 0 | SDIO ० |
| 16 | TXCK | ||
| 17 | TXD0 | ||
| 18 | TXD1 | ||
| 19 | TXD2 | ||
| 20 | TXD3 | ||
| 21 | TXCTL | ||
| 22 | RXCK | ||
| 23 | RXD0 | ||
| 24 | RXD1 | ||
| 25 | RXD2 | ||
| 26 | RXD3 | ||
| 27 | RXCTL | ||
| 28 | डाटा ० | ||
| 29 | DIR | ||
| 30 | STP | ||
| 31 | NXT | ||
| 32 | डाटा ० | ||
| 33 | डाटा ० | ||
| 34 | डाटा ० | ||
| 35 | डाटा ० | ||
| 36 | CLK | ||
| 37 | डाटा ० | ||
| 38 | डाटा ० | ||
| 39 | डाटा ० | ||
| 40 | CCLK | ||
| 41 | सीएमडी | ||
| 42 | D0 | ||
| 43 | D1 | ||
| 44 | D2 | ||
| 45 | D3 | ||
| 46 | RESETN | ||
| 47 | CD | ||
| ० (N / C) | |||
| ० (N / C) | |||
| ० (N / C) | |||
| ० (N / C) | |||
| 52 | MDC | ||
| 53 | MDIO |
Zynq कन्फिगरेसन
Xilinx FPGA उपकरणहरु को विपरीत, APSoC उपकरणहरु जस्तै Zynq-7020 प्रोसेसर को आसपास डिजाइन गरीएको छ, जो प्रोग्रामेबल तर्क कपडा र प्रसंस्करण प्रणाली मा अन्य सबै चिप बाह्य उपकरणहरु को लागी एक मास्टर को रूप मा कार्य गर्दछ। यो कारणले Zynq बूट प्रक्रिया एक FPGA भन्दा एक microcontroller को समान हो। यो प्रक्रिया प्रोसेसर लोड र एक Zynq बूट छवि को कार्यान्वयन, जो एक पहिलो एस शामिल छtagई बूटलोडर (FSBL), प्रोग्रामयोग्य तर्क (वैकल्पिक), र एक प्रयोगकर्ता अनुप्रयोग को विन्यास को लागी एक बिटस्ट्रीम। बुट प्रक्रिया तीन s मा भाँचिएको छtages:
Stage १
Arty Z7 पावर अन भएपछि वा Zynq रिसेट भयो (सफ्टवेयरमा वा SRST थिचेर), प्रोसेसरहरू मध्ये एक (CPU0) बुट्रोम भनिने पढ्ने-मात्र कोडको आन्तरिक अंश कार्यान्वयन गर्न शुरू गर्दछ। यदि र मात्र यदि Zynq भर्खरै पावर गरिएको थियो भने, बुट्रोरोमले सर्वप्रथम मोड पिनहरूको अवस्था मोड रेजिस्टरमा कुर्नेछ (मोड पिनहरू आर्टि Z4 मा JP7 मा जोडिएका छन्)। यदि बुट्रोम एक रीसेट घटनाको कारण कार्यान्वयन भइरहेको छ भने, तब मोड पिनहरू latched छैनन्, र मोड रजिस्टरको अघिल्लो अवस्था प्रयोग गरियो। यसको मतलब यो छ कि आर्टि Z7 लाई एक पावर चक्रको आवश्यकता पर्दछ प्रोग्रामिंग मोड जम्पर (JP4) मा कुनै पनि परिवर्तन दर्ता गर्न। अर्को, बुट्रोमले एक FSBL प्रतिलिपि गरिएन नॉन-वाष्पशील मेमोरीको रूपमा मोडले दर्ता गरेको २ register256 केबीको आन्तरिक र्याम () लाई APU भित्र (अन-चिप मेमोरी, वा OCM)। FSBL Zynq बुट छविमा बेर्नुपर्नेछ बुट्रोमको राम्रोसँग प्रतिलिपि गर्नका लागि। अन्तिम चीज बुट्रोमले OCM मा FSBL मा कार्यान्वयन बन्द गर्दछ।
Stage १
यस क्रममा एसtage, FSBL पहिले PS घटक, जस्तै DDR मेमोरी कन्ट्रोलर को रूप मा कन्फिगर समाप्त। त्यसपछि, यदि एक बिटस्ट्रीम Zynq बूट छवि मा उपस्थित छ, यो पढिएको छ र PL कन्फिगर गर्न को लागी प्रयोग गरीन्छ। अन्तमा, प्रयोगकर्ता आवेदन Zynq बूट छवि बाट मेमोरी मा लोड छ, र निष्पादन यसलाई बन्द गरीएको छ।
Stage १
पछिल्लो एसtagई FSBL द्वारा लोड गरीएको थियो कि प्रयोगकर्ता आवेदन को कार्यान्वयन हो। यो कार्यक्रम को कुनै पनी एक साधारण "नमस्ते संसार" डिजाइन बाट एक दोस्रो एस को लागी हुन सक्छtagई बूट लोडर लिनक्स जस्तै एक अपरेटि system सिस्टम बुट गर्न को लागी प्रयोग गरीयो। बुट प्रक्रिया को एक अधिक गहन व्याख्या को लागी, को अध्याय 6 लाई सन्दर्भ गर्नुहोस् Zynq टेक्निकल संदर्भ पुस्तिका (समर्थन [PDF])।
Zynq बुट छवि Vivado र Xilinx सफ्टवेयर विकास किट (Xilinx SDK) गायन सिर्जना गरिएको छ। यो छवि सिर्जना गर्न जानकारीको लागि कृपया यी उपकरणहरूको लागि उपलब्ध Xilinx कागजातलाई सन्दर्भ गर्नुहोस्।
आर्टी Z7 तीन फरक बुट मोड समर्थन: microSD, Quad SPI फ्लैश, र जेTAG। बुट मोड मोड जम्पर (JP4) को उपयोग गरी चयन गरीएको छ, जसले पावर-अन पछि Zynq कन्फिगरेसन पिन को स्थिति लाई प्रभावित गर्दछ। चित्र ३.१ चित्रण कसरी Zynq विन्यास पिन Arty Z3.1 मा जोडिएको छ।
(https://reference.digilentinc.com/_detail/reference/programmable-logic/arty-z7/arty-z7-config.png?d=reference%3Aprogrammable-ogic%3Aartyz7%3Areference-manual)
चित्र 3.1.१। आर्टि Z7 कन्फिगरेसन पिन।
तीन बुट मोड निम्न खण्डहरूमा वर्णन गरिएको छ।
माइक्रोएसडी बुट मोड
आर्टि Z7 ले कनेक्टर J9 मा सम्मिलित एक माइक्रोएसडी कार्डबाट बुटि supports समर्थन गर्दछ। निम्नलिखित प्रक्रियाले तपाइँलाई Xilinx उपकरणहरूसँग सिर्जना गरिएको मानक Zynq बुट छविसँग माइक्रोएसडीबाट Zynq बुट गर्न अनुमति दिनेछ:
- एक FAT32 संग microSD कार्ड ढाँचा file प्रणाली।
- Xilinx SDK को साथ सिर्जना गरिएको Zynq बुट छविलाई माइक्रोएसडी कार्डमा प्रतिलिपि गर्नुहोस्।
- माइक्रोएसडी कार्डमा BOOT.bin मा Zynq बुट छवि को नाम बदल्नुहोस्।
- तपाइँको कम्प्युटरबाट माइक्रोएसडी कार्ड निकाल्नुहोस् र यसलाई आर्टि Z9 मा कनेक्टर J7 मा घुसाउनुहोस्।
- आर्टि Z7 मा एक पावर स्रोत संलग्न गर्नुहोस् र JP5 प्रयोग गरेर यसलाई चयन गर्नुहोस्।
- दुई शीर्ष पिनहरू छोटो पार्दै JP4 मा एकल जम्पर राख्नुहोस् ("SD" लेबल गरिएको)।
- बोर्ड खोल्नुहोस्। बोर्डले अब छविलाई माइक्रोएसडी कार्डमा बुट गर्दछ।
क्वाड एसपीआई बुट मोड
आर्टि Z7 सँग एक जहाज १ 16 एमबी क्वाड-एसपीआई फ्ल्यास छ जुन Zynq ले बुट गर्न सक्दछ। Xilinx बाट उपलब्ध दस्तावेजले Zinq सँग जोडिएको एक फ्ल्यास उपकरणमा Zynq बुट छवि प्रोग्राम गर्न Xilinx SDK कसरी प्रयोग गर्ने वर्णन गर्दछ। एक पटक क्वाड एसपीआई फ्ल्यास Zynq बुट छविको साथ लोड भएपछि, निम्न चरणहरू यसबाट बुट गर्न सकिन्छ:
- आर्टि Z7 मा एक पावर स्रोत संलग्न गर्नुहोस् र JP5 प्रयोग गरेर यसलाई चयन गर्नुहोस्।
- JP4 मा एकल जम्पर राख्नुहोस्, दुई केन्द्र पिन छोटो पार्दै ("QSPI" लेबल गरिएको)।
- बोर्ड खोल्नुहोस्। बोर्डले अब क्वाड एसपीआई फ्ल्यासमा भण्डारित छवि बुट गर्दछ।
JTAG बुट मोड
जब J मा राखिएको छTAG बूट मोड, प्रोसेसर सफ्टवेयर Xilinx उपकरण को उपयोग गरी एक होस्ट कम्प्यूटर द्वारा लोड नभएसम्म पर्खनेछ। सफ्टवेयर लोड गरिसकेपछि, यो सम्भव छ कि या त सफ्टवेयर कार्यान्वयन शुरू गर्न दिनुहोस्, वा Xilinx SDK को प्रयोग गरेर लाइन बाट लाइन को माध्यम बाट यो कदम।
यो पनी सीधै PL मा J लाई कन्फिगर गर्न सम्भव छTAG, प्रोसेसर बाट स्वतन्त्र। यो Vivado हार्डवेयर सर्भर को उपयोग गरेर गर्न सकिन्छ।
आर्टी Z7 कास्केड जे मा बुट गर्न कन्फिगर गरिएको छTAG मोड, जुन PS लाई उही J को माध्यम बाट पहुँच गर्न को लागी अनुमति दिन्छTAG PL को रूपमा पोर्ट। यो पनि स्वतन्त्र J मा आर्टी Z7 बूट गर्न सम्भव छTAG मोड JP2 मा एक जम्पर लोड गरेर र यो shorting। यो PS को कारण जहाज मा J बाट पहुँच योग्य हुने छैनTAG circuitry, र मात्र PL स्क्यान चेन मा देखिने छ। J मा PS पहुँच गर्नTAG जबकि स्वतन्त्र जेTAG मोड, प्रयोगकर्ताहरु PJ को लागी सिग्नलहरु मार्ग गर्न को लागी हुनेछTAG EMIO मा परिधीय, र यो संग कुराकानी गर्न एक बाह्य उपकरण को उपयोग।
क्वाड एसपीआई फ्ल्यास
आर्टि Z7 ले क्वाड SPI सीरियल NOR फ्ल्यास प्रदान गर्दछ। विस्तार S25FL128S यस बोर्डमा प्रयोग गरीन्छ। बहु- I / O SPI फ्ल्यास मेमोरी गैर वाष्पशील कोड र डाटा भण्डारण प्रदान गर्न प्रयोग गरीन्छ। यो PS उपसिस्टम शुरुवात गर्नका साथै PL सबसिस्टम कन्फिगर गर्न प्रयोग गर्न सकिन्छ। सम्बन्धित उपकरण विशेषताहरू:
- १ MB एमबी ()
- x1, x2, र x4 समर्थन
- बसको गति १० M मेगाहर्ट्ज () छ, Zynq कन्फिगरेसन दरहरू समर्थन गर्दै @ १०० मेगाहर्ट्ज ()। क्वाड एसपीआई मोडमा, यसले M०० एमबीमा अनुवाद गर्दछ
- 3.3V बाट संचालित
एसपीआई फ्ल्यास Zynq-7000 APSoC मा जडान गर्दछ र Quad SPI इन्टरफेस समर्थन गर्दछ। यसको लागि एमआईओ बैंक ०/0०० मा तोकिएको पिनहरूमा विशेष जडानको आवश्यक पर्दछ, विशेष रूपमा एमआईओ [१: ,,500] Zynq डाटाशीटमा उल्लेख गरिए अनुसार। क्वाड- SPI प्रतिक्रिया मोड प्रयोग गरिएको छ, यसैले qspi_sclk_fb_out / MIO []] स्वतन्त्र रूपमा टगल गर्न छोडियो र 1V मा मात्र २०K पुल-अप प्रतिरोधकमा जडित छ। यसले FQSPICLK6,8 भन्दा ठूलो क्वाड SPI घडी फ्रिक्वेन्सीलाई अनुमति दिन्छ (Zynq प्राविधिक संदर्भ म्यानुअल हेर्नुहोस्
( ug585-Zynq-7000-TRM [पीडीएफ]) यसमा बढीको लागि)।
DDR मेमोरी
आर्टि Z7 मा IS43TR16256A-125KBL DDR3 मेमोरी कम्पोनेन्टहरू समावेश गर्दछ जुन एकल रैंक, १ wide-बिट चौडा इन्टरफेस, र कुल 16१२MiB क्षमताको छ। DDR512 प्रोसेसर उपसिस्टम (PS) मा हार्ड मेमोरी कन्ट्रोलरमा जडान गरिएको छ, Zynq कागजातमा उल्लेख गरिए अनुसार।
PS ले AXI मेमोरी पोर्ट ईन्टरफेस, एक DDR नियन्त्रक, सम्बन्धित PHY, र समर्पित I / O बैंक समाहित गर्दछ। DDR3 मेमोरी इन्टरफेस गती 533 1066 मेगाहर्ट्ज () / १० XNUMX MBS समर्थित छ।
आर्टि Z7 oh० ओम (+/- १०%) एकल समाप्त भएका संकेतहरूको लागि ट्रेस प्रतिबाधाको साथ रूट डिभरेन्सिवल घडी र स्ट्रोब्स oh० ओम (+/- १०%) मा सेट गरियो। एक सुविधा DCI (डिजिटली नियन्त्रित प्रतिबाधा) ड्राइव शक्ति र PS पिन को समाप्ति प्रतिबाधा ट्रेस प्रतिबन्ध गर्न मिलान गर्न प्रयोग गरीन्छ। मेमोरी पक्षमा, प्रत्येक चिपले Z-पिनमा २40०-ओम प्रतिरोधकको प्रयोग गरेर यसको मर्-टर्मिनेसन र ड्राइभ शक्ति क्यालिब्रेट गर्दछ।
लेआउट कारणहरूले गर्दा, दुई डाटा बाइट समूह (DQ [०-0], DQ [7-१-8]) स्व्याप गरिएको थियो। समान प्रभावको लागि, बाइट समूह भित्रका डाटा बिट्सलाई पनि स्व्याप गरिएको थियो। यी परिवर्तनहरू प्रयोगकर्ताका लागि पारदर्शी छन्। सम्पूर्ण डिजाइन प्रक्रियाको क्रममा, Xilinx PCB दिशानिर्देशहरू अनुसरण गरिएको थियो।
दुबै मेमोरी चिपहरू र PS DDR बैंक 1.5V आपूर्तिबाट संचालित छन्। ०.0.75V को मध्य-पोइन्ट सन्दर्भ सरल रेसिस्टर डिभाइडरको साथ सिर्जना गरिएको हो र Zynq मा बाह्य सन्दर्भको रूपमा उपलब्ध छ।
उचित संचालन को लागी, यो जरूरी छ कि PS मेमोरी कन्ट्रोलर ठीक संग कन्फिगर गरीएको छ। सेटिंग्स वास्तविक स्मृति स्वाद देखि बोर्ड ट्रेस ढिलाइ दायरा। तपाइँको सुविधा को लागी, Zynq presets file आर्टी Z7 को लागी प्रदान गरीएको छ स्रोत केन्द्र
(https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start) र स्वचालित रूपमा Zynq प्रसंस्करण प्रणाली आईपी कोर सही प्यारामिटरहरूको साथ कन्फिगर गर्दछ।
उत्तम DDR3 प्रदर्शनको लागि, DRAM प्रशिक्षण लिवलिंग स्तरन, गेट पढ्न, र Xilinx उपकरणहरूमा PS कन्फिगरेसन उपकरणमा डाटा आँखा विकल्पहरू पढ्न सक्षम छ। बोर्ड ढिलाइ, प्रक्रिया भिन्नता र तापीय बहाव को लागि खाता नियन्त्रक द्वारा प्रशिक्षण गतिशीलतापूर्वक गरिन्छ। प्रशिक्षण प्रक्रियाको लागि इष्टतम सुरु मानहरू निश्चित स्मृति संकेतहरूको लागि बोर्ड ढिलाइ (प्रसार ढिलाइ) हुन्।
बोर्ड ढिलाइहरू प्रत्येक बाइट समूहका लागि तोकिन्छन्। यी प्यारामिटरहरू बोर्ड-विशिष्ट छन् र पीसीबी ट्रेस लम्बाइ रिपोर्टबाट गणना गरिएको थियो। DQS to CLK ढिलाइ र बोर्ड ढिला मानहरू विशेष रूपमा Arty Z7 मेमोरी इन्टरफेस पीसीबी डिजाइनमा गणना गरिन्छ।
मेमोरी कन्ट्रोलर अपरेशनको बारेमा थप विवरणहरूको लागि, Xilinx हेर्नुहोस् Zynq टेक्निकल संदर्भ पुस्तिका ( ug585-Zynq-7000-TRM [PDF])।
Ax अधिकतम वास्तविक घडी फ्रिक्वेन्सी 525२7 मेगाहर्ट्ज () आर्टि ZXNUMX मा PLL सीमाको कारण हो।
USB UART ब्रिज (सीरियल पोर्ट)
आर्टि Z7 मा FTDI FT2232HQ USB-UART ब्रिज (कनेक्टर J14 मा संलग्न) समावेश छ जुन तपाइँलाई PC अनुप्रयोगहरू प्रयोग गर्न अनुमति दिन्छ
बोर्डसँग कुराकानी मानक COM पोर्ट आदेशहरू (वा लिनक्समा TTY ईन्टरफेस) को प्रयोग गरेर। ड्राइभरहरू स्वचालित रूपमा विन्डोज र लिनक्सको नयाँ संस्करणहरूमा स्थापना हुन्छन्। सिरियल पोर्ट डाटा Zynq सँग दुई-तार सिरियल पोर्ट (TXD / RXD) को प्रयोग गरेर साटासाट गरियो। ड्राइभरहरू स्थापना भएपछि, I / O आदेशहरू पीसीबाट निर्देशित COM पोर्टमा Zynq पिनहरूमा सिरियल डाटा ट्राफिक उत्पादन गर्न प्रयोग गर्न सकिन्छ। पोर्ट PS (MIO) पिनमा बाँधिएको छ र UART नियन्त्रकको साथ संयोजनमा प्रयोग गर्न सकिन्छ।
Zynq presets file (मा उपलब्ध छ कला Z7 संसाधन केन्द्र (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start))
UI 0 कन्ट्रोलरमा सही MIO पिन म्यापि ofको ख्याल राख्दछ र निम्न पूर्वनिर्धारित प्रोटोकल प्यारामिटरहरू प्रयोग गर्दछ: ११००२०० बाउड दर, १ स्टप बिट, कुनै समानता,--बिट वर्ण लम्बाई।
दुई मा बोर्ड स्थिति एलईडी बन्दरगाह को माध्यम बाट बग्ने यातायात मा दृश्य प्रतिक्रिया प्रदान गर्दछ: प्रसारण एलईडी () (LD11) र प्राप्त एलईडी () (LD10)। संकेत नाम हो कि दिशा संकेत बिन्दु को बाट होview DTE (डाटा टर्मिनल उपकरण) को, यस मामला मा पीसी।
FT2232HQ पनि Digilent USB- जे को लागी नियन्त्रक को रूप मा प्रयोग गरीन्छTAG circuitry, तर USB-UART र USB-JTAG प्रकार्यहरु एक अर्काको पूर्ण स्वतन्त्र रुपमा व्यवहार गर्दछन्। प्रोग्रामरहरु आफ्नो डिजाइन भित्र FT2232 को UART कार्यक्षमता को उपयोग गर्न मा रुचि राख्छन् जे को बारे मा चिन्ता गर्न को लागी आवश्यक छैनTAG circuitry UART डाटा स्थानान्तरण संग हस्तक्षेप, र यसको विपरीत। एकल उपकरण मा यी दुई सुविधाहरु को संयोजन Arty Z7 प्रोग्राम गर्न को लागी अनुमति दिन्छ, UART को माध्यम बाट संग संचारित, र एक एकल माइक्रो USB केबल संग जोडिएको कम्प्यूटर बाट संचालित।
UT नियंत्रकबाट DTR संकेत FT2232HQ मा JP12 मार्फत Zynq उपकरणको MIO1 मा जडान भयो। यदि अर्डिनो आईडीई आर्टि जेड with को साथ काम गर्न बन्द गरिएको छ भने, यो जम्पर छोट्याउन सकिन्छ र MIO7 लाई "नयाँ स्केच प्राप्त गर्न तयार" राज्यमा आर्टि Z12 राख्न प्रयोग गर्न सकिन्छ। यसले ठेठ अर्डिनो आईडीई बुट-लोडरहरूको व्यवहार नक्कल गर्दछ।
माइक्रोएसडी स्लट
आर्टि Z7 ले एक माइक्रोएसडी स्लट (J9) नॉन-वाष्पशील बाह्य मेमोरी भण्डारणको साथ साथै Zynq लाई बुटिंग प्रदान गर्दछ। स्लट कार्ड डिटेक्ट सहित, बैंक १/1०१ MIO [-501०--40] मा तार गरिएको छ। PS को छेउमा, पेरिफेरल SDIO 47 इन पिनमा म्याप गरिएको छ र SD कार्डको साथ सञ्चार नियन्त्रण गर्दछ। पिनआउट तालिका .0.१ मा देख्न सकिन्छ। परिधीय नियन्त्रणकर्ताले १-बिट र--बिट एसडी ट्रान्सफर मोडलाई समर्थन गर्दछ तर एसपीआई मोडलाई समर्थन गर्दैन। मा आधारित Zynq टेक्निकल संदर्भ पुस्तिका ( समर्थन [PDF]), SDIO होस्ट मोड एक मात्र मोड समर्थित छ।
| संकेत नाम | विवरण | Zynq पिन | एसडी स्लट पिन |
| SD_D0 | डाटा [०] | MIO42 | 7 |
| SD_D1 | डाटा [०] | MIO43 | 8 |
| SD_D2 | डाटा [०] | MIO44 | 1 |
| SD_D3 | डाटा [०] | MIO45 | 2 |
| SD_CCLK | घडी | MIO40 | 5 |
| SD_CMD | आदेश | MIO41 | 3 |
| SD_CD | कार्ड पत्ता लगाउनुहोस् | MIO47 | 9 |
तालिका .7.1.१। माइक्रोएसडी पिनआउट
एसडी स्लट 3.3V बाट संचालित छ तर MIO बैंक 1/501 (1.8V) को माध्यम बाट जोडिएको छ। तेसैले, एक TI TXS02612 स्तर शिफ्टर यो अनुवाद गर्दछ। TXS02612 वास्तव मा एक २-पोर्ट SDIO पोर्ट विस्तारक हो, तर मात्र यसको स्तर शिफ्टर प्रकार्य प्रयोग गरीन्छ। जडान आरेख चित्र .2.१ मा देख्न सकिन्छ। सही पिन बाहिर नक्शा र इन्टरफेस कन्फिगर Arty 7.1 Zynq presets द्वारा संभाला छ file, मा उपलब्ध छ कला Z7 संसाधन केन्द्र (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start).
(https://reference.digilentinc.com/_detail/reference/programmable-logic/arty-z7/arty-z7-microsd.png?id=reference%3Aprogrammable-logic%3Aartyz7%3Areference-manual)
चित्र .7.1.१। माइक्रोएसडी स्लट संकेतहरू
दुबै कम-स्पीड र उच्च-स्पीड कार्डहरू समर्थित छन्, अधिकतम घडी फ्रिक्वेन्सी M० मेगाहर्ट्ज () हो। कक्षा 50 कार्ड वा राम्रो छ
सिफारिस गर्नुभयो।
एसडी कार्डबाट कसरी बुट गर्ने भन्ने बारे जानकारीको लागि सेक्सन 3.1.१ मा हेर्नुहोस्। अधिक जानकारी को लागी, परामर्श गर्नुहोस् Zynq टेक्निकल संदर्भ पुस्तिका ( ug585-Zynq-7000-TRM [PDF])।
USB होस्ट
Arty Z7 Zynq उपकरणमा दुई उपलब्ध PS PS OTG इन्टरफेस मध्ये एक कार्यान्वयन गर्दछ। एक माइक्रोचिप यूएसबी 3320२० युएसबी २.० ट्रान्सीभर चिप--बिट एएलपीआई इन्टरफेसको साथ PHY को रूपमा प्रयोग गरिन्छ। PHY ले एक पूर्ण HS-USB फिजिकल फ्रन्ट-एंड समर्थन 2.0०Mbs को गतिको समर्थन गर्दछ। PHY MIO बैंक १/8०१ सँग जोडिएको छ, जुन १.480V मा संचालित छ। युएसबी ० पेरिफेरल PS मा प्रयोग गरिएको छ, MIO [२ 1--501] मार्फत जडित। USB OTG इन्टरफेस इम्बेडेड होस्टको रूपमा कार्य गर्नको लागि कन्फिगर गरिएको छ। USB OTG र USB उपकरण मोडहरू समर्थित छैनन्।
आर्टि जेड techn प्राविधिक रूपमा एक "एम्बेडेड होस्ट" हो किनकि यसले सामान्य-उद्देश्य होस्टको रूपमा योग्य हुन आवश्यक VBUS मा आवश्यक १ 7० µF क्षमता प्रदान गर्दैन। यो आर्टि Z150 लाई परिमार्जन गर्न सम्भव छ कि यसले सामान्य-प्रयोजन यूएसबी होस्ट आवश्यकताहरू पूरा गर्दछ C7 लोड गरेर १µ० µF संधारित्रको साथ। केवल पीसीबीमा सोल्डर कम्पोनेन्टमा अनुभवीहरूले यो पुनःप्रयास गर्नु पर्छ। धेरै यूएसबी परिधीय उपकरणहरू C41 लोड नगरीकन ठीक काम गर्दछ। चाहे आर्टि Z150 एम्बेडेड होस्ट वा सामान्य प्रयोजन होस्टको रूपमा कन्फिगर गरिएको छ, यसले VV VBUS लाइनमा m०० एमए प्रदान गर्न सक्छ। नोट गर्नुहोस् कि C41 लोडिंगले आर्टि Z7 लाई पुनःसेट गर्न सक्दछ जब एम्बेडेड लिनक्स बूटिंग युएसबी पोर्टबाट संचालित गर्दा, कुनै पनि यूएसबी उपकरण होस्ट पोर्टमा जडान भएको भए पनि। यो इन-राश हालको कारणले हुन्छ जब C500 कारणले जब USB होस्ट कन्ट्रोलर सक्षम गरिएको छ र VBUS पावर स्विच (IC5) खोलिएको छ।
नोट गर्नुहोस् कि यदि तपाईंको डिजाइनले यूएसबी होस्ट पोर्ट (इम्बेडेड वा सामान्य-उद्देश्य) प्रयोग गर्दछ भने आर्टि Z7 अधिक ब्याट्री प्रदान गर्न सक्षम ब्याट्री वा वाल एडेप्टर मार्फत पावर हुनुपर्छ (जस्तै आर्टि Z7 एक्सेसरी किटमा समावेश गरिएको)।
ईथरनेट PHY
आर्टि Z7 नेटवर्क जडानको लागि १०/१०/१००० ईथरनेट पोर्ट लागू गर्न एक Realtek RTL8211E-VL PHY प्रयोग गर्दछ। PHY ले MIO बैंक 10०१ (१.100V) मा जडान गर्दछ र Zynq-1000००० APSoC मार्फत RGMII मार्फत डेटाको लागि र MDIO व्यवस्थापनको लागि इन्टरफेस गर्दछ। सहायक रोकावट (INTB) र रिसेट (PHYRSTB) संकेतहरू क्रमशः MIO पिन MIO501 र MIO1.8 मा जडान हुन्छ।
चित्र .9.1 .१। ईथरनेट PHY संकेतहरू
पावर-अप पछि, PHY स्वतः वार्ता सक्षम हुन्छ, विज्ञापन १०/१०/१००० लिंक गति र पूर्ण डुप्लेक्सको साथ सुरू हुन्छ। यदि त्यहाँ ईथरनेट सक्षम पार्टनर जडित छ भने, PHY ले स्वचालित रूपमा यसको साथ लिंक स्थापित गर्दछ, Zynq कन्फिगर नगरिएको भए पनि।
दुई स्थिति सूचक LEDs बोर्डमा छन् RJ-45 कनेक्टरको नजिक जुन ट्राफिक (LD9) र मान्य लि valid्क राज्य (LD8) दर्साउँछ। तालिका .9.1 .१ ले पूर्वनिर्धारित व्यवहार देखाउँदछ।
| कार्य | डिजाईनटर | राज्य | विवरण |
| LINK | LD8 | स्थिर अन | लिंक १०/१०/१००० |
| 0.4s खुला, २ सेकेन्ड बन्द | लिंक, ऊर्जा कुशल इथरनेट (EEE) मोड | ||
| ACT | LD9 | चम्किरहेको | प्रसारण वा प्राप्त गर्दै |
तालिका .9.1 .१। इथरनेट स्थिति LEDs।
Zynq दुई स्वतन्त्र गीगाबिट ईथरनेट नियन्त्रकहरु लाई सामेल गर्दछ। उनीहरु १०/१०/१००० आधा/पूर्ण डुप्लेक्स ईथरनेट म्याक लागू गर्छन्। यी दुई को, रत्न 10 MIO पिन मा PHY जोडिएको छ जहाँ म्याप गर्न सकिन्छ। MIO बैंक 100V बाट संचालित भएको हुनाले, RGMII इन्टरफेस 1000V HSTL कक्षा 0 चालकहरु को उपयोग गर्दछ। यो I/O मानक को लागी, 1.8V को एक बाह्य सन्दर्भ बैंक 1.8 (PS_MIO_VREF) मा प्रदान गरीएको छ। सही पिन बाहिर मानचित्रण र इन्टरफेस कन्फिगर Arty Z1 Zynq प्रीसेट द्वारा संभाला छ file, मा उपलब्ध छ कला Z7 संसाधन केन्द्र (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start).
जहाँसम्म PHY को पूर्वनिर्धारित पावर अप कन्फिगरेसन धेरै अनुप्रयोगहरूमा पर्याप्त हुन सक्छ, MDIO बस प्रबन्धनको लागि उपलब्ध छ। RTL8211E-VL MDIO बसमा--बिट ठेगाना ०००००१ असाइन गरिएको छ। साधारण रेजिस्टरको साथ पढ्न र लेख्ने आदेशहरू, स्थिति जानकारी पढ्न वा कन्फिगरेसन परिवर्तन गर्न सकिन्छ। Realtek PHY आधारभूत कन्फिगरेसनको लागि उद्योग-मानक रेजिष्टर नक्शा अनुसरण गर्दछ।
RGMII विवरण प्राप्त (RXC) र प्रसारण घडी (TXC) डाटा सिग्नल (RXD [०:]], RXCTL र TXD [०:]], TXCTL) लाई ढिलाइ गर्न ढिलाइ गर्न कल गर्दछ। Xilinx PCB दिशानिर्देशहरूलाई पनि यो ढिलाइ थप्न आवश्यक पर्दछ। RTL0E-VL दुबै TXC र RXC मा 3ns ढिलाइ सम्मिलित गर्न सक्षम गर्दछ ताकि बोर्ड ट्रेसहरू लामो बनाउन आवश्यक पर्दैन।
PHY उही from० बाट क्लक गरिएको छ मेगाहर्ट्ज () ओसिलेटर जसले Zynq PS लाई घडी गर्दछ। दुई भारको परजीवी समाई एकल स्रोतबाट संचालित गर्न पर्याप्त कम छ।
इथरनेट नेटवर्कमा, प्रत्येक नोडलाई एक अद्वितीय म्याक ठेगाना चाहिन्छ। यस अन्तको लागि, क्वाड-एसपीआई फ्ल्यासको एक-समय-प्रोग्रामेबल (ओटिपी) क्षेत्र कारखानामा 48 48-बिट ग्लोबली अद्वितीय EUI-/ 64 / ™ ™ उपयुक्त परिचयकर्ताको साथ प्रोग्राम गरिएको छ। ओटिपी ठेगाना दायरा [०x0; ०x२]] मा पहिलो बाइट ट्रान्समिशन बाइट क्रममा सबैभन्दा कम ठेगानामा भएको पहिचानकर्ता समावेश गर्दछ। सन्दर्भ गर्नुहोस् फ्ल्यास मेमोरी डाटाशीट (http://www.cypress.com/file/177966/download) OTP क्षेत्रहरू कसरी पहुँच गर्ने भन्ने बारे जानकारीको लागि। पेटेलिनक्स प्रयोग गर्दा यो यु-बुट बुट लोडरमा स्वचालित रूपमा ह्यान्डल हुन्छ, र लिनक्स प्रणाली स्वचालित रूपमा यो अद्वितीय म्याक ठेगाना प्रयोग गर्नको लागि कन्फिगर गरिएको छ।
Gigabit ईथरनेट म्याक को उपयोगको बारेमा अधिक जानकारी को लागी, सन्दर्भ गर्नुहोस् Zynq टेक्निकल संदर्भ पुस्तिका
( ug585-Zynq-7000-TRM [PDF])।
HDMI
आर्टि Z7 ले दुई असुरक्षित HDMI पोर्टहरू समावेश गर्दछ: एक स्रोत पोर्ट J11 (आउटपुट), र एक सिink्क पोर्ट J10 (इनपुट)। दुबै पोर्टहरूले HDMI प्रकार प्रयोग गर्दछ - डाटा र घडी स with्केतहरू सहित समाप्त हुने र Zynq PL मा सिधा जडान भएको एक रिसेप्टकलहरू।
दुबै HDMI र DVI प्रणालीहरू समान TMDS सिग्नलिंग मानक प्रयोग गर्दछ, Zynq PL को प्रयोगकर्ता I / O इन्फ्रास्ट्रक्चर द्वारा सिधा समर्थित। साथै, HDMI स्रोतहरू DVI सिंकसँग पछाडि संगत छन्, र यसको विपरित हो। यसैले, साधारण निष्क्रिय एडेप्टर (प्राय इलेक्ट्रोनिक्स स्टोरहरूमा उपलब्ध) एक DVI मोनिटर ड्राइभ गर्न वा DVI इनपुट स्वीकार गर्न प्रयोग गर्न सकिन्छ। HDMI रिसेप्टकलमा डिजिटल संकेतहरू मात्र समावेश छन्, त्यसैले मात्र DVI-D मोड सम्भव छ।
१--पिन HDMI जडानकर्ताहरूले तीन भिन्न डाटा च्यानलहरू, एक भिन्न घडी च्यानल पाँच समावेश गर्दछ Gnd () जडानहरू, एक-तार उपभोक्ता इलेक्ट्रोनिक नियन्त्रण (सीईसी) बस, दुई-तार प्रदर्शन डाटा चैनल (डीडीसी) बस जुन आवश्यक रूपमा आई २ सी बस हो, हट प्लग डिटेक्ट (एचपीडी) संकेत, V वी सिग्नल m० एमएसम्म वितरण गर्न सक्षम। , र एक आरक्षित (RES) पिन। सबै गैर-पावर स R्केतहरू RES को अपवादको साथ Zynq PL मा तार गरिएको छ।
| Pin/Signal | J11 (स्रोत) | J10 (सिंक) | ||
| विवरण | FPGA पिन | विवरण | FPGA पिन | |
| D [२] _P, D [2] _N | डाटा आउटपुट | J18, H18 | डाटा इनपुट | N20, P20 |
| D [1] _P, D [1] _N | डाटा आउटपुट | K19, J19 | डाटा इनपुट | टी २०, यू २० |
| D [२] _P, D [0] _N | डाटा आउटपुट | K17, K18 | डाटा इनपुट | V20, W20 |
| CLK_P, CLK_N | घडी आउटपुट | L16, L17 | घडी इनपुट | N18, P19 |
| CEC | उपभोक्ता इलेक्ट्रोनिक नियन्त्रण द्विदिशात्मक (वैकल्पिक) | G15 | उपभोक्ता इलेक्ट्रोनिक नियन्त्रण द्विदिशात्मक (वैकल्पिक) | H17 |
| एससीएल, एसडीए | डीडीसी द्विदिशात्मक (वैकल्पिक) | M17, M18 | DDC द्विदिशात्मक | U14, U15 |
| HPD / HPA | हट प्लग इनपुट (उल्टो, वैकल्पिक) | R19 | हट-प्लग जोर आउटपुट | T19 |
तालिका १०.१। HDMI पिन विवरण र असाइनमेन्ट।
टीएमडीएस संकेतहरू
HDMI / DVI एक उच्च गति डिजिटल वीडियो स्ट्रिम ईन्टरफेस छ संक्रमण-न्यूनतम विभेदक संकेत (टीएमडीएस) को उपयोग गरेर। कुनै पनि HDMI पोर्टको उचित उपयोग गर्न, मानक-अनुरूप ट्रान्समिटर वा रिसीभर Zynq PL मा लागू गर्न आवश्यक छ। कार्यान्वयन विवरणहरू यस पुस्तिकाको दायरा बाहिर छन्। भिडियो लाइब्रेरी आईपी कोर भण्डारमा जाँच गर्नुहोस् डिफिन्टन्ट getthubhttps://github.com/Digilent) उपयोग गर्न को लागी सन्दर्भ आईपी को लागी।
सहायक संकेतहरू
जब सि s्क तयार हुन्छ र यसको उपस्थिति घोषणा गर्न चाहन्छ, यसले VV5 आपूर्ति पिन HPD पिनमा जोड्दछ। आर्टि जेड On मा, यो तातो प्लग एस्टर सिग्नल उच्च चलाएर गरिन्छ। नोट गर्नुहोस् यो केवल एक डीडीसी च्यानल स्लाभ Zynq PL मा लागू गरिएपछि र प्रदर्शन डाटा प्रसारण गर्न तयार भएपछि मात्र हुनुपर्दछ।
डिस्प्ले डाटा च्यानल, वा डीडीसी, प्रोटोकोलको संग्रह हो जसले प्रदर्शन (सिंक) र ग्राफिक्स एडाप्टर (स्रोत) बीचमा सञ्चार सक्षम गर्दछ। DDC2B संस्करण I2C मा आधारित छ, बस मास्टर स्रोत र बस दास सि slave्क हो। जब एक स्रोत HPD पिन मा एक उच्च स्तर को पता लगाउँछ, यो डीडीसी बस मा भिडियो क्षमताहरु को लागी सिंक क्वेरी। यसले निर्धारण गर्दछ कि सिink्क DVI वा HDMI- सक्षम छ र के रिजोलुसनहरू समर्थित छन्। त्यस पछि मात्र भिडियो प्रसारण सुरू हुनेछ। अधिक जानकारीको लागि VESA E-DDC विवरणहरू हेर्नुहोस्।
उपभोक्ता इलेक्ट्रोनिक्स नियन्त्रण, वा सीईसी, एक वैकल्पिक प्रोटोकल हो जसले नियन्त्रण सन्देशहरूलाई विभिन्न उत्पादनहरू बीचको HDMI चेनमा वरिपरि पार गर्न अनुमति दिन्छ। एउटा साधारण प्रयोग केस एक टिभी पासिंग कन्ट्रोल सन्देश हो जुन विश्वव्यापी रिमोटबाट डीभीआर वा उपग्रह रिसिभरबाट उत्पन्न हुन्छ। यो एक 3.3..VV स्तरमा एक वायर प्रोटोकल Zynq पीएल प्रयोगकर्ता I / O पिन संग जोडिएको छ। तारलाई खुला-नाली फेसनमा नियन्त्रण गर्न सकिन्छ बहु साधारण उपकरणहरू साझा CEC तार साझा गर्नका लागि अनुमति दिदै। अधिक जानकारीको लागि एचडीएमआई १.1.3 को सीईसी परिशिष्ट वा पछि निर्दिष्ट विवरणहरू सन्दर्भ गर्नुहोस्।
घडी स्रोतहरू
आर्टि Z7 एक provides० प्रदान गर्दछ मेगाहर्ट्ज () Zynq PS_CLK इनपुटमा घडी, जुन प्रत्येक PS उपप्रणालीहरूको लागि घडीहरू उत्पन्न गर्न प्रयोग गरिन्छ। 50 मेगाहर्ट्ज () इनपुटले प्रोसेसरलाई अधिकतम frequency650० आवृत्तिमा अपरेट गर्न अनुमति दिन्छ मेगाहर्ट्ज () र DDR3 मेमोरी नियन्त्रक 525 मेगाहर्ट्ज () (1050 एमबीपीएस) को एक अधिकतम मा संचालित गर्न। आर्टी Z7 Zynq प्रीसेट file मा उपलब्ध छ कला Z7 संसाधन केन्द्र (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start) एक Vivado प्रोजेक्टमा Zynq प्रोसेसिंग सिस्टम आईपी कोरमा आयात गर्न सकिन्छ Zynq properly० सँग काम गर्नको लागि ठीकसँग कन्फिगर गर्न। मेगाहर्ट्ज () इनपुट घडी
PS सँग एक समर्पित PLL चार सन्दर्भ घडीहरू उत्पादन गर्न सक्षम छ, प्रत्येक व्यवस्थित फ्रिक्वेन्सीको साथ, जुन PL मा लागू गरिएको कस्टम तर्कलाई घडी गर्न प्रयोग गर्न सकिन्छ। थप रूपमा, Arty Z7 ले बाह्य १२ provides प्रदान गर्दछ मेगाहर्ट्ज () संदर्भ घडी सीधा PL को H16 पिन गर्न। बाह्य सन्दर्भ घडीले पीएललाई PS को पूर्ण रूपले स्वतन्त्र रूपमा प्रयोग गर्न अनुमति दिन्छ, जुन प्रोसेसरको आवाश्यक नहुने साधारण अनुप्रयोगहरूको लागि उपयोगी हुन सक्छ।
Zynq को PL मा MMCM र PLL समावेश गर्दछ जुन सटीक फ्रिक्वेन्सीहरू र चरण सम्बन्धहरूको साथ घडीहरू उत्पन्न गर्न प्रयोग गर्न सकिन्छ। चार PS को कुनै पनि घडी वा १२ 125 मेगाहर्ट्ज () बाह्य सन्दर्भ घडी MMCMs र PLLs को एक इनपुटको रूपमा प्रयोग गर्न सकिन्छ। आर्टि जेड -१० मा २ एमएमसीएम र २ पीएलएल सामेल छन्, र आर्टि जेड -7-२० मा M एमएमसीएम र PL पीएलएल सामेल छन्। Zynq पीएल क्लकिंग संसाधनहरूको क्षमताहरूको पूर्ण विवरणको लागि, Xilinx बाट उपलब्ध "Series श्रृंखला एफपीजीए क्लोकिंग रिसोर्स प्रयोगकर्ता गाइड" हेर्नुहोस्।
चित्र ११.१ ले आर्टि जेड on मा प्रयोग गरिएको क्लकिंग योजनाको रूपरेखा बनाउँछ। नोट गर्नुहोस् कि इथरनेट PHY बाट सन्दर्भ घडी आउटपुट १२ as को रूपमा प्रयोग भयो मेगाहर्ट्ज () यस उद्देश्यका लागि समर्पित थरथराहरू सहितको लागत घटाउनको लागि पीएललाई सन्दर्भ घडी। दिमागमा राख्नुहोस् कि जब इथरनेट PHY (IC125) लाई PHYRSTB सिग्नल कम चलाएर हार्डवेयर रिसेटमा राखिन्छ तब सीएलके १२1 अक्षम हुनेछ।
चित्र ११.१। आर्टि Z11.1 क्लकिंग।
बेसिक I / O
आर्टि जेड board बोर्डमा दुई ट्राइ-कलर एलईडी, २ स्विच, push पुशबट्टन, र individual वटा व्यक्तिगत एल ई डी समावेश छन्। पुशबट्टनहरू र स्लाइड स्विचहरू Zynq पीएलमा श्रृंखला रेसिस्टर्सहरू मार्फत जडित छन् अनजान शॉर्ट सर्किटबाट क्षति रोक्नको लागि (एक PP बटन वा स्लाइड स्विचमा तोकिएको FPGA पिन अनजानमा आउटपुटको रूपमा परिभाषित गरिएको थियो भने सर्ट सर्किट हुन सक्छ)। चार पुशबट्टनहरू "क्षणिक" स्विचहरू हुन् जुन सामान्यतया कम विश्राम उत्पादन गर्दछ जब तिनीहरू आराममा छन्, र उच्च आउटपुट केवल जब तिनीहरू थिच्दछन्। स्लाइड स्विचहरू तिनीहरूको स्थितिमा निर्भर निरन्तर उच्च वा कम इनपुटहरू उत्पन्न गर्दछ।
चित्र १२.१। आर्टि Z12.1 GPIO ().
चार व्यक्तिगत उच्च दक्षता एलईडी 330 ओम प्रतिरोधक को माध्यम बाट Zynq PL लाई एनोड जोडिएको छ, त्यसैले उनीहरु जब एक तर्क उच्च भोल्युम मा बन्द हुनेछtagई तिनीहरूको सम्बन्धित I/O पिन लागू हुन्छ। अतिरिक्त एलईडी जो प्रयोगकर्ता को पहुँच योग्य छैन शक्ति मा, PL प्रोग्रामिंग स्थिति, र USB र ईथरनेट पोर्ट स्थिति संकेत गर्दछ।
ट्राई-कलर LEDs
आर्टि जेड board बोर्डमा दुईवटा ट्राई-रंग एलईडीहरू छन्। प्रत्येक त्रि-रंग लिड () तीन इनपुट स has्केतहरू छन् जुन तीन सानो आन्तरिक LEDs को क्याथोडहरू ड्राइभ गर्दछ: एउटा रातो, एउटा निलो, र एक हरियो। यी र colorsहरू मध्ये कुनै एकसँग उपयुक्त स Dri्केत चलाउँदा आन्तरिक प्रकाश हुनेछ एलईडी ()। इनपुट स्केतहरू ट्रान्झिस्टर मार्फत Zynq PL द्वारा संचालित हुन्छ, जसले संकेतहरू उल्टाउँदछ। त्यसकारण, ट्राई-र light उज्यालो गर्न एलईडी (), सम्बन्धित सals्केतहरू उच्च चालित गर्न आवश्यक छ। त्रिको रंग लिड () एक रंग आन्तरिक एलईडी को संयोजन मा निर्भर गर्दछ कि वर्तमान मा प्रकाशित गरीरहेको छ उत्सर्जन गर्दछ। पूर्व को लागीample, यदि रातो र नीलो संकेत उच्च संचालित छन् र हरियो कम संचालित छन्, त्रि-रंग लिड () बैजनी रंगको उत्सर्जन गर्दछ।
Digilent कडा सिफारिश को लागी पल्स चौड़ाई मॉडुलन को उपयोग को सिफारिश (PWM) जब त्रि-रंग LEDs ड्राइभिंग। स्थिर तर्क '१' मा कुनै पनि इनपुटमा ड्राइभ गर्नाले परिणाम दिनेछ लिड () एक असहज उज्ज्वल स्तरमा रोशन भइरहेको। तपाईं यसलाई सुनिश्चित गरेर यसलाई बेवास्ता गर्न सक्नुहुनेछ कि कुनै पनि ट्राइ-कलर सals्केतहरू %०% भन्दा बढि कर्तव्य चक्रको साथ चालित छैन। PWM प्रयोग गर्नाले त्रिको रंगको नेतृत्वको सम्भावित र p प्यालेट विस्तार गर्दछ। प्रत्येक र colorको cycle०% र ०% बीचमा व्यक्तिगत चक्र समायोजन गर्दा बिभिन्न रंगलाई फरक-फरकमा प्रज्ज्वलित गर्दछ, वस्तुतः कुनै र color प्रदर्शन गर्न अनुमति दिईन्छ।
मोनो अडियो आउटपुट
जहाज मा अडियो ज्याक (J13) मोनो अडियो आउटपुट प्रदान गर्दछ कि एक Sallen- कुञ्जी Butterworth कम पास 4th आदेश फिल्टर द्वारा संचालित छ। कम पास फिल्टर को सर्किट चित्र १४.१ मा देखाइएको छ। फिल्टर को इनपुट (AUD_PWM) Zynq PL पिन R14.1 मा जोडिएको छ। एक डिजिटल इनपुट सामान्यतया एक पल्स चौडाइ संग्राहक (PWM) वा पल्स घनत्व संग्राहक (PDM) FPGA द्वारा उत्पादित खुला नाली संकेत हुनेछ। संकेत तर्क '18' को लागी कम संचालित र तर्क '0' को लागी उच्च प्रतिबाधा मा छोड्न आवश्यक छ। एक सफा एनालग 1V रेल को लागी एक बोर्ड मा पुल अप प्रतिरोधी उचित भोल्युम स्थापित हुनेछtagई तर्क '1' को लागी। इनपुट मा कम पास फिल्टर एक एनालग भोल्युम मा पल्स-चौडाई मोड्युलेटेड डिजिटल संकेत रूपान्तरण को लागी एक पुनर्निर्माण फिल्टर को रूप मा कार्य गर्दछ।tagई अडियो ज्याक उत्पादन मा।
(चित्र १.13.1.१। अडियो आउटपुट सर्किट।
अडियो शट-डाउन संकेत (AUD_SD) अडियो आउटपुट म्यूट गर्न प्रयोग गरियो। यो Zynq PL पिन T17 मा जोडिएको छ। अडियो आउटपुट प्रयोग गर्न, यो संकेत उच्च तार्किक मा चलाउनु पर्छ।
एसके बटरवर्थ कम पास फिल्टरको फ्रिक्वेन्सी प्रतिक्रिया चित्र १ 13.2.२ मा देखाइएको छ। सर्किटको एसी विश्लेषण NI Multisim १२.० को प्रयोग गरी गरिन्छ।
चित्र १.13.2.२। अडियो आउटपुट फ्रिक्वेन्सी प्रतिक्रिया।
नाडी चौड़ाई मोडुलन
एक पल्स-चौडाइ-संग्राहक (PWM) संकेत केहि निश्चित आवृत्ति मा दाल को एक श्रृंखला हो, प्रत्येक पल्स को सम्भावित एक फरक चौडाई संग। यो डिजिटल संकेत एक साधारण कम पास फिल्टर कि डिजिटल तरंग एक एनालग भोल्युम उत्पादन गर्न एकीकृत माध्यम बाट पारित गर्न सकिन्छtagई केहि अंतराल मा औसत पल्स चौडाई को आनुपातिक (अन्तराल कम पास फिल्टर र पल्स आवृत्ति को 3dB कट अफ आवृत्ति द्वारा निर्धारित गरीन्छ)। पूर्व को लागीample, यदि पल्स उपलब्ध पल्स अवधि को १०% को एक औसत को लागी उच्च छ, तब एक एकीकरणकर्ता एक एनालॉग मूल्य उत्पादन गर्दछ कि Vdd भोल्युम को १०% हो।tagई। चित्र 13.1.1 एक PWM संकेत को रूप मा प्रतिनिधित्व तरंग देखाउँछ।
चित्र १ 13.1.1.१.१। PWM Waveform।
PWM संकेत एक एनालग भोल्युम परिभाषित गर्न एकीकृत हुनुपर्छtagई। कम पास फिल्टर 3dB आवृत्ति PWM आवृत्ति भन्दा कम परिमाण को एक आदेश हुनु पर्छ ताकि PWM आवृत्ति मा संकेत ऊर्जा संकेत बाट फिल्टर गरीन्छ। पूर्व को लागीample, यदि एक अडियो संकेत आवृत्ति जानकारी को 5 kHz सम्म हुनु पर्छ, तब PWM आवृत्ति कम से कम 50 kHz (र अधिमानतः अझ उच्च) हुनुपर्छ। सामान्य मा, एनालग संकेत निष्ठा को शर्त मा, उच्च PWM आवृत्ति, राम्रो। चित्र १३.१.२ ले एउटा उत्पादन भोल्यु उत्पादन गर्ने PWM एकीकरणकर्ता को प्रतिनिधित्व देखाउँछtagई पल्स ट्रेन एकीकृत गरेर। स्थिर राज्य फिल्टर उत्पादन संकेत नोट गर्नुहोस् ampVdd लाई litude अनुपात पल्स-चौडाइ कर्तव्य चक्र जस्तै हो (कर्तव्य चक्र पल्स-उच्च समय पल्स-विन्डो समय द्वारा विभाजित गरीन्छ)।
Figure 13.1.2. PWM Output Voltage.
स्रोतहरू रिसेट गर्नुहोस्
पावर अन रिसेट
Zynq PS बाह्य पावर अनसेट रिसेट संकेत समर्थन गर्दछ। पावर-अन रिसेट पूरा चिपको मास्टर रिसेट हो। यो संकेत रिसेट गर्न सक्षम उपकरण मा प्रत्येक रजिस्टर पुन: सेट। आर्टि Z7 ले TPS65400 पावर रेग्युलेटरको PGOOD संकेतबाट यो संकेत ड्राइभ गर्दछ जब सम्म सबै बिजुली आपूर्तिहरू मान्य नभएसम्म पुनःसेटमा प्रणाली समेट्नको लागि।
कार्यक्रम पुश बटन स्विच
एक PROG धक्का स्विच, PROG लेबल, Zynq PROG_B टगल गर्दछ। यो PL लाई रिसेट गर्दछ र DONE लाई de-assured हुनको लागी कारण बनाउँछ। PL अपरिवर्तित रहनेछ जब सम्म यो प्रोसेसर द्वारा वा J को माध्यम बाट पुन: प्रोग्राम गरीन्छTAG.
प्रोसेसर उपसिस्टम रीसेट
बाह्य प्रणाली रिसेट, लेबल SRST, डिबग वातावरण बाधा बिना Zynq उपकरण रिसेट गर्दछ। पूर्व को लागीample, अघिल्लो breakpoints प्रयोगकर्ता द्वारा सेट प्रणाली रिसेट पछि मान्य रहन्छ। सुरक्षा चिन्ताको कारण, प्रणाली रिसेट OCM सहित PS मा सबै मेमोरी सामग्री मेटाउँछ। PL पनि एक प्रणाली रिसेट को समयमा खाली गरीएको छ। प्रणाली रिसेट बूट मोड strapping पिन पुन: s को कारण छैनampलिड।
एसआरएसटी बटनले कुनै पनि जोडिएको शिल्डहरूमा रिसेट ट्रिगर गर्न क्रममा CK_RST संकेत टगल गर्न पनि गर्दछ।
पोड पोर्टहरू
पोड पोर्टहरू २ ×,, दायाँ कोण, १००-मिल स्पेस महिला कनेक्टिटरहरू हुन् जुन मानक २ × pin पिन हेडरको साथ मिलन गर्दछ। प्रत्येक १२-पिन Pmod पोर्ट दुई 2V प्रदान गर्दछ VCC () संकेतहरू (पिन and र १२), दुई ग्राउंड सिग्नल (पिन and र ११), र आठ तर्क संकेतहरू, चित्र १ Figure.१ मा देखाइए जस्तै। को VCC () र ग्राउन्ड पिनले हालको १ ए सम्म पुर्याउन सक्छ, तर जहाजले नियामकर्ताहरूको बाह्य शक्ति वा बाह्य विद्युत आपूर्तिको कुनै पनि पावर बजेट भन्दा बढि सावधानी अपनाउनुपर्दछ ("Power. PowerV रेल हालका सीमाहरू" पावर आपूर्तियाँ "खण्डमा सूचीबद्ध हेर्नुहोस्)। ।
(https://reference.digilentinc.com/_detail/reference/programmable-logic/arty-z7/arty-z7-pmod.png?id=reference%3Aprogrammable-logic%3Aartyz7%3Areference-manual)
चित्र १.15.1.१। Pmod पोर्ट आरेख
Digilent Pmod गौण बोर्ड को एक ठूलो संग्रह उत्पादन गर्दछ कि Pmod विस्तार कनेक्टर्स को लागी A / D's, D / A's, मोटर ड्राइभरहरू, सेन्सरहरू, र अन्य प्रकार्यहरू जस्तै बनावटी कार्यहरू थप्नको लागि संलग्न गर्न सक्दछ। हेर्नुहोस् www.digilentinc.com (http://www.digilentinc.com) थप जानकारीको लागि।
Digilent FPGA बोर्डहरूमा फेला परेको प्रत्येक Pmod पोर्ट चार मध्ये एक श्रेणीमा पर्दछ: मानक, MIO जडित, XADC, वा उच्च-गति। आर्टि Z7 का दुई पोड पोर्टहरू छन्, ती दुबै हाई-स्पीड प्रकारका छन्। निम्न सेक्सनले Pmod पोर्टको उच्च-गति प्रकार वर्णन गर्दछ।
उच्च-गति Pmods
हाई-स्पीड पोड्ससँग उनीहरूको डेटा सals्केतहरू मोइडेन्डन मिलान भिन्न जोडी अधिकतम स्विचिंग गतिको लागि रुउट गर्दछ। तिनीहरूसँग थप सुरक्षाको लागि लोडि res प्रतिरोधकहरूका लागि प्याडहरू छन्, तर आर्टि Z7 जहाजहरू यी ओभर 0-ओहम शन्टहरूको रूपमा लोड हुन्छन्। श्रृ res्खला प्रतिरोधकर्ताहरू बन्द भएपछि, यी पोडहरूले शर्ट सर्किट बिरूद्ध कुनै सुरक्षा प्रदान गर्दैन तर द्रुत स्विचिंग गतिको लागि अनुमति दिन्छ। सिग्नलहरू समान प row्क्तिमा नजिकको सals्केतहरूमा जोडी गरिएको छ: पिन १ र २, पिन and र,, पिन and र,, र पिन and र १०।
ट्रेसहरू १०० ओम (+/- १०%) भिन्न हुन्छन्।
यदि यस पोर्टमा पिनहरू एकल-अन्त्यका सals्केतको रूपमा प्रयोग गरिएको छ भने, जोडी जोडीहरूले क्रसटल्क प्रदर्शन गर्न सक्दछन्। एप्लिकेसनहरूमा जहाँ यो चासोको विषय हो, त्यहाँ एक संकेतको आधार बनाउनु पर्छ (FPGA बाट यसलाई कम ड्राइभ गर्नुहोस्) र सिग्नल-एन्ड सिग्नलको लागि यसको जोडी प्रयोग गर्नुहोस्।
उच्च गति Pmods सुरक्षा प्रतिरोधकको सट्टा 0-ओम शन्टहरू भएकोले, अपरेटरले सावधानी अपनाउनु पर्छ कि उनीहरूले कुनै सर्टहरू नपारोस् भनेर निश्चित गर्न।
Arduino / chipKIT शील्ड कनेक्टर
आर्टि Z7 लाई विस्तारित कार्यक्षमता थप्न मानक Arduino र chipKIT ढालमा जडान गर्न सकिन्छ। आर्टि जेड design को डिजाइन गर्ने बखत विशेष सावधानी लिइएको थियो यो निश्चित गर्नका लागि कि यो बजारमा बहुसंख्यक अर्डिनो र चिपकिट ढालसँग उपयुक्त छ। शील्ड कनेक्टरसँग-p पिनहरू छन् जुन Zynq PL मा सामान्य उद्देश्यको लागि डिजिटल I / O Arty Z7-49 मा र २ 7 Arty Z20-26 मा। FPGAs को लचिलोपनका कारण, यी पिनहरू डिजिटल पठन / लेखन, SPI जडानहरू, UART जडानहरू, I7C जडानहरू, र PWM समावेश सहित केहिको लागि प्रयोग गर्न सम्भव छ। यी मध्ये Six वटा पिन (एएन ०-एएन be लेबल गरिएको) ०V- 10.VV को इनपुट दायराको साथ एकल अन्त्य एनालग इनपुटको रूपमा पनि प्रयोग गर्न सकिन्छ, र अर्को छ (लेबल एएन led-११) भिन्न एनालग इनपुटको रूपमा प्रयोग गर्न सकिन्छ।
नोट: आर्टि Z7 ढालका साथ उपयुक्त छैन कि आउटपुट 5V डिजिटल वा एनालग संकेतहरू। 7V माथिको आर्टि Z5 शील्ड कनेक्टरमा ड्राइभ पिनहरूले Zynq लाई नोक्सान पुर्याउन सक्छ।
(https://reference.digilentinc.com/_media/reference/programmable-logic/arty-z7/arty-z7-shield.png)
चित्र १.16.1.१। शिल्ड पिन डायग्राम।
| पिन नाम | शिल्ड प्रकार्य | आर्टि Z7 कनेक्शन |
| IO0-IO13 | सामान्य उद्देश्य I / O पिनहरू | सेक्सन शीर्षक "शिल्ड डिजिटल I / O" हेर्नुहोस् |
| IO26-IO41, ए (IO42) | आर्टि Z7-20 सामान्य उद्देश्य I / O पिनहरू | सेक्सन शीर्षक "शिल्ड डिजिटल I / O" हेर्नुहोस् |
| SCL | I2C घडी | सेक्सन शीर्षक "शिल्ड डिजिटल I / O" हेर्नुहोस् |
| SDA | I2C डाटा | सेक्सन शीर्षक "शिल्ड डिजिटल I / O" हेर्नुहोस् |
| SCLK () | एसपीआई घडी | सेक्सन शीर्षक "शिल्ड डिजिटल I / O" हेर्नुहोस् |
| मोसी () | एसपीआई डाटा बाहिर | सेक्सन शीर्षक "शिल्ड डिजिटल I / O" हेर्नुहोस् |
| मिसो () | एसपीआई डाटा भित्र | सेक्सन शीर्षक "शिल्ड डिजिटल I / O" हेर्नुहोस् |
| SS | एसपीआई स्लेभ चयन गर्नुहोस् | सेक्सन शीर्षक "शिल्ड डिजिटल I / O" हेर्नुहोस् |
| A0-A5 | एकल समाप्त एनालग इनपुट | सेक्सन शीर्षक "शिल्ड एनालग I / O" हेर्नुहोस् |
| A6-A11 | भिन्न एनालग इनपुट | सेक्सन शीर्षक "शिल्ड एनालग I / O" हेर्नुहोस् |
| पिन नाम | शिल्ड प्रकार्य | आर्टि Z7 कनेक्शन |
| V_P, V_N | समर्पित विभेदक एनालग इनपुट | सेक्सन शीर्षक "शिल्ड एनालग I / O" हेर्नुहोस् |
| XGND | XADC एनालग मैदान | Zynq (VREFN) मा XADC ग्राउंड सन्दर्भ ड्राइभ गर्न नेटमा प्रयोग गरिएको। |
| XVREF | XADC एनालग भोल्युमtage सन्दर्भ | १.२५ V सँग जोडिएको, २५mA रेल XADC भोलुम चलाउन को लागी प्रयोग गरीयोtagZynq (VREFP) मा सन्दर्भ |
| N/C | जडान गरिएको छैन | जडान गरिएको छैन |
| IOREF | डिजिटल I/O भोल्युमtage सन्दर्भ | आर्टि Z7 3.3V पावर रेलसँग जोडिएको छ ("पावर आपूर्ति" सेक्सन हेर्नुहोस्) |
| RST | शिल्डमा रिसेट गर्नुहोस् | रातो "SRST" बटन र MIO पिन Zynq को जडित। जब JP12 छोटा हुन्छ, यो FTDI USB-UART पुलको DTR संकेतसँग पनि जडान हुन्छ। |
| 3V3 | 3.3V पावर रेल | आर्टि Z7 3.3V पावर रेलसँग जोडिएको छ ("पावर आपूर्ति" सेक्सन हेर्नुहोस्) |
| 5V0 | 5.0V पावर रेल | आर्टि Z7 5.0V पावर रेलसँग जोडिएको छ ("पावर आपूर्ति" सेक्सन हेर्नुहोस्) |
| Gnd (), G | जमिन | आर्टि जेड round को ग्राउन्ड प्लेनमा जडान भयो |
| VIN | पावर इनपुट | बाह्य विद्युत आपूर्ति कनेक्टर (J18) सँग समानान्तर जडित। |
तालिका १.16.1.१। शिल्ड पिन वर्णन।
शिल्ड डिजिटल I / O
Zynq PL लाई सीधै जोडिएको पिन सामान्य प्रयोजन आगत वा आउटपुट को रूप मा प्रयोग गर्न सकिन्छ। यी पिन I2C, SPI, र सामान्य प्रयोजन I/O पिन सामेल छन्। त्यहाँ FPGA र डिजिटल I/O पिन बीच 200 ओम श्रृंखला प्रतिरोधक आकस्मिक छोटो सर्किट (AN5-AN0 संकेतहरु को अपवाद संग, जसमा कुनै श्रृंखला प्रतिरोधक छैन, र AN6-AN12 संकेतहरु, जो छन् १०० ओम श्रृंखला प्रतिरोधक)। निरपेक्ष अधिकतम र सिफारिश परिचालन भोल्युमtagयी पिन को लागी es तल तालिका मा उल्लिखित छन्।
IO26-IO41 र A (IO42) Arty Z7-10 मा पहुँच योग्य छैन। साथै, AN0-AN5 Arty Z7-10 मा डिजिटल I / O को रूपमा प्रयोग गर्न सकिँदैन। यो Zynq-7010 मा Zynq-7020 भन्दा कम आई / ओ पिनहरू उपलब्ध भएको कारणले हो।
| निरपेक्ष न्यूनतम खण्डtage | सिफारिश गरिएको न्यूनतम परिचालन भोल्युमtage | अधिकतम अपरेटि Vol भोल्युम सिफारिश गरिएकोtage | निरपेक्ष अधिकतम मात्राtage | |
| संचालित | -५ वि | -५ वि | १२ वी | १२ वी |
| असुरक्षित | -५ वि | N/A | N/A | १२ वी |
तालिका १.16.1.1.१.१ शील्ड डिजिटल भोल्युमtages.For Zynq PL संग जोडिएको पिन को विद्युत विशेषताहरु मा अधिक जानकारी को लागी, कृपया हेर्नुहोस् Zynq-7000 डाटाशीट
(ds187-XC7Z010-XC7Z020-Data-Sheet) Xilinx बाट।
शिल्ड एनालग I / O
पिन लेबल A0-A11 र V_P/V_N Zynq को XADC मोड्युल को एनालग इनपुट को रूप मा प्रयोग गरीन्छ। Zynq आशा गर्दछ कि इनपुट 0-1 V बाट दायरा हुन्छ। A0-A5 लेबल गरिएका पिनहरुमा हामी इनपुट भोल्युम मापन गर्न को लागी एक बाह्य सर्किट को उपयोग गर्दछौं।tag3.3V बाट ई। यो सर्किट चित्र 16.2.1 मा देखाइएको छ। यो सर्किट XADC मोड्युल सही कुनै भोल्युम मापन गर्न अनुमति दिन्छtagई 0V र 3.3V बीच (आर्टी Z7 को सापेक्ष GND ()) जुन यी कुनै पनि पिनहरूमा लागू हुन्छ। यदि तपाइँ पिन A0-A5 लेबल गरिएको डिजिटल इनपुटहरू वा आउटपुटहरूको रूपमा प्रयोग गर्न चाहानुहुन्छ भने, तिनीहरू पनि Zynq पीएलमा सीधा जडिएका छन् प्रतिरोधक डिवाइडर सर्किट (चित्र १ 16.2.1.२.१ मा पनि देखाइएको छ) अगाडि Arty Z7-20 मा। यो अतिरिक्त कनेक्शन आर्टि Z7-10 मा बनाइएको छैन, किन यो संकेतहरू केवल संस्करणमा एनालग इनपुटको रूपमा प्रयोग गर्न सकिन्छ।
(https://reference.digilentinc.com/_media/reference/programmable-logic/arty-z7/arty-z7-shield-an.png)
चित्र १.16.2.1.२.१ एकल अन्त्य एनालग इनपुटहरू।
A6-A11 लेबल गरिएका पिन एन्टी-एलियासिंग फिल्टर को माध्यम बाट Zynq PL मा एनालॉग सक्षम पिन को 3 जोडाहरु लाई सीधा जोडिएको छ। यो सर्किट चित्र 16.2.2 मा देखाइएको छ। पिन को यी जोडाहरु एक भोल्युम संग अंतर एनालग इनपुट को रूप मा प्रयोग गर्न सकिन्छtag0-1V बीचको भिन्नता। सम संख्याहरु जोडा को सकारात्मक पिन संग जोडिएको छ र विषम संख्याहरु नकारात्मक पिन संग जोडिएको छ (त्यसैले A6 र A7 एक एनालग इनपुट जोडा A6 सकारात्मक र A7 beingणात्मक हुदै)। ध्यान दिनुहोस् कि यद्यपि संधारित्र को लागी प्याडहरु उपस्थित छन्, ती यी पिनहरु को लागी लोड गरीएको छैन। FPGA को एनालग-सक्षम पिनहरु लाई पनि सामान्य डिजिटल FPGA पिनहरु जस्तै प्रयोग गर्न सकिन्छ, यो डिजिटल I/O को लागी यी पिनहरु को उपयोग गर्न को लागी पनि सम्भव छ।
V_P र V_N लेबल गरिएका पिन FPGA को VP_0 र VN_0 समर्पित एनालग इनपुट संग जोडिएको छ। पिन को यो जोडी पनि एक भोल्युम संग एक फरक एनालग इनपुट को रूप मा प्रयोग गर्न सकिन्छtag0-1V बीच ई, तर ती डिजिटल I/O को रूप मा प्रयोग गर्न सकिदैन। सर्किट मा संधारित्र चित्र १.16.2.2.२.२ मा पिन को यो जोडी को लागी आर्टी Z7 मा लोड गरीएको छ।
चित्र १.16.2.2.२.२ भिन्न एनालग इनपुटहरू।
Zynq भित्र XADC कोर १ MSPS मा संचालन गर्न सक्षम एक दोहोरो च्यानल १२-बिट एनालग-बाट-डिजिटल कनवर्टर हो। या त च्यानल ढाल पिन संग जोडिएको एनालग इनपुट को कुनै पनि द्वारा संचालित गर्न सकिन्छ। XADC कोर नियन्त्रण र गतिशील पुनर्गठन पोर्ट (DRP) को माध्यम बाट एक प्रयोगकर्ता डिजाइन बाट पहुँच छ। DRP ले भोलुम मा पहुँच प्रदान गर्दछtagई मोनिटरहरु कि FPGA को शक्ति रेल, र एक तापमान सेन्सर कि FPGA को भित्री हो प्रत्येक मा उपस्थित छन्। XADC कोर को उपयोग को बारे मा अधिक जानकारी को लागी, Xilinx कागजात "7 श्रृंखला FPGAs र Zynq-7000 सबै प्रोग्राम गर्न सकिने SoC XADC दोहोरो 12-बिट 1 MSPS एनालग-बाट-डिजिटल कनवर्टर" शीर्षक हेर्नुहोस्। यो "PS-XADC" इन्टरफेस को माध्यम बाट सीधै PS को उपयोग गरेर XADC कोर को उपयोग गर्न को लागी सम्भव छ। यो इन्टरफेस को अध्याय 30 मा पूर्ण मा वर्णन गरीएको छ जिङ्क
प्राविधिक संदर्भ म्यानुअल ( ug585-Zynq-7000-TRM [PDF])। आरएम (https://reference.digilentinc.com/tag/rm?do=showtag&tag=rm), कागजात (https://reference.digilentinc.com/tag/doc?do=showtag&tag=doc), arty-z7
(https://reference.digilentinc.com/tag/arty-z7?do=showtag&tag=arty-z7)
हाम्रो न्यूजलेटरको सदस्यता लिनुहोस्
| पहिलो नाम |
| अन्तिम नाम |
| इमेल ठेगाना |
| हाम्रा साझेदारहरू Xilinx विश्वविद्यालय कार्यक्रम (https://store.digilentinc.com/partneuniversity-program/) प्रविधि साझेदारहरू (https://store.digilentinc.com/technolpartners/) वितरकहरू (https://store.digilentinc.com/ourdistributors/) |
प्राविधिक समर्थन फोरम (https://forum.digilentinc.com) सन्दर्भ विकी (https://reference.digilentinc.com) हामीलाई सम्पर्क गर्नुहोस् (https://store.digilentinc.com/contactus/) |
| ग्राहक जानकारी(https://youtube.com/user/digilentinc) FAQ (https://resource.digilentinc.com/verify) स्टोर जानकारी (https://store.digilentinc.com/store-info/) |
कम्पनी जानकारी
हाम्रो बारेमा |
कागजातहरू / स्रोतहरू
 |
DIGILENT विकास बोर्ड आर्ट Z7 [pdf] प्रयोगकर्ता पुस्तिका विकास बोर्ड आर्टि Z7 |
