ປື້ມຄູ່ມືອ້າງອິງ Arty Z7
Arty Z7 ແມ່ນໂປແກຼມພັດທະນາທີ່ກຽມພ້ອມທີ່ຖືກອອກແບບມາຮອບ Zynq-7000 ™ All Programmable System-on-Chip (AP SoC) ຈາກ Xilinx. ສະຖາປັດຕະຍະ ກຳ Zynq-7000 ປະສົມປະສານກັບສອງແກນຫຼັກ, 650 MHz () ໂປເຊດເຊີ ARM Cortex-A9 ພ້ອມດ້ວຍ Xilinx 7-series Field Programmable Gate Array (FPGA) ຢ່າງມີເຫດຜົນ. ຄູ່ນີ້ໃຫ້ຄວາມສາມາດໃນການອ້ອມຮອບໂປເຊດເຊີທີ່ມີປະສິດທິພາບທີ່ມີອຸປະກອນເສີມແລະເຄື່ອງຄວບຄຸມທີ່ ກຳ ນົດໂດຍໂປແກຼມທີ່ເປັນເອກະລັກ, ເໝາະ ສົມກັບທ່ານ ສຳ ລັບໂປແກຼມເປົ້າ ໝາຍ.
ເຄື່ອງມື Vivado, Petalinux, ແລະ SDSoC ແຕ່ລະເຄື່ອງມືສະ ໜອງ ເສັ້ນທາງທີ່ສາມາດເຂົ້າເຖິງໄດ້ລະຫວ່າງການ ກຳ ນົດຊຸດອຸປະກອນເສີມທີ່ ກຳ ຫນົດເອງຂອງທ່ານແລະ ນຳ ເອົາການ ທຳ ງານຂອງມັນຂຶ້ນກັບ Linux OS () ຫລືໂປແກຼມໂລຫະທີ່ບໍ່ເຮັດວຽກຢູ່ໃນໂປເຊດເຊີ. ສຳ ລັບຜູ້ທີ່ຊອກຫາປະສົບການໃນການອອກແບບຕາມເຫດຜົນດິຈິຕອນແບບດັ້ງເດີມ, ມັນກໍ່ເປັນໄປໄດ້ທີ່ຈະບໍ່ສົນໃຈໂປແກຼມ ARM ແລະໂປແກຼມໂປແກຼມ FPGA ຂອງ Zynq ຄືກັບວ່າທ່ານຈະ Xilinx FPGA ອື່ນໆ. Digilent ສະ ໜອງ ວັດສະດຸແລະຊັບພະຍາກອນ ຈຳ ນວນ ໜຶ່ງ ສຳ ລັບ Arty Z7 ເຊິ່ງຈະຊ່ວຍໃຫ້ທ່ານລຸກຂຶ້ນແລະແລ່ນດ້ວຍເຄື່ອງມືທີ່ທ່ານເລືອກໄດ້ໄວ.
ປື້ມຄູ່ມືເອກະສານ Arty Z7 [Reference.Digilentinc]
ດາວໂລດປື້ມຄູ່ມືນີ້
- ຄູ່ມືການອ້າງອິງນີ້ຍັງບໍ່ສາມາດດາວໂຫລດໄດ້.
ຄຸນສົມບັດ
ໂຮງງານຜະລິດ ZYNQ
- ໂປເຊດເຊີ Cortex-A650 dual-core 9MHz
- ເຄື່ອງຄວບຄຸມຄວາມ ຈຳ DDR3 ມີ 8 ຊ່ອງ DMA ແລະ 4 ພອດ AXI3 Slave ທີ່ມີປະສິດຕິພາບສູງ
- ເຄື່ອງຄວບຄຸມຄວາມຖີ່ສູງ: 1G Ethernet, USB 2.0, SDIO
- ເຄື່ອງຄວບຄຸມອຸປະກອນເຊື່ອມຕໍ່ທີ່ມີຄວາມໄວສູງ: SPI, UART, CAN, I2C
- ສາມາດຕັ້ງໂປຣແກມໄດ້ຈາກ J.TAG, ແຟລດ Quad-SPI, ແລະບັດ microSD
- ຕາມເຫດຜົນຂອງໂປແກຼມທຽບເທົ່າກັບ Artix-7 FPGA
ຄວາມຊົງຈໍາ
- 512MB DDR3 ພ້ອມລົດເມ 16 ບິດ @ 1050Mbps
- 16MB Quad-SPI Flash ພ້ອມໂປແກຼມຜະລິດດ້ວຍໂປແກຼມ 48-bit ທີ່ເປັນເອກະລັກທົ່ວໂລກຂອງ EUI-48/64 ™
- ຊ່ອງສຽບ microSD
ພະລັງງານ
- ໃຊ້ຈາກ USB ຫຼືແຫຼ່ງໄຟຟ້າພາຍນອກ 7V-15V
USB ແລະ Ethernet
- PHY Gigabit Ethernet
- USB -JTAG ວົງຈອນການຂຽນໂປລແກລມ
- ຂົວ USB-UART
- USB OTG PHY (ຮອງຮັບເຈົ້າພາບເທົ່ານັ້ນ)
ສຽງແລະວິດີໂອ
- ພອດຫລົ້ມຈົມ HDMI (ວັດສະດຸປ້ອນ)
- ພອດແຫຼ່ງ HDMI (ຜົນຜະລິດ)
- ຜົນຜະລິດສຽງຂອງ PWM ຂັບເຄື່ອນດ້ວຍສຽງຂະ ໜາດ 3.5 ມມ
ສະຫຼັບ, ປຸ່ມກົດປຸ່ມ, ແລະໄຟ LED
- 4 ປຸ່ມກົດ
- 2 ຕົວປ່ຽນສະໄລ້
- 4 LEDs
- ໄຟ LED ຂະ ໜາດ 2 RGB
ຕົວເຊື່ອມຕໍ່ການຂະຫຍາຍ
- ສອງທ່າເຮືອ Pmod
- 16 Total FPGA I / O
- ຕົວເຊື່ອມຕໍ່ Arduino / chipKIT Shield
- ສູງສຸດ 49 ທັງ ໝົດ FPGA I / O (ເບິ່ງຕາຕະລາງຂ້າງລຸ່ມ)
- 6 ວັດສະດຸປ້ອນຂໍ້ມູນແບບດຽວ ສຳ ເລັດຮູບ 0-3.3V ກັບ XADC
- 4 ຄວາມແຕກຕ່າງ 0-1.0V ການປ້ອນຂໍ້ມູນແບບອະນາລັອກໃຫ້ແກ່ XADC
ທາງເລືອກໃນການຊື້
Arty Z7 ສາມາດຊື້ໄດ້ທັງ Zynq-7010 ຫລື Zynq-7020 ທີ່ສາມາດໂຫລດໄດ້. ທັງສອງຕົວປ່ຽນແປງຂອງຜະລິດຕະພັນ Arty Z7 ທັງສອງນີ້ຖືກເອີ້ນວ່າ Arty Z7-10 ແລະ Arty Z7-20 ຕາມ ລຳ ດັບ. ເມື່ອເອກະສານ Digilent ອະທິບາຍເຖິງ ໜ້າ ທີ່ທີ່ມີຢູ່ທົ່ວໄປກັບຕົວແປທັງສອງລຸ້ນນີ້, ພວກມັນຖືກເອີ້ນວ່າ "Arty Z7" ໂດຍລວມ. ເມື່ອອະທິບາຍບາງສິ່ງບາງຢ່າງທີ່ມີຢູ່ທົ່ວໄປກັບຕົວແປສະເພາະ, ຕົວປ່ຽນຈະຖືກເອີ້ນອອກມາຢ່າງຊັດເຈນໂດຍຊື່ຂອງມັນ.
ຄວາມແຕກຕ່າງພຽງແຕ່ລະຫວ່າງ Arty Z7-10 ແລະ Arty Z7-20 ແມ່ນຄວາມສາມາດຂອງພາກສ່ວນ Zynq ແລະ ຈຳ ນວນ I / O ທີ່ມີຢູ່ໃນເຄື່ອງປ້ອງກັນໄສ້. ໂປເຊດເຊີ Zynq ທັງສອງມີຄວາມສາມາດດຽວກັນ, ແຕ່ -20 ມີ FPGA ພາຍໃນຂະ ໜາດ ໃຫຍ່ກ່ວາ -3. ຄວາມແຕກຕ່າງລະຫວ່າງສອງຕົວແປແມ່ນສະຫລຸບຢູ່ລຸ່ມນີ້:
| ຜະລິດຕະພັນ | Arty Z7-10 | Arty Z7-20 |
| ສ່ວນ Zynq | XC7Z010-1CLG400C | XC7Z020-1CLG400C |
| 1 MSPS On-chip ADC () | ແມ່ນແລ້ວ | ແມ່ນແລ້ວ |
| ຊອກຫາຕາຕະລາງ (LUTs) | 17,600 | 53,200 |
| Flip-Flops | 35,200 | 106,400 |
| ຕັນ RAM () | 270 KB | 630 KB |
| ກະເບື້ອງຄຸ້ມຄອງໂມງ | 2 | 4 |
| ໄສ້ມີ I/O | 26 | 49 |
ໃນ Arty Z7-10, ແຖວພາຍໃນຂອງໄສ້ດິຈິຕອນ (IO26-IO41) ແລະ IOA (ຍັງເອີ້ນວ່າ IO42) ບໍ່ໄດ້ເຊື່ອມຕໍ່ກັບ FPGA, ແລະ A0-A5 ສາມາດຖືກ ນຳ ໃຊ້ເປັນວັດສະດຸປ້ອນຂໍ້ມູນປຽບທຽບເທົ່ານັ້ນ. ນີ້ຈະບໍ່ມີຜົນກະທົບຕໍ່ການເຮັດວຽກຂອງໄສ້ Arduino ທີ່ມີຢູ່ຫຼາຍທີ່ສຸດ, ເພາະວ່າສ່ວນໃຫຍ່ບໍ່ໄດ້ໃຊ້ສັນຍານດິຈິຕອນແຖວນີ້.
ກະດານດັ່ງກ່າວສາມາດຊື້ໄດ້ດ້ວຍຕົວເອງຫລືພ້ອມດ້ວຍຄູປອງເພື່ອປົດລັອກເຄື່ອງມື Xilinx SDSoC. ບັດ SDSoC ປົດລunlockອກໃບອະນຸຍາດ 1 ປີແລະສາມາດໃຊ້ກັບ Arty Z7 ເທົ່ານັ້ນ. ຫລັງຈາກໃບອະນຸຍາດ ໝົດ ອາຍຸ, SDSoC ລຸ້ນໃດທີ່ປ່ອຍອອກໃນຊ່ວງເວລາ 1 ປີນີ້ກໍ່ສາມາດສືບຕໍ່ ນຳ ໃຊ້ໄດ້ໂດຍບໍ່ ຈຳ ກັດ. ສຳ ລັບຂໍ້ມູນເພີ່ມເຕີມກ່ຽວກັບການຊື້, ເບິ່ງ ໜ້າ ຜະລິດຕະພັນ Arty Z7 (http://store.digilentinc.com/artyz7-apsoc-zynq-7000-development-board-for-makers-and-hobbyists/).
ໃນເວລາທີ່ຊື້, ມັນກໍ່ເປັນໄປໄດ້ທີ່ຈະເພີ່ມບັດ microSD, ການສະຫນອງພະລັງງານ 12V 3A, ແລະສາຍ USB micro ຕາມຄວາມຕ້ອງການ.
ໃຫ້ສັງເກດວ່າເນື່ອງຈາກ FPGA ຂະ ໜາດ ນ້ອຍກວ່າໃນ Zynq-7010, ມັນບໍ່ ເໝາະ ສົມທີ່ຈະຖືກ ນຳ ໃຊ້ເຂົ້າໃນ SDSoC ສຳ ລັບການ ນຳ ໃຊ້ວິໄສທັດທີ່ຝັງຢູ່. ພວກເຮົາແນະ ນຳ ໃຫ້ປະຊາຊົນຊື້ Arty Z7-20 ຖ້າພວກເຂົາສົນໃຈປະເພດເຫຼົ່ານີ້.
ຄວາມແຕກຕ່າງຈາກ PYNQ-Z1
Arty Z7-20 ແບ່ງປັນ SoC ດຽວກັນກັບ PYNQ-Z1. ຄຸນລັກສະນະທີ່ດີ, Arty Z7-20 ແມ່ນຂາດການປ້ອນຂໍ້ມູນ microphone, ແຕ່ເພີ່ມປຸ່ມ Power-on Reset. ຊອບແວທີ່ຂຽນ ສຳ ລັບ PYNQ-Z1 ຄວນ ດຳ ເນີນການບໍ່ປ່ຽນແປງຍົກເວັ້ນການ ນຳ ໃຊ້ໄມໂຄຣໂຟນ, ເຊິ່ງລະຫັດ PIN FPGA ຖືກປະໄວ້ບໍ່ເຊື່ອມຕໍ່.
ສະຫນັບສະຫນູນຊອບແວ
Arty Z7 ສາມາດໃຊ້ໄດ້ກັບ Vivado Design Suite ທີ່ມີປະສິດຕິພາບສູງຂອງ Xilinx. ເຄື່ອງມືນີ້ເຮັດໃຫ້ການອອກແບບຕາມເຫດຜົນຂອງ FPGA ແລະຝັງໂປແກຼມພັດທະນາໂປແກຼມ ARM ເຂົ້າໃນກະແສການອອກແບບທີ່ມີຄວາມງ່າຍດາຍແລະງ່າຍດາຍ. ມັນສາມາດຖືກ ນຳ ໃຊ້ໃນການອອກແບບລະບົບຕ່າງໆຂອງຄວາມສັບສົນໃດໆ, ຈາກລະບົບປະຕິບັດການທີ່ສົມບູນທີ່ ກຳ ລັງໃຊ້ໂປແກຼມ server ຫລາຍໆຄັ້ງໃນ tandem, ເປັນໂປແກຼມໂລຫະເປົ່າງ່າຍໆທີ່ຄວບຄຸມລະບົບໄຟ LED ຈຳ ນວນ ໜຶ່ງ.
ມັນຍັງເປັນໄປໄດ້ທີ່ຈະປະຕິບັດ Zynq AP SoC ເປັນ FPGA ໂດດດ່ຽວສໍາລັບຜູ້ທີ່ບໍ່ສົນໃຈໃນການນໍາໃຊ້ໂປເຊດເຊີໃນການອອກແບບຂອງພວກເຂົາ. ໃນຖານະເປັນຂອງ Vivado release 2015.4, Logic Analyzer ແລະຄຸນສົມບັດການສັງເຄາະລະດັບສູງຂອງ Vivado ແມ່ນສາມາດໃຊ້ໄດ້ຟຣີສໍາລັບທຸກຄົນ. WebPACK ເປົ້າຫມາຍ, ເຊິ່ງປະກອບມີ Arty Z7. Logic Analyzer ຊ່ວຍໃຫ້ມີເຫດຜົນໃນການດີບັກ, ແລະເຄື່ອງມື HLS ຊ່ວຍໃຫ້ທ່ານສາມາດລວບລວມລະຫັດ C ໂດຍກົງເຂົ້າໄປໃນ HDL.
ແພລະຕະຟອມ Zynq ແມ່ນ ເໝາະ ສົມທີ່ຈະຖືກເປົ້າ ໝາຍ ໃສ່ Linux, ແລະ Arty Z7 ແມ່ນບໍ່ມີຂໍ້ຍົກເວັ້ນ. ເພື່ອຊ່ວຍໃຫ້ທ່ານເລີ່ມຕົ້ນ, Digilent ໃຫ້ໂຄງການ Petalinux ເຊິ່ງຈະຊ່ວຍໃຫ້ທ່ານລຸກຂຶ້ນແລະເຮັດວຽກກັບລະບົບ Linux ໄດ້ໄວ. ສຳ ລັບຂໍ້ມູນເພີ່ມເຕີມ, ເບິ່ງທີ່ ສູນຊັບພະຍາກອນ Arty Z7 (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start).
Arty Z7 ຍັງສາມາດໃຊ້ໃນສະພາບແວດລ້ອມ SDSoC ຂອງ Xilinx, ເຊິ່ງຊ່ວຍໃຫ້ທ່ານສາມາດອອກແບບໂປແກຼມເລັ່ງດ່ວນຂອງ FPGA ແລະທໍ່ວິດີໂອດ້ວຍຄວາມສະດວກສະບາຍໃນສະພາບແວດລ້ອມ C / C ++ ທັງ ໝົດ. ສຳ ລັບຂໍ້ມູນເພີ່ມເຕີມກ່ຽວກັບ SDSoC, ເບິ່ງທີ່ ເວັບໄຊ Xilinx SDSoC
(https://www.xilinx.com/products/design-tools/software-zone/sdsoc.html). Digilent ຈະ ກຳ ລັງອອກແພລະຕະຟອມ Video ທີ່ມີຄວາມສາມາດພ້ອມກັບການສະ ໜັບ ສະ ໜູນ Linux ໃນເວລາ ສຳ ລັບ SDSoC 2017.1. ຈົ່ງສັງເກດວ່າຍ້ອນ FPGA ນ້ອຍກວ່າໃນ Arty Z7-10, ພຽງແຕ່ການສາທິດການປະມວນຜົນວິດີໂອຂັ້ນພື້ນຖານຫຼາຍເທົ່ານັ້ນທີ່ຖືກລວມເຂົ້າກັບເວທີນັ້ນ. Digilent ແນະ ນຳ Arty Z7-20 ສຳ ລັບຜູ້ທີ່ສົນໃຈໃນການປຸງແຕ່ງວິດີໂອ.
ຜູ້ທີ່ຄຸ້ນເຄີຍກັບເຄື່ອງມື Xilinx ISE / EDK ເກົ່າແກ່ກ່ອນທີ່ Vivado ຈະປ່ອຍອອກມາກໍ່ສາມາດເລືອກທີ່ຈະໃຊ້ Arty Z7 ໃນ toolet ນັ້ນ. Digilent ບໍ່ມີວັດສະດຸຫຼາຍຢ່າງໃນການສະ ໜັບ ສະ ໜູນ ສິ່ງນີ້, ແຕ່ທ່ານສາມາດຂໍຄວາມຊ່ວຍເຫຼືອຢູ່ສະ ເໝີ ກອງປະຊຸມ Digilent (https://forum.digilentinc.com).
ການສະຫນອງພະລັງງານ
Arty Z7 ສາມາດຂັບໄດ້ຈາກ Digilent USB-JTAG-UART ພອດ (J14) ຫຼືຈາກບາງຊະນິດຂອງແຫຼ່ງພະລັງງານເຊັ່ນ: ຫມໍ້ໄຟຫຼືການສະຫນອງພະລັງງານພາຍນອກ. Jumper JP5 (ຢູ່ໃກ້ກັບສະວິດໄຟ) ກໍານົດວ່າແຫຼ່ງພະລັງງານໃດຖືກນໍາໃຊ້.
ພອດ USB 2.0 ສາມາດສົ່ງກະແສໄຟຟ້າໄດ້ສູງສຸດ 0.5A ຕາມຂໍ້ມູນສະເພາະ. ນີ້ຄວນຈະສະຫນອງພະລັງງານພຽງພໍສໍາລັບການອອກແບບທີ່ສັບສົນຕ່ໍາ. ແອັບພລິເຄຊັນທີ່ຕ້ອງການຫຼາຍ, ລວມທັງອັນໃດກໍໄດ້ທີ່ຂັບແຜງຕໍ່ຂ້າງຫຼາຍອັນ ຫຼືອຸປະກອນ USB ອື່ນໆ, ອາດຈະຕ້ອງການພະລັງງານຫຼາຍກວ່າທີ່ພອດ USB ສາມາດໃຫ້ໄດ້. ໃນກໍລະນີນີ້, ການໃຊ້ພະລັງງານຈະເພີ່ມຂຶ້ນຈົນກ່ວາມັນຖືກຈໍາກັດໂດຍເຈົ້າພາບ USB. ຂໍ້ຈໍາກັດນີ້ແຕກຕ່າງກັນຫຼາຍລະຫວ່າງຜູ້ຜະລິດຄອມພິວເຕີໂຮດແລະຂຶ້ນກັບປັດໃຈຈໍານວນຫຼາຍ. ເມື່ອຢູ່ໃນຂອບເຂດຈໍາກັດໃນປະຈຸບັນ, ເມື່ອ voltage ລາງລົດໄຟຫຼຸດລົງຕໍ່າກ່ວາມູນຄ່າຕົວເລກຂອງພວກມັນ, Zynq ຖືກຕັ້ງຄ່າໃby່ໂດຍສັນຍານ Power-on Reset ແລະການໃຊ້ພະລັງງານຈະກັບຄືນສູ່ຄຸນຄ່າທີ່ບໍ່ໄດ້ໃຊ້ງານຂອງມັນ. ນອກຈາກນັ້ນ, ບາງແອັບພລິເຄຊັນອາດຈະຕ້ອງເຮັດວຽກໂດຍບໍ່ໄດ້ເຊື່ອມຕໍ່ກັບພອດ USB ຂອງ PC. ໃນກໍລະນີເຫຼົ່ານີ້, ການສະ ໜອງ ພະລັງງານຈາກພາຍນອກຫຼືແບັດເຕີຣີສາມາດໃຊ້ໄດ້.
ການສະຫນອງພະລັງງານພາຍນອກ (ເຊັ່ນ: wart ຝາ) ສາມາດນໍາໃຊ້ໄດ້ໂດຍການສຽບມັນເຂົ້າໄປໃນຊ່ອງສຽບໄຟ (J18) ແລະຕັ້ງ jumper JP5 ເປັນ "REG". ການສະໜອງຈະຕ້ອງໃຊ້ປລັກສຽບໂຄກ, ກາງບວກ 2.1 ມມ ເສັ້ນຜ່າສູນກາງພາຍໃນ, ແລະສົ່ງ 7VDC ຫາ 15VDC. ອຸປະກອນທີ່ເຫມາະສົມສາມາດຊື້ໄດ້ຈາກ Digilent webເວັບໄຊ ຫຼືຜ່ານຜູ້ຂາຍລາຍການເຊັ່ນ DigiKey. ການສະຫນອງພະລັງງານ voltages ສູງກວ່າ 15VDC ອາດເຮັດໃຫ້ເກີດຄວາມເສຍຫາຍຖາວອນ. ການສະ ໜອງ ພະລັງງານພາຍນອກທີ່ເsuitableາະສົມແມ່ນລວມເຂົ້າກັບຊຸດອຸປະກອນເສີມ Arty Z7.
ຄ້າຍຄືກັບການ ນຳ ໃຊ້ການສະ ໜອງ ພະລັງງານພາຍນອກ, ແບດເຕີຣີສາມາດໃຊ້ກັບພະລັງງານ Arty Z7 ໂດຍຕິດມັນໃສ່ເຄື່ອງປ້ອງກັນແລະປ້ອງກັນຕົວຕັ້ງຄ່າ JP5 ໃຫ້“ REG”. ປາຍໄຟໃນແງ່ບວກຕ້ອງເຊື່ອມຕໍ່ກັບ pin ທີ່ຕິດປ້າຍຊື່ວ່າ "VIN" ໃສ່ J7, ແລະຊ່ອງທາງລົບຕ້ອງເຊື່ອມຕໍ່ກັບ pin ທີ່ ໝາຍ ວ່າ GND () ໃສ່ J7.
The onboard Texas Instruments TPS65400 PMU ສ້າງຄວາມຕ້ອງການ 3.3V, 1.8V, 1.5V, ແລະ 1.0V ຈາກການປ້ອນພະລັງງານຕົ້ນຕໍ. ຕາຕະລາງ 1.1 ໃຫ້ຂໍ້ມູນເພີ່ມເຕີມ (ກະແສປົກກະຕິຂື້ນກັບການຕັ້ງຄ່າຂອງ Zynq ແລະຄ່າທີ່ສະ ໜອງ ແມ່ນປົກກະຕິຂອງການອອກແບບຂະ ໜາດ ກາງ / ຄວາມໄວ).
Arty Z7 ບໍ່ມີປຸ່ມປ່ຽນໄຟ, ສະນັ້ນເມື່ອແຫຼ່ງພະລັງງານໄດ້ເຊື່ອມຕໍ່ແລະເລືອກດ້ວຍ JP5, ມັນຈະຖືກເປີດເຄື່ອງຢູ່ສະເີ. ເພື່ອຣີເຊັດ Zynq ໂດຍບໍ່ມີການຕັດການເຊື່ອມຕໍ່ແລະເຊື່ອມຕໍ່ການສະຫນອງພະລັງງານໃຫມ່, ປຸ່ມ SRST ສີແດງສາມາດນໍາໃຊ້ໄດ້. ຕົວຊີ້ບອກພະລັງງານ LED () (LD13) ເປີດເມື່ອທໍ່ການສະຫນອງທັງຫມົດເຖິງ voltage.
| ການສະຫນອງ | ວົງຈອນ | Current (max/typical) |
| 3.3V | FPGA I / O, ພອດ USB, ໂມງ, Ethernet, SD slot, Flash, HDMI | 1.6A / 0.1A ເຖິງ 1.5A |
| 1.0V | FPGA, ຫຼັກອີເທີເນັດ | 2.6A / 0.2A ເຖິງ 2.1A |
| 1.5V | DDR3 | 1.8A / 0.1A ເຖິງ 1.2A |
| 1.8V | ຜູ້ຊ່ວຍ FPGA, Ethernet I / O, ຜູ້ຄວບຄຸມ USB | 1.8A / 0.1A ເຖິງ 0.6A |
ຕາຕະລາງ 1.1. ອຸປະກອນພະລັງງານ Arty Z7.
ສະຖາປັດຕະຍະ ກຳ Zynq APSoC
Zynq APSoC ໄດ້ແບ່ງອອກເປັນສອງລະບົບຍ່ອຍທີ່ແຕກຕ່າງກັນຄື: ລະບົບການປະມວນຜົນ (PS) ແລະໂປຣແກມສາມາດຕັ້ງໂປຣແກມໄດ້ (PL). ຮູບທີ່ 2.1 ສະແດງໃຫ້ເຫັນເຖິງການທັບຊ້ອນview ຂອງສະຖາປັດຕະຍະກໍາ Zynq APSoC, ທີ່ມີສີ PS ສີຂຽວອ່ອນແລະ PL ເປັນສີເຫຼືອງ. ກະລຸນາຮັບຊາບວ່າຕົວຄວບຄຸມ PCIe Gen2 ແລະເຄື່ອງຮັບສັນຍານຫຼາຍກິກາບິດແມ່ນບໍ່ມີຢູ່ໃນອຸປະກອນ Zynq-7020 ຫຼື Zynq-7010. 
(https://reference.digilentinc.com/_detail/zybo/zyng1.png?id=reference%3Aprogrammable-logic%3Aarty-z7%3Areference-manual)
ຮູບພາບ 2.1 ສະຖາປັດຕະຍະ ກຳ Zynq APSoC
PL ແມ່ນເກືອບຄືກັນກັບ Xilinx 7-series Artix FPGA, ຍົກເວັ້ນວ່າມັນປະກອບດ້ວຍທ່າເຮືອແລະລົດເມທີ່ອຸທິດຕົນຫຼາຍອັນທີ່ເຊື່ອມ ແໜ້ນ ມັນເຂົ້າກັບ PS. PL ຍັງບໍ່ມີຮາດແວການຕັ້ງຄ່າຄືກັນກັບ FPGA 7 ຊຸດປົກກະຕິ, ແລະມັນຈະຕ້ອງຖືກຕັ້ງຄ່າໂດຍກົງໂດຍຜູ້ປະມວນຜົນຫຼືຜ່ານທາງ JTAG ທ່າເຮືອ.
PS ປະກອບດ້ວຍຫຼາຍສ່ວນປະກອບ, ລວມທັງ ໜ່ວຍ ປະມວນຜົນການສະ ໝັກ (APU, ເຊິ່ງປະກອບມີ 2 ໜ່ວຍ ປະມວນຜົນ Cortex-A9), Advanced Microcontroller Bus Architecture (AMBA) Interconnect, DDR3 ໜ່ວຍ ຄວບຄຸມຄວາມ ຈຳ ແລະເຄື່ອງຄວບຄຸມອຸປະກອນເສີມຕ່າງໆທີ່ມີວັດສະດຸປ້ອນເຂົ້າແລະຜົນຜະລິດຂອງມັນໄດ້ເພີ່ມຂື້ນເປັນ 54 ເຄື່ອງທີ່ອຸທິດຕົນ. pins (ເອີ້ນວ່າເຂັມແບບ Multiplexed I / O, ຫຼື MIO). ຜູ້ຄວບຄຸມອຸປະກອນຄອມພິວເຕີ້ທີ່ບໍ່ມີວັດສະດຸປ້ອນແລະຜົນຜະລິດທີ່ເຊື່ອມຕໍ່ກັບເຂັມ MIO ສາມາດປ່ຽນເສັ້ນທາງ I / O ຂອງພວກເຂົາຜ່ານ PL, ຜ່ານອິນເຕີເຟດ Extended-MIO (EMIO). ເຄື່ອງຄວບຄຸມອຸປະກອນເຊື່ອມຕໍ່ແມ່ນເຊື່ອມຕໍ່ກັບໂປເຊດເຊີດັ່ງທີ່ເປັນທາດຜ່ານເຄື່ອງເຊື່ອມຕໍ່ອິນເຕີເນັດ AMBA ແລະມີບັນດາຜູ້ລົງທະບຽນຄວບຄຸມທີ່ສາມາດອ່ານໄດ້ / ສາມາດຂຽນໄດ້ທີ່ສາມາດແກ້ໄຂໄດ້ໃນພື້ນທີ່ຄວາມຊົງ ຈຳ ຂອງຜູ້ປຸງແຕ່ງ. ຕາມເຫດຜົນຂອງໂປແກຼມກໍ່ມີການເຊື່ອມຕໍ່ກັບ interconnect ເປັນທາດ, ແລະການອອກແບບສາມາດປະຕິບັດຫຼາຍແກນໃນຜ້າ FPGA ເຊິ່ງແຕ່ລະອັນຍັງມີບັນຊີລົງທະບຽນຄວບຄຸມທີ່ສາມາດແກ້ໄຂໄດ້. ຍິ່ງໄປກວ່ານັ້ນ, ຫຼັກປະຕິບັດທີ່ຢູ່ໃນ PL ສາມາດເຮັດໃຫ້ເກີດການຂັດຂວາງກັບຜູ້ປຸງແຕ່ງ (ການເຊື່ອມຕໍ່ທີ່ບໍ່ໄດ້ສະແດງຢູ່ໃນຮູບ 3) ແລະປະຕິບັດການເຂົ້າເຖິງ DMA ກັບຫນ່ວຍຄວາມຈໍາ DDR3.
ມີຫລາຍໆດ້ານຂອງສະຖາປັດຕະຍະ ກຳ Zynq APSoC ທີ່ເກີນຂອບເຂດຂອງເອກະສານນີ້. ສຳ ລັບ ຄຳ ອະທິບາຍທີ່ຄົບຖ້ວນແລະລະອຽດ, ອ້າງອີງເຖິງ ຄູ່ມືການອ້າງອີງດ້ານເຕັກນິກ Zynq ug585-Zynq-7000TRM [PDF]
ຕາຕະລາງ 2.1 ສະແດງໃຫ້ເຫັນອົງປະກອບພາຍນອກທີ່ເຊື່ອມຕໍ່ກັບ pins MIO ຂອງ Arty Z7. ການຕັ້ງຄ່າ Zynq File ພົບເຫັນຢູ່ໃນ ສູນຊັບພະຍາກອນ Arty Z7 (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start) ສາມາດຖືກ ນຳ ເຂົ້າເຂົ້າໃນ EDK ແລະ Vivado Designs ເພື່ອ ກຳ ນົດ PS ໃຫ້ຖືກຕ້ອງເພື່ອເຮັດວຽກກັບອຸປະກອນເສີມເຫຼົ່ານີ້.
| MIO 500 3.3 V | ອຸປະກອນຕໍ່ພ່ວງ |
| ປັກໝຸດ | ENET 0 | SPI Flash | USB 0 | ໄສ້ | UART 0 |
| 0 (N / C) | |||||
| 1 | CS () | ||||
| 2 | DQ0 | ||||
| 3 | DQ1 | ||||
| 4 | DQ2 | ||||
| 5 | DQ3 | ||||
| 6 | SCLK () | ||||
| 7 (N / C) | |||||
| 8 | SLCK FB | ||||
| 9 | ການຕັ້ງຄ່າອີເທີເນັດ | ||||
| 10 | Ethernet ຂັດຂວາງ | ||||
| 11 | USB ຜ່ານປະຈຸບັນ | ||||
| 12 | ໄສ້ Reset | ||||
| 13 (N / C) | |||||
| 14 | ການປ້ອນເຂົ້າ UART | ||||
| 15 | ຜົນໄດ້ຮັບ UART |
| MIO 501 1.8V | ອຸປະກອນຕໍ່ພ່ວງ | ||
| ປັກໝຸດ | ENET 0 | USB 0 | SDIO 0 |
| 16 | TXCK | ||
| 17 | TXD0 | ||
| 18 | TXD1 | ||
| 19 | TXD2 | ||
| 20 | TXD3 | ||
| 21 | TXCTL | ||
| 22 | RXCK | ||
| 23 | RXD0 | ||
| 24 | RXD1 | ||
| 25 | RXD2 | ||
| 26 | RXD3 | ||
| 27 | RXCTL | ||
| 28 | ຂໍ້ມູນ 4 | ||
| 29 | DIR | ||
| 30 | STP | ||
| 31 | NXT | ||
| 32 | ຂໍ້ມູນ 0 | ||
| 33 | ຂໍ້ມູນ 1 | ||
| 34 | ຂໍ້ມູນ 2 | ||
| 35 | ຂໍ້ມູນ 3 | ||
| 36 | CLK | ||
| 37 | ຂໍ້ມູນ 5 | ||
| 38 | ຂໍ້ມູນ 6 | ||
| 39 | ຂໍ້ມູນ 7 | ||
| 40 | CCLK | ||
| 41 | CMD | ||
| 42 | D0 | ||
| 43 | D1 | ||
| 44 | D2 | ||
| 45 | D3 | ||
| 46 | ຣີເຊັດ | ||
| 47 | CD | ||
| 48 (N / C) | |||
| 49 (N / C) | |||
| 50 (N / C) | |||
| 51 (N / C) | |||
| 52 | MDC | ||
| 53 | MDIO |
ການຕັ້ງຄ່າ Zynq
ບໍ່ຄືກັບອຸປະກອນ Xilinx FPGA, ອຸປະກອນ APSoC ເຊັ່ນ: Zynq-7020 ໄດ້ຖືກອອກແບບອ້ອມຮອບຕົວປະມວນຜົນ, ເຊິ່ງເຮັດ ໜ້າ ທີ່ເປັນແມ່ບົດໃນການສ້າງໂຄງສ້າງທີ່ມີເຫດຜົນແລະອຸປະກອນຕໍ່ພ່ວງອື່ນ chip ທັງonົດໃນຊິບໃນລະບົບປະມວນຜົນ. ນີ້ເຮັດໃຫ້ຂະບວນການ boot Zynq ມີຄວາມຄ້າຍຄືກັນກັບ microcontroller ຫຼາຍກ່ວາ FPGA. ຂະບວນການນີ້ກ່ຽວຂ້ອງກັບການໂຫຼດແລະປະມວນຜົນໂປຣແກມ Zynq Boot Image, ເຊິ່ງລວມມີ First Stage Bootloader (FSBL), bitstream ສໍາລັບການກໍານົດຄ່າຕາມເຫດຜົນຂອງໂປຣແກມ (ເປັນທາງເລືອກ), ແລະຄໍາຮ້ອງສະຫມັກຂອງຜູ້ໃຊ້. ຂະບວນການບູດແບ່ງອອກເປັນສາມວິນາທີtages:
Stage 0
ຫລັງຈາກ Arty Z7 ຖືກ ນຳ ໃຊ້ຫລື Zynq ຖືກຕັ້ງຄ່າ ໃໝ່ (ໃນຊອບແວຫລືກົດ SRST), ໂປເຊດເຊີ ໜຶ່ງ ໃນ CPU (CPU0) ເລີ່ມປະຕິບັດຊິ້ນສ່ວນພາຍໃນຂອງລະຫັດທີ່ອ່ານເທົ່ານັ້ນທີ່ເອີ້ນວ່າ BootROM. ຖ້າແລະພຽງແຕ່ຖ້າ Zynq ຖືກເປີດໃຊ້ງານເທົ່ານັ້ນ, BootROM ຈະ ທຳ ອິດສະຖານະຂອງ pins ເຂົ້າໃນການລົງທະບຽນ mode (ໂມດໂມດຖືກຕິດຢູ່ກັບ JP4 ໃນ Arty Z7). ຖ້າ BootROM ກຳ ລັງຖືກປະຕິບັດເນື່ອງຈາກເຫດການການຕັ້ງຄ່າ ໃໝ່, ຫຼັງຈາກນັ້ນເຂັມໂຫມດບໍ່ຖືກເລື່ອນ, ແລະສະຖານະພາບຂອງສະ ໄໝ ກ່ອນຂອງການລົງທະບຽນ ໂໝດ ຖືກໃຊ້. ນີ້ ໝາຍ ຄວາມວ່າ Arty Z7 ຕ້ອງການວົງຈອນໄຟຟ້າເພື່ອລົງທະບຽນການປ່ຽນແປງໃດໆໃນ jumper mode mode (JP4). ຕໍ່ໄປ, BootROM ຄັດລອກ FSBL ຈາກຮູບແບບຂອງ ໜ່ວຍ ຄວາມ ຈຳ ທີ່ບໍ່ປ່ຽນແປງເຊິ່ງລະບຸໂດຍ ໂໝດ ລົງທະບຽນກັບ RAM 256 KB ຂອງພາຍໃນ () ພາຍໃນ APU (ທີ່ເອີ້ນວ່າ On-Chip Memory, ຫຼື OCM). FSBL ຕ້ອງຖືກຫໍ່ເຂົ້າໄປໃນຮູບພາບ Zynq Boot Image ເພື່ອໃຫ້ BootROM ຄັດລອກມັນໄດ້ຢ່າງຖືກຕ້ອງ. ສິ່ງສຸດທ້າຍທີ່ BootROM ເຮັດແມ່ນການປະຕິບັດງານກັບ FSBL ໃນ OCM.
Stage 1
ໃນລະຫວ່າງນີ້ stage, FSBL ທໍາອິດສໍາເລັດການຕັ້ງຄ່າອົງປະກອບ PS, ເຊັ່ນ: ຕົວຄວບຄຸມຫນ່ວຍຄວາມຈໍາ DDR. ຫຼັງຈາກນັ້ນ, ຖ້າ bitstream ມີຢູ່ໃນ Zynq Boot Image, ມັນຖືກອ່ານແລະໃຊ້ເພື່ອກໍານົດ PL. ສຸດທ້າຍ, ຄໍາຮ້ອງສະຫມັກຂອງຜູ້ໃຊ້ໄດ້ຖືກໂຫລດເຂົ້າໄປໃນຫນ່ວຍຄວາມຈໍາຈາກ Zynq Boot Image, ແລະການປະຕິບັດໄດ້ຖືກມອບໃຫ້ມັນ.
Stage 2
s ສຸດທ້າຍtage ແມ່ນການປະຕິບັດຄໍາຮ້ອງສະຫມັກຂອງຜູ້ໃຊ້ທີ່ຖືກໂຫຼດໂດຍ FSBL. ອັນນີ້ສາມາດເປັນໂຄງການປະເພດໃດ ໜຶ່ງ, ຈາກການອອກແບບ“ ສະບາຍດີໂລກ” ທີ່ລຽບງ່າຍໄປຫາວິນາທີ S.tage Boot loader ໃຊ້ເພື່ອບູດລະບົບປະຕິບັດການຄືກັບ Linux. ສໍາລັບຄໍາອະທິບາຍທີ່ລະອຽດກວ່າກ່ຽວກັບຂະບວນການບູດ, ເບິ່ງບົດທີ 6 ຂອງ ຄູ່ມືການອ້າງອີງດ້ານວິຊາການ Zynq (ສະຫນັບສະຫນູນ [PDF]).
ຮູບພາບແບບ Zynq Boot ແມ່ນຖືກສ້າງຂື້ນໂດຍຮ້ອງ Vivado ແລະ Xilinx Software Development Kit (Xilinx SDK). ສຳ ລັບຂໍ້ມູນກ່ຽວກັບການສ້າງຮູບພາບນີ້ກະລຸນາເບິ່ງເອກະສານ Xilinx ທີ່ມີຢູ່ ສຳ ລັບເຄື່ອງມືເຫຼົ່ານີ້.
Arty Z7 ຮອງຮັບສາມໂຫມດ boot ທີ່ແຕກຕ່າງກັນ: microSD, Quad SPI Flash, ແລະ JTAG. ໂຫມດບູດຖືກເລືອກໂດຍໃຊ້ Mode jumper (JP4), ເຊິ່ງມີຜົນກະທົບຕໍ່ສະຖານະຂອງ pins ການຕັ້ງຄ່າ Zynq ຫຼັງຈາກເປີດເຄື່ອງ. ຮູບທີ 3.1 ສະແດງໃຫ້ເຫັນວິທີການທີ່ pins ການຕັ້ງຄ່າ Zynq ເຊື່ອມຕໍ່ຢູ່ໃນ Arty Z7.
(https://reference.digilentinc.com/_detail/reference/programmable-logic/arty-z7/arty-z7-config.png?d=reference%3Aprogrammable-ogic%3Aartyz7%3Areference-manual)
ຮູບທີ 3.1. ເຂັມຕັ້ງຄ່າ Arty Z7.
ຮູບແບບບູດສາມແບບໄດ້ຖືກອະທິບາຍໄວ້ໃນພາກຕໍ່ໄປນີ້.
ແບບ Boot microSD
Arty Z7 ຮອງຮັບການບູດຈາກບັດ microSD ທີ່ໃສ່ລົງໃນຕົວເຊື່ອມຕໍ່ J9. ຂັ້ນຕອນຕໍ່ໄປນີ້ຈະຊ່ວຍໃຫ້ທ່ານສາມາດບູດ Zynq ຈາກ microSD ດ້ວຍ Zynq Boot Image ທີ່ຖືກສ້າງຂື້ນດ້ວຍເຄື່ອງມື Xilinx:
- ຟໍແມັດກາດ microSD ດ້ວຍ FAT32 file ລະບົບ.
- ຄັດລອກຮູບພາບ Zynq Boot ທີ່ສ້າງດ້ວຍ Xilinx SDK ໃສ່ບັດ microSD.
- ປ່ຽນຊື່ Zynq Boot Image ໃສ່ໃນ microSD card ໃສ່ BOOT.bin.
- ເອົາບັດ microSD ອອກຈາກຄອມພິວເຕີຂອງທ່ານແລະໃສ່ມັນໃສ່ອຸປະກອນເຊື່ອມຕໍ່ J9 ໃນ Arty Z7.
- ແນບແຫຼ່ງພະລັງງານໃສ່ Arty Z7 ແລະເລືອກມັນໂດຍໃຊ້ JP5.
- ວາງ jumper ດຽວໃສ່ JP4, ຫຍໍ້ສອງເຂັມສອງອັນທີ່ສຸດ (ໃສ່ປ້າຍຊື່ວ່າ "SD").
- ປ່ຽນກະດານ. ຕອນນີ້ກະດານຈະເລີ່ມໃສ່ຮູບໃນ microSD card.
ແບບ Quad SPI Boot Mode
Arty Z7 ມີ onboard ຂະ ໜາດ 16MB Quad-SPI Flash ທີ່ Zynq ສາມາດໃສ່ໄດ້ຈາກ. ເອກະສານສາມາດໃຊ້ໄດ້ຈາກ Xilinx ອະທິບາຍວິທີການໃຊ້ Xilinx SDK ໃນການຂຽນ Zynq Boot Image ເຂົ້າໃນອຸປະກອນ Flash ທີ່ຕິດກັບ Zynq. ເມື່ອ Quad SPI Flash ໄດ້ຖືກໂຫລດດ້ວຍ Zynq Boot Image, ຂັ້ນຕອນຕໍ່ໄປນີ້ສາມາດປະຕິບັດຕາມເພື່ອໃສ່ເກີບຈາກມັນ:
- ແນບແຫຼ່ງພະລັງງານໃສ່ Arty Z7 ແລະເລືອກມັນໂດຍໃຊ້ JP5.
- ວາງກະຕຸກດຽວໃສ່ JP4, ຫຍໍ້ເຂັມສອງຈຸດ (ປ້າຍຊື່ວ່າ "QSPI").
- ປ່ຽນກະດານ. ຕອນນີ້ກະດານຈະເລີ່ມໃສ່ຮູບພາບທີ່ເກັບໄວ້ໃນແຟດ Quad SPI.
JTAG ໂໝດບູດ
ເມື່ອວາງໄວ້ໃນ JTAG ໂຫມດບູດ, ໂປເຊດເຊີຈະລໍຖ້າຈົນກ່ວາຊອບແວຖືກໂຫລດໂດຍຄອມພິວເຕີໂຮດໂດຍໃຊ້ເຄື່ອງມື Xilinx. ຫຼັງຈາກທີ່ຊອບແວໄດ້ຮັບການໂຫຼດ, ມັນເປັນໄປໄດ້ທີ່ຈະໃຫ້ຊອບແວເລີ່ມຕົ້ນການປະຕິບັດ, ຫຼືຂັ້ນຕອນທີໂດຍຜ່ານການເສັ້ນໂດຍການນໍາໃຊ້ Xilinx SDK.
ມັນຍັງເປັນໄປໄດ້ທີ່ຈະຕັ້ງຄ່າ PL ໂດຍກົງຜ່ານທາງ JTAG, ເປັນເອກະລາດຂອງໂຮງງານຜະລິດ. ນີ້ສາມາດເຮັດໄດ້ໂດຍໃຊ້ Vivado Hardware Server.
Arty Z7 ຖືກຕັ້ງຄ່າໃຫ້ໃສ່ເກີບໃນ Cascaded JTAG ຮູບແບບ, ເຊິ່ງອະນຸຍາດໃຫ້ PS ສາມາດເຂົ້າເຖິງໄດ້ຜ່ານ J ໂຕດຽວກັນTAG ພອດເປັນ PL. ມັນກໍ່ເປັນໄປໄດ້ທີ່ຈະບູດ Arty Z7 ໃນ Independent JTAG ຮູບແບບໂດຍການໂຫຼດ jumper ໃນ JP2 ແລະຫຍໍ້ມັນ. ອັນນີ້ຈະເຮັດໃຫ້ PS ບໍ່ສາມາດເຂົ້າຫາໄດ້ຈາກ onboard JTAG ວົງຈອນ, ແລະພຽງແຕ່ PL ຈະສາມາດເບິ່ງເຫັນໄດ້ໃນຕ່ອງໂສ້ການສະແກນ. ເພື່ອເຂົ້າຫາ PS ຜ່ານ JTAG ໃນຂະນະທີ່ຢູ່ໃນເອກະລາດ JTAG ຮູບແບບ, ຜູ້ໃຊ້ຈະຕ້ອງເສັ້ນທາງສັນຍານສໍາລັບ PJ ໄດ້TAG ຕໍ່ຂ້າງເທິງ EMIO, ແລະນໍາໃຊ້ອຸປະກອນພາຍນອກເພື່ອສື່ສານກັບມັນ.
Quad SPI Flash
Arty Z7 ມີໂປແກມ NOR Quad SPI serial NOR. Spansion S25FL128S ແມ່ນໃຊ້ໃນກະດານນີ້. ໜ່ວຍ ຄວາມ ຈຳ ແບບ Multi-I / O SPI Flash ແມ່ນໃຊ້ເພື່ອສະ ໜອງ ລະຫັດແລະການເກັບຮັກສາຂໍ້ມູນທີ່ບໍ່ປ່ຽນແປງ. ມັນສາມາດຖືກນໍາໃຊ້ເພື່ອເລີ່ມຕົ້ນລະບົບຍ່ອຍຍ່ອຍ PS ເຊັ່ນດຽວກັນກັບການຕັ້ງຄ່າລະບົບຍ່ອຍຍ່ອຍ PL. ຄຸນລັກສະນະຂອງອຸປະກອນທີ່ກ່ຽວຂ້ອງແມ່ນ:
- 16 MB ()
- x1, x2, ແລະ x4 ສະຫນັບສະຫນູນ
- ລົດເມຄວາມໄວສູງເຖິງ 104 MHz (), ສະຫນັບສະຫນູນອັດຕາການຕັ້ງຄ່າ Zynq @ 100 MHz (). ໃນໂຫມດ Quad SPI, ສິ່ງນີ້ແປເປັນ 400Mbs
- ໃຊ້ຈາກ 3.3V
SPI Flash ເຊື່ອມຕໍ່ກັບ Zynq-7000 APSoC ແລະຮອງຮັບການໂຕ້ຕອບ Quad SPI. ນີ້ຮຽກຮ້ອງໃຫ້ມີການເຊື່ອມຕໍ່ກັບ pins ສະເພາະໃນທະນາຄານ MIO 0/500, ໂດຍສະເພາະ MIO [1: 6,8] ດັ່ງທີ່ໄດ້ລະບຸໄວ້ໃນ Zynq datasheet. ຮູບແບບການ ຕຳ ນິຕິຊົມ Quad-SPI ແມ່ນຖືກ ນຳ ໃຊ້, ດັ່ງນັ້ນ qspi_sclk_fb_out / MIO [8] ຖືກປ່ອຍໃຫ້ປ່ອຍແບບອິດສະຫຼະແລະເຊື່ອມຕໍ່ກັບຕົວຕ້ານທານແຮງດຶງ 20K ເທົ່າກັບ 3.3V ເທົ່ານັ້ນ. ນີ້ຊ່ວຍໃຫ້ຄວາມຖີ່ຂອງໂມງ Quad SPI ສູງກວ່າ FQSPICLK2 (ເບິ່ງຄູ່ມືການອ້າງອິງດ້ານວິຊາການຂອງ Zynq
( ug585-Zynq-7000-TRM [PDF]) ສຳ ລັບເພີ່ມເຕີມກ່ຽວກັບເລື່ອງນີ້).
ຄວາມ ຈຳ DDR
Arty Z7 ປະກອບມີສ່ວນປະກອບ ໜ່ວຍ ຄວາມ ຈຳ IS43TR16256A-125KBL DDR3 ສ້າງອັນດັບດຽວ, ອິນເຕີເຟດຄວາມກວ້າງ 16 ບິດ, ແລະຄວາມຈຸທັງ ໝົດ 512MiB. DDR3 ແມ່ນເຊື່ອມຕໍ່ກັບຕົວຄວບຄຸມ ໜ່ວຍ ຄວາມ ຈຳ ທີ່ຍາກໃນລະບົບປະມວນຜົນ (PS), ດັ່ງທີ່ໄດ້ລະບຸໄວ້ໃນເອກະສານ Zynq.
PS ລວມມີອິນເຕີເຟດພອດ ໜ່ວຍ ຄວາມ ຈຳ AXI, ຕົວຄວບຄຸມ DDR, PHY ທີ່ກ່ຽວຂ້ອງ, ແລະທະນາຄານ I / O ທີ່ອຸທິດຕົນ. ອິນເຕີເຟດຄວາມ ຈຳ DDR3 ມີຄວາມໄວສູງເຖິງ 533 MHz () / 1066 Mbps.
Arty Z7 ໄດ້ຖືກສົ່ງກັບ 40 ohms (+/- 10%) ຄວາມກົດດັນຂອງສັນຍານ ສຳ ລັບສັນຍານອັນດຽວ, ແລະໂມງແລະ strobes ທີ່ແຕກຕ່າງກັນຕັ້ງເປັນ 80 ohms (+/- 10%). ຄຸນະລັກສະນະ ໜຶ່ງ ທີ່ເອີ້ນວ່າ DCI (Digitaled Controlled Impedance) ຖືກ ນຳ ໃຊ້ເພື່ອໃຫ້ກົງກັບຄວາມແຮງຂອງການຂັບແລະການກີດຂວາງການຢຸດຂອງເສົາເຂັມ PS ຕໍ່ການຂັດຂວາງ. ໃນດ້ານຄວາມຊົງ ຈຳ, ແຕ່ລະຊິບຈະຊ່ວຍໃຫ້ການຢຸດເຊົາຂອງມັນແລະຄວາມແຮງຂອງການຂັບໄດ້ໂດຍໃຊ້ຕົວຕ້ານທານ 240-ohm ໃສ່ໃນ ZQ.
ຍ້ອນເຫດຜົນໃນການຈັດວາງ, ສອງກຸ່ມ byte ຂອງຂໍ້ມູນ (DQ [0-7, DQ [8-15]) ຖືກປ່ຽນ. ຜົນກະທົບດຽວກັນ, ຂໍ້ມູນທີ່ຢູ່ໃນກຸ່ມ byte ໄດ້ຖືກແລກປ່ຽນເຊັ່ນກັນ. ການປ່ຽນແປງເຫຼົ່ານີ້ແມ່ນມີຄວາມໂປ່ງໃສຕໍ່ຜູ້ໃຊ້. ໃນລະຫວ່າງຂັ້ນຕອນການອອກແບບທັງ ໝົດ, ຄຳ ແນະ ນຳ ຂອງ Xilinx PCB ໄດ້ຖືກປະຕິບັດຕາມ.
ທັງ ໜ່ວຍ ຊິມຄວາມ ຈຳ ແລະທະນາຄານ PS DDR ແມ່ນໃຊ້ຈາກການສະ ໜອງ 1.5V. ການອ້າງອິງຈຸດກາງຂອງ 0.75V ຖືກສ້າງຂື້ນດ້ວຍຕົວແຍກຕົວຕ້ານທານແບບງ່າຍດາຍແລະສາມາດໃຊ້ໄດ້ກັບ Zynq ເປັນເອກະສານອ້າງອີງພາຍນອກ.
ສຳ ລັບການ ດຳ ເນີນງານທີ່ເproperາະສົມ, ມັນເປັນສິ່ງ ຈຳ ເປັນທີ່ຕົວຄວບຄຸມ ໜ່ວຍ ຄວາມ ຈຳ PS ຖືກຕັ້ງຄ່າຢ່າງຖືກຕ້ອງ. ການຕັ້ງຄ່າຕັ້ງແຕ່ລົດຊາດຄວາມຊົງ ຈຳ ຕົວຈິງຈົນເຖິງການຊັກຊ້າຂອງການຕິດຕາມກະດານ. ເພື່ອຄວາມສະດວກສະບາຍຂອງເຈົ້າ, Zynq presets file ສໍາລັບ Arty Z7 ແມ່ນໃຫ້ຢູ່ໃນ ສູນຊັບພະຍາກອນ
(https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start) ແລະຕັ້ງຄ່າ IP ຂອງລະບົບປະມວນຜົນ Zynq ໂດຍອັດຕະໂນມັດດ້ວຍຕົວ ກຳ ນົດທີ່ຖືກຕ້ອງ.
ສໍາລັບການປະຕິບັດ DDR3 ທີ່ດີທີ່ສຸດ, ການຝຶກອົບຮົມ DRAM ແມ່ນເປີດໃຫ້ໃຊ້ໃນການຂຽນລະດັບ, ອ່ານປະຕູ, ແລະອ່ານຕົວເລືອກຕາໃນຂໍ້ມູນໃນເຄື່ອງມືການຕັ້ງຄ່າ PS ໃນເຄື່ອງມື Xilinx. ການຝຶກອົບຮົມແມ່ນເຮັດແບບໄດນາມິກໂດຍຜູ້ຄວບຄຸມບັນຊີກ່ຽວກັບຄວາມຊັກຊ້າຂອງກະດານ, ການປ່ຽນແປງຂັ້ນຕອນແລະການຫລອກລວງຄວາມຮ້ອນ. ຄ່າເລີ່ມຕົ້ນທີ່ດີທີ່ສຸດ ສຳ ລັບຂະບວນການຝຶກອົບຮົມແມ່ນການຊັກຊ້າຂອງກະດານ (ການລ່າຊ້າ) ສຳ ລັບສັນຍານຄວາມ ຈຳ ທີ່ແນ່ນອນ.
ການຊັກຊ້າຂອງກະດານແມ່ນໄດ້ລະບຸໄວ້ໃນແຕ່ລະກຸ່ມ byte. ຕົວກໍານົດການເຫຼົ່ານີ້ແມ່ນສະເພາະໃນກະດານແລະໄດ້ຖືກຄິດໄລ່ຈາກບົດລາຍງານຄວາມຍາວຂອງ PCB. ຄຸນຄ່າຂອງ DQS to CLK Delay ແລະ Board Delay ແມ່ນຖືກຄິດໄລ່ໂດຍສະເພາະກັບ Arty Z7 interface ແບບອອກແບບຄວາມຊົງ ຈຳ ແບບ PCB.
ສຳ ລັບລາຍລະອຽດເພີ່ມເຕີມກ່ຽວກັບການປະຕິບັດງານຄວບຄຸມຄວາມ ຈຳ, ເບິ່ງໃນ Xilinx ຄູ່ມືການອ້າງອີງດ້ານວິຊາການ Zynq ( ug585-Zynq-7000-TRM [PDF]).
frequency ຄວາມຖີ່ຂອງໂມງທີ່ແທ້ຈິງແມ່ນ 525 MHz () ຢູ່ Arty Z7 ເນື່ອງຈາກຂໍ້ ຈຳ ກັດ PLL.
ຂົວ USB UART (Port Serial)
Arty Z7 ປະກອບມີຂົວ FTDI FT2232HQ USB-UART (ຕິດກັບສາຍ J14) ທີ່ຊ່ວຍໃຫ້ທ່ານສາມາດໃຊ້ໂປແກຼມໂປຼແກຼມ PC ໄດ້
ສື່ສານກັບກະດານໂດຍໃຊ້ ຄຳ ສັ່ງ port ມາດຕະຖານ COM (ຫລືໂຕ້ຕອບ TTY ໃນ Linux). ໄດເວີຖືກຕິດຕັ້ງໂດຍອັດຕະໂນມັດໃນ Windows ແລະລຸ້ນ ໃໝ່ ຂອງ Linux. ຂໍ້ມູນທີ່ Port Serial ແມ່ນຖືກແລກປ່ຽນກັບ Zynq ໂດຍໃຊ້ພອດ serial ສອງສາຍ (TXD / RXD). ຫຼັງຈາກຄົນຂັບລົດໄດ້ຖືກຕິດຕັ້ງແລ້ວ, ຄຳ ສັ່ງ I / O ສາມາດໃຊ້ໄດ້ຈາກຄອມພິວເຕີ້ທີ່ມຸ້ງໄປຫາພອດ COM ເພື່ອຜະລິດການຈາລະຈອນຂໍ້ມູນແບບ serial ໃນພິນ Zynq. ພອດແມ່ນຕິດກັບເຂັມ PS (MIO) ແລະສາມາດໃຊ້ຮ່ວມກັບຕົວຄວບຄຸມ UART.
ການຕັ້ງຄ່າ Zynq file (ມີຢູ່ໃນ ສູນຊັບພະຍາກອນ Arty Z7 (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start))
ເບິ່ງແຍງແຜນທີ່ທີ່ຖືກຕ້ອງແລະຖືກຕ້ອງຕໍ່ກັບຕົວຄວບຄຸມ UART 0 ແລະໃຊ້ຕົວ ກຳ ນົດໂປໂຕຄອນຕໍ່ໄປນີ້: ອັດຕາ 115200 baud, 1 ບິດຢຸດ, ບໍ່ມີຄວາມຍາວ, ຄວາມຍາວ 8 ຕົວ.
ໄຟ LED ສອງສະຖານະໃນເຮືອໃຫ້ການຕອບສະ ໜອງ ຕໍ່ສາຍຕາກ່ຽວກັບການຈະລາຈອນທີ່ໄຫຼຜ່ານທ່າເຮືອ: LED ສົ່ງ () (LD11) ແລະ LED ຮັບ () (LD10). ຊື່ສັນຍານທີ່ບົ່ງບອກທິດທາງແມ່ນມາຈາກຈຸດຂອງ-view ຂອງ DTE (ອຸປະກອນ Terminal ຂໍ້ມູນ), ໃນກໍລະນີນີ້ PC.
FT2232HQ ຍັງຖືກໃຊ້ເປັນຕົວຄວບຄຸມສໍາລັບ Digilent USB-JTAG ວົງຈອນ, ແຕ່ USB-UART ແລະ USB-JTAG ໜ້າ ທີ່ເຮັດວຽກທັງindependົດເປັນເອກະລາດຂອງກັນແລະກັນ. ນັກຂຽນໂປຣແກມສົນໃຈໃຊ້ຟັງຊັນ UART ຂອງ FT2232 ພາຍໃນການອອກແບບຂອງເຂົາເຈົ້າບໍ່ຈໍາເປັນຕ້ອງກັງວົນກ່ຽວກັບ JTAG ວົງຈອນຂັດຂວາງການໂອນຂໍ້ມູນ UART, ແລະໃນທາງກັບກັນ. ການປະສົມປະສານຂອງສອງລັກສະນະນີ້ເຂົ້າໄປໃນອຸປະກອນດຽວເຮັດໃຫ້ Arty Z7 ໄດ້ຮັບການດໍາເນີນໂຄງການ, ຕິດຕໍ່ສື່ສານຜ່ານ UART, ແລະພະລັງງານຈາກຄອມພິວເຕີທີ່ຕິດກັບສາຍ Micro USB ດຽວ.
ສັນຍານ DTR ຈາກຕົວຄວບຄຸມ UART ເທິງ FT2232HQ ແມ່ນເຊື່ອມຕໍ່ກັບ MIO12 ຂອງອຸປະກອນ Zynq ຜ່ານ JP1. ຖ້າ Arduino IDE ຖືກພອດເພື່ອເຮັດວຽກກັບ Arty Z7, ເຄື່ອງປະດັບນີ້ສາມາດຫຍໍ້ໄດ້ແລະ MIO12 ສາມາດໃຊ້ໃນການວາງ Arty Z7 ຢູ່ໃນ "ກຽມພ້ອມທີ່ຈະຮັບຮູບແຕ້ມແບບ ໃໝ່". ນີ້ອາດຈະເປັນແບບຢ່າງຂອງພຶດຕິ ກຳ ຂອງເຄື່ອງຈັກ ສຳ ລັບໃສ່ເກີບ Arduino IDE ປົກກະຕິ.
microSD Slot
Arty Z7 ໃຫ້ຊ່ອງສຽບ MicroSD (J9) ສຳ ລັບການເກັບຂໍ້ມູນຫນ່ວຍຄວາມ ຈຳ ພາຍນອກທີ່ບໍ່ປ່ຽນແປງພ້ອມທັງການປິດ Zynq. ຊ່ອງສຽບແມ່ນສາຍໃຫ້ Bank Bank 1/501 MIO [40-47], ລວມທັງບັດກວດພົບ. ດ້ານ PS, ອຸປະກອນເຊື່ອມຕໍ່ SDIO 0 ແມ່ນຖືກແຕ້ມໃສ່ເຂັມເຫຼົ່ານີ້ແລະຄວບຄຸມການສື່ສານກັບບັດ SD. ການຄັກເທບສາມາດເຫັນໄດ້ໃນຕາຕະລາງ 7.1. ຕົວຄວບຄຸມອຸປະກອນຄອມພິວເຕີ້ສະຫນັບສະຫນູນຮູບແບບການໂອນ SD 1-bit ແລະ 4-bit ແຕ່ບໍ່ສະຫນັບສະຫນູນແບບ SPI. ອີງໃສ່ ຄູ່ມືການອ້າງອີງດ້ານວິຊາການ Zynq ( ສະຫນັບສະຫນູນ [PDF]), ໂຫມດໂຮດ SDIO ແມ່ນຮູບແບບດຽວທີ່ຮອງຮັບ.
| ຊື່ສັນຍານ | ລາຍລະອຽດ | Zynq Pin | ແຜ່ນສະລັອດຕິງ SD |
| SD_D0 | ຂໍ້ມູນ [0] | MIO42 | 7 |
| SD_D1 | ຂໍ້ມູນ [1] | MIO43 | 8 |
| SD_D2 | ຂໍ້ມູນ [2] | MIO44 | 1 |
| SD_D3 | ຂໍ້ມູນ [3] | MIO45 | 2 |
| SD_CCLK | ໂມງ | MIO40 | 5 |
| SD_CMD | ຄໍາສັ່ງ | MIO41 | 3 |
| SD_CD | ກວດພົບບັດ | MIO47 | 9 |
ຕາຕະລາງ 7.1. ຈຸລະພາກ microSD
ຊ່ອງສຽບ SD ແມ່ນໃຊ້ພະລັງງານຈາກ 3.3V ແຕ່ເຊື່ອມຕໍ່ຜ່ານ MIO Bank 1/501 (1.8V). ດັ່ງນັ້ນ, ຕົວປ່ຽນລະດັບ TI TXS02612 ດໍາເນີນການແປພາສານີ້. ຕົວຈິງແລ້ວ TXS02612 ແມ່ນຕົວຂະຫຍາຍພອດ SDIO 2-port, ແຕ່ພຽງແຕ່ໃຊ້ຟັງຊັນຕົວປ່ຽນລະດັບຂອງມັນເທົ່ານັ້ນ. ແຜນວາດການເຊື່ອມຕໍ່ສາມາດເຫັນໄດ້ໃນຮູບ 7.1. ການສ້າງແຜນທີ່ອອກ pins ທີ່ຖືກຕ້ອງແລະການຕັ້ງຄ່າການໂຕ້ຕອບແມ່ນຈັດການໂດຍ Arty 7 Zynq presets. file, ມີຢູ່ໃນ ສູນຊັບພະຍາກອນ Arty Z7 (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start).
(https://reference.digilentinc.com/_detail/reference/programmable-logic/arty-z7/arty-z7-microsd.png?id=reference%3Aprogrammable-logic%3Aartyz7%3Areference-manual)
ຮູບສະແດງ 7.1. ສັນຍານໂມ້ microSD
ທັງບັດຄວາມໄວສູງແລະຄວາມໄວສູງແມ່ນໄດ້ຮັບການສະ ໜັບ ສະ ໜູນ, ຄວາມຖີ່ຂອງໂມງສູງສຸດແມ່ນ 50 MHz (). ບັດປະເພດ 4 ຫລືດີກວ່າແມ່ນ
ແນະນໍາ.
ອ້າງອີງເຖິງຂໍ້ 3.1 ສຳ ລັບຂໍ້ມູນກ່ຽວກັບວິທີການໃສ່ເກີບຈາກ SD card. ສຳ ລັບຂໍ້ມູນເພີ່ມເຕີມ, ໃຫ້ປຶກສາກ່ຽວກັບ ຄູ່ມືການອ້າງອີງດ້ານວິຊາການ Zynq ( ug585-Zynq-7000-TRM [PDF]).
ເຈົ້າພາບ USB
Arty Z7 ປະຕິບັດຫນຶ່ງໃນສອງຂອງສອງໂຕ້ຕອບ PS USB OTG ທີ່ມີຢູ່ໃນອຸປະກອນ Zynq. Microchip USB3320 USB 2.0 Transceiver Chip ທີ່ມີອິນເຕີເຟດ ALPI 8-bit ຖືກໃຊ້ເປັນ PHY. PHY ມີຄວາມໄວທີ່ຮອງຮັບ HS-USB Physical Front-End ທີ່ສົມບູນເຖິງ 480Mbs. PHY ໄດ້ເຊື່ອມຕໍ່ກັບທະນາຄານ MIO 1/501, ເຊິ່ງມີຄວາມໄວ 1.8V. ອຸປະກອນ usb0 ແມ່ນໃຊ້ໃນ PS, ເຊື່ອມຕໍ່ຜ່ານ MIO [28-39]. ອິນເຕີເຟດ USB OTG ຖືກຕັ້ງຄ່າໃຫ້ເຮັດ ໜ້າ ທີ່ເປັນເຈົ້າພາບທີ່ຝັງຢູ່. ຮູບແບບ USB OTG ແລະ USB ແບບບໍ່ຮອງຮັບ.
ທາງດ້ານເຕັກນິກ Arty Z7 ແມ່ນ "ເຈົ້າພາບທີ່ຝັງໄວ້" ເພາະວ່າມັນບໍ່ໄດ້ສະ ໜອງ ຄວາມຈຸ 150 µF ທີ່ ຈຳ ເປັນໃນ VBUS ທີ່ ຈຳ ເປັນເພື່ອໃຫ້ມີຄຸນສົມບັດເປັນເຈົ້າພາບຈຸດປະສົງທົ່ວໄປ. ສາມາດດັດແປງ Arty Z7 ເພື່ອໃຫ້ມັນສອດຄ່ອງກັບຄວາມຕ້ອງການຂອງເຈົ້າພາບ USB ທົ່ວໄປໂດຍການໂຫຼດ C41 ດ້ວຍກະແສໄຟຟ້າ 150 µF. ພຽງແຕ່ຜູ້ທີ່ມີປະສົບການໃນການຂາຍສ່ວນປະກອບນ້ອຍໆໃສ່ PCBs ເທົ່ານັ້ນທີ່ຄວນພະຍາຍາມເຮັດວຽກນີ້. ອຸປະກອນຕໍ່ USB ສ່ວນຫຼາຍຈະເຮັດວຽກໄດ້ດີໂດຍບໍ່ຕ້ອງໂຫຼດ C41. ບໍ່ວ່າຈະເປັນ Arty Z7 ໄດ້ຖືກຕັ້ງຄ່າເປັນເຈົ້າພາບທີ່ຖືກຝັງຫລືຜູ້ທີ່ມີຈຸດປະສົງທົ່ວໄປ, ມັນສາມາດໃຫ້ 500 mA ໃນສາຍ 5V VBUS. ຈົ່ງສັງເກດວ່າການໂຫຼດ C41 ອາດຈະເຮັດໃຫ້ Arty Z7 ຕັ້ງຄ່າ ໃໝ່ ເມື່ອ boot Linux ທີ່ຝັງຢູ່ໃນຂະນະທີ່ຂັບເຄື່ອນຈາກພອດ USB, ບໍ່ວ່າອຸປະກອນ USB ໃດຈະເຊື່ອມຕໍ່ກັບ port host. ນີ້ແມ່ນເກີດມາຈາກກະແສໄຟຟ້າແຮງກະຕຸ້ນທີ່ C41 ເຮັດໃຫ້ສາມາດຄວບຄຸມໄດ້ເມື່ອເຄື່ອງຄວບຄຸມ USB host ຖືກເປີດໃຊ້ແລະເຄື່ອງເປີດໄຟຟ້າ VBUS (IC9) ຖືກເປີດໃຊ້.
ໃຫ້ສັງເກດວ່າຖ້າການອອກແບບຂອງທ່ານໃຊ້ພອດ USB Host (ທີ່ຝັງຢູ່ຫລືຈຸດປະສົງທົ່ວໄປ), ຫຼັງຈາກນັ້ນ, Arty Z7 ຄວນໄດ້ຮັບການສາກໄຟຜ່ານຕົວແບັດເຕີຣີຫຼືຝາຜະ ໜັງ ທີ່ມີຄວາມສາມາດສະ ໜອງ ພະລັງງານຫຼາຍຂື້ນ (ເຊັ່ນເຄື່ອງທີ່ມີຢູ່ໃນຊຸດອຸປະກອນເສີມ Arty Z7).
ອີເທີເນັດ PHY
Arty Z7 ໃຊ້ Realtek RTL8211E-VL PHY ເພື່ອປະຕິບັດພອດອີເທີ 10/100/1000 ສຳ ລັບການເຊື່ອມຕໍ່ເຄືອຂ່າຍ. PHY ເຊື່ອມຕໍ່ກັບ MIO Bank 501 (1.8V) ແລະອິນເຕີເຟດກັບ Zynq-7000 APSoC ຜ່ານ RGMII ສຳ ລັບຂໍ້ມູນແລະ MDIO ສຳ ລັບການຄຸ້ມຄອງ. ສັນຍານລົບກວນ (INTB) ແລະຕັ້ງຄ່າສັນຍາລັກ (PHYRSTB) ເຊື່ອມຕໍ່ກັບສາຍສັນຍານ MIO MIO10 ແລະ MIO9 ຕາມ ລຳ ດັບ.
ຮູບທີ 9.1. ສັນຍານ Ethernet PHY
ຫຼັງຈາກພະລັງງານຂື້ນ, PHY ເລີ່ມຕົ້ນດ້ວຍການເຈລະຈາໂດຍອັດຕະໂນມັດ, ການໂຄສະນາ 10/100/1000 ຄວາມໄວເຊື່ອມຕໍ່ແລະເຕັມຮູບແບບ. ຖ້າມີຄູ່ທີ່ມີຄວາມສາມາດເຊື່ອມຕໍ່ກັບ Ethernet, PHY ຈະສ້າງການເຊື່ອມຕໍ່ໂດຍອັດຕະໂນມັດ, ເຖິງແມ່ນວ່າ Zynq ບໍ່ໄດ້ຕັ້ງຄ່າ.
ສອງຕົວຊີ້ວັດສະຖານະພາບໄຟຟ້າແມ່ນຢູ່ໃນກະດານໃກ້ກັບເຄື່ອງເຊື່ອມ RJ-45 ທີ່ບົ່ງບອກເຖິງການຈະລາຈອນ (LD9) ແລະລັດເຊື່ອມຕໍ່ທີ່ຖືກຕ້ອງ (LD8). ຕາຕະລາງ 9.1 ສະແດງພຶດຕິ ກຳ ໃນຕອນຕົ້ນ.
| ຟັງຊັນ | ຜູ້ອອກແບບ | ລັດ | ລາຍລະອຽດ |
| ລິ້ງ | LD8 | ຄົງທີ່ | ເຊື່ອມຕໍ່ 10/100/1000 |
| ກະພິບ 0.4s ON, 2s OFF | ຮູບແບບການເຊື່ອມໂຍງ, Energy Efficient Ethernet (EEE) | ||
| ACT | LD9 | ກະພິບ | ການສົ່ງຕໍ່ຫລືຮັບ |
ຕາຕະລາງ 9.1. ໄຟ LED ສະຖານະພາບ Ethernet.
Zynq ລວມເອົາຕົວຄວບຄຸມ Gigabit Ethernet ສອງເອກະລາດ. ພວກເຂົາປະຕິບັດ 10/100/1000 half/full-duplex Ethernet MAC. ໃນສອງອັນນີ້, GEM 0 ສາມາດເຮັດແຜນທີ່ໃສ່ກັບMຸດ MIO ບ່ອນທີ່ PHY ເຊື່ອມຕໍ່. ເນື່ອງຈາກທະນາຄານ MIO ໃຊ້ພະລັງງານຈາກ 1.8V, ອິນເຕີເຟດ RGMII ໃຊ້ຕົວຂັບ 1.8V HSTL Class 1. ສໍາລັບມາດຕະຖານ I/O ນີ້, ມີການອ້າງອີງພາຍນອກ 0.9V ຢູ່ໃນທະນາຄານ 501 (PS_MIO_VREF). ການສ້າງແຜນທີ່ pins ທີ່ຖືກຕ້ອງແລະການ ກຳ ນົດຄ່າການໂຕ້ຕອບແມ່ນຖືກຈັດການໂດຍ Arty Z7 Zynq Presets file, ມີຢູ່ໃນ ສູນຊັບພະຍາກອນ Arty Z7 (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start).
ເຖິງແມ່ນວ່າການຕັ້ງຄ່າໄຟຟ້າ PHY ໃນຕອນຕົ້ນອາດຈະພຽງພໍໃນການ ນຳ ໃຊ້ຫຼາຍທີ່ສຸດ, ລົດເມ MDIO ມີໃຫ້ບໍລິຫານຈັດການ. ລົດ RTL8211E-VL ໄດ້ຖືກມອບ ໝາຍ ທີ່ຢູ່ 5 ຂະ ໜາດ 00001 ບິດຢູ່ເທິງລົດເມ MDIO. ດ້ວຍການລົງທະບຽນທີ່ງ່າຍດາຍໃນການອ່ານແລະຂຽນ ຄຳ ສັ່ງ, ຂໍ້ມູນສະຖານະພາບສາມາດອ່ານອອກມາໄດ້ຫຼືມີການປ່ຽນແປງການຕັ້ງຄ່າ. Realtek PHY ປະຕິບັດຕາມແຜນທີ່ລົງທະບຽນມາດຕະຖານອຸດສາຫະ ກຳ ສຳ ລັບການຕັ້ງຄ່າຂັ້ນພື້ນຖານ.
ຂໍ້ມູນສະເພາະຂອງ RGMII ຮຽກຮ້ອງໃຫ້ໄດ້ຮັບ (RXC) ແລະໂມງສົ່ງ (TXC) ທີ່ຈະໄດ້ຮັບການຊັກຊ້າທີ່ກ່ຽວຂ້ອງກັບສັນຍານຂໍ້ມູນ (RXD [0: 3], RXCTL ແລະ TXD [0: 3], TXCTL). ຄໍາແນະນໍາ Xilinx PCB ຍັງຮຽກຮ້ອງໃຫ້ມີການຊັກຊ້ານີ້ຕື່ມ. RTL8211E-VL ແມ່ນມີຄວາມສາມາດໃນການຊັກຊ້າ 2ns ທັງ TXC ແລະ RXC ເພື່ອໃຫ້ຮ່ອງຮອຍຂອງກະດານບໍ່ ຈຳ ເປັນຕ້ອງເຮັດອີກຕໍ່ໄປ.
PHY ແມ່ນໂມງຈາກ 50 ດຽວກັນ MHz () oscillator ທີ່ເຮັດໂມງ Zynq PS. ຄວາມແຮງຂອງແມ່ກາຝາກຂອງສອງພາຫະນະແມ່ນຕໍ່າພໍທີ່ຈະຖືກຂັບໄລ່ຈາກແຫລ່ງດຽວ.
ໃນເຄືອຂ່າຍ Ethernet, ແຕ່ລະ node ຕ້ອງການທີ່ຢູ່ MAC ທີ່ເປັນເອກະລັກ. ຕໍ່ບັນຫານີ້, ພາກພື້ນທີ່ໃຊ້ເວລາ ໜຶ່ງ ໂຄງການ (OTP) ຂອງ Quad-SPI ແຟດໄດ້ຖືກຈັດຕັ້ງຂື້ນທີ່ໂຮງງານໂດຍມີລະຫັດປະ ຈຳ ຕົວທີ່ ເໝາະ ສົມກັບ EUI-48/48 64 ທີ່ມີຂະ ໜາດ ນ້ອຍ 0 ໜ່ວຍ. ລະດັບທີ່ຢູ່ OTP [20x0; 25xXNUMX] ມີຕົວລະບຸຕົວຊີ້ບອກທີ່ມີໄບຕ໌ ທຳ ອິດໃນການສົ່ງຕໍ່ byte ແມ່ນຢູ່ທີ່ຕ່ ຳ ສຸດ. ອ້າງອີງເຖິງ ຊຸດຂໍ້ມູນຄວາມ ຈຳ ແຟດ (http://www.cypress.com/file/177966/download) ສຳ ລັບຂໍ້ມູນກ່ຽວກັບວິທີການເຂົ້າເຖິງເຂດ OTP. ເມື່ອ ນຳ ໃຊ້ Petalinux, ສິ່ງນີ້ຈະຖືກຈັດການໂດຍອັດຕະໂນມັດໃນ U-boot boot-loader, ແລະລະບົບ Linux ຈະຖືກ ກຳ ນົດໂດຍອັດຕະໂນມັດໃນການໃຊ້ທີ່ຢູ່ MAC ທີ່ເປັນເອກະລັກນີ້.
ສຳ ລັບຂໍ້ມູນເພີ່ມເຕີມກ່ຽວກັບການ ນຳ ໃຊ້ Gigabit Ethernet MAC, ເບິ່ງທີ່ ຄູ່ມືການອ້າງອີງດ້ານເຕັກນິກ Zynq
( ug585-Zynq-7000-TRM [PDF]).
HDMI
Arty Z7 ປະກອບມີສອງພອດ HDMI ທີ່ບໍ່ມີສາຍ: ໜຶ່ງ ແຫລ່ງທີ່ມາຂອງ J11 (ຜົນຜະລິດ), ແລະພອດຫລົ້ມຈົມ J10 (ບ່ອນປ້ອນຂໍ້ມູນ). ພອດທັງສອງໃຊ້ HDMI ປະເພດ - A ຮັບກັບສັນຍານຂໍ້ມູນແລະໂມງໄດ້ສິ້ນສຸດລົງແລະເຊື່ອມຕໍ່ໂດຍກົງກັບ Zynq PL.
ທັງລະບົບ HDMI ແລະ DVI ໃຊ້ມາດຕະຖານສັນຍານ TMDS ດຽວກັນ, ໄດ້ຮັບການສະ ໜັບ ສະ ໜູນ ໂດຍກົງຈາກພື້ນຖານໂຄງລ່າງ I / O ຂອງຜູ້ໃຊ້ Zynq PL. ນອກຈາກນີ້, ແຫຼ່ງ HDMI ແມ່ນກັບເຂົ້າກັນໄດ້ກັບຖັງ DVI, ແລະໃນທາງກັບກັນ. ດັ່ງນັ້ນ, ຕົວປັບຕົວແບບງ່າຍດາຍ (ມີຢູ່ໃນຮ້ານຂາຍເຄື່ອງໃຊ້ໄຟຟ້າສ່ວນໃຫຍ່) ສາມາດໃຊ້ເພື່ອຂັບຈໍມໍເຕີ DVI ຫຼືຍອມຮັບເອົາວັດສະດຸປ້ອນ DVI. The receptor HDMI ພຽງແຕ່ປະກອບມີສັນຍານດິຈິຕອນ, ສະນັ້ນພຽງແຕ່ຮູບແບບ DVI-D ເທົ່ານັ້ນ.
ຕົວເຊື່ອມຕໍ່ HDMI 19-pin ລວມມີສາມຊ່ອງທາງຂໍ້ມູນແຕກຕ່າງກັນ, ຊ່ອງທາງໂມງ ໜຶ່ງ ຊົ່ວໂມງຫ້າ GND () ການເຊື່ອມຕໍ່, ລົດເມສາຍໄຟຟ້າຜູ້ບໍລິໂພກ ໜຶ່ງ ສາຍ (CEC), ລົດເມສາຍສະແດງຂໍ້ມູນສອງສາຍ (DDC) ທີ່ ຈຳ ເປັນລົດເມ I2C, ສັນຍານ Hot Plug Detect (HPD), ສັນຍານ 5V ສາມາດສົ່ງໄດ້ເຖິງ 50mA , ແລະ ໜຶ່ງ PIN ທີ່ສະຫງວນໄວ້ (RES). ທຸກໆສັນຍານທີ່ບໍ່ແມ່ນສາຍໄຟຟ້າໄດ້ຖືກເຊື່ອມຕໍ່ກັບ Zynq PL ໂດຍຍົກເວັ້ນ RES.
| Pin/Signal | J11 (ແຫຼ່ງ) | J10 (ຈົມ) | ||
| ລາຍລະອຽດ | FPGA ເຂັມ | ລາຍລະອຽດ | FPGA ເຂັມ | |
| D [2] _P, ງ [2] _N | ຂໍ້ມູນຜົນຜະລິດ | J18, H18 | ການປ້ອນຂໍ້ມູນ | N20, P20 |
| D [1] _P, D [1] _N | ຂໍ້ມູນຜົນຜະລິດ | K19, J19 | ການປ້ອນຂໍ້ມູນ | T20, U20 |
| D [0] _P, ງ [0] _N | ຂໍ້ມູນຜົນຜະລິດ | K17, K18 | ການປ້ອນຂໍ້ມູນ | V20, W20 |
| CLK_P, CLK_N | ຜົນຜະລິດໂມງ | L16, L17 | ວັດສະດຸປ້ອນໂມງ | N18, P19 |
| CEC | ລະບົບຄວບຄຸມເອເລັກໂຕຣນິກຜູ້ບໍລິໂພກ (ທາງເລືອກ) | G15 | ລະບົບຄວບຄຸມເອເລັກໂຕຣນິກຜູ້ບໍລິໂພກ (ທາງເລືອກ) | H17 |
| ສຄສ, SDA | DDC bidirectional (ເປັນທາງເລືອກ) | M17, M18 | DDC ສອງທິດທາງ | U14, U15 |
| HPD / HPA | ເຄື່ອງປ້ອນຂໍ້ມູນແບບສຽບຮ້ອນ (ກັນ, ທາງເລືອກ) | R19 | ຮັບປະກັນຜົນຜະລິດຮ້ອນ | T19 |
ຕາຕະລາງ 10.1. ລາຍລະອຽດແລະການມອບ ໝາຍ ຂອງ HDMI.
ສັນຍາລັກ TMDS
HDMI / DVI ແມ່ນອິນເຕີເຟດວິດີໂອຄວາມໄວສູງແບບດິຈິຕອລໂດຍໃຊ້ສັນຍານສັນຍານຄວາມແຕກຕ່າງທີ່ມີການປ່ຽນແປງ ໜ້ອຍ ທີ່ສຸດ (TMDS). ເພື່ອ ນຳ ໃຊ້ທ່າເຮືອ HDMI ຢ່າງ ເໝາະ ສົມ, ເຄື່ອງສົ່ງຫຼືເຄື່ອງຮັບມາດຕະຖານຕ້ອງໄດ້ປະຕິບັດໃນ Zynq PL. ລາຍລະອຽດການຈັດຕັ້ງປະຕິບັດແມ່ນຢູ່ນອກຂອບເຂດຂອງປື້ມຄູ່ມືນີ້. ກວດເບິ່ງຫໍສະມຸດວີດີໂອ - ຫໍສະ ໝຸດ IP Core ທີ່ຕັ້ງຢູ່ໃນ GitHub ທີ່ຍ່ອຍອາຫານhttps://github.com/Digilent) ສຳ ລັບ IP ອ້າງອິງພ້ອມທີ່ຈະໃຊ້.
ສັນຍານຊ່ວຍ
ເມື່ອໃດກໍ່ຕາມບ່ອນຫລົ້ມຈົມກຽມພ້ອມແລະປາດຖະຫນາທີ່ຈະປະກາດການມີຂອງມັນ, ມັນເຊື່ອມຕໍ່ເຂັມການສະ ໜອງ 5V0 ກັບເຂັມ HPD. ກ່ຽວກັບ Arty Z7, ນີ້ແມ່ນເຮັດໄດ້ໂດຍການເຮັດໃຫ້ສັນຍານ Hot Plug Assert ສູງ. ໃຫ້ສັງເກດວ່າສິ່ງນີ້ຄວນຈະເຮັດໄດ້ຫຼັງຈາກທີ່ ສຳ ລອງຂອງຊ່ອງ DDC ໄດ້ຖືກຈັດຕັ້ງປະຕິບັດໃນ Zynq PL ແລະພ້ອມທີ່ຈະສົ່ງຂໍ້ມູນການສະແດງ.
ຊ່ອງສະແດງຂໍ້ມູນ, ຫລື DDC, ແມ່ນຊຸດຂອງໂປໂຕຄອນທີ່ສາມາດສື່ສານລະຫວ່າງຈໍສະແດງຜົນ (ຈົມ) ແລະຕົວເຊື່ອມຕໍ່ກາຟິກ (ແຫຼ່ງ). ຕົວປ່ຽນແປງ DDC2B ແມ່ນອີງໃສ່ I2C, ເຈົ້າຂອງລົດເມແມ່ນທີ່ມາແລະເປັນຂ້າທາດຂອງລົດເມ. ເມື່ອແຫລ່ງຂໍ້ມູນກວດພົບລະດັບສູງໃນແຜ່ນ HPD, ມັນຈະສອບຖາມບ່ອນຈົມຢູ່ເທິງລົດເມ DDC ສຳ ລັບຄວາມສາມາດໃນການເບິ່ງວີດີໂອ. ມັນຈະຕັດສິນໃຈວ່າບ່ອນຫລົ້ມຈົມແມ່ນ DVI ຫລື HDMI ທີ່ມີຄວາມສາມາດແລະມີການແກ້ໄຂບັນຫາຫຍັງແດ່. ພຽງແຕ່ຫຼັງຈາກນັ້ນລະບົບສາຍສົ່ງວິດີໂອຈະເລີ່ມຕົ້ນ. ອ້າງເຖິງຂໍ້ມູນສະເພາະຂອງ VESA E-DDC ສຳ ລັບຂໍ້ມູນເພີ່ມເຕີມ.
ລະບົບຄວບຄຸມຜູ້ບໍລິໂພກເອເລັກໂຕຣນິກ, ຫຼື CEC, ແມ່ນອະນຸສັນຍາທາງເລືອກທີ່ອະນຸຍາດໃຫ້ສົ່ງຂໍ້ຄວາມຄວບຄຸມຜ່ານລະບົບຕ່ອງໂສ້ HDMI ລະຫວ່າງຜະລິດຕະພັນຕ່າງກັນ. ກໍລະນີການ ນຳ ໃຊ້ທົ່ວໄປແມ່ນຂໍ້ຄວາມຄວບຄຸມການຖ່າຍທອດທາງໂທລະພາບທີ່ມາຈາກໄລຍະໄກທົ່ວໄປເຖິງເຄື່ອງຮັບສັນຍານດາວທຽມ DVR ຫຼືດາວທຽມ. ມັນແມ່ນໂປໂຕຄອນ ໜຶ່ງ ເສັ້ນໃນລະດັບ 3.3V ເຊື່ອມຕໍ່ກັບລະຫັດ I / O ຂອງຜູ້ໃຊ້ Zynq PL. ສາຍສາມາດຄວບຄຸມໄດ້ໃນແບບເປີດທີ່ປ່ອຍໃຫ້ສາມາດໃຊ້ງານໄດ້ຫລາຍເຄື່ອງພ້ອມກັນສາຍ CEC. ອ້າງເຖິງເອກະສານຊ້ອນທ້າຍ HDMI 1.3 ຂອງ CEC ຫຼືຂໍ້ມູນສະເພາະຕໍ່ມາ ສຳ ລັບຂໍ້ມູນເພີ່ມເຕີມ.
ແຫຼ່ງຂໍ້ມູນໂມງ
Arty Z7 ໃຫ້ 50 MHz () clock to the input Zynq PS_CLK, ເຊິ່ງໃຊ້ໃນການສ້າງໂມງ ສຳ ລັບແຕ່ລະລະບົບຍ່ອຍຂອງ PS. ໄດ້ 50 MHz () ວັດສະດຸປ້ອນອະນຸຍາດໃຫ້ໂຮງງານຜະລິດ ດຳ ເນີນງານໃນຄວາມຖີ່ສູງສຸດຂອງ 650 MHz () ແລະຕົວຄວບຄຸມ ໜ່ວຍ ຄວາມຈໍາ DDR3 ໃຫ້ເຮັດວຽກໄດ້ສູງສຸດ 525 MHz () (1050 Mbps). Arty Z7 Zynq Presets file ມີຢູ່ໃນ ສູນຊັບພະຍາກອນ Arty Z7 (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start) ສາມາດ ນຳ ເຂົ້າ Zynq ລະບົບປະມວນຜົນລະບົບ IP ໃນໂຄງການ Vivado ເພື່ອ ກຳ ນົດ Zynq ໃຫ້ ເໝາະ ສົມກັບ 50 MHz () ໂມງເຂົ້າ.
PS ມີ PLL ທີ່ອຸທິດຕົນທີ່ສາມາດຜະລິດໄດ້ເຖິງສີ່ໂມງອ້າງອີງ, ແຕ່ລະເຄື່ອງທີ່ມີຄວາມຖີ່ທີ່ສາມາດຕັ້ງຖິ່ນຖານໄດ້, ເຊິ່ງສາມາດ ນຳ ໃຊ້ກັບເຫດຜົນຕາມຄວາມຕ້ອງການຂອງລູກຄ້າທີ່ປະຕິບັດໃນ PL. ນອກຈາກນັ້ນ, Arty Z7 ໃຫ້ 125 ນອກ MHz () ໂມງອ້າງອີງໂດຍກົງເຖິງ PIN H16 ຂອງ PL. ໂມງກະສານອ້າງອີງພາຍນອກຊ່ວຍໃຫ້ PL ສາມາດ ນຳ ໃຊ້ເອກະລາດ PS ຢ່າງສົມບູນ, ເຊິ່ງສາມາດເປັນປະໂຫຍດ ສຳ ລັບການ ນຳ ໃຊ້ງ່າຍໆທີ່ບໍ່ ຈຳ ເປັນຕ້ອງມີໂປເຊດເຊີ.
PL ຂອງ Zynq ຍັງປະກອບມີ MMCM ແລະ PLL ທີ່ສາມາດໃຊ້ເພື່ອສ້າງໂມງດ້ວຍຄວາມຖີ່ທີ່ຊັດເຈນແລະຄວາມ ສຳ ພັນໄລຍະ. ເຄື່ອງຈັກໃນໂມງສີ່ໂມງເອກະສານ PS ຫລື 125 MHz () ໂມງກະສານອ້າງອີງພາຍນອກສາມາດຖືກນໍາໃຊ້ເປັນວັດສະດຸປ້ອນເຂົ້າ MMCMs ແລະ PLLs. Arty Z7-10 ປະກອບມີ 2 MMCM ແລະ 2 PLL's, ແລະ Arty Z7-20 ລວມມີ 4 MMCM ແລະ 4 PLL's. ສຳ ລັບ ຄຳ ອະທິບາຍເຕັມຂອງຄວາມສາມາດຂອງຊັບພະຍາກອນໂມງຂອງ Zynq PL, ໃຫ້ເບິ່ງຄູ່ມືຄູ່ມືການ ນຳ ໃຊ້ຊັບພະຍາກອນກ່ຽວກັບການໃຊ້ໂມງ (7 Series FPGAs) ທີ່ມີຈາກ Xilinx.
ຮູບ 11.1 ຊີ້ແຈງກ່ຽວກັບໂຄງການໂມງທີ່ໃຊ້ໃນ Arty Z7. ໃຫ້ສັງເກດວ່າຜົນຜະລິດໂມງອ້າງອີງຈາກ Ethernet PHY ຖືກ ນຳ ໃຊ້ເປັນແບບ 125 MHz () ໂມງອ້າງອີງເຖິງ PL, ເພື່ອຕັດຄ່າໃຊ້ຈ່າຍຂອງການລວມເອົາ oscillator ທີ່ອຸທິດຕົນເພື່ອຈຸດປະສົງນີ້. ຈົ່ງຈື່ໄວ້ວ່າ CLK125 ຈະຖືກປິດໃຊ້ງານເມື່ອ Ethernet PHY (IC1) ຖືກຈັດໄວ້ໃນການຕັ້ງຄ່າຮາດແວໂດຍການຂັບສັນຍານ PHYRSTB ຕ່ ຳ.
ຮູບສະແດງ 11.1. ໂມງ Arty Z7.
ພື້ນຖານ I / O
ກະດານ Arty Z7 ປະກອບມີໄຟ LED ສາມສີ, 2 ສະຫວິດ, 4 ປຸ່ມກົດ, ແລະ 4 LED ສ່ວນບຸກຄົນດັ່ງທີ່ສະແດງໃນຮູບ 12.1. ປຸ່ມຄວບຄຸມປຸ່ມເລື່ອນແລະເຄື່ອງສະໄລ້ແມ່ນເຊື່ອມຕໍ່ກັບ Zynq PL ຜ່ານຕົວຕ້ານທານຊຸດເພື່ອປ້ອງກັນຄວາມເສຍຫາຍຈາກວົງຈອນສັ້ນທີ່ບໍ່ໄດ້ຕັ້ງໃຈ (ວົງຈອນສັ້ນສາມາດເກີດຂື້ນໄດ້ຖ້າຫາກວ່າລະຫັດພວງມະໄລ FPGA ທີ່ຖືກມອບ ໝາຍ ໃຫ້ກົດປຸ່ມກົດຫລືປຸ່ມເລື່ອນສະໄລ້ໄດ້ຖືກ ກຳ ນົດໂດຍບໍ່ຖືກຕ້ອງເປັນຜົນຜະລິດ). ສີ່ປຸ່ມຍູ້ແມ່ນ "ປັດຈຸບັນ" ສະຫຼັບເຊິ່ງປົກກະຕິຈະໃຫ້ຜົນຜະລິດຕ່ ຳ ໃນເວລາທີ່ພວກເຂົາພັກຜ່ອນ, ແລະຜົນຜະລິດສູງພຽງແຕ່ເມື່ອພວກມັນຖືກກົດດັນ. ສະຫວິດສະໄລ້ສ້າງວັດສະດຸປ້ອນເຂົ້າສູງຫລືຕ່ ຳ ທີ່ຂື້ນກັບ ຕຳ ແໜ່ງ ຂອງມັນ
ຮູບທີ 12.1. Arty Z7 GPIO ().
ສີ່ໄຟ LED ທີ່ມີປະສິດທິພາບສູງສ່ວນບຸກຄົນແມ່ນເຊື່ອມຕໍ່ anode ກັບ Zynq PL ຜ່ານຕົວຕ້ານທານ 330-ohm, ດັ່ງນັ້ນພວກເຂົາຈະເປີດເມື່ອມີເຫດຜົນສູງ.tage ຖືກນໍາໃຊ້ກັບ PIN I/O ຂອງເຂົາເຈົ້າ. ໄຟ LED ເພີ່ມເຕີມທີ່ຜູ້ໃຊ້ບໍ່ສາມາດເຂົ້າເຖິງໄດ້ຊີ້ໃຫ້ເຫັນເຖິງການເປີດ, ສະຖານະການຂຽນໂປລແກລມ PL, ແລະສະຖານະພອດ USB ແລະອີເທີເນັດ.
ໄຟ LED Tri-Color
ກະດານ Arty Z7 ປະກອບດ້ວຍໄຟ LED ສາມສີ. ສາມສີ ໄຟ LED () ມີສາມສັນຍານການປ້ອນຂໍ້ມູນທີ່ເຮັດໃຫ້ເກີດໄຟຟ້າຂອງດອກໄຟ LED ພາຍໃນສາມຂະ ໜາດ ນ້ອຍ: ໜຶ່ງ ສີແດງ, ສີຟ້າ ໜຶ່ງ ສີ, ແລະສີຂຽວ ໜຶ່ງ. ການຂັບສັນຍານທີ່ສອດຄ້ອງກັບ ໜຶ່ງ ສີທີ່ສູງເຫຼົ່ານີ້ຈະເຮັດໃຫ້ມີແສງພາຍໃນ LED (). ສັນຍານການປ້ອນຂໍ້ມູນຖືກຂັບເຄື່ອນໂດຍ Zynq PL ຜ່ານ transistor ເຊິ່ງເຮັດໃຫ້ສັນຍານປ່ຽນແປງ. ເພາະສະນັ້ນ, ເພື່ອແສງສີສາມສີ LED (), ສັນຍານທີ່ສອດຄ້ອງກັນຕ້ອງໄດ້ຮັບການຂັບເຄື່ອນສູງ. ສາມສີ ໄຟ LED () ຈະປ່ອຍສີຂຶ້ນກັບການປະສົມປະສານຂອງ LEDs ພາຍໃນທີ່ກໍາລັງເຮັດໃຫ້ມີແສງຢູ່ໃນຂະນະນີ້. ສໍາລັບ example, ຖ້າສັນຍານສີແດງແລະສີຟ້າຖືກຂັບເຄື່ອນສູງແລະສີຂຽວຖືກຂັບເຄື່ອນຕ່ໍາ, tri-color ໄຟ LED () ຈະປ່ອຍສີມ່ວງ.
Digilent ຂໍແນະ ນຳ ໃຫ້ໃຊ້ການດັດແປງຄວາມກວ້າງຂອງ ກຳ ມະຈອນ (PWM) ເມື່ອຂັບລົດໄຟ LED ສີສາມສີ. ການຂັບຂີ່ປັດໃຈສ່ວນໃດສ່ວນ ໜຶ່ງ ເຂົ້າໃນເຫດຜົນຄົງທີ່ '1' ຈະສົ່ງຜົນໃຫ້ເກີດຂື້ນໃນ ໄຟ LED () ຖືກສະຫວ່າງຢູ່ໃນລະດັບທີ່ສົດໃສບໍ່ສະດວກ. ທ່ານສາມາດຫລີກລ້ຽງສິ່ງນີ້ໄດ້ໂດຍການຮັບປະກັນວ່າບໍ່ມີສັນຍານສີສັນໃດໆທີ່ຖືກຂັບເຄື່ອນດ້ວຍວົງຈອນຍົກເວັ້ນພາສີຫຼາຍກວ່າ 50%. ການ ນຳ ໃຊ້ PWM ຍັງຂະຫຍາຍກະດານສີທີ່ມີທ່າແຮງຂອງສາມຫຼ່ຽມສີ ນຳ. ການປັບວົງຈອນຂອງແຕ່ລະບຸກຄົນໃນແຕ່ລະສີລະຫວ່າງ 50% ແລະ 0% ເຮັດໃຫ້ມີສີສັນທີ່ແຕກຕ່າງກັນໃນຄວາມຮຸນແຮງທີ່ແຕກຕ່າງກັນ, ເຮັດໃຫ້ມີການສະແດງສີໃດໆ.
ຜົນໄດ້ຮັບສຽງ Mono
ຊ່ອງສຽບສຽງ onboard (J13) ຖືກຂັບເຄື່ອນໂດຍຕົວກອງລະດັບ 4th Low-pass 14.1th Sallen-Key Butterworth ທີ່ໃຫ້ຜົນຜະລິດສຽງແບບໂມໂນ. ວົງຈອນຂອງຕົວກອງ low-pass ແມ່ນສະແດງຢູ່ໃນຮູບ 18. ການປ້ອນຂໍ້ມູນຂອງການກັ່ນຕອງ (AUD_PWM) ແມ່ນເຊື່ອມຕໍ່ກັບ Zynq PL pin R0. ການປ້ອນຂໍ້ມູນແບບດິຈິຕອລໂດຍປົກກະຕິຈະເປັນສັນຍານການລະບາຍຄວາມກວ້າງຂອງກຳມະຈອນ (PWM) ຫຼື ສັນຍານເປີດທໍ່ລະບາຍນ້ຳ (PDM) ທີ່ຜະລິດໂດຍ FPGA. ສັນຍານຕ້ອງໄດ້ຮັບການຂັບເຄື່ອນຕ່ໍາສໍາລັບ logic '1' ແລະປະໄວ້ຢູ່ໃນ impedance ສູງສໍາລັບ logic '3.3'. ຕົວຕ້ານທານການດຶງຂຶ້ນເທິງເຮືອກັບທາງລົດໄຟ XNUMXV ທີ່ສະອາດຈະສ້າງ vol ທີ່ເຫມາະສົມtage ສໍາລັບເຫດຜົນ '1'. ຕົວກັ່ນຕອງຜ່ານຕ່ ຳ ຢູ່ໃນວັດສະດຸປ້ອນເຂົ້າຈະເຮັດ ໜ້າ ທີ່ກັ່ນຕອງການກໍ່ສ້າງຄືນໃto່ເພື່ອປ່ຽນສັນຍານດິຈິຕອນທີ່ມີຄວາມກວ້າງຂອງ ກຳ ມະຈອນທີ່ປ່ຽນເປັນສັນຍານອະນາລັອກtage ໃນຊ່ອງສຽບສຽງອອກ.
(ຮູບທີ 13.1. ວົງຈອນອອກສຽງ.
ສັນຍານສຽງປິດສຽງ (AUD_SD) ຖືກໃຊ້ເພື່ອປິດສຽງຂອງສຽງ. ມັນເຊື່ອມຕໍ່ກັບ Zynq PL pin T17. ເພື່ອໃຊ້ຜົນຜະລິດສຽງ, ສັນຍານນີ້ຕ້ອງຖືກ ນຳ ໄປສູ່ເຫດຜົນສູງ.
ການຕອບສະ ໜອງ ເລື້ອຍໆຂອງ SK Butterworth ຕ່ ຳ ແຜ່ນຜ່ານແບບສະແດງແມ່ນສະແດງຢູ່ໃນຮູບ 13.2. ການວິເຄາະ AC ຂອງວົງຈອນແມ່ນເຮັດໂດຍໃຊ້ NI Multisim 12.0.
ຮູບ 13.2. ສຽງຕອບໂຕ້ຄວາມຖີ່ຂອງການອອກສຽງ.
ການ ໝູນ ໃຊ້ແບບ Pulse-Width
ສັນຍານ ກຳ ມະຈອນຄວາມກວ້າງ-ໂມດູນ (PWM) ເປັນຕ່ອງໂສ້ຂອງ ກຳ ມະຈອນທີ່ມີຄວາມຖີ່ຄົງທີ່, ແຕ່ລະ ກຳ ມະຈອນອາດມີຄວາມກວ້າງແຕກຕ່າງກັນ. ສັນຍານດິຈິຕອລນີ້ສາມາດຜ່ານຜ່ານຕົວກອງຕ່ ຳ ຜ່ານແບບງ່າຍ simple ທີ່ລວມເອົາຮູບແບບຄື້ນດິຈິຕອລເຂົ້າໄປເພື່ອຜະລິດເປັນອານາລັອກtage ສັດສ່ວນກັບຄວາມກວ້າງຂອງກໍາມະຈອນສະເລ່ຍໃນໄລຍະໄລຍະຫ່າງບາງອັນ (ໄລຍະຫ່າງແມ່ນກໍານົດໂດຍຄວາມຖີ່ຕັດ 3 ມິຕິຂອງຕົວກັ່ນຕອງຕ່ ຳ ແລະຄວາມຖີ່ກໍາມະຈອນ). ສໍາລັບ example, ຖ້າກໍາມະຈອນເຕັ້ນສູງໂດຍສະເລ່ຍ 10% ຂອງໄລຍະເວລາກໍາມະຈອນທີ່ມີຢູ່, ຈາກນັ້ນຕົວປະສົມປະສານຈະຜະລິດຄ່າອະນາລັອກທີ່ເປັນ 10% ຂອງ Vdd vol.tage. ຮູບທີ 13.1.1 ສະແດງຮູບຄື້ນທີ່ເປັນຕົວແທນເປັນສັນຍານ PWM.
ຮູບທີ 13.1.1. PWM Waveform.
ສັນຍານ PWM ຕ້ອງໄດ້ລວມເຂົ້າກັນເພື່ອກໍານົດປະລິມານອະນາລັອກtagຈ. ຕົວກັ່ນຕອງຄວາມຖີ່ 3dB ຕ່ ຳ ຄວນເປັນ ລຳ ດັບຄວາມແຮງຕ່ ຳ ກວ່າຄວາມຖີ່ PWM ເພື່ອໃຫ້ພະລັງງານສັນຍານທີ່ຄວາມຖີ່ PWM ຖືກກັ່ນຕອງຈາກສັນຍານ. ສໍາລັບ example, ຖ້າສັນຍານສຽງຕ້ອງມີຂໍ້ມູນຄວາມຖີ່ສູງເຖິງ 5 kHz, ສະນັ້ນຄວາມຖີ່ PWM ຄວນມີຢ່າງ ໜ້ອຍ 50 kHz (ແລະດີກວ່າແມ່ນສູງກວ່າ). ໂດຍທົ່ວໄປ, ໃນແງ່ຂອງຄວາມສັດຊື່ຂອງສັນຍານອະນາລັອກ, ຄວາມຖີ່ຂອງ PWM ສູງເທົ່າໃດ, ຈະດີກວ່າ. ຮູບ 13.1.2 ສະແດງໃຫ້ເຫັນການເປັນຕົວແທນຂອງຕົວປະກອບ PWM ທີ່ຜະລິດ voltage ໂດຍການລວມເອົາລົດໄຟກໍາມະຈອນເຕັ້ນ. ສັງເກດສັນຍານການສົ່ງອອກຕົວກັ່ນຕອງສະຖານະ ampອັດຕາສ່ວນ litude ກັບ Vdd ແມ່ນຄືກັນກັບຮອບວຽນໜ້າທີ່ຂອງກຳມະຈອນຄວາມກວ້າງ (ວົງຈອນໜ້າທີ່ແມ່ນກຳນົດເປັນເວລາທີ່ມີກຳມະຈອນສູງ ແບ່ງຕາມເວລາກຳມະຈອນ-ປ່ອງຢ້ຽມ).
Figure 13.1.2. PWM Output Voltage.
ປັບແຫຼ່ງຂໍ້ມູນ
ຕັ້ງຄ່າໄຟຟ້າຄືນ ໃໝ່
The Zynq PS ຮອງຮັບສັນຍານການຕັ້ງຄ່າໄຟຟ້າພາຍນອກ. ການຕັ້ງໄຟຄືນ ໃໝ່ ແມ່ນການຕັ້ງຄືນ ໃໝ່ ຂອງຊິບທັງ ໝົດ. ສັນຍານນີ້ປັບທຸກການລົງທະບຽນໃນອຸປະກອນທີ່ສາມາດຕັ້ງ ໃໝ່ ໄດ້. Arty Z7 ຂັບສັນຍານນີ້ຈາກສັນຍານ PGOOD ຂອງລະບົບຄວບຄຸມພະລັງງານ TPS65400 ເພື່ອໃຫ້ລະບົບຕັ້ງຄືນ ໃໝ່ ຈົນກ່ວາການສະ ໜອງ ພະລັງງານທັງ ໝົດ ຖືກຕ້ອງ.
ໂປແກຼມປ່ຽນປຸ່ມໂປແກມ
ສະຫຼັບ PROG PROG, ຕິດປ້າຍກຳກັບ PROG, ສະຫຼັບ Zynq PROG_B. ອັນນີ້ຣີເຊັດ PL ແລະເຮັດໃຫ້ DONE ຖືກຍົກເລີກການຢືນຢັນ. PL ຈະຍັງຄົງບໍ່ໄດ້ຕັ້ງຄ່າຈົນກ່ວາມັນຈະ reprogrammed ໂດຍໂຮງງານຜະລິດຫຼືຜ່ານ JTAG.
ປັບລະບົບລະບົບຍ່ອຍຂອງຜູ້ປະມວນຜົນ
ຣີເຊັດລະບົບພາຍນອກ, ໃສ່ປ້າຍກຳກັບ SRST, ຣີເຊັດອຸປະກອນ Zynq ໂດຍບໍ່ມີການລົບກວນສະພາບແວດລ້ອມດີບັກ. ຕົວຢ່າງampເຊັ່ນ ດຽວ ກັນ, ຈຸດ ຢຸດ ທີ່ ຜ່ານ ມາ ທີ່ ກໍາ ນົດ ໄວ້ ໂດຍ ຜູ້ ໃຊ້ ຍັງ ຖືກ ຕ້ອງ ຫຼັງ ຈາກ ການ ປັບ ລະ ບົບ. ເນື່ອງຈາກຄວາມກັງວົນກ່ຽວກັບຄວາມປອດໄພ, ການຣີເຊັດລະບົບຈະລຶບເນື້ອຫາຄວາມຈຳທັງໝົດພາຍໃນ PS, ລວມທັງ OCM. PL ຍັງຖືກລຶບລ້າງໃນລະຫວ່າງການຕັ້ງລະບົບຄືນໃໝ່. ການຣີເຊັດລະບົບບໍ່ໄດ້ເຮັດໃຫ້ pins strapping mode boot re-sampນຳ ພາ.
ປຸ່ມ SRST ຍັງເຮັດໃຫ້ສັນຍານ CK_RST ປິດເພື່ອໃຫ້ເກີດການຕັ້ງຄ່າ ໃໝ່ ໃສ່ແຜ່ນປ້ອງກັນທີ່ຕິດຄັດມາ.
ທ່າເຮືອ Pmod
ພອດ Pmod ແມ່ນ 2 × 6, ມຸມຂວາ, ສາຍເຊື່ອມຕໍ່ຍິງທີ່ມີຄວາມຍາວ 100 ລ້ານອັນທີ່ເຊື່ອມຕໍ່ກັບຫົວເຂັມມາດຕະຖານ 2 × 6. ແຕ່ລະພອດ Pmod 12-pin ສະ ໜອງ ສອງ 3.3V VCC () ສັນຍານ (ເຂັມ 6 ແລະ 12), ສອງສັນຍານທາງຫນ້າ (ເສົາ 5 ແລະ 11), ແລະສັນຍານຕາມເຫດຜົນແປດ, ດັ່ງທີ່ສະແດງໃນຮູບ 15.1. ທ VCC () ແລະເສົາເຂັມດິນສາມາດສົ່ງໄຟຟ້າໄດ້ເຖິງ 1A ຂອງກະແສໄຟຟ້າ, ແຕ່ຕ້ອງລະມັດລະວັງບໍ່ໃຫ້ເກີນງົບປະມານພະລັງງານຂອງຜູ້ຄວບຄຸມເທິງເຮືອຫລືການສະ ໜອງ ພະລັງງານພາຍນອກ (ເບິ່ງຂອບເຂດ ຈຳ ກັດຂອງລົດໄຟ 3.3V ທີ່ລະບຸໄວ້ໃນຫົວຂໍ້“ ການສະ ໜອງ ພະລັງງານ”) .
(https://reference.digilentinc.com/_detail/reference/programmable-logic/arty-z7/arty-z7-pmod.png?id=reference%3Aprogrammable-logic%3Aartyz7%3Areference-manual)
ຮູບທີ 15.1. ແຜນທ່າເຮືອ Pmod
Digilent ຜະລິດກະດານອຸປະກອນເສີມ Pmod ທີ່ມີຂະ ໜາດ ໃຫຍ່ທີ່ສາມາດຕິດກັບຕົວເຊື່ອມຕໍ່ການຂະຫຍາຍຂອງ Pmod ເພື່ອເພີ່ມ ໜ້າ ທີ່ທີ່ກຽມພ້ອມເຊັ່ນ: A / D's, D / A, ຄົນຂັບມໍເຕີ, ເຊັນເຊີແລະຟັງຊັນອື່ນໆ. ເບິ່ງ www.digilentinc.com (http://www.digilentinc.com) ສໍາລັບຂໍ້ມູນເພີ່ມເຕີມ.
ແຕ່ລະພອດ Pmod ທີ່ພົບໃນກະດານ Digilent FPGA ຕົກຢູ່ໃນ ໜຶ່ງ ໃນສີ່ປະເພດ: ມາດຕະຖານ, ເຊື່ອມຕໍ່ MIO, XADC, ຫຼືຄວາມໄວສູງ. Arty Z7 ມີສອງພອດ Pmod, ທັງສອງ ລຳ ແມ່ນປະເພດຄວາມໄວສູງ. ພາກຕໍ່ໄປນີ້ອະທິບາຍປະເພດຄວາມໄວສູງຂອງພອດ Pmod.
ແບບຄວາມໄວສູງ
Pmods ທີ່ມີຄວາມໄວສູງມີສັນຍານຂໍ້ມູນຂອງພວກເຂົາທີ່ຖືກເອີ້ນວ່າເປັນ impedance ຈັບຄູ່ຄູ່ທີ່ແຕກຕ່າງກັນ ສຳ ລັບຄວາມໄວສູງສຸດ. ພວກເຂົາມີກະເປົາ ສຳ ລັບໂຫຼດເຄື່ອງຕ້ານທານເພື່ອປ້ອງກັນເພີ່ມ, ແຕ່ເຮືອ Arty Z7 ທີ່ບັນຈຸເຄື່ອງເຫລົ່ານີ້ເປັນ 0-Ohm shunts. ດ້ວຍຕົວຕ້ານທານຊຸດທີ່ຖືກສັ່ນສະເທືອນ, Pmods ເຫຼົ່ານີ້ບໍ່ໄດ້ປ້ອງກັນວົງຈອນສັ້ນແຕ່ຊ່ວຍໃຫ້ຄວາມໄວໃນການປ່ຽນໄວຂື້ນຫຼາຍ. ສັນຍານໄດ້ຖືກຈັບຄູ່ກັບສັນຍານທີ່ຢູ່ຕິດກັນໃນແຖວດຽວກັນ: pins 1 ແລະ 2, pins 3 ແລະ 4, pins 7 ແລະ 8, ແລະ pins 9 ແລະ 10.
ຮ່ອງຮອຍແມ່ນຖືກປ່ຽນເສັ້ນທາງ 100 ohms (+/- 10%) ຄວາມແຕກຕ່າງ.
ຖ້າຫາກວ່າເຂັມໃນທ່າເຮືອຖືກ ນຳ ໃຊ້ເປັນສັນຍານອັນດຽວ, ຄູ່ທີ່ມີຄູ່ອາດຈະວາງສະແດງຮູບພົມ. ໃນແອັບພລິເຄຊັນທີ່ມີຄວາມກັງວົນໃຈ, ໜຶ່ງ ໃນສັນຍານຄວນຈະລົງພື້ນຖານ (ເຮັດໃຫ້ມັນຕໍ່າຈາກ FPGA) ແລະໃຊ້ຄູ່ຂອງມັນ ສຳ ລັບສັນຍານທີ່ສິ້ນສຸດສັນຍານ.
ເນື່ອງຈາກເຄື່ອງຈັກຄວາມໄວສູງມີລະບົບສັ່ນສະເທືອນ 0-ohm ແທນເຄື່ອງຕ້ານການປ້ອງກັນ, ຜູ້ປະຕິບັດງານຕ້ອງໄດ້ລະມັດລະວັງເພື່ອຮັບປະກັນວ່າພວກມັນຈະບໍ່ເຮັດໃຫ້ສັ້ນ.
ຕົວເຊື່ອມຕໍ່ Arduino / chipKIT Shield
Arty Z7 ສາມາດເຊື່ອມຕໍ່ກັບໄສ້ມາດຕະຖານ Arduino ແລະ chipKIT ເພື່ອເພີ່ມການເຮັດວຽກທີ່ຂະຫຍາຍໄດ້. ການດູແລພິເສດໄດ້ຖືກປະຕິບັດໃນຂະນະທີ່ການອອກແບບ Arty Z7 ເພື່ອໃຫ້ແນ່ໃຈວ່າມັນສາມາດເຂົ້າກັນໄດ້ກັບໄສ້ Arduino ແລະ chipKIT ສ່ວນໃຫຍ່ໃນຕະຫຼາດ. ເຄື່ອງປ້ອງກັນໄສ້ມີ 49 ເສົາເຊື່ອມຕໍ່ກັບ Zynq PL ສຳ ລັບ Digital I / O ທີ່ມີຈຸດປະສົງທົ່ວໄປໃນ Arty Z7-20 ແລະ 26 ຢູ່ເທິງ Arty Z7-10. ເນື່ອງຈາກຄວາມຍືດຫຍຸ່ນຂອງ FPGAs, ມັນສາມາດໃຊ້ເຂັມເຫຼົ່ານີ້ພຽງແຕ່ກ່ຽວກັບສິ່ງຕ່າງໆລວມທັງການອ່ານ / ຂຽນດິຈິຕອນ, ການເຊື່ອມຕໍ່ SPI, ການເຊື່ອມຕໍ່ UART, ການເຊື່ອມຕໍ່ I2C, ແລະ PWM. ຫົກເຂັມເຫຼົ່ານີ້ (ປ້າຍຊື່ AN0-AN5) ຍັງສາມາດ ນຳ ໃຊ້ເປັນວັດສະດຸປ້ອນຂໍ້ຄ້າຍຄືກັນແບບດ່ຽວທີ່ມີລະດັບປ້ອນເຂົ້າ 0V- 3.3V, ແລະອີກຫົກ ໜ່ວຍ (ໃສ່ປ້າຍ AN6-11) ສາມາດ ນຳ ໃຊ້ເປັນວັດສະດຸປ້ອນຂໍ້ຄ້າຍຄືກັນແບບອະນາລັອກ.
ໝາຍ ເຫດ: Arty Z7 ບໍ່ເຂົ້າກັນກັບໄສ້ທີ່ອອກສັນຍານດິຈິຕອນ 5V ຫລືສັນຍານອະນາລັອກ. ການຂັບລົດຂອງເສົາໄຟໃສ່ຕົວເຊື່ອມຕໍ່ໄສ້ Arty Z7 ຂ້າງເທິງ 5V ອາດຈະສ້າງຄວາມເສຍຫາຍໃຫ້ແກ່ Zynq.
(https://reference.digilentinc.com/_media/reference/programmable-logic/arty-z7/arty-z7-shield.png)
ຮູບທີ 16.1. ໄສ້ Pin Diagram.
| Pin ຊື່ | ຟັງຊັນໄສ້ | ການເຊື່ອມຕໍ່ Arty Z7 |
| IO0–IO13 | ຈຸດປະສົງທົ່ວໄປ I / O pins | ເບິ່ງພາກທີ່ມີຊື່ວ່າ“ Digital Shield I / O” |
| IO26–IO41, A (IO42) | Arty Z7-20 ຈຸດປະສົງທົ່ວໄປ I / O pins | ເບິ່ງພາກທີ່ມີຊື່ວ່າ“ Digital Shield I / O” |
| SCL | ໂມງ I2C | ເບິ່ງພາກທີ່ມີຊື່ວ່າ“ Digital Shield I / O” |
| SDA | ຂໍ້ມູນ I2C | ເບິ່ງພາກທີ່ມີຊື່ວ່າ“ Digital Shield I / O” |
| SCLK () | ໂມງ SPI | ເບິ່ງພາກທີ່ມີຊື່ວ່າ“ Digital Shield I / O” |
| MOSI () | SPI Data ອອກ | ເບິ່ງພາກທີ່ມີຊື່ວ່າ“ Digital Shield I / O” |
| MISO () | ຂໍ້ມູນ SPI ໃນ | ເບິ່ງພາກທີ່ມີຊື່ວ່າ“ Digital Shield I / O” |
| SS | SPI Slave ເລືອກ | ເບິ່ງພາກທີ່ມີຊື່ວ່າ“ Digital Shield I / O” |
| A0–A5 | ການປ້ອນຂໍ້ມູນການປຽບທຽບແບບສິ້ນສຸດ | ເບິ່ງພາກທີ່ມີຊື່ວ່າ“ Shield Analog I / O” |
| A6–A11 | ການປ້ອນຂໍ້ມູນອະນາລັອກທີ່ແຕກຕ່າງກັນ | ເບິ່ງພາກທີ່ມີຊື່ວ່າ“ Shield Analog I / O” |
| Pin ຊື່ | ຟັງຊັນໄສ້ | ການເຊື່ອມຕໍ່ Arty Z7 |
| V_P, V_N | ການປ້ອນຂໍ້ມູນແບບອະນາລັອກຄວາມແຕກຕ່າງ | ເບິ່ງພາກທີ່ມີຊື່ວ່າ“ Shield Analog I / O” |
| XGND | XADC ພື້ນທີ່ປຽບທຽບ | ເຊື່ອມຕໍ່ກັບເນັດທີ່ໃຊ້ໃນການຂັບພື້ນທີ່ XADC ອ້າງອີງໃສ່ Zynq (VREFN) |
| XVREF | XADC Analog Voltage ເອກະສານອ້າງອີງ | ເຊື່ອມຕໍ່ກັບ 1.25 V, 25mA rail ໃຊ້ເພື່ອຂັບ XADC voltage ການອ້າງອີງ Zynq (VREFP) |
| ບໍ່ມີ | ບໍ່ໄດ້ເຊື່ອມຕໍ່ | ບໍ່ໄດ້ເຊື່ອມຕໍ່ |
| IOREF | Digital I/O Voltage ການອ້າງອີງ | ເຊື່ອມຕໍ່ກັບ Arty Z7 3.3V ພະລັງງານໄຟຟ້າ (ເບິ່ງສ່ວນ“ ເຄື່ອງໃຊ້ໄຟຟ້າ”) |
| RST | ປັບໃຫ້ໄສ້ | ເຊື່ອມຕໍ່ກັບປຸ່ມ“ SRST” ສີແດງແລະ PIN MIO 12 ຂອງ Zynq. ເມື່ອ JP1 ຂາດແຄນ, ມັນຍັງເຊື່ອມຕໍ່ກັບສັນຍານ DTR ຂອງຂົວ FTDI USB-UART. |
| 3V3 | ລົດໄຟພະລັງງານ 3.3V | ເຊື່ອມຕໍ່ກັບ Arty Z7 3.3V ພະລັງງານໄຟຟ້າ (ເບິ່ງສ່ວນ“ ເຄື່ອງໃຊ້ໄຟຟ້າ”) |
| 5V0 | ລົດໄຟພະລັງງານ 5.0V | ເຊື່ອມຕໍ່ກັບ Arty Z7 5.0V ພະລັງງານໄຟຟ້າ (ເບິ່ງສ່ວນ“ ເຄື່ອງໃຊ້ໄຟຟ້າ”) |
| GND (), G | ດິນ | ເຊື່ອມຕໍ່ກັບຍົນ av ຂອງ Arty Z7 |
| ວີນ | ການປ້ອນຂໍ້ມູນພະລັງງານ | ເຊື່ອມຕໍ່ຂະຫນານກັບຕົວເຊື່ອມຕໍ່ການສະຫນອງພະລັງງານພາຍນອກ (J18). |
ຕາຕະລາງ 16.1. ລາຍລະອຽດຂອງໄສ້ Pin.
ໄສ້ດິຈິຕອ I / O
ເຂັມເຊື່ອມຕໍ່ໂດຍກົງກັບ Zynq PL ສາມາດໃຊ້ເປັນວັດສະດຸປ້ອນຫຼືຜົນໄດ້ຮັບທີ່ມີຈຸດປະສົງທົ່ວໄປ. pins ເຫຼົ່ານີ້ປະກອບມີ I2C, SPI, ແລະຈຸດປະສົງ I/O ຈຸດທົ່ວໄປ. ມີຕົວຕ້ານທານຊຸດ 200 Ohm ລະຫວ່າງ FPGA ແລະເຂັມ I/O ດິຈິຕອລເພື່ອຊ່ວຍສະ ໜອງ ການປ້ອງກັນຕໍ່ກັບວົງຈອນສັ້ນໂດຍບັງເອີນ (ຍົກເວັ້ນສັນຍານ AN5-AN0, ເຊິ່ງບໍ່ມີເຄື່ອງຕໍ່ຕ້ານຊຸດ, ແລະສັນຍານ AN6-AN12, ເຊິ່ງມີ ຕົວຕ້ານທານຊຸດ 100 Ohm). ສູງສຸດຢ່າງແທ້ຈິງແລະປະລິມານການປະຕິບັດທີ່ແນະນໍາtages ສໍາລັບ pins ເຫຼົ່ານີ້ແມ່ນໄດ້ລະບຸໄວ້ໃນຕາຕະລາງຂ້າງລຸ່ມນີ້.
IO26-IO41 ແລະ A (IO42) ບໍ່ສາມາດເຂົ້າເຖິງໄດ້ໃນ Arty Z7-10. ນອກຈາກນີ້, AN0-AN5 ບໍ່ສາມາດໃຊ້ເປັນ Digital I / O ໃນ Arty Z7-10. ນີ້ແມ່ນເນື່ອງມາຈາກເຂັມ I / O ຫນ້ອຍລົງທີ່ມີຢູ່ໃນ Zynq-7010 ກ່ວາໃນ Zynq-7020.
| ສະບັບຕໍາ່ສຸດທີ່ຢ່າງແທ້ຈິງtage | ແນະນຳການດຳເນີນງານຕໍ່າສຸດ Voltage | ປະຕິບັດສູງສຸດທີ່ແນະນໍາ Voltage | Vol ສູງສຸດທີ່ແນ່ນອນtage | |
| ຂັບເຄື່ອນ | -0.4 V | -0.2 V | 3.4 ວ | 3.75 ວ |
| ບໍ່ໄດ້ ນຳ ໃຊ້ | -0.4 V | ບໍ່ມີ | ບໍ່ມີ | 0.55 ວ |
ຕາຕະລາງ 16.1.1. Shield Digital Voltagສໍາລັບຂໍ້ມູນເພີ່ມເຕີມກ່ຽວກັບລັກສະນະໄຟຟ້າຂອງປັກconnectedຸດທີ່ເຊື່ອມຕໍ່ກັບ Zynq PL, ກະລຸນາເບິ່ງທີ່ ຊຸດຂໍ້ມູນ Zynq-7000
(ds187-XC7Z010-XC7Z020-Data-Sheet) ຈາກ Xilinx.
ໄສ້ Analog I / O
ປັກໝຸດທີ່ມີປ້າຍກຳກັບ A0-A11 ແລະ V_P/V_N ຖືກໃຊ້ເປັນຕົວປ້ອນຂໍ້ມູນແບບອະນາລັອກໃຫ້ກັບໂມດູນ XADC ຂອງ Zynq. The Zynq ຄາດຫວັງວ່າວັດສະດຸປ້ອນຕັ້ງແຕ່ 0-1 V. ໃນ pins ທີ່ມີປ້າຍຊື່ A0-A5 ພວກເຮົາໃຊ້ວົງຈອນພາຍນອກເພື່ອປັບຂະຫນາດຂອງ input ລົງ.tage ຈາກ 3.3V. ວົງຈອນນີ້ແມ່ນສະແດງຢູ່ໃນຮູບ 16.2.1. ວົງຈອນນີ້ອະນຸຍາດໃຫ້ໂມດູນ XADC ສາມາດວັດແທກໄດ້ຢ່າງຖືກຕ້ອງ voltage ລະຫວ່າງ 0V ແລະ 3.3V (ກ່ຽວຂ້ອງກັບ Arty Z7's GND ()) ທີ່ຖືກ ນຳ ໃຊ້ກັບເຂັມເຫຼົ່ານີ້. ຖ້າທ່ານຕ້ອງການໃຊ້ເຂັມທີ່ຕິດປ້າຍ A0-A5 ເປັນການປ້ອນຂໍ້ມູນດິຈິຕອລຫຼືຜົນຜະລິດ, ພວກມັນກໍ່ເຊື່ອມຕໍ່ໂດຍກົງກັບ Zynq PL ກ່ອນວົງຈອນແຍກຕົວຕ້ານທານ (ຍັງສະແດງໃນຮູບ 16.2.1) ໃນ Arty Z7-20. ການເຊື່ອມຕໍ່ເພີ່ມເຕີມນີ້ບໍ່ໄດ້ຖືກສ້າງຂື້ນໃນ Arty Z7-10, ເຊິ່ງເປັນເຫດຜົນທີ່ສັນຍານເຫຼົ່ານີ້ສາມາດຖືກ ນຳ ໃຊ້ເປັນວັດສະດຸປ້ອນຂໍ້ຄ້າຍຄືກັນໃນຕົວປ່ຽນແປງນັ້ນ.
(https://reference.digilentinc.com/_media/reference/programmable-logic/arty-z7/arty-z7-shield-an.png)
ຮູບທີ 16.2.1. ການປ້ອນຂໍ້ມູນການປຽບທຽບແບບດຽວທີ່ສິ້ນສຸດລົງ.
pins ທີ່ຕິດສະຫຼາກ A6-A11 ແມ່ນເຊື່ອມຕໍ່ໂດຍກົງກັບ 3 ຄູ່ຂອງ pins ທີ່ສາມາດປຽບທຽບໄດ້ໃນ Zynq PL ຜ່ານການກັ່ນຕອງຕ້ານການນາມແຝງ. ວົງຈອນນີ້ແມ່ນສະແດງຢູ່ໃນຮູບ 16.2.2. ຄູ່ເຫຼົ່ານີ້ຂອງ pins ສາມາດຖືກນໍາໃຊ້ເປັນ inputs ການປຽບທຽບທີ່ແຕກຕ່າງກັບ voltage ຄວາມແຕກຕ່າງລະຫວ່າງ 0-1V. ຕົວເລກຄູ່ໄດ້ຖືກເຊື່ອມຕໍ່ກັບເຂັມບວກຂອງຄູ່ແລະຕົວເລກຄີກແມ່ນເຊື່ອມຕໍ່ກັບເຂັມລົບ (ສະນັ້ນ A6 ແລະ A7 ປະກອບເປັນຄູ່ປ້ອນເຂົ້າແບບອະນາລັອກໂດຍ A6 ເປັນບວກແລະ A7 ເປັນລົບ). ໃຫ້ສັງເກດວ່າເຖິງວ່າມີແຜ່ນຮອງ ສຳ ລັບຕົວເກັບປະຈຸບັນຢູ່, ແຕ່ມັນບໍ່ໄດ້ຖືກໂຫຼດໃສ່ກັບເຂັມເຫຼົ່ານີ້. ເນື່ອງຈາກເຂັມທີ່ມີຄວາມສາມາດຄ້າຍຄືກັນຂອງ FPGA ຍັງສາມາດຖືກນໍາໃຊ້ຄືກັບເຂັມ FPGA ດິຈິຕອນປົກກະຕິ, ມັນກໍ່ເປັນໄປໄດ້ທີ່ຈະໃຊ້ເຂັມເຫຼົ່ານີ້ສໍາລັບ I/O ດິຈິຕອລ.
ປັກໝຸດທີ່ມີປ້າຍກຳກັບ V_P ແລະ V_N ແມ່ນເຊື່ອມຕໍ່ກັບ VP_0 ແລະ VN_0 ວັດສະດຸປ້ອນອະນາລັອກສະເພາະຂອງ FPGA. pins ຄູ່ນີ້ຍັງສາມາດຖືກນໍາໃຊ້ເປັນການປ້ອນຂໍ້ມູນອະນາລັອກທີ່ແຕກຕ່າງກັບ voltage ລະຫວ່າງ 0-1V, ແຕ່ພວກມັນບໍ່ສາມາດໃຊ້ເປັນ Digital I/O ໄດ້. capacitor ໃນວົງຈອນສະແດງຢູ່ໃນຮູບ 16.2.2 ສໍາລັບຄູ່ຂອງ pins ນີ້ແມ່ນ loaded ໃນ Arty Z7.
ຮູບ 16.2.2. ການປ້ອນຂໍ້ມູນອະນາລັອກທີ່ແຕກຕ່າງກັນ.
XADC core ພາຍໃນ Zynq ເປັນ dual-channel 12-bit ແປງ analog-to-digital ສາມາດດໍາເນີນການຢູ່ທີ່ 1 MSPS. ຊ່ອງທາງໃດ ໜຶ່ງ ສາມາດຖືກຂັບເຄື່ອນໄດ້ໂດຍການນໍາເຂົ້າອັນໃດນຶ່ງທີ່ຄ້າຍຄືກັນທີ່ເຊື່ອມຕໍ່ກັບເຂັມຂັດ. ຫຼັກ XADC ແມ່ນຖືກຄວບຄຸມ ແລະເຂົ້າເຖິງໄດ້ຈາກການອອກແບບຂອງຜູ້ໃຊ້ຜ່ານ Dynamic Reconfiguration Port (DRP). DRP ຍັງສະຫນອງການເຂົ້າເຖິງ voltage ຈໍສະແດງຜົນທີ່ມີຢູ່ໃນແຕ່ລະສາຍໄຟຂອງ FPGA, ແລະເຊັນເຊີອຸນຫະພູມພາຍໃນກັບ FPGA. ສໍາລັບຂໍ້ມູນເພີ່ມເຕີມກ່ຽວກັບການນໍາໃຊ້ຫຼັກ XADC, ອ້າງອີງເຖິງເອກະສານ Xilinx ທີ່ມີຫົວຂໍ້ວ່າ“ 7 Series FPGAs and Zynq-7000 All Programmable SoC XADC Dual 12-Bit 1 MSPS Analog-to-Digital Converter”. ມັນຍັງເປັນໄປໄດ້ທີ່ຈະເຂົ້າເຖິງຫຼັກ XADC ໂດຍກົງໂດຍໃຊ້ PS, ຜ່ານອິນເຕີເຟດ "PS-XADC". ການໂຕ້ຕອບນີ້ໄດ້ຖືກອະທິບາຍຢ່າງເຕັມທີ່ໃນບົດທີ 30 ຂອງ Zynq
ຄູ່ມືການອ້າງອິງດ້ານວິຊາການ ( ug585-Zynq-7000-TRM [PDF]). rm (https://reference.digilentinc.com/tag/rm?do=showtag&tag=rm), ເອກະສານ (https://reference.digilentinc.com/tag/doc?do=showtag&tag=doc), arty-z7
(https://reference.digilentinc.com/tag/arty-z7?do=showtag&tag=arty-z7)
ຈອງຈົດຫມາຍຂ່າວຂອງພວກເຮົາ
| ຊື່ |
| ນາມສະກຸນ |
| ທີ່ຢູ່ອີເມວ |
| ຄູ່ຮ່ວມງານຂອງພວກເຮົາ ມະຫາວິທະຍາໄລ Xilinx ໂຄງການ (https://store.digilentinc.com/partneuniversity-program/) ຄູ່ຮ່ວມງານດ້ານເຕັກໂນໂລຢີ (https://store.digilentinc.com/technolpartners/) ຕົວແທນຈໍາຫນ່າຍ (https://store.digilentinc.com/ourdistributors/) |
ສະຫນັບສະຫນູນດ້ານວິຊາການ ເວທີສົນທະນາ (https://forum.digilentinc.com) ເອກະສານອ້າງອີງວິກິພີເດຍ (https://reference.digilentinc.com) ຕິດຕໍ່ພວກເຮົາ (https://store.digilentinc.com/contactus/) |
| ຂໍ້ມູນລູກຄ້າ(https://youtube.com/user/digilentinc) FAQ (https://resource.digilentinc.com/verify) ຂໍ້ມູນຂອງຮ້ານ (https://store.digilentinc.com/store-info/) |
ຂໍ້ມູນບໍລິສັດ
ກ່ຽວກັບພວກເຮົາ |
ເອກະສານ / ຊັບພະຍາກອນ
 |
ຄະນະພັດທະນາ DIGILENT Board Arty Z7 [pdf] ຄູ່ມືຜູ້ໃຊ້ ຄະນະພັດທະນາ Arty Z7 |
