Manwal ta' Referenza Arty Z7
L-Arty Z7 hija pjattaforma ta 'żvilupp lesta biex tintuża ddisinjata madwar iż-Zynq-7000™ All Programable System-on-Chip (AP SoC) minn Xilinx. L-arkitettura Zynq-7000 tintegra sewwa proċessur ARM Cortex-A650 b'żewġ qalba, 9 MHz () b'loġika Xilinx 7-serje Field Programable Gate Array (FPGA). Dan it-tqabbil jagħti l-abbiltà li jdawwar proċessur b'saħħtu b'sett uniku ta 'periferali u kontrolluri definiti mis-softwer, imfassla minnek għall-applikazzjoni fil-mira.
Is-settijiet ta 'għodda Vivado, Petalinux, u SDSoC kull wieħed jipprovdu mogħdija avviċinabbli bejn id-definizzjoni tas-sett periferali tad-dwana tiegħek u t-tkattir tal-funzjonalità tiegħu għal Linux OS () jew programm bare metal li jaħdem fuq il-proċessur. Għal dawk li qed ifittxu esperjenza ta 'disinn ta' loġika diġitali aktar tradizzjonali, huwa wkoll possibbli li tinjora l-proċessuri ARM u tipprogramma l-FPGA ta 'Zynq bħal ma tagħmel xi FPGA Xilinx oħra. Digilent jipprovdi għadd ta' materjali u riżorsi għall-Arty Z7 li jġibek taħdem malajr bl-għodda tal-għażla tiegħek.
Manwal ta' Referenza Arty Z7 [Reference.Digilentinc]
Niżżel Dan il-Manwal ta' Referenza
- Dan il-manwal ta' referenza għadu mhux disponibbli biex jitniżżel.
Karatteristiċi
Proċessur ZYNQ
- 650MHz proċessur dual-core Cortex-A9
- Kontrollur tal-memorja DDR3 bi 8 kanali DMA u 4 portijiet Slave AXI3 ta' Prestazzjoni Għolja
- Kontrolluri periferali ta 'wisa' ta 'frekwenza għolja: 1G Ethernet, USB 2.0, SDIO
- Kontrollur periferali ta 'frekwenza baxxa: SPI, UART, CAN, I2C
- Programmabbli minn JTAG, flash Quad-SPI, u karta microSD
- Loġika programmabbli ekwivalenti għal Artix-7 FPGA
Memorja
- 512MB DDR3 b'16-bit bus @ 1050Mbps
- 16MB Quad-SPI Flash b'identifikatur kompatibbli EUI-48/48™ ta' 64-bit ipprogrammat mill-fabbrika
- slot microSD
Qawwa
- Mħaddem minn USB jew kwalunkwe sors ta 'enerġija esterna 7V-15V
USB u Ethernet
- Gigabit Ethernet PHY
- USB-JTAG Ċirkwiti ta' programmar
- Pont USB-UART
- USB OTG PHY (jappoġġja l-host biss)
Awdjo u Vidjo
- Port tas-sink HDMI (input)
- Port tas-sors HDMI (output)
- Output awdjo mono misjuq minn PWM b'jack ta '3.5mm
Swiċċijiet, Push-buttuni, u LEDs
- 4 buttuni
- 2 swiċċijiet slide
- 4 LEDs
- 2 LEDs RGB
Konnetturi ta 'Espansjoni
- Żewġ portijiet Pmod
- 16 I/O FPGA totali
- Konnettur Arduino/chipKIT Shield
- Sa 49 I/O FPGA totali (ara t-tabella hawn taħt)
- 6 Inputs Analog 0-3.3V b'tarf wieħed għal XADC
- 4 Inputs Analog differenzjali 0-1.0V għal XADC
Għażliet ta' Xiri
L-Arty Z7 jista 'jinxtara jew bi Zynq-7010 jew Zynq-7020 mgħobbi. Dawn iż-żewġ varjanti tal-prodott Arty Z7 jissejħu l-Arty Z7-10 u l-Arty Z7-20, rispettivament. Meta d-dokumentazzjoni Digilent tiddeskrivi funzjonalità li hija komuni għal dawn iż-żewġ varjanti, huma msejħa kollettivament bħala l-"Arty Z7". Meta tiddeskrivi xi ħaġa li hija komuni biss għal varjant speċifiku, il-varjant se jissejjaħ b'mod espliċitu b'ismu.
L-unika differenza bejn l-Arty Z7-10 u l-Arty Z7-20 huma l-kapaċitajiet tal-parti Zynq u l-ammont ta 'I/O disponibbli fuq il-konnettur tal-ilqugħ. Il-proċessuri Zynq it-tnejn għandhom l-istess kapaċitajiet, iżda l--20 għandu madwar 3 darbiet FPGA intern akbar mill--10. Id-differenzi bejn iż-żewġ varjanti huma miġbura fil-qosor hawn taħt:
| Varjant tal-Prodott | Arty Z7-10 | Arty Z7-20 |
| Zynq Parti | XC7Z010-1CLG400C | XC7Z020-1CLG400C |
| 1 MSPS Fuq iċ-ċippa ADC () | Iva | Iva |
| Tabelli ta' Tfittex (LUTs) | 17,600 | 53,200 |
| Flip-flops | 35,200 | 106,400 |
| Blokk RAM () | 270 KB | 630 KB |
| Madum ta' Ġestjoni tal-Arloġġ | 2 | 4 |
| Tarka Disponibbli I/O | 26 | 49 |
Fuq l-Arty Z7-10, ir-ringiela ta 'ġewwa tat-tarka diġitali (IO26-IO41) u IOA (imsejħa wkoll IO42) mhumiex konnessi mal-FPGA, u A0-A5 jista' jintuża biss bħala inputs analogi. Dan mhux se jaffettwa l-funzjonalità tal-biċċa l-kbira tat-tarki Arduino eżistenti, minħabba li ħafna ma jużawx din ir-ringiela ta 'ġewwa ta' sinjali diġitali.
Il-bord jista 'jinxtara waħdu jew b'vawċer biex jinfetaħ is-sett ta' għodod Xilinx SDSoC. Il-vawċer SDSoC jiftaħ liċenzja ta 'sena u jista' jintuża biss mal-Arty Z1. Wara li tiskadi l-liċenzja, kwalunkwe verżjoni ta' SDSoC li ġiet rilaxxata matul dan il-perjodu ta' sena tista' tkompli tintuża b'mod indefinit. Għal aktar informazzjoni dwar ix-xiri, ara l-Paġna tal-Prodott Arty Z7 (http://store.digilentinc.com/artyz7-apsoc-zynq-7000-development-board-for-makers-and-hobbyists/).
Fil-ħin tax-xiri, huwa wkoll possibbli li żżid karta microSD, provvista ta 'enerġija 12V 3A, u kejbil mikro USB kif meħtieġ.
Innota li minħabba l-FPGA iżgħar fiż-Zynq-7010, mhuwiex adattat ħafna biex jintuża f'SDSoC għal applikazzjonijiet ta 'viżjoni inkorporati. Nirrakkomandaw lin-nies jixtru l-Arty Z7-20 jekk huma interessati f'dawn it-tipi ta 'applikazzjonijiet.
Differenzi minn PYNQ-Z1
Arty Z7-20 jaqsam l-istess SoC eżatt mal-PYNQ-Z1. Fir-rigward tal-karatteristiċi, Arty Z7-20 huwa nieqes l-input tal-mikrofonu, iżda jżid buttuna Reset Power-on. Is-softwer miktub għal PYNQ-Z1 għandu jaħdem mhux mibdul bl-eċċezzjoni tal-input tal-mikrofonu, li l-pin FPGA tiegħu jitħalla mhux konness.
Appoġġ tas-Softwer
L-Arty Z7 huwa kompletament kompatibbli mal-Vivado Design Suite ta 'prestazzjoni għolja ta' Xilinx. Dan is-sett ta' għodod jgħaqqad id-disinn tal-loġika tal-FPGA u l-iżvilupp tas-softwer ARM inkorporat fi fluss ta' disinn intuwittiv u faċli biex jintuża. Jista 'jintuża għat-tfassil ta' sistemi ta 'kwalunkwe kumplessità, minn sistema operattiva kompluta li tħaddem applikazzjonijiet multipli ta' server flimkien, sa programm sempliċi bare-metal li jikkontrolla xi LEDs.
Huwa wkoll possibbli li l-Zynq AP SoC tiġi ttrattata bħala FPGA waħedha għal dawk li mhumiex interessati li jużaw il-proċessur fid-disinn tagħhom. Mill-ħruġ ta' Vivado 2015.4, l-Analizzatur Loġiku u l-karatteristiċi ta' Sintesi ta' Livell Għoli ta' Vivado huma ħielsa li jintużaw għal kulħadd. Webmiri PACK, li jinkludi l-Arty Z7. L-Analizzatur tal-Loġika jassisti bil-loġika tad-debugging, u l-għodda HLS tippermettilek tikkompila kodiċi C direttament f'HDL.
Il-pjattaformi Zynq huma adattati sew biex ikunu inkorporati miri Linux, u Arty Z7 mhijiex eċċezzjoni. Biex jgħinek tibda, Digilent jipprovdi proġett Petalinux li jġibek taħdem b'sistema Linux malajr. Għal aktar informazzjoni, ara l- Ċentru tar-Riżorsi Arty Z7 (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start).
L-Arty Z7 jista 'jintuża wkoll fl-ambjent SDSoC ta' Xilinx, li jippermettilek tiddisinja programmi aċċellerati FPGA u pipelines tal-vidjo b'faċilità f'ambjent kompletament C/C++. Għal aktar informazzjoni dwar SDSoC, ara l- Xilinx SDSoC Sit
(https://www.xilinx.com/products/design-tools/software-zone/sdsoc.html). Digilent se tkun qed tirrilaxxa pjattaforma kapaċi Video b'appoġġ Linux fil-ħin għar-rilaxx SDSoC 2017.1. Innota li minħabba l-FPGA iżgħar fl-Arty Z7-10, id-demos tal-ipproċessar tal-vidjo bażiċi ħafna biss huma inklużi ma 'dik il-pjattaforma. Digilent jirrakkomanda l-Arty Z7-20 għal dawk interessati fl-ipproċessar tal-vidjo.
Dawk familjari mas-settijiet ta 'għodod Xilinx ISE/EDK anzjani minn qabel ma ġie rilaxxat Vivado jistgħu wkoll jagħżlu li jużaw l-Arty Z7 f'dak is-sett ta' għodod. Digilent m'għandux ħafna materjali biex isostni dan, iżda dejjem tista' titlob għajnuna fuq il- Forum Diġili (https://forum.digilentinc.com).
Provvisti tal-Enerġija
L-Arty Z7 jista' jitħaddem mid-Digilent USB-JTAG-Port UART (J14) jew minn xi tip ieħor ta 'sors ta' enerġija bħal batterija jew provvista ta 'enerġija esterna. Jumper JP5 (ħdejn is-swiċċ tal-enerġija) jiddetermina liema sors tal-enerġija jintuża.
Port USB 2.0 jista 'jwassal massimu ta' 0.5A ta 'kurrent skond l-ispeċifikazzjonijiet. Dan għandu jipprovdi biżżejjed enerġija għal disinji ta 'kumplessità aktar baxxa. Applikazzjonijiet aktar impenjattivi, inkluż kwalunkwe li jsuq bords periferali multipli jew apparat USB ieħor, jistgħu jeħtieġu aktar enerġija milli l-port USB jista 'jipprovdi. F'dan il-każ, il-konsum tal-enerġija se jiżdied sakemm ikun limitat mill-USB host. Dan il-limitu jvarja ħafna bejn il-manifatturi tal-kompjuters ospitanti u jiddependi fuq ħafna fatturi. Meta fil-limitu kurrenti, ladarba l-voltagIl-binarji jitbaxxew taħt il-valur nominali tagħhom, iż-Zynq jiġi reset bis-sinjal ta 'Reset tal-Power-on u l-konsum tal-enerġija jerġa' lura għall-valur idle tiegħu. Ukoll, xi applikazzjonijiet jistgħu jeħtieġu li jaħdmu mingħajr ma jkunu konnessi mal-port USB tal-PC. F'dawn il-każijiet, tista 'tintuża provvista ta' enerġija esterna jew batterija.
Provvista ta' enerġija esterna (eż. felul tal-ħajt) tista' tintuża billi twaħħalha fil-jack tal-enerġija (J18) u tissettja l-jumper JP5 għal “REG”. Il-provvista għandha tuża plagg coax, ċentru-pożittiv ta 'dijametru intern ta' 2.1mm, u tagħti 7VDC sa 15VDC. Provvisti xierqa jistgħu jinxtraw mid-Digilent websit jew permezz ta’ bejjiegħa ta’ katalgu bħal DigiKey. Provvista ta' enerġija voltages 'il fuq minn 15VDC jista' jikkawża ħsara permanenti. Provvista ta 'enerġija esterna adattata hija inkluża mal-kit ta' aċċessorju Arty Z7.
Simili għall-użu ta 'provvista ta' enerġija esterna, batterija tista 'tintuża biex tħaddem l-Arty Z7 billi twaħħalha mal-konnettur tal-ilqugħ u tissettja l-jumper JP5 għal "REG". It-terminal pożittiv tal-batterija għandu jkun imqabbad mal-pin bit-tikketta "VIN" fuq J7, u t-terminal negattiv għandu jkun imqabbad mal-pin bit-tikketta GND () fuq J7.
Il-PMU abbord Texas Instruments TPS65400 joħloq il-provvisti meħtieġa ta '3.3V, 1.8V, 1.5V, u 1.0V mill-input tal-enerġija prinċipali. Tabella 1.1 tipprovdi informazzjoni addizzjonali (kurrenti tipiċi jiddependu ħafna fuq il-konfigurazzjoni ta 'Zynq u l-valuri pprovduti huma tipiċi ta' disinji ta 'daqs medju/veloċità).
L-Arty Z7 m'għandux swiċċ tal-enerġija, għalhekk meta sors ta 'enerġija jiġi konness u magħżul ma' JP5 dejjem ikun mixgħul. Biex tirrisettja l-Zynq mingħajr ma tiskonnettja u terġa 'tikkonnettja l-provvista tal-enerġija, tista' tintuża l-buttuna ħamra SRST. L-LED indikatur tal-qawwa () (LD13) huwa mixgħul meta l-binarji tal-provvista kollha jilħqu l-volum nominali tagħhomtage.
| Provvista | Ċirkwiti | Current (max/typical) |
| 3.3V | FPGA I/O, portijiet USB, Arloġġi, Ethernet, slot SD, Flash, HDMI | 1.6A/0.1A sa 1.5A |
| 1.0V | FPGA, Qalba Ethernet | 2.6A/0.2A sa 2.1A |
| 1.5V | DDR3 | 1.8A/0.1A sa 1.2A |
| 1.8V | FPGA Awżiljarju, Ethernet I/O, Kontrollur USB | 1.8A/0.1A sa 0.6A |
Tabella 1.1. Provvisti ta 'enerġija Arty Z7.
Arkitettura Zynq APSoC
Iż-Zynq APSoC huwa maqsum f'żewġ sottosistemi distinti: Is-Sistema tal-Ipproċessar (PS) u l-Loġika Programmabbli (PL). Figura 2.1 turi overview tal-arkitettura Zynq APSoC, bil-PS ikkulurit aħdar ċar u l-PL bl-isfar. Innota li l-kontrollur PCIe Gen2 u transceivers Multi-gigabit mhumiex disponibbli fuq it-tagħmir Zynq-7020 jew Zynq-7010. 
(https://reference.digilentinc.com/_detail/zybo/zyng1.png?id=reference%3Aprogrammable-logic%3Aarty-z7%3Areference-manual)
Figura 2.1 Arkitettura Zynq APSoC
Il-PL huwa kważi identiku għal Xilinx 7-serje Artix FPGA, ħlief li fih diversi portijiet u karozzi tal-linja ddedikati li jgħaqqduha sewwa mal-PS. Il-PL ukoll ma fihx l-istess ħardwer tal-konfigurazzjoni bħal FPGA tipiku tas-serje 7, u għandu jiġi kkonfigurat jew direttament mill-proċessur jew permezz tal-JTAG port.
Il-PS jikkonsisti f'ħafna komponenti, inkluża l-Unità tal-Ipproċessar tal-Applikazzjoni (APU, li tinkludi 2 proċessuri Cortex-A9), Interkonnessjoni tal-Arkitettura Avvanzata tal-Mikrokontrollur Bus (AMBA), kontrollur tal-Memorja DDR3, u diversi kontrolluri periferali bl-inputs u l-outputs tagħhom multiplexjati għal 54 dedikati. pinnijiet (imsejħa Multiplexed I/O, jew pinnijiet MIO). Kontrolluri periferali li m'għandhomx l-inputs u l-outputs tagħhom konnessi mal-brilli MIO jistgħu minflok iwasslu l-I/O tagħhom permezz tal-PL, permezz tal-interface Extended-MIO (EMIO). Il-kontrolluri periferali huma konnessi mal-proċessuri bħala skjavi permezz tal-interkonnessjoni AMBA u fihom reġistri ta 'kontroll li jistgħu jinqraw/jinkitbu li huma indirizzabbli fl-ispazju tal-memorja tal-proċessuri. Il-loġika programmabbli hija wkoll konnessa mal-interkonnessjoni bħala skjav, u disinji jistgħu jimplimentaw qlub multipli fid-drapp FPGA li kull wieħed ikun fih ukoll reġistri ta 'kontroll indirizzabbli. Barra minn hekk, il-qlub implimentati fil-PL jistgħu jikkawżaw interruzzjonijiet għall-proċessuri (konnessjonijiet mhux murija fil-Fig. 3) u jwettqu aċċessi DMA għall-memorja DDR3.
Hemm ħafna aspetti tal-arkitettura Zynq APSoC li huma lil hinn mill-ambitu ta 'dan id-dokument. Għal deskrizzjoni sħiħa u bir-reqqa, irreferi għall- Manwal ta' Referenza Teknika ta' Zynq ug585-Zynq-7000TRM [PDF]
It-Tabella 2.1 turi l-komponenti esterni konnessi mal-brilli MIO tal-Arty Z7. Is-Zynq Presets File misjuba fuq il Ċentru tar-Riżorsi Arty Z7 (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start) jista 'jiġi importat f'EDK u Vivado Designs biex jiġi kkonfigurat sew il-PS biex jaħdem ma' dawn il-periferali.
| MIO 500 3.3 V | Periferali |
| Pin | ENET 0 | SPI Flash | USB 0 | Tarka | UART 0 |
| 0 (N/C) | |||||
| 1 | CS () | ||||
| 2 | DQ0 | ||||
| 3 | DQ1 | ||||
| 4 | DQ2 | ||||
| 5 | DQ3 | ||||
| 6 | SCLK () | ||||
| 7 (N/C) | |||||
| 8 | SLCK FB | ||||
| 9 | Reset Ethernet | ||||
| 10 | Interruzzjoni Ethernet | ||||
| 11 | USB Over Current | ||||
| 12 | Irrisettja tarka | ||||
| 13 (N/C) | |||||
| 14 | Input UART | ||||
| 15 | Output UART |
| MIO 501 1.8V | Periferali | ||
| Pin | ENET 0 | USB 0 | SDIO 0 |
| 16 | TXCK | ||
| 17 | TXD0 | ||
| 18 | TXD1 | ||
| 19 | TXD2 | ||
| 20 | TXD3 | ||
| 21 | TXCTL | ||
| 22 | RXCK | ||
| 23 | RXD0 | ||
| 24 | RXD1 | ||
| 25 | RXD2 | ||
| 26 | RXD3 | ||
| 27 | RXCTL | ||
| 28 | DEJTA4 | ||
| 29 | DIR | ||
| 30 | STP | ||
| 31 | NXT | ||
| 32 | DEJTA0 | ||
| 33 | DEJTA1 | ||
| 34 | DEJTA2 | ||
| 35 | DEJTA3 | ||
| 36 | CLK | ||
| 37 | DEJTA5 | ||
| 38 | DEJTA6 | ||
| 39 | DEJTA7 | ||
| 40 | CCLK | ||
| 41 | CMD | ||
| 42 | D0 | ||
| 43 | D1 | ||
| 44 | D2 | ||
| 45 | D3 | ||
| 46 | RESETN | ||
| 47 | CD | ||
| 48 (N/C) | |||
| 49 (N/C) | |||
| 50 (N/C) | |||
| 51 (N/C) | |||
| 52 | MDC | ||
| 53 | MDIO |
Konfigurazzjoni Zynq
B'differenza mill-apparati FPGA Xilinx, apparati APSoC bħal Zynq-7020 huma ddisinjati madwar il-proċessur, li jaġixxi bħala kaptan għad-drapp loġiku programmabbli u l-periferali l-oħra kollha fuq iċ-ċippa fis-sistema tal-ipproċessar. Dan jikkawża li l-proċess tal-boot Zynq ikun aktar simili għal dak ta 'mikrokontrollur minn FPGA. Dan il-proċess jinvolvi l-proċessur jgħabbi u jesegwixxi Zynq Boot Image, li tinkludi First Stage Bootloader (FSBL), bitstream għall-konfigurazzjoni tal-loġika programmabbli (mhux obbligatorju), u applikazzjoni tal-utent. Il-proċess boot huwa maqsum fi tliet stages:
Stage 0
Wara li l-Arty Z7 jinxtegħel jew iż-Zynq jiġi reset (fis-softwer jew billi tagħfas SRST), wieħed mill-proċessuri (CPU0) jibda jesegwixxi biċċa interna ta 'kodiċi li jinqara biss imsejħa BootROM. Jekk u biss jekk iż-Zynq kien għadu kemm jinxtegħel, il-BootROM l-ewwel jaqbad l-istat tal-labar tal-modalità fir-reġistru tal-modalità (il-brilli tal-modalità huma mwaħħla ma 'JP4 fuq l-Arty Z7). Jekk il-BootROM qed jiġi eżegwit minħabba avveniment reset, allura l-labar tal-modalità ma jiġux maqfula, u jintuża l-istat preċedenti tar-reġistru tal-modalità. Dan ifisser li l-Arty Z7 jeħtieġ ċiklu ta 'enerġija biex jirreġistra kwalunkwe bidla fil-jumper tal-mod ta' programmazzjoni (JP4). Sussegwentement, il-BootROM tikkopja FSBL mill-forma ta 'memorja mhux volatili speċifikata mir-reġistru tal-modalità għall-256 KB ta' RAM interna () fi ħdan l-APU (imsejħa Memorja On-Chip, jew OCM). L-FSBL għandu jkun imgeżwer f'Immaġni tal-Ibbutjar Zynq sabiex il-BootROM tikkopjaha sew. L-aħħar ħaġa li tagħmel BootROM hija li tgħaddi l-eżekuzzjoni lill-FSBL fl-OCM.
Stage 1
Matul dan is-stage, l-FSBL l-ewwel jispiċċa jikkonfigura l-komponenti PS, bħall-kontrollur tal-memorja DDR. Imbagħad, jekk bitstream ikun preżenti fl-Immaġni tal-Ibbutjar Zynq, jinqara u jintuża biex jiġi kkonfigurat il-PL. Fl-aħħarnett, l-applikazzjoni tal-utent titgħabba fil-memorja mill-Immaġni tal-Boot Zynq, u l-eżekuzzjoni tiġi mgħoddija lilha.
Stage 2
L-aħħar stage hija l-eżekuzzjoni tal-applikazzjoni tal-utent li ġiet mgħobbija mill-FSBL. Dan jista 'jkun kwalunkwe tip ta' programm, minn disinn sempliċi "Hello World" għal Second Stage Boot loader użat biex boot sistema operattiva bħal Linux. Għal spjegazzjoni aktar bir-reqqa tal-proċess tal-ibbutjar, irreferi għall-Kapitolu 6 tal- Manwal ta' Referenza Teknika Zynq (Appoġġ [PDF]).
Il-Zynq Boot Image hija maħluqa sing Vivado u Xilinx Software Development Kit (Xilinx SDK). Għal informazzjoni dwar il-ħolqien ta 'din l-immaġni jekk jogħġbok irreferi għad-dokumentazzjoni Xilinx disponibbli għal dawn l-għodod.
L-Arty Z7 jappoġġja tliet modi ta’ boot differenti: microSD, Quad SPI Flash, u JTAG. Il-mod tal-ibbutjar jintgħażel bl-użu tal-jumper tal-Modalità (JP4), li jaffettwa l-istat tal-pinnijiet tal-konfigurazzjoni Zynq wara li jinxtegħlu. Il-Figura 3.1 turi kif il-pinnijiet tal-konfigurazzjoni Zynq huma konnessi fuq l-Arty Z7.
(https://reference.digilentinc.com/_detail/reference/programmable-logic/arty-z7/arty-z7-config.png?d=reference%3Aprogrammable-ogic%3Aartyz7%3Areference-manual)
Figura 3.1. Labar tal-konfigurazzjoni Arty Z7.
It-tliet modi tal-ibbutjar huma deskritti fit-taqsimiet li ġejjin.
MicroSD Boot Mode
L-Arty Z7 jappoġġja l-ibbutjar minn karta microSD imdaħħla fil-konnettur J9. Il-proċedura li ġejja tippermettilek li tibbutja ż-Zynq minn microSD b'Immaġni standard tal-Boot Zynq maħluqa bl-għodod Xilinx:
- Ifformatja l-karta microSD b'FAT32 file sistema.
- Ikkopja l-Immaġni tal-Boot Zynq maħluqa b'Xilinx SDK fuq il-karta microSD.
- Semmi mill-ġdid il-Zynq Boot Image fuq il-karta microSD għal BOOT.bin.
- Neħħi l-karta microSD mill-kompjuter tiegħek u daħħalha fil-konnettur J9 fuq l-Arty Z7.
- Waħħal sors ta 'enerġija mal-Arty Z7 u agħżelha billi tuża JP5.
- Poġġi jumper wieħed fuq JP4, qassar iż-żewġ pinnijiet ta 'fuq (ittikkettati "SD").
- Ixgħel il-bord. Il-bord issa se boot l-immaġni fuq il-karta microSD.
Quad SPI Boot Mode
L-Arty Z7 għandu Flash Quad-SPI ta '16MB abbord li ż-Zynq jista' jibbotta minnu. Dokumentazzjoni disponibbli minn Xilinx tiddeskrivi kif tuża Xilinx SDK biex tipprogramma Zynq Boot Image f'apparat Flash imwaħħal maż-Zynq. Ladarba l-Quad SPI Flash tkun ġiet mgħobbija b'Immaġni Boot Zynq, il-passi li ġejjin jistgħu jiġu segwiti biex tibbutja minnha:
- Waħħal sors ta 'enerġija mal-Arty Z7 u agħżelha billi tuża JP5.
- Poġġi jumper wieħed fuq JP4, qassar iż-żewġ pinnijiet taċ-ċentru (immarkati "QSPI").
- Ixgħel il-bord. Il-bord issa se boot l-immaġni maħżuna fil-flash Quad SPI.
JTAG Modalità Boot
Meta jitqiegħed f'JTAG boot mode, il-proċessur se jistenna sakemm is-softwer jitgħabba minn kompjuter ospitanti bl-użu tal-għodod Xilinx. Wara li s-softwer ikun ġie mgħobbi, huwa possibbli li jew tħalli s-softwer jibda jeżegwixxi, jew jgħaddi minnu linja b'linja billi tuża Xilinx SDK.
Huwa wkoll possibbli li jiġi kkonfigurat direttament il-PL fuq JTAG, indipendenti mill-proċessur. Dan jista' jsir bl-użu tal-Vivado Hardware Server.
L-Arty Z7 huwa kkonfigurat biex ibbutja f'Cascaded JTAG modalità, li tippermetti li l-PS jiġi aċċessat permezz tal-istess JTAG port kif il-PL. Huwa wkoll possibbli li tibbotja l-Arty Z7 f'Independent JTAG mod billi tgħabbi jumper f'JP2 u tqassarha. Dan jikkawża li l-PS ma jkunx aċċessibbli mill-J onboardTAG ċirkwiti, u l-PL biss se jkun viżibbli fil-katina tal-iskan. Biex taċċessa l-PS fuq JTAG filwaqt li fl-indipendenti JTAG modalità, l-utenti se jkollhom jgħaddu s-sinjali għall-PJTAG periferali fuq EMIO, u uża apparat estern biex tikkomunika magħha.
Quad SPI Flash
L-Arty Z7 fih flash NOR tas-serje Quad SPI. Il-Spansion S25FL128S jintuża fuq dan il-bord. Il-memorja Flash Multi-I/O SPI tintuża biex tipprovdi kodiċi mhux volatili u ħażna tad-dejta. Jista 'jintuża biex inizjalizza s-subsistema PS kif ukoll biex tikkonfigura s-subsistema PL. L-attributi rilevanti tal-apparat huma:
- 16 MB ()
- appoġġ x1, x2, u x4
- Bus veloċitajiet sa 104 MHz (), li jappoġġjaw ir-rati ta 'konfigurazzjoni Zynq @ 100 MHz (). Fil-modalità Quad SPI, dan jittraduċi għal 400Mbs
- Mħaddma minn 3.3V
L-SPI Flash jgħaqqad maż-Zynq-7000 APSoC u jappoġġja l-interface Quad SPI. Dan jeħtieġ konnessjoni ma' pinnijiet speċifiċi f'MIO Bank 0/500, speċifikament MIO[1:6,8] kif deskritt fid-datasheet Zynq. Jintuża l-modalità ta 'feedback Quad-SPI, u għalhekk qspi_sclk_fb_out/MIO[8] jitħalla jitlaq liberament u huwa konness biss ma' resistor pull-up 20K għal 3.3V. Dan jippermetti frekwenza ta' arloġġ Quad SPI akbar minn FQSPICLK2 (Ara l-manwal ta' Referenza Teknika ta' Zynq
( ug585-Zynq-7000-TRM [PDF]) għal aktar dwar dan).
Memorja DDR
L-Arty Z7 jinkludi komponenti tal-memorja IS43TR16256A-125KBL DDR3 li joħolqu rank wieħed, interface wiesa '16-bit, u total ta' 512MiB ta 'kapaċità. Id-DDR3 huwa konness mal-kontrollur tal-memorja iebsa fis-Subsistema tal-Proċessur (PS), kif deskritt fid-dokumentazzjoni Zynq.
Il-PS jinkorpora interface tal-port tal-memorja AXI, kontrollur DDR, il-PHY assoċjat, u bank I/O ddedikat. Interface tal-memorja DDR3 veloċitajiet sa 533 MHz ()/1066 Mbps huma appoġġjati¹.
Arty Z7 ġie mgħoddi b'impedenza ta 'traċċa ta' 40 ohms (+/-10%) għal sinjali single-ended, u arloġġi differenzjali u strobes issettjati għal 80 ohms (+/-10%). Karatteristika msejħa DCI (Impedenza Kontrollata Diġitali) tintuża biex tqabbel is-saħħa tas-sewqan u l-impedenza tat-terminazzjoni tal-pinnijiet tal-PS mal-impedenza tat-traċċa. Min-naħa tal-memorja, kull ċippa tikkalibra t-terminazzjoni on-die tagħha u s-saħħa tas-sewqan billi tuża resistor ta '240 ohm fuq il-pin ZQ.
Minħabba raġunijiet ta' tqassim, iż-żewġ gruppi ta' byte tad-dejta (DQ[0-7], DQ[8-15]) ġew skambjati. Għall-istess effett, il-bits tad-data ġewwa gruppi ta 'byte ġew skambjati wkoll. Dawn il-bidliet huma trasparenti għall-utent. Matul il-proċess kollu tad-disinn, ġew segwiti l-linji gwida Xilinx PCB.
Kemm iċ-ċipep tal-memorja kif ukoll il-bank PS DDR huma mħaddma mill-provvista ta '1.5V. Ir-referenza tal-punt tan-nofs ta '0.75V hija maħluqa b'diviżur tar-reżistenza sempliċi u hija disponibbli għaż-Zynq bħala referenza esterna.
Għal tħaddim tajjeb, huwa essenzjali li l-kontrollur tal-memorja PS ikun ikkonfigurat kif suppost. Is-settings ivarjaw mit-togħma attwali tal-memorja għad-dewmien tat-traċċa tal-bord. Għall-konvenjenza tiegħek, il-presets Zynq file għall-Arty Z7 huwa pprovdut fuq il- ċentru tar-riżorsi
(https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start) u awtomatikament tikkonfigura l-qalba tal-IP tas-Sistema tal-Ipproċessar Zynq bil-parametri korretti.
Għall-aħjar prestazzjoni DDR3, it-taħriġ tad-DRAM huwa attivat għall-livellar tal-kitba, il-qari tal-bieb, u l-għażliet tal-għajnejn tal-qari tad-dejta fl-Għodda tal-Konfigurazzjoni PS fl-għodod Xilinx. It-taħriġ isir b'mod dinamiku mill-kontrollur biex iqis id-dewmien tal-bord, il-varjazzjonijiet fil-proċess u d-drift termali. L-aħjar valuri tal-bidu għall-proċess tat-taħriġ huma d-dewmien tal-bord (dewmien tal-propagazzjoni) għal ċerti sinjali tal-memorja.
Id-dewmien tal-bord huwa speċifikat għal kull wieħed mill-gruppi ta' byte. Dawn il-parametri huma speċifiċi għall-bord u ġew ikkalkulati mir-rapporti tat-tul tat-traċċa tal-PCB. Il-valuri ta 'DQS għal CLK Dewmien u Bord Dewmien huma kkalkulati speċifikament għad-disinn tal-PCB tal-interface tal-memorja Arty Z7.
Għal aktar dettalji dwar it-tħaddim tal-kontrollur tal-memorja, irreferi għal Xilinx Manwal ta' Referenza Teknika Zynq ( ug585-Zynq-7000-TRM [PDF]).
¹Il-frekwenza massima attwali tal-arloġġ hija 525 MHz () fuq l-Arty Z7 minħabba limitazzjoni PLL.
USB UART Bridge (Port Serjali)
L-Arty Z7 jinkludi pont FTDI FT2232HQ USB-UART (mehmuż mal-konnettur J14) li jippermettilek tuża applikazzjonijiet tal-PC biex
tikkomunika mal-bord billi tuża kmandi standard tal-port COM (jew l-interface TTY fil-Linux). Is-sewwieqa huma installati awtomatikament fil-Windows u verżjonijiet aktar ġodda tal-Linux. Id-dejta tal-port tas-serje tiġi skambjata maż-Zynq billi tuża port tas-serje b'żewġ wajers (TXD/RXD). Wara li s-sewwieqa jkunu installati, il-kmandi I/O jistgħu jintużaw mill-PC diretti lejn il-port COM biex jipproduċu traffiku tad-dejta tas-serje fuq il-pinnijiet Zynq. Il-port huwa marbut mal-brilli PS (MIO) u jista 'jintuża flimkien mal-kontrollur UART.
Il-presets Zynq file (disponibbli fil- Ċentru tar-Riżorsi Arty Z7 (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start))
jieħu ħsieb l-immappjar tal-pinnijiet MIO korretti mal-kontrollur UART 0 u juża l-parametri tal-protokoll default li ġejjin: 115200 baud rate, 1 stop bit, l-ebda parità, tul ta 'karattri ta' 8-bit.
Żewġ LEDs tal-istatus abbord jipprovdu feedback viżwali dwar it-traffiku li jgħaddi mill-port: l-LED li jittrasmetti () (LD11) u l-LED li jirċievi () (LD10). L-ismijiet tas-sinjali li jimplikaw direzzjoni huma mill-punt ta'view tad-DTE (Tagħmir Terminal tad-Data), f'dan il-każ il-PC.
L-FT2232HQ jintuża wkoll bħala l-kontrollur għad-Digilent USB-JTAG ċirkwiti, iżda l-USB-UART u USB-JTAG funzjonijiet jaġixxu b'mod kompletament indipendenti minn xulxin. Il-programmaturi interessati li jużaw il-funzjonalità UART tal-FT2232 fid-disinn tagħhom m'għandhomx għalfejn joqogħdu jinkwetaw dwar il-JTAG ċirkwiti li jinterferixxu mat-trasferimenti tad-data UART, u viċi-versa. Il-kombinazzjoni ta 'dawn iż-żewġ karatteristiċi f'apparat wieħed tippermetti li l-Arty Z7 jiġi pprogrammat, ikkomunikat permezz ta' UART, u mħaddem minn kompjuter imwaħħal b'kejbil Micro USB wieħed.
Is-sinjal DTR mill-kontrollur UART fuq l-FT2232HQ huwa konness ma 'MIO12 tal-apparat Zynq permezz ta' JP1. Jekk l-IDE ta 'Arduino jiġi portat biex jaħdem ma' l-Arty Z7, dan il-jumper jista 'jiġi shorted u MIO12 jista' jintuża biex ipoġġi l-Arty Z7 fi stat "lest biex jirċievi skeċċ ġdid". Dan jimita l-imġieba ta 'boot-loaders IDE tipiċi ta' Arduino.
Slott microSD
L-Arty Z7 jipprovdi slot MicroSD (J9) għal ħażna ta 'memorja esterna mhux volatili kif ukoll booting-Zynq. Is-slot huwa bil-fili mal-Bank 1/501 MIO[40-47], inkluż Card Detect. Fuq in-naħa tal-PS, l-SDIO periferali 0 huwa mfassal għal dawn il-brilli u jikkontrolla l-komunikazzjoni mal-karta SD. Il-pinout jista' jidher fit-Tabella 7.1. Il-kontrollur periferali jappoġġja modi ta 'trasferiment SD ta' 1-bit u 4-bit iżda ma jappoġġjax il-mod SPI. Ibbażat fuq il- Manwal ta' Referenza Teknika Zynq ( Appoġġ [PDF] ), Il-modalità ospitanti SDIO hija l-unika modalità appoġġjata.
| Isem tas-Sinjal | Deskrizzjoni | Zynq Pin | Pin Slot SD |
| SD_D0 | Dejta[0] | MIO42 | 7 |
| SD_D1 | Dejta[1] | MIO43 | 8 |
| SD_D2 | Dejta[2] | MIO44 | 1 |
| SD_D3 | Dejta[3] | MIO45 | 2 |
| SD_CCLK | Arloġġ | MIO40 | 5 |
| SD_CMD | Kmand | MIO41 | 3 |
| SD_CD | Karta Individwa | MIO47 | 9 |
Tabella 7.1. pinout microSD
L-islott SD huwa mħaddem minn 3.3V iżda huwa konness permezz ta 'MIO Bank 1/501 (1.8V). Għalhekk, level shifter TI TXS02612 iwettaq din it-traduzzjoni. It-TXS02612 fil-fatt huwa espansjoni tal-port SDIO b'2 portijiet, iżda tintuża biss il-funzjoni ta 'shifter tal-livell tagħha. Id-dijagramma tal-konnessjoni tista' tidher fuq il-Figura 7.1. L-immappjar tal-pinnijiet korretti u l-konfigurazzjoni tal-interface hija ttrattata mill-presets Arty 7 Zynq file, disponibbli fuq il- Ċentru tar-Riżorsi Arty Z7 (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start).
(https://reference.digilentinc.com/_detail/reference/programmable-logic/arty-z7/arty-z7-microsd.png?id=reference%3Aprogrammable-logic%3Aartyz7%3Areference-manual)
Figura 7.1. sinjali ta' slot microSD
Kemm kards b'veloċità baxxa kif ukoll b'veloċità għolja huma appoġġjati, il-frekwenza massima tal-arloġġ tkun 50 MHz (). Kard tal-Klassi 4 jew aħjar hija
rakkomandat.
Irreferi għat-taqsima 3.1 għal informazzjoni dwar kif tibbutja minn karta SD. Għal aktar informazzjoni, ikkonsulta l- Manwal ta' Referenza Teknika Zynq ( ug585-Zynq-7000-TRM [PDF]).
Ospitanti USB
L-Arty Z7 jimplimenta waħda miż-żewġ interfaces PS USB OTG disponibbli fuq l-apparat Zynq. A Microchip USB3320 USB 2.0 Transceiver Chip b'interface ALPI 8-bit tintuża bħala l-PHY. Il-PHY fih HS-USB Physical Front-End komplut li jappoġġja veloċitajiet sa 480Mbs. Il-PHY huwa mqabbad ma' MIO Bank 1/501, li huwa mħaddem b'1.8V. Il-periferali usb0 jintuża fuq il-PS, imqabbad permezz ta' MIO[28-39]. L-interface USB OTG hija kkonfigurata biex taġixxi bħala host inkorporat. Il-modi tal-apparat USB OTG u USB mhumiex appoġġjati.
L-Arty Z7 huwa teknikament "host inkorporat" għaliex ma jipprovdix il-150 µF ta' kapaċità meħtieġa fuq VBUS meħtieġa biex tikkwalifika bħala host għal skopijiet ġenerali. Huwa possibbli li l-Arty Z7 tiġi mmodifikata sabiex tikkonforma mar-rekwiżiti tal-host USB għal skopijiet ġenerali billi tgħabbi C41 b'kapaċitatur ta '150 µF. Dawk biss b'esperjenza fl-issaldjar ta 'komponenti żgħar fuq PCBs għandhom jippruvaw dan ix-xogħol mill-ġdid. Ħafna apparati periferali USB se jaħdmu tajjeb mingħajr tagħbija C41. Kemm jekk l-Arty Z7 huwiex ikkonfigurat bħala host inkorporat jew host għal skopijiet ġenerali, jista 'jipprovdi 500 mA fuq il-linja 5V VBUS. Innota li t-tagħbija ta 'C41 tista' tikkawża li l-Arty Z7 jerġa 'jissettja meta jibda l-Linux inkorporat waqt li jkun imħaddem mill-port USB, irrispettivament minn jekk xi apparat USB huwiex konness mal-port ospitanti. Dan huwa kkawżat mill-kurrent in-rush li C41 jikkawża meta l-kontrollur host USB huwa attivat u l-iswiċċ tal-enerġija VBUS (IC9) huwa mixgħul.
Innota li jekk id-disinn tiegħek juża l-port USB Host (inkorporat jew għal skopijiet ġenerali), allura l-Arty Z7 għandu jitħaddem permezz ta 'batterija jew adapter tal-ħajt li kapaċi jipprovdi aktar enerġija (bħal dik inkluża fil-kit ta' aċċessorju Arty Z7).
Ethernet PHY
L-Arty Z7 juża Realtek RTL8211E-VL PHY biex jimplimenta port Ethernet 10/100/1000 għall-konnessjoni tan-netwerk. Il-PHY jgħaqqad ma' MIO Bank 501 (1.8V) u jgħaqqad maż-Zynq-7000 APSoC permezz ta' RGMII għad-dejta u MDIO għall-ġestjoni. Is-sinjali awżiljarji ta 'interruzzjoni (INTB) u reset (PHYRSTB) jikkonnettjaw mal-pinnijiet MIO MIO10 u MIO9, rispettivament.
Figura 9.1. Sinjali Ethernet PHY
Wara l-power-up, il-PHY jibda b'Negozjar Awtomatiku attivat, jirreklama veloċitajiet ta 'link 10/100/1000 u full-duplex. Jekk ikun hemm sieħeb kapaċi Ethernet konness, il-PHY awtomatikament jistabbilixxi rabta miegħu, anke biż-Zynq mhux konfigurat.
Żewġ LEDs indikaturi tal-istatus huma abbord ħdejn il-konnettur RJ-45 li jindika traffiku (LD9) u stat validu tal-link (LD8). Tabella 9.1 turi l-imġiba default.
| Funzjoni | Deżinjatur | Stat | Deskrizzjoni |
| LINK | LD8 | Steady On | Link 10/100/1000 |
| Teptip 0.4s ON, 2s OFF | Link, modalità Energy Efficient Ethernet (EEE). | ||
| ATT | LD9 | Teptip | Li jittrasmetti jew Jirċievi |
Tabella 9.1. LEDs tal-istatus tal-Ethernet.
Iż-Zynq jinkorpora żewġ Kontrolluri Gigabit Ethernet indipendenti. Huma jimplimentaw MAC Ethernet 10/100/1000 half/full-duplex. Minn dawn it-tnejn, GEM 0 jista 'jiġi mmappjat mal-brilli MIO fejn il-PHY huwa konness. Peress li l-bank MIO huwa mħaddem minn 1.8V, l-interface RGMII juża sewwieqa 1.8V HSTL Klassi 1. Għal dan l-istandard I/O, referenza esterna ta '0.9V hija pprovduta fil-bank 501 (PS_MIO_VREF). L-immappjar tal-pinnijiet korretti u l-konfigurazzjoni tal-interface huma mmaniġġjati mill-Arty Z7 Zynq Presets file, disponibbli fuq il- Ċentru tar-Riżorsi Arty Z7 (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start).
Għalkemm il-konfigurazzjoni ta 'power-up default tal-PHY tista' tkun biżżejjed fil-biċċa l-kbira tal-applikazzjonijiet, ix-xarabank MDIO hija disponibbli għall-ġestjoni. L-RTL8211E-VL huwa assenjat l-indirizz 5-bit 00001 fuq ix-xarabank MDIO. B'kmandi sempliċi ta 'qari u kitba tar-reġistru, l-informazzjoni dwar l-istatus tista' tinqara jew tinbidel il-konfigurazzjoni. Ir-Realtek PHY isegwi mappa tar-reġistru standard tal-industrija għall-konfigurazzjoni bażika.
L-ispeċifikazzjoni RGMII titlob li r-riċeviment (RXC) u jittrasmetti l-arloġġ (TXC) jiġi ttardjat relattiv għas-sinjali tad-dejta (RXD[0:3], RXCTL u TXD[0:3], TXCTL). Linji gwida Xilinx PCB jeħtieġu wkoll li dan id-dewmien jiġi miżjud. L-RTL8211E-VL huwa kapaċi li jdaħħal dewmien ta '2ns kemm fuq it-TXC kif ukoll fuq l-RXC sabiex it-traċċi tal-bord ma jkollhomx għalfejn isiru itwal.
Il-PHY huwa mqabbad mill-istess 50 MHz () oxxillatur li jsegwi l-PS Zynq. Il-kapaċità parassitika taż-żewġ tagħbijiet hija baxxa biżżejjed biex tiġi misjuqa minn sors wieħed.
Fuq netwerk Ethernet, kull nodu jeħtieġ indirizz MAC uniku. Għal dan il-għan, ir-reġjun programmabbli ta 'darba (OTP) tal-flash Quad-SPI ġie pprogrammat fil-fabbrika b'identifikatur kompatibbli EUI-48/48™ ta' 64-bit uniku globalment. Il-firxa tal-indirizzi OTP [0x20;0x25] fiha l-identifikatur bl-ewwel byte fl-ordni tal-byte tat-trasmissjoni jkun fl-aktar indirizz baxx. Irreferi għall- Datasheet tal-memorja flash (http://www.cypress.com/file/177966/download) għal informazzjoni dwar kif ikollok aċċess għar-reġjuni OTP. Meta tuża Petalinux, dan jiġi ttrattat awtomatikament fl-U-boot boot-loader, u s-sistema Linux hija kkonfigurata awtomatikament biex tuża dan l-indirizz MAC uniku.
Għal aktar informazzjoni dwar l-użu tal-Gigabit Ethernet MAC, irreferi għall- Manwal ta' Referenza Teknika ta' Zynq
( ug585-Zynq-7000-TRM [PDF]).
HDMI
L-Arty Z7 fih żewġ portijiet HDMI mhux buffered: port sors wieħed J11 (output), u port wieħed sink J10 (input). Iż-żewġ portijiet jużaw reċipjenti HDMI tat-tip A bis-sinjali tad-dejta u tal-arloġġ mitmuma u konnessi direttament maż-Zynq PL.
Iż-żewġ sistemi HDMI u DVI jużaw l-istess standard ta 'sinjalazzjoni TMDS, appoġġjat direttament mill-infrastruttura I/O tal-utent ta' Zynq PL. Ukoll, is-sorsi HDMI huma kompatibbli b'lura mal-bjar DVI, u viċi versa. Għalhekk, adapters passivi sempliċi (disponibbli fil-biċċa l-kbira tal-ħwienet tal-elettronika) jistgħu jintużaw biex issuq monitor DVI jew jaċċetta input DVI. Ir-reċipjent HDMI jinkludi biss sinjali diġitali, għalhekk il-mod DVI-D biss huwa possibbli.
Il-konnetturi HDMI ta '19-il pin jinkludu tliet kanali tad-dejta differenzjali, kanal wieħed tal-arloġġ differenzjali ħamsa GND () konnessjonijiet, xarabank tal-Kontroll tal-Electronics tal-Konsumatur (CEC) b'wajer wieħed, xarabank Display Data Channel (DDC) b'żewġ wajers li essenzjalment hija xarabank I2C, sinjal Hot Plug Detect (HPD), sinjal 5V kapaċi jwassal sa 50mA , u pin wieħed riservat (RES). Is-sinjali kollha mhux tal-enerġija huma bil-fili maż-Zynq PL bl-eċċezzjoni tar-RES.
| Pin/Signal | J11 (sors) | J10 (sink) | ||
| Deskrizzjoni | FPGA pin | Deskrizzjoni | FPGA pin | |
| D[2]_P, D[2]_N | Output tad-dejta | J18, H18 | Input tad-dejta | N20, P20 |
| D[1]_P, D[1]_N | Output tad-dejta | K19, J19 | Input tad-dejta | T20, U20 |
| D[0]_P, D[0]_N | Output tad-dejta | K17, K18 | Input tad-dejta | V20, W20 |
| CLK_P, CLK_N | Ħruġ tal-arloġġ | L16, L17 | Dħul tal-arloġġ | N18, P19 |
| CEC | Kontroll tal-Electronics tal-Konsumatur bidirezzjonali (mhux obbligatorju) | G15 | Kontroll tal-Electronics tal-Konsumatur bidirezzjonali (mhux obbligatorju) | H17 |
| SCL, SDA | DDC bidirezzjonali (mhux obbligatorju) | M17, M18 | DDC bidirezzjonali | U14, U15 |
| HPD/HPA | Hot-plug detect input (maqlub, mhux obbligatorju) | R19 | Hot-plug jasserixxi output | T19 |
Tabella 10.1. Deskrizzjoni tal-pin HDMI u assenjazzjoni.
Sinjali TMDS
HDMI/DVI huwa interface ta 'streaming tal-vidjo diġitali b'veloċità għolja li juża sinjalazzjoni differenzjali minimizzata mit-tranżizzjoni (TMDS). Biex isir użu xieraq ta 'wieħed mill-portijiet HDMI, trasmettitur jew riċevitur konformi mal-istandard jeħtieġ li jiġi implimentat fiż-Zynq PL. Id-dettalji tal-implimentazzjoni huma barra mill-ambitu ta' dan il-manwal. Iċċekkja l-video-librerija IP Core repożitorju fuq il- Digilent GitHub (https://github.com/Digilent) għal IP ta' referenza lest għall-użu.
Sinjali awżiljarji
Kull meta sink ikun lest u jixtieq iħabbar il-preżenza tiegħu, jgħaqqad il-pin tal-provvista 5V0 mal-pin HPD. Fuq l-Arty Z7, dan isir billi jsuq is-sinjal Hot Plug Assert għoli. Innota li dan għandu jsir biss wara li slave tal-kanal DDC ikun ġie implimentat fiż-Zynq PL u jkun lest biex jittrasmetti data tal-wiri.
Il-Display Data Channel, jew DDC, huwa ġabra ta 'protokolli li jippermettu komunikazzjoni bejn il-wiri (sink) u l-adapter tal-grafika (sors). Il-varjant DDC2B huwa bbażat fuq I2C, il-bus master huwa s-sors u l-bus slave is-sink. Meta sors jiskopri livell għoli fuq il-pin HPD, jistaqsi lis-sink fuq ix-xarabank DDC għall-kapaċitajiet tal-vidjo. Jiddetermina jekk is-sink huwiex kapaċi DVI jew HDMI u liema riżoluzzjonijiet huma appoġġjati. Wara biss tibda t-trasmissjoni tal-vidjo. Irreferi għall-ispeċifikazzjonijiet VESA E-DDC għal aktar informazzjoni.
Il-Kontroll tal-Electronics tal-Konsumatur, jew CEC, huwa protokoll fakultattiv li jippermetti li messaġġi ta 'kontroll jiġu mgħoddija fuq katina HDMI bejn prodotti differenti. Każ ta 'użu komuni huwa TV li jgħaddi messaġġi ta' kontroll li joriġinaw minn remot universali għal DVR jew riċevitur tas-satellita. Huwa protokoll b'wajer wieħed f'livell ta '3.3V konness ma' pin I/O tal-utent Zynq PL. Il-wajer jista 'jiġi kkontrollat b'mod ta' drenaġġ miftuħ li jippermetti apparati multipli li jaqsmu wajer CEC komuni. Irreferi għall-addendum CEC tal-ispeċifikazzjonijiet HDMI 1.3 jew aktar tard għal aktar informazzjoni.
Sorsi tal-Arloġġ
L-Arty Z7 jipprovdi 50 MHz () arloġġ għall-input Zynq PS_CLK, li jintuża biex jiġġenera l-arloġġi għal kull waħda mis-subsistemi PS. Il-50 MHz () input jippermetti lill-proċessur li jopera bi frekwenza massima ta '650 MHz () u l-kontrollur tal-memorja DDR3 biex jopera f'massimu ta' 525 MHz () (1050 Mbps). L-Arty Z7 Zynq Presets file disponibbli fuq il- Ċentru tar-Riżorsi Arty Z7 (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start) jista 'jiġi importat fil-qalba tal-IP tas-Sistema tal-Ipproċessar Zynq fi proġett Vivado biex jiġi kkonfigurat sew iż-Zynq biex jaħdem mal-50 MHz () arloġġ tad-dħul.
Il-PS għandu PLL iddedikat li kapaċi jiġġenera sa erba' arloġġi ta' referenza, kull wieħed bi frekwenzi li jistgħu jiġu ssettjati, li jistgħu jintużaw biex jillokkjaw il-loġika personalizzata implimentata fil-PL. Barra minn hekk, l-Arty Z7 jipprovdi 125 estern MHz () arloġġ ta' referenza direttament mal-pin H16 tal-PL. L-arloġġ ta 'referenza estern jippermetti li l-PL jintuża kompletament indipendentement mill-PS, li jista' jkun utli għal applikazzjonijiet sempliċi li ma jeħtiġux proċessur.
Il-PL taż-Zynq jinkludi wkoll MMCM's u PLL's li jistgħu jintużaw biex jiġġeneraw arloġġi bi frekwenzi preċiżi u relazzjonijiet ta 'fażi. Kwalunkwe waħda mill-erba' arloġġi ta' referenza tal-PS jew il-125 MHz () arloġġ ta 'referenza estern jista' jintuża bħala input għall-MMCMs u PLLs. L-Arty Z7-10 jinkludi 2 MMCM u 2 PLL, u l-Arty Z7-20 jinkludi 4 MMCM u 4 PLL. Għal deskrizzjoni sħiħa tal-kapaċitajiet tar-riżorsi tal-clocking Zynq PL, irreferi għall-“Gwida tal-Utent tar-Riżorsi tal-Clocking tal-FPGAs 7 Serje” disponibbli minn Xilinx.
Il-Figura 11.1 tiddeskrivi l-iskema tal-arloġġ użata fuq l-Arty Z7. Innota li l-output ta 'l-arloġġ ta' referenza mill-Ethernet PHY jintuża bħala l-125 MHz () arloġġ ta’ referenza lill-PL, sabiex titnaqqas l-ispiża biex jiġi inkluż oxxillatur iddedikat għal dan il-għan. Żomm f'moħħok li CLK125 se jkun diżattivat meta l-Ethernet PHY (IC1) jinżamm f'reset tal-ħardwer billi s-sinjal PHYRSTB ikun baxx.
Figura 11.1. L-arloġġ Arty Z7.
I / O bażiku
Il-bord Arty Z7 jinkludi żewġ LEDs bi tliet kuluri, 2 swiċċijiet, 4 buttuni, u 4 LEDs individwali kif muri fil-Figura 12.1. Il-buttuni tal-buttuni u l-iswiċċijiet tal-islajds huma konnessi maż-Zynq PL permezz ta 'resistors tas-serje biex jipprevjenu ħsara minn ċirkuwiti qosra involontarji (short circuit jista' jseħħ jekk pin FPGA assenjat għal buttuna jew swiċċ slide kien definit involontarjament bħala output). L-erba 'buttuni huma swiċċijiet "momentarji" li normalment jiġġeneraw output baxx meta jkunu mistrieħ, u output għoli biss meta jiġu ppressati. Swiċċijiet slide jiġġeneraw inputs kostanti għoljin jew baxxi skond il-pożizzjoni tagħhom.
Figura 12.1. Arty Z7 GPIO ().
L-erba 'LEDs individwali ta' effiċjenza għolja huma konnessi b'anodu maż-Zynq PL permezz ta 'resistors ta' 330 ohm, sabiex jinxtegħlu meta loġika għolja voltage huwa applikat għall-pin I/O rispettiv tagħhom. LEDs addizzjonali li mhumiex aċċessibbli mill-utent jindikaw power-on, status ta 'programmazzjoni PL, u USB u status tal-port Ethernet.
LEDs Tri-Kulur
Il-bord Arty Z7 fih żewġ LEDs bi tliet kuluri. Kull tri-kulur LED () għandu tliet sinjali ta 'input li jmexxu l-katodi ta' tliet LEDs interni iżgħar: wieħed aħmar, wieħed blu, u ieħor aħdar. Is-sewqan tas-sinjal li jikkorrispondi għal wieħed minn dawn il-kuluri għoli se jdawwal l-intern LED (). Is-sinjali tad-dħul huma mmexxija miż-Zynq PL permezz ta 'transistor, li jaqleb is-sinjali. Għalhekk, biex tixgħel it-tri-kulur LED (), is-sinjali korrispondenti jeħtieġ li jiġu misjuqa għolja. It-tri-kulur LED () se jarmu kulur dipendenti fuq il-kombinazzjoni ta 'LEDs interni li bħalissa qed jiġu illuminati. Per example, jekk is-sinjali ħomor u blu huma misjuqa għolja u aħdar huwa misjuq baxx, it-tri-kulur LED () se jarmu kulur vjola.
Digilent jirrakkomanda bil-qawwa l-użu ta 'modulazzjoni tal-wisa' tal-polz (PWM) meta ssuq l-LEDs bi tliet kuluri. Is-sewqan ta 'kwalunkwe wieħed mill-inputs għal loġika stabbli '1' se jirriżulta fil- LED () tkun imdawwal f'livell qawwi skomdu. Tista 'tevita dan billi tiżgura li l-ebda wieħed mis-sinjali bi tliet kuluri ma jkun immexxi b'aktar minn ċiklu ta' xogħol ta '50%. L-użu ta 'PWM jespandi ħafna wkoll il-paletta tal-kulur potenzjali tal-led tri-color. L-aġġustament individwali taċ-ċiklu tad-dazju ta 'kull kulur bejn 50% u 0% jikkawża li l-kuluri differenti jiġu mdawwal f'intensitajiet differenti, li jippermetti li prattikament kull kulur jintwera.
Output Awdjo Mono
Il-jack tal-awdjo abbord (J13) huwa mmexxi minn Sallen-Key Butterworth Low-pass 4th Order Filter li jipprovdi output tal-awdjo mono. Iċ-ċirkwit tal-filtru low-pass jidher fil-Figura 14.1. L-input tal-filtru (AUD_PWM) huwa konness mal-pin R18 Zynq PL. Input diġitali tipikament ikun sinjal open-drain modulat bil-wisa 'tal-polz (PWM) jew modulat bid-densità tal-polz (PDM) prodott mill-FPGA. Is-sinjal jeħtieġ li jiġi misjuq baxx għal-loġika '0' u jitħalla f'impedenza għolja għal-loġika '1'. Resistor pull-up abbord għal ferrovija Analog nadifa 3.3V se jistabbilixxi l-vol xieraqtage għal-loġika '1'. Il-filtru low-pass fuq l-input se jaġixxi bħala filtru ta 'rikostruzzjoni biex jikkonverti s-sinjal diġitali modulat bil-wisa' tal-polz f'vol analogutage fuq l-output jack awdjo.
(Figura 13.1. Ċirkwit Output Awdjo.
Is-sinjal tal-għeluq tal-awdjo (AUD_SD) jintuża biex isekkta l-output tal-awdjo. Huwa konness ma 'Zynq PL pin T17. Biex tuża l-output tal-awdjo, dan is-sinjal għandu jiġi misjuq għal loġika għolja.
Ir-rispons tal-frekwenza tal-Filtru Low-Pass SK Butterworth jidher fil-Figura 13.2. L-analiżi AC taċ-ċirkwit issir bl-użu ta 'NI Multisim 12.0.
Figura 13.2. Rispons tal-Frekwenza tal-Ħruġ Awdjo.
Modulazzjoni Wisa' tal-Impuls
Sinjal modulat bil-wisa 'tal-polz (PWM) huwa katina ta' impulsi f'xi frekwenza fissa, b'kull polz potenzjalment ikollu wisa 'differenti. Dan is-sinjal diġitali jista 'jiġi mgħoddi minn filtru low-pass sempliċi li jintegra l-forma tal-mewġ diġitali biex jipproduċi vol analogutage proporzjonali mal-wisa 'medja tal-polz fuq xi intervall (l-intervall huwa determinat mill-frekwenza ta' qtugħ ta '3dB tal-filtru low-pass u l-frekwenza tal-polz). Per example, jekk il-polz huma għoljin għal medja ta '10% tal-perjodu tal-polz disponibbli, allura integratur jipproduċi valur analogu li huwa 10% tal-Vdd voltage. Il-Figura 13.1.1 turi forma tal-mewġ rappreżentata bħala sinjal PWM.
Figura 13.1.1. PWM Waveform.
Is-sinjal PWM għandu jkun integrat biex jiddefinixxi vol analogtage. Il-frekwenza tal-filtru low-pass 3dB għandha tkun ordni ta 'kobor inqas mill-frekwenza PWM sabiex l-enerġija tas-sinjal fil-frekwenza PWM tiġi ffiltrata mis-sinjal. Per example, jekk sinjal awdjo għandu jkun fih sa 5 kHz ta 'informazzjoni ta' frekwenza, allura l-frekwenza PWM għandha tkun mill-inqas 50 kHz (u preferibbilment saħansitra ogħla). B'mod ġenerali, f'termini ta 'fedeltà tas-sinjal analogu, iktar ma tkun għolja l-frekwenza PWM, aħjar. Figura 13.1.2 turi rappreżentazzjoni ta 'integratur PWM li jipproduċi output voltage billi tintegra l-ferrovija tal-polz. Innota s-sinjal tal-ħruġ tal-filtru fi stat fiss ampproporzjon tal-lititudni għal Vdd huwa l-istess bħaċ-ċiklu tad-dazju tal-wisa 'tal-polz (iċ-ċiklu tad-dazju huwa definit bħala ħin tal-polz għoli diviż bil-ħin tat-tieqa tal-polz).
Figure 13.1.2. PWM Output Voltage.
Irrisettja Sorsi
Irrisettja Power-on
Iż-Zynq PS jappoġġja sinjali ta 'reset ta' power-on esterni. Il-power-on reset huwa r-reset prinċipali taċ-ċippa kollha. Dan is-sinjal reset kull reġistru fl-apparat li jista 'jiġi reset. L-Arty Z7 imexxi dan is-sinjal mis-sinjal PGOOD tar-regolatur tal-enerġija TPS65400 sabiex iżomm is-sistema f'reset sakemm il-provvisti tal-enerġija kollha jkunu validi.
Programm Push Button Switch
Swiċċ push PROG, immarkat PROG, ibiddel Zynq PROG_B. Dan reset il-PL u jikkawża li DONE jiġi de-asserted. Il-PL se jibqa' mhux ikkonfigurat sakemm jiġi pprogrammat mill-ġdid mill-proċessur jew permezz ta' JTAG.
Irrisettja tas-Subsistema tal-Proċessur
Ir-reset tas-sistema esterna, bit-tikketta SRST, reset l-apparat Zynq mingħajr ma tfixkel l-ambjent tad-debug. Per example, il-breakpoints preċedenti stabbiliti mill-utent jibqgħu validi wara s-sistema reset. Minħabba tħassib dwar is-sigurtà, is-sistema reset tħassar il-kontenut kollu tal-memorja fi ħdan il-PS, inkluż l-OCM. Il-PL jitneħħa wkoll waqt reset tas-sistema. Ir-reset tas-sistema ma jikkawżax li l-brilli tal-istrippjar tal-modalità tal-ibbutjar jiġu re-sampLED.
Il-buttuna SRST tikkawża wkoll li s-sinjal CK_RST jinbidel sabiex jibda reset fuq kwalunkwe tarka mehmuża.
Portijiet Pmod
Il-portijiet Pmod huma 2 × 6, angolu rett, konnetturi femminili spazjati 100-mil li jingħaqdu ma 'headers ta' pin standard 2 × 6. Kull port Pmod ta '12-il pin jipprovdi żewġ 3.3V VCC () sinjali (pinnijiet 6 u 12), żewġ sinjali tal-Art (pinnijiet 5 u 11), u tmien sinjali loġiċi, kif muri fil-Figura 15.1. Il- VCC () u Labar ta 'l-art jistgħu jwasslu sa 1A ta' kurrent, iżda għandha tingħata attenzjoni biex ma jaqbiżx l-ebda baġit ta 'enerġija tar-regolaturi abbord jew il-provvista ta' enerġija esterna (ara l-limiti tal-kurrent ferrovjarju ta '3.3V elenkati fit-taqsima "Provvisti ta' Enerġija"). .
(https://reference.digilentinc.com/_detail/reference/programmable-logic/arty-z7/arty-z7-pmod.png?id=reference%3Aprogrammable-logic%3Aartyz7%3Areference-manual)
Figura 15.1. Dijagramma tal-Port Pmod
Digilent jipproduċi ġabra kbira ta 'bordijiet aċċessorji Pmod li jistgħu jehmeż mal-konnetturi ta' espansjoni Pmod biex iżidu funzjonijiet lesti bħal A/D's, D/A's, sewwieqa tal-muturi, sensuri, u funzjonijiet oħra. Ara www.digilentinc.com (http://www.digilentinc.com) għal aktar informazzjoni.
Kull port Pmod misjub fuq bordijiet FPGA Digilent jaqa 'f'waħda minn erba' kategoriji: standard, MIO konnessi, XADC, jew b'veloċità għolja. L-Arty Z7 għandu żewġ portijiet Pmod, it-tnejn li huma tat-tip ta 'veloċità għolja. It-taqsima li ġejja tiddeskrivi t-tip ta 'veloċità għolja ta' port Pmod.
Pmods b'Veloċità Għolja
Il-Pmods ta 'veloċità Għolja għandhom is-sinjali tad-dejta tagħhom mgħoddija bħala pari differenzjali imqabbla bl-impedenza għal veloċitajiet massimi ta' swiċċjar. Għandhom pads għat-tagħbija tar-reżistenzi għal protezzjoni miżjuda, iżda l-Arty Z7 jintbagħat b'dawn mgħobbija bħala shunts ta '0-Ohm. Bir-resistors tas-serje shunted, dawn il-Pmods ma joffru l-ebda protezzjoni kontra ċirkwiti qosra iżda jippermettu veloċitajiet ta 'swiċċjar ħafna aktar mgħaġġla. Is-sinjali huma mqabbda mas-sinjali li jmissu magħhom fl-istess ringiela: labar 1 u 2, labar 3 u 4, labar 7 u 8, u labar 9 u 10.
It-traċċi huma mgħoddija 100 ohms (+/- 10%) differenzjali.
Jekk il-brilli fuq dan il-port jintużaw bħala sinjali b'tarf wieħed, pari akkoppjati jistgħu juru crosstalk. F'applikazzjonijiet fejn dan huwa ta 'tħassib, wieħed mis-sinjali għandu jkun ertjat (issuqh baxx mill-FPGA) u juża l-par tiegħu għas-sinjal tat-tmiem tas-sinjal.
Peress li l-Pmods ta 'Veloċità Għolja għandhom shunts ta' 0 ohm minflok resistors ta 'protezzjoni, l-operatur għandu jieħu prekawzjonijiet biex jiżgura li ma jikkawżaw l-ebda xorts.
Arduino/chipKIT Shield Connector
L-Arty Z7 jista 'jiġi konness ma' tarki standard Arduino u chipKIT biex iżżid funzjonalità estiża. Ingħatat attenzjoni speċjali waqt id-disinn tal-Arty Z7 biex jiġi żgurat li huwa kompatibbli mal-maġġoranza ta 'tarki Arduino u chipKIT fis-suq. Il-konnettur tal-ilqugħ għandu 49 pin konnessi maż-Zynq PL għal I/O Diġitali għal skopijiet ġenerali fuq l-Arty Z7-20 u 26 fuq l-Arty Z7-10. Minħabba l-flessibbiltà tal-FPGAs, huwa possibbli li tuża dawn il-brilli għal kważi kull ħaġa inkluż qari/kitba diġitali, konnessjonijiet SPI, konnessjonijiet UART, konnessjonijiet I2C, u PWM. Sitta minn dawn il-pinnijiet (ittikkettati AN0-AN5) jistgħu jintużaw ukoll bħala inputs analogi b'tarf wieħed b'firxa ta 'input ta' 0V- 3.3V, u sitta oħra (ittikkettati AN6-11) jistgħu jintużaw bħala inputs analogi differenzjali.
Nota: L-Arty Z7 mhuwiex kompatibbli ma 'tarki li joħorġu sinjali diġitali jew analogi ta' 5V. Il-brilli tas-sewqan fuq il-konnettur tal-ilqugħ Arty Z7 'il fuq minn 5V jistgħu jikkawżaw ħsara liż-Zynq.
(https://reference.digilentinc.com/_media/reference/programmable-logic/arty-z7/arty-z7-shield.png)
Figura 16.1. Dijagramma tal-Pin tal-Ilqugħ.
| Isem tal-Pin | Funzjoni tarka | Konnessjoni Arty Z7 |
| IO0–IO13 | Pinnijiet I/O għal skopijiet ġenerali | Ara t-Taqsima bit-titlu “Shield Digital I/O” |
| IO26–IO41, A (IO42) | Arty Z7-20 Pinnijiet I/O għal skopijiet ġenerali | Ara t-Taqsima bit-titlu “Shield Digital I/O” |
| SCL | Arloġġ I2C | Ara t-Taqsima bit-titlu “Shield Digital I/O” |
| SDA | Dejta I2C | Ara t-Taqsima bit-titlu “Shield Digital I/O” |
| SCLK () | SPI Arloġġ | Ara t-Taqsima bit-titlu “Shield Digital I/O” |
| MOSI () | SPI Data barra | Ara t-Taqsima bit-titlu “Shield Digital I/O” |
| MISO () | Data SPI fi | Ara t-Taqsima bit-titlu “Shield Digital I/O” |
| SS | SPI Slave Select | Ara t-Taqsima bit-titlu “Shield Digital I/O” |
| A0–A5 | Input Analoġiku b'tarf wieħed | Ara t-Taqsima bit-titlu “Shield Analog I/O” |
| A6–A11 | Input Analoġiku Differenzjali | Ara t-Taqsima bit-titlu “Shield Analog I/O” |
| Isem tal-Pin | Funzjoni tarka | Konnessjoni Arty Z7 |
| V_P, V_N | Input Analoġiku Differenzjali Dedikat | Ara t-Taqsima bit-titlu “Shield Analog I/O” |
| XGND | XADC Analog Ground | Konness max-xibka użata biex issuq ir-referenza tal-art XADC fuq iż-Zynq (VREFN) |
| XVREF | XADC Analog Voltage Referenza | Konnessi ma '1.25 V, ferrovija 25mA użata biex issuq il-XADC voltagReferenza dwar iż-Zynq (VREFP) |
| N/C | Mhux Konnessi | Mhux Konnessi |
| IOREF | I/O diġitali Voltage referenza | Imqabbad mal-Power Rail Arty Z7 3.3V (Ara t-taqsima "Provvisti tal-Enerġija") |
| RST | Irrisettja għal Shield | Imqabbad mal-buttuna ħamra "SRST" u l-pin MIO 12 taż-Zynq. Meta JP1 ikun shorted, huwa wkoll imqabbad mas-sinjal DTR tal-pont FTDI USB-UART. |
| 3V3 | Ferrovija tal-Enerġija 3.3V | Imqabbad mal-Power Rail Arty Z7 3.3V (Ara t-taqsima "Provvisti tal-Enerġija") |
| 5V0 | Ferrovija tal-Enerġija 5.0V | Imqabbad mal-Power Rail Arty Z7 5.0V (Ara t-taqsima "Provvisti tal-Enerġija") |
| GND (), G | Art | Imqabbad mal-pjan Art ta' Arty Z7 |
| VIN | Input tal-Enerġija | Konnessi b'mod parallel mal-konnettur tal-provvista tal-enerġija esterna (J18). |
Tabella 16.1. Deskrizzjonijiet tal-Pinijiet tal-Ilqugħ.
Shield Diġitali I/O
Il-brilli konnessi direttament maż-Zynq PL jistgħu jintużaw bħala inputs jew outputs għal skopijiet ġenerali. Dawn il-brilli jinkludu l-I2C, SPI, u pinnijiet I/O għal skopijiet ġenerali. Hemm resistors ta' serje ta' 200 Ohm bejn l-FPGA u l-pinnijiet diġitali I/O biex jgħinu jipprovdu protezzjoni kontra ċirkuwiti qosra aċċidentali (bl-eċċezzjoni tas-sinjali AN5-AN0, li m'għandhomx resistors tas-serje, u s-sinjali AN6-AN12, li għandhom Reżistenzi tas-serje ta’ 100 Ohm). Il-volum operattiv massimu assolut u rakkomandattages għal dawn il-brilli huma deskritti fit-tabella hawn taħt.
IO26-IO41 u A (IO42) mhumiex aċċessibbli fuq l-Arty Z7-10. Ukoll, AN0-AN5 ma jistax jintuża bħala I/O Diġitali fuq l-Arty Z7-10. Dan huwa minħabba li inqas pins I/O huma disponibbli fuq iż-Zynq-7010 milli fuq iż-Zynq-7020.
| Vol. Minimu Assoluttage | Vol Operattiv Minimu Rakkomandattage | Vol Operattiv Massimu Rakkomandattage | Vol massimu assoluttage | |
| Powered | -0.4 V | -0.2 V | 3.4 V | 3.75 V |
| Bla setgħa | -0.4 V | N/A | N/A | 0.55 V |
Tabella 16.1.1. Shield Diġitali Voltages.Għal aktar informazzjoni dwar il-karatteristiċi elettriċi tal-brilli konnessi maż-Zynq PL, jekk jogħġbok ara l- Skeda tad-dejta Zynq-7000
(ds187-XC7Z010-XC7Z020-Data-Sheet) minn Xilinx.
Shield Analog I/O
Il-brilli bit-tikketta A0-A11 u V_P/V_N jintużaw bħala inputs analogi għall-modulu XADC taż-Zynq. Iż-Zynq jistenna li l-inputs ivarjaw minn 0-1 V. Fuq il-brilli bit-tikketta A0-A5 nużaw ċirkwit estern biex inaqqas il-volum tal-inputtage minn 3.3V. Dan iċ-ċirkwit jidher fil-Figura 16.2.1. Dan iċ-ċirkwit jippermetti lill-modulu XADC biex ikejjel b'mod preċiż kwalunkwe voltage bejn 0V u 3.3V (relattiv għall-Arty Z7's GND ()) li hija applikata għal kwalunkwe minn dawn il-brilli. Jekk tixtieq tuża l-brilli mmarkati A0-A5 bħala inputs jew outputs Diġitali, huma wkoll konnessi direttament maż-Zynq PL qabel iċ-ċirkwit diviżur tar-reżistenza (wkoll muri fil-Figura 16.2.1) fuq l-Arty Z7-20. Din il-konnessjoni addizzjonali ma ssirx fuq l-Arty Z7-10, u huwa għalhekk li dawn is-sinjali jistgħu jintużaw biss bħala inputs analogi fuq dak il-varjant.
(https://reference.digilentinc.com/_media/reference/programmable-logic/arty-z7/arty-z7-shield-an.png)
Figura 16.2.1. Inputs Analoġiċi b'tarf wieħed.
Il-labar ittikkettjati A6-A11 huma konnessi direttament ma '3 pari ta' pinnijiet analogi fuq iż-Zynq PL permezz ta 'filtru anti-aliasing. Dan iċ-ċirkwit jidher fil-Figura 16.2.2. Dawn il-pari ta 'brilli jistgħu jintużaw bħala inputs analogi differenzjali b'voltage differenza bejn 0-1V. In-numri pari huma konnessi mal-brilli pożittivi tal-par u n-numri fard huma konnessi mal-brilli negattivi (għalhekk A6 u A7 jiffurmaw par input analogu b'A6 pożittiv u A7 negattiv). Innota li għalkemm il-pads għall-kapaċitatur huma preżenti, mhumiex mgħobbija għal dawn il-brilli. Peress li l-pinnijiet tal-FPGA li huma kapaċi analogi jistgħu jintużaw ukoll bħal pinnijiet tal-FPGA diġitali normali, huwa wkoll possibbli li jintużaw dawn il-brilli għal I/O Diġitali.
Il-brilli bit-tikketta V_P u V_N huma konnessi mal-inputs analogi ddedikati VP_0 u VN_0 tal-FPGA. Dan il-par labar jista 'jintuża wkoll bħala input analogu differenzjali b'voltage bejn 0-1V, iżda ma jistgħux jintużaw bħala I/O Diġitali. Il-kapaċitatur fiċ-ċirkwit muri fil-Figura 16.2.2 għal dan il-par ta 'brilli huwa mgħobbi fuq l-Arty Z7.
Figura 16.2.2. Inputs Analogi differenzjali.
Il-qalba XADC fi ħdan iż-Zynq hija konvertitur analogu għal diġitali b'kanal doppju ta '12-bit li kapaċi jopera f'1 MSPS. Kwalunkwe kanal jista 'jiġi misjuq minn kwalunkwe wieħed mill-inputs analogi konnessi mal-labar tal-ilqugħ. Il-qalba XADC hija kkontrollata u aċċessata minn disinn ta 'utent permezz tal-Port ta' Rikonfigurazzjoni Dinamika (DRP). Id-DRP jipprovdi wkoll aċċess għal voltage monitors li huma preżenti fuq kull wieħed mill-binarji tal-qawwa tal-FPGA, u sensor tat-temperatura li huwa intern għall-FPGA. Għal aktar informazzjoni dwar l-użu tal-qalba XADC, irreferi għad-dokument Xilinx intitolat "7 Series FPGAs and Zynq-7000 All Programable SoC XADC Dual 12-Bit 1 MSPS Analog-to-Digital Converter". Huwa wkoll possibbli li taċċessa l-qalba XADC direttament billi tuża l-PS, permezz tal-interface "PS-XADC". Din l-interface hija deskritta b'mod sħiħ fil-kapitolu 30 tal- Zynq
Manwal ta' Referenza Teknika ( ug585-Zynq-7000-TRM [PDF]). rm (https://reference.digilentinc.com/tag/rm?do=showtag&tag=rm), dok (https://reference.digilentinc.com/tag/doc?do=showtag&tag=doc), arty-z7
(https://reference.digilentinc.com/tag/arty-z7?do=showtag&tag=arty-z7)
Abbona għan-Newsletter tagħna
| L-Isem |
| Kunjom |
| Indirizz elettroniku |
| L-Imsieħba tagħna Università ta’ Xilinx Programm (https://store.digilentinc.com/partneuniversity-program/) Imsieħba fit-Teknoloġija (https://store.digilentinc.com/technolpartners/) Distributuri (https://store.digilentinc.com/ourdistributors/) |
Appoġġ Tekniku Forum (https://forum.digilentinc.com) Referenza Wiki (https://reference.digilentinc.com) Ikkuntattjana (https://store.digilentinc.com/contactus/) |
| Informazzjoni tal-Klijent(https://youtube.com/user/digilentinc) FAQ(https://resource.digilentinc.com/verify) Taħżen Informazzjoni (https://store.digilentinc.com/store-info/) |
Informazzjoni tal-Kumpanija
Dwarna |
Dokumenti / Riżorsi
 |
Bord għall-Iżvilupp DIĠILENTI Arty Z7 [pdfManwal tal-Utent Bord għall-Iżvilupp Arty Z7 |
