Manyèl Referans Arty Z7
Arty Z7 a se yon platfòm devlopman ki pare pou itilize ki fèt ozalantou Zynq-7000™ tout sistèm pwogramasyon sou chip (AP SoC) ki soti nan Xilinx. Achitekti Zynq-7000 entegre byen sere yon processeur ARM Cortex-A650 9 MHz () ak lojik Xilinx 7-seri Field Programmable Gate Array (FPGA). Akonpayman sa a bay kapasite pou antoure yon processeur pwisan ak yon seri inik periferik ak kontwolè defini lojisyèl, ki pwepare pa ou pou aplikasyon sib la.
Vivado, Petalinux, ak SDSoC zouti yo chak bay yon chemen apwòch ant defini seri periferik koutim ou a ak pote fonksyonalite li yo jiska yon OS Linux () oswa pwogram metal fè ki kouri sou processeur a. Pou moun kap chèche yon eksperyans konsepsyon lojik dijital plis tradisyonèl, li posib tou pou inyore processeurs ARM yo ak pwogram FPGA Zynq a tankou ou ta nenpòt lòt Xilinx FPGA. Digilent bay yon kantite materyèl ak resous pou Arty Z7 ki pral fè w kanpe ak fonksyone ak zouti ou chwazi byen vit.
Manyèl Referans Arty Z7 [Reference.Digilentinc]
Telechaje Manyèl Referans sa a
- Manyèl referans sa a poko disponib pou telechaje.
Karakteristik
ZYNQ processeur
- 650MHz double-nwayo Cortex-A9 processeur
- Kontwolè memwa DDR3 ak 8 chanèl DMA ak 4 pò esklav segondè pèfòmans AXI3
- Kontwolè periferik gwo bandwidth: 1G Ethernet, USB 2.0, SDIO
- Low-bandwidth kontwolè periferik: SPI, UART, CAN, I2C
- Pwogramasyon soti nan JTAG, Quad-SPI flash, ak kat microSD
- Lojik pwogramasyon ekivalan a Artix-7 FPGA
memwa
- 512MB DDR3 ak otobis 16-bit @ 1050Mbps
- 16MB Quad-SPI Flash ak idantifyan konpatib EUI-48/48™ 64-bit ki pwograme nan faktori a
- plas microSD
Pouvwa
- Powered from USB oswa nenpòt sous pouvwa ekstèn 7V-15V
USB ak Ethernet
- Gigabit Ethernet PHY
- USB-JTAG Sikwi pwogramasyon
- USB-UART pon
- USB OTG PHY (sipòte lame sèlman)
Odyo ak Videyo
- HDMI koule pò (antre)
- Pò sous HDMI (pwodiksyon)
- PWM kondwi mono pwodiksyon odyo ak 3.5mm Jack
Bouton, pouse-bouton, ak LED
- 4 pouse-bouton
- 2 switch glise
- 4 dirije
- 2 LED RGB
Koneksyon Ekspansyon
- De pò Pmod
- 16 Total FPGA I/O
- Konektè Arduino/chipKIT Shield
- Jiska 49 Total FPGA I/O (gade tablo ki anba a)
- 6 Single-ended 0-3.3V Antre analòg nan XADC
- 4 Diferans 0-1.0V Antre analòg nan XADC
Opsyon pou achte
Arty Z7 a ka achte ak swa yon Zynq-7010 oswa Zynq-7020 chaje. De variantes pwodwi Arty Z7 sa yo rele Arty Z7-10 ak Arty Z7-20, respektivman. Lè dokiman Digilent dekri fonksyonalite ki komen nan tou de variants sa yo, yo refere yo ansanm kòm "Arty Z7". Lè w ap dekri yon bagay ki komen sèlman nan yon varyant espesifik, variant a pral klèman rele non li.
Sèl diferans ki genyen ant Arty Z7-10 ak Arty Z7-20 se kapasite pati Zynq la ak kantite I/O ki disponib sou konektè plak pwotèj la. Zynq processeurs yo tou de gen menm kapasite, men -20 a gen apeprè 3 fwa pi gwo FPGA entèn pase -10 la. Diferans ki genyen ant de variants yo rezime anba a:
| Variant pwodwi | Arty Z7-10 | Arty Z7-20 |
| Zynq Pati | XC7Z010-1CLG400C | XC7Z020-1CLG400C |
| 1 MSPS sou chip ADC () | Wi | Wi |
| Tablo Look-up (LUT) | 17,600 | 53,200 |
| Flip-flops | 35,200 | 106,400 |
| Blòk RAM () | 270 KB | 630 KB |
| Mozayik Jesyon Revèy | 2 | 4 |
| Disponib Shield I/O | 26 | 49 |
Sou Arty Z7-10 la, ranje enteryè plak pwotèj dijital la (IO26-IO41) ak IOA (yo rele tou IO42) pa konekte ak FPGA a, epi A0-A5 ka itilize sèlman kòm entrain analòg. Sa a pa pral afekte fonksyonalite ki pi ki egziste deja Arduino plak pwotèj, paske pifò pa sèvi ak ranje enteryè sa a nan siyal dijital.
Yo ka achte tablo a poukont li oswa avèk yon bon pou déblotché seri zouti Xilinx SDSoC. Bon SDSoC debloke yon lisans 1 ane epi li ka itilize sèlman ak Arty Z7 la. Apre lisans lan ekspire, nenpòt vèsyon SDSoC ki te pibliye pandan peryòd 1 ane sa a ka kontinye itilize pou toutan. Pou plis enfòmasyon sou achte, gade paj pwodwi Arty Z7 la (http://store.digilentinc.com/artyz7-apsoc-zynq-7000-development-board-for-makers-and-hobbyists/).
Nan moman acha a, li posib tou pou ajoute yon kat microSD, 12V 3A ekipman pou pouvwa, ak mikwo USB kab jan sa nesesè.
Remake byen ke akòz FPGA ki pi piti nan Zynq-7010 la, li pa trè byen adapte yo dwe itilize nan SDSoC pou aplikasyon pou vizyon entegre. Nou rekòmande moun achte Arty Z7-20 si yo enterese nan kalite aplikasyon sa yo.
Diferans ak PYNQ-Z1
Arty Z7-20 pataje egzak menm SoC ak PYNQ-Z1 la. Nan domèn karakteristik, Arty Z7-20 manke opinyon mikwofòn la, men li ajoute yon bouton Power-on Reset. Lojisyèl ekri pou PYNQ-Z1 ta dwe kouri san okenn chanjman ak eksepsyon nan opinyon mikwofòn, ki gen PIN FPGA yo kite san koneksyon.
Sipò lojisyèl
Arty Z7 totalman konpatib ak Xilinx a wo-pèfòmans Vivado Design Suite. Set zouti sa a melanje konsepsyon lojik FPGA ak devlopman lojisyèl ARM entegre nan yon koule konsepsyon fasil-a-itilize, entwisyon. Li ka itilize pou konsepsyon sistèm nenpòt ki konpleksite, soti nan yon sistèm opere konplè ki kouri aplikasyon pou sèvè miltip an tandem, jiska yon senp pwogram fè-metal ki kontwole kèk LED.
Li posib tou pou trete Zynq AP SoC kòm yon FPGA otonòm pou moun ki pa enterese nan sèvi ak processeur a nan konsepsyon yo. Depi Vivado lage 2015.4, analizeur lojik la ak karakteristik sentèz wo nivo Vivado yo gratis pou itilize pou tout moun. WebPACK objektif, ki gen ladann Arty Z7 la. Analizè lojik la ede ak lojik debogaj, ak zouti HLS pèmèt ou konpile kòd C dirèkteman nan HDL.
Platfòm Zynq yo byen adapte pou yo entegre sib Linux, epi Arty Z7 pa gen okenn eksepsyon. Pou ede w kòmanse, Digilent bay yon pwojè Petalinux ki pral fè w kanpe ak kouri ak yon sistèm Linux byen vit. Pou plis enfòmasyon, gade nan Sant Resous Arty Z7 (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start).
Arty Z7 a ka itilize tou nan anviwònman SDSoC Xilinx a, ki pèmèt ou desine pwogram akselere FPGA ak tiyo videyo avèk fasilite nan yon anviwònman totalman C/C++. Pou plis enfòmasyon sou SDSoC, gade nan Sit Xilinx SDSoC
(https://www.xilinx.com/products/design-tools/software-zone/sdsoc.html). Digilent pral lage yon platfòm ki kapab videyo ak sipò Linux alè pou lage SDSoC 2017.1. Remake byen ke akòz FPGA ki pi piti a nan Arty Z7-10, se sèlman demonstrasyon pwosesis videyo trè debaz yo enkli ak platfòm sa a. Digilent rekòmande Arty Z7-20 pou moun ki enterese nan pwosesis videyo.
Moun ki abitye ak ansyen seri zouti Xilinx ISE/EDK anvan yo te pibliye Vivado ka chwazi tou pou sèvi ak Arty Z7 nan seri zouti sa a. Digilent pa gen anpil materyèl pou sipòte sa, men ou ka toujou mande èd sou la Digilent Forum (https://forum.digilentinc.com).
Pwovizyon pou pouvwa
Arty Z7 a ka mache ak Digilent USB-J laTAG-UART pò (J14) oswa nan kèk lòt kalite sous pouvwa tankou yon batri oswa ekipman pou pouvwa ekstèn. Kavalye JP5 (tou pre switch pouvwa a) detèmine ki sous pouvwa yo itilize.
Yon pò USB 2.0 ka delivre yon maksimòm de 0.5A nan aktyèl selon espesifikasyon yo. Sa a ta dwe bay ase pouvwa pou pi ba konsepsyon konpleksite. Aplikasyon ki pi egzijan, ki gen ladan nenpòt ki kondwi plizyè tablo periferik oswa lòt aparèy USB, ta ka mande plis pouvwa pase pò USB a ka bay. Nan ka sa a, konsomasyon pouvwa ap ogmante jiskaske li limite pa lame USB a. Limit sa a varye anpil ant manifaktirè nan òdinatè lame epi li depann de anpil faktè. Lè nan limit aktyèl la, yon fwa voltagRay yo plonje anba valè nominal yo, Zynq la reset pa siyal Power-on Reset la ak konsomasyon pouvwa retounen nan valè san fè anyen konsa. Epitou, kèk aplikasyon ka bezwen kouri san yo pa konekte ak pò USB yon PC. Nan ka sa yo, yo ka itilize yon ekipman pou pouvwa ekstèn oswa batri.
Ou ka itilize yon ekipman ekstèn (egzanp veri miray) lè w konekte li nan jack kouran (J18) epi mete jumper JP5 nan "REG". Ekipman an dwe itilize yon ploge coax, sant pozitif 2.1mm entèn dyamèt, epi delivre 7VDC a 15VDC. Yo ka achte founiti apwopriye nan Digilent la websit oswa atravè fournisseurs katalòg tankou DigiKey. Ekipman pou pouvwa voltages pi wo pase 15VDC ka koze domaj pèmanan. Yon ekipman pou pouvwa ekstèn apwopriye enkli ak twous akseswar Arty Z7 la.
Menm jan ak lè l sèvi avèk yon ekipman pou pouvwa ekstèn, yon batri ka itilize pou pouvwa Arty Z7 a lè w tache li nan konektè plak pwotèj la epi mete kavalye JP5 nan "REG". Tèminal pozitif batri a dwe konekte ak PIN ki make "VIN" sou J7, epi tèminal negatif la dwe konekte ak PIN ki make GND () sou J7.
Abò Texas Instruments TPS65400 PMU kreye 3.3V, 1.8V, 1.5V, ak 1.0V founiti ki nesesè yo soti nan opinyon prensipal la. Tablo 1.1 bay plis enfòmasyon (kouran tipik depann anpil de konfigirasyon Zynq ak valè yo bay yo tipik nan konsepsyon gwosè mwayen/vitès).
Arty Z7 a pa gen yon switch pouvwa, kidonk lè yon sous pouvwa konekte ak chwazi ak JP5 li ap toujou mache sou. Pou Reyajiste Zynq a san yo pa dekonekte ak rekonekte ekipman pou pouvwa a, ou ka itilize bouton wouj SRST la. Endikatè pouvwa a ki ap dirije () (LD13) limen lè tout ray ekipman yo rive nan vol nominal yotage.
| Pwovizyon pou | Sikui yo | Current (max/typical) |
| 3.3V | FPGA I/O, pò USB, Revèy, Ethernet, SD plas, Flash, HDMI | 1.6A/0.1A pou 1.5A |
| 1.0V | FPGA, Nwayo Ethernet | 2.6A/0.2A pou 2.1A |
| 1.5V | DDR3 | 1.8A/0.1A pou 1.2A |
| 1.8V | FPGA oksilyè, Ethernet I/O, USB contrôleur | 1.8A/0.1A pou 0.6A |
Tablo 1.1. Arty Z7 ekipman pou pouvwa.
Zynq APSoC Achitekti
Zynq APSoC divize an de sous-sistèm diferan: Sistèm Pwosesis (PS) ak Lojik Programmable (PL). Figi 2.1 montre yon souview nan achitekti Zynq APSoC, ak PS ki gen koulè vèt limyè ak PL an jòn. Remake byen ke kontwolè PCIe Gen2 ak transceiver Multi-gigabit yo pa disponib sou aparèy Zynq-7020 oswa Zynq-7010 yo. 
(https://reference.digilentinc.com/_detail/zybo/zyng1.png?id=reference%3Aprogrammable-logic%3Aarty-z7%3Areference-manual)
Figi 2.1 Zynq APSoC achitekti
PL a prèske idantik ak yon Xilinx 7-seri Artix FPGA, eksepte ke li gen plizyè pò dedye ak otobis ki byen marye li ak PS la. PL a pa genyen menm pyès ki nan konpitè konfigirasyon kòm yon seri 7 FPGA tipik, epi li dwe configuré swa dirèkteman pa processeur a oswa atravè J la.TAG pò.
PS la konsiste de anpil konpozan, ki gen ladan Inite Pwosesis Aplikasyon an (APU, ki gen ladan 2 processeurs Cortex-A9), Interconnect Achitekti Otobis Mikwokontwolè Avanse (AMBA), kontwolè memwa DDR3, ak divès kalite kontwolè periferik ak entrées ak rezilta yo multiplexed a 54 dedye. broch (ki rele Multiplexed I/O, oswa broch MIO). Kontwolè periferik ki pa gen antre ak rezilta yo konekte ak broch MIO ka pito wout I/O yo atravè PL la, atravè koòdone Extended-MIO (EMIO). Kontwolè periferik yo konekte ak processeurs yo kòm esklav atravè entèkonekte AMBA epi yo genyen rejis kontwòl lizib / ekri ki adrese nan espas memwa processeurs yo. Lojik pwogramasyon an tou konekte ak entèkoneksyon an kòm yon esklav, ak desen yo ka aplike nwayo miltip nan twal la FPGA ki chak gen ladan tou rejis kontwòl adrès. Anplis de sa, nwayo aplike nan PL a ka deklanche entèwonp nan processeurs yo (koneksyon yo pa montre nan Fig. 3) epi fè aksè DMA nan memwa DDR3.
Gen anpil aspè nan achitekti Zynq APSoC ki depase limit dokiman sa a. Pou yon deskripsyon konplè ak bon jan, al gade nan Zynq teknik referans manyèl ug585-Zynq-7000TRM [PDF]
Tablo 2.1 montre konpozan ekstèn ki konekte ak broch MIO Arty Z7 la. Zynq Prereglaj yo File jwenn sou la Sant Resous Arty Z7 (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start) ka enpòte nan EDK ak Vivado Designs pou byen konfigirasyon PS la pou travay ak periferik sa yo.
| MIO 500 3.3 V | Periferik |
| PIN | ENET 0 | SPI Flash | USB 0 | Shield | UART 0 |
| 0 (N/C) | |||||
| 1 | CS () | ||||
| 2 | DQ0 | ||||
| 3 | DQ1 | ||||
| 4 | DQ2 | ||||
| 5 | DQ3 | ||||
| 6 | SCLK () | ||||
| 7 (N/C) | |||||
| 8 | SLCK FB | ||||
| 9 | Ethernet Reyajiste | ||||
| 10 | Ethernet entèwonp | ||||
| 11 | USB sou kouran | ||||
| 12 | Shield Reyajiste | ||||
| 13 (N/C) | |||||
| 14 | Antre UART | ||||
| 15 | Sòti UART |
| MIO 501 1.8V | Periferik | ||
| PIN | ENET 0 | USB 0 | SDIO 0 |
| 16 | TXCK | ||
| 17 | TXD0 | ||
| 18 | TXD1 | ||
| 19 | TXD2 | ||
| 20 | TXD3 | ||
| 21 | TXCTL | ||
| 22 | RXCK | ||
| 23 | RXD0 | ||
| 24 | RXD1 | ||
| 25 | RXD2 | ||
| 26 | RXD3 | ||
| 27 | RXCTL | ||
| 28 | DONE4 | ||
| 29 | DIR | ||
| 30 | STP | ||
| 31 | NXT | ||
| 32 | DONE0 | ||
| 33 | DONE1 | ||
| 34 | DONE2 | ||
| 35 | DONE3 | ||
| 36 | CLK | ||
| 37 | DONE5 | ||
| 38 | DONE6 | ||
| 39 | DONE7 | ||
| 40 | CCLK | ||
| 41 | CMD | ||
| 42 | D0 | ||
| 43 | D1 | ||
| 44 | D2 | ||
| 45 | D3 | ||
| 46 | RESETN | ||
| 47 | CD | ||
| 48 (N/C) | |||
| 49 (N/C) | |||
| 50 (N/C) | |||
| 51 (N/C) | |||
| 52 | MDC | ||
| 53 | MDIO |
Zynq Konfigirasyon
Kontrèman ak aparèy Xilinx FPGA, aparèy APSoC tankou Zynq-7020 yo fèt alantou processeur a, ki aji kòm yon mèt nan twal la lojik pwogramasyon ak tout lòt periferik sou-chip nan sistèm nan pwosesis. Sa lakòz pwosesis bòt Zynq la pi sanble ak sa ki nan yon mikrokontwolè pase yon FPGA. Pwosesis sa a enplike processeur a chaje ak egzekite yon Zynq Boot Imaj, ki gen ladann yon First Stage Bootloader (FSBL), yon bitstream pou konfigirasyon lojik pwogramasyon an (si ou vle), ak yon aplikasyon itilizatè. Pwosesis bòt la kase an twa stages:
Stage 0
Apre Arty Z7 a limen oswa Zynq a reset (nan lojisyèl oswa lè w peze SRST), youn nan processeurs yo (CPU0) kòmanse egzekite yon moso entèn nan kòd lekti sèlman ki rele BootROM la. Si epi sèlman si Zynq a te jis limen, BootROM la pral premye fèmen eta a nan broch yo mòd nan enskri mòd (pin mòd yo tache ak JP4 sou Arty Z7 la). Si BootROM la ap egzekite akòz yon evènman reset, Lè sa a, broch mòd yo pa bloke, epi yo itilize eta anvan an nan rejis mòd la. Sa vle di ke Arty Z7 a bezwen yon sik pouvwa pou anrejistre nenpòt chanjman nan kavalye mòd nan pwogramasyon (JP4). Apre sa, BootROM la kopye yon FSBL soti nan fòm memwa ki pa temèt ki espesifye nan enskri mòd nan 256 KB nan RAM entèn () nan APU a (yo rele On-Chip Memory, oswa OCM). FSBL a dwe vlope nan yon imaj Zynq Boot pou BootROM la byen kopye li. Dènye bagay BootROM fè se remèt egzekisyon FSBL a nan OCM.
Stage 1
Pandan stage, FSBL la premye fini konfigirasyon konpozan PS yo, tankou kontwolè memwa DDR. Lè sa a, si yon bitstream prezan nan Zynq Boot Imaj la, li epi itilize li pou konfigirasyon PL la. Finalman, aplikasyon itilizatè a chaje nan memwa soti nan Zynq Boot Imaj la, epi egzekisyon yo remèt li.
Stage 2
Dènye stage se ekzekisyon aplikasyon itilizatè a ki te chaje pa FSBL la. Sa a ka nenpòt ki sòt de pwogram, soti nan yon senp konsepsyon "Bonjou mond" nan yon dezyèm Stage Boot loader itilize pou demare yon sistèm opere tankou Linux. Pou yon eksplikasyon pi konplè sou pwosesis bòt la, al gade nan Chapit 6 nan Manyèl referans teknik Zynq (Sipò [PDF]).
Se Zynq Boot Imaj la kreye chante Vivado ak Xilinx Software Development Kit (Xilinx SDK). Pou jwenn enfòmasyon sou kreye imaj sa a tanpri al gade nan dokiman Xilinx ki disponib pou zouti sa yo.
Arty Z7 sipòte twa mòd bòt diferan: microSD, Quad SPI Flash, ak JTAG. Se mòd nan bòt chwazi lè l sèvi avèk Mode kavalye (JP4), ki afekte eta a nan Zynq konfigirasyon broch yo apre pouvwa-sou. Figi 3.1 montre ki jan broch konfigirasyon Zynq yo konekte sou Arty Z7 la.
(https://reference.digilentinc.com/_detail/reference/programmable-logic/arty-z7/arty-z7-config.png?d=reference%3Aprogrammable-ogic%3Aartyz7%3Areference-manual)
Figi 3.1. Pins konfigirasyon Arty Z7.
Twa mòd bòt yo dekri nan seksyon sa yo.
mòd microSD bòt
Arty Z7 a sipòte demaraj soti nan yon kat microSD mete nan konektè J9. Pwosedi sa a pral pèmèt ou demare Zynq a soti nan microSD ak yon imaj estanda Zynq Boot ki te kreye ak zouti Xilinx yo:
- Fòma kat microSD la ak yon FAT32 file sistèm.
- Kopi Zynq Boot Imaj ki te kreye ak Xilinx SDK sou kat microSD la.
- Chanje non Zynq Boot Imaj la sou kat microSD la nan BOOT.bin.
- Voye kat microSD la nan òdinatè w lan epi mete l nan konektè J9 sou Arty Z7 la.
- Tache yon sous pouvwa a Arty Z7 epi chwazi li lè l sèvi avèk JP5.
- Mete yon sèl kavalye sou JP4, kout de broch anlè yo (ki make "SD").
- Vire tablo a sou. Tablo a pral kounye a demare imaj la sou kat microSD la.
Kwadwilatè SPI Boot Mode
Arty Z7 la gen yon 16MB Quad-SPI Flash ki Zynq a ka demare. Dokimantasyon ki disponib nan Xilinx dekri kijan pou itilize Xilinx SDK pou pwograme yon Zynq Boot Imaj nan yon aparèy Flash ki tache ak Zynq la. Yon fwa yo te chaje Quad SPI Flash a ak yon imaj Zynq Boot, etap sa yo ka swiv pou demare soti nan li:
- Tache yon sous pouvwa a Arty Z7 epi chwazi li lè l sèvi avèk JP5.
- Mete yon sèl kavalye sou JP4, kout de broch sant yo (ki make "QSPI").
- Vire tablo a sou. Tablo a pral kounye a demare imaj ki estoke nan flash Quad SPI la.
JTAG Mòd bòt
Lè yo mete nan JTAG mòd bòt, processeur a ap tann jiskaske lojisyèl an chaje pa yon òdinatè lame lè l sèvi avèk zouti Xilinx yo. Apre lojisyèl an te chaje, li posib swa kite lojisyèl an kòmanse egzekite, oswa etap atravè li liy pa liy lè l sèvi avèk Xilinx SDK.
Li posib tou pou dirèkteman konfigirasyon PL sou JTAG, endepandan de processeur a. Sa a ka fè lè l sèvi avèk sèvè Vivado Materyèl.
Arty Z7 configuré pou demare nan Cascaded JTAG mòd, ki pèmèt PS la jwenn aksè atravè menm JTAG pò kòm PL la. Li posib tou pou demare Arty Z7 nan Independent JTAG mòd pa chaje yon kavalye nan JP2 ak kout li. Sa ap lakòz PS a pa aksesib apati J abò aTAG sikwi, epi sèlman PL la pral vizib nan chèn eskanè a. Pou jwenn aksè nan PS la sou JTAG pandan ke yo nan endepandan JTAG mòd, itilizatè yo pral gen wout siyal yo pou PJ laTAG periferik sou EMIO, epi sèvi ak yon aparèy ekstèn pou kominike avèk li.
Kwadwilatè SPI Flash
Arty Z7 a gen yon flash Quad SPI seri NOR. Yo itilize Spansion S25FL128S sou tablo sa a. Yo itilize memwa Flash Multi-I/O SPI pou bay kòd ki pa temèt ak depo done. Li ka itilize pou inisyalize sou-sistèm PS la ak konfigirasyon sou-sistèm PL la. Atribi ki enpòtan aparèy yo se:
- 16 MB ()
- sipò x1, x2, ak x4
- Vitès otobis jiska 104 MHz (), sipòte pousantaj konfigirasyon Zynq @ 100 MHz (). Nan mòd kwadwilatè SPI, sa a tradui nan 400Mbs
- Powered soti nan 3.3V
Flash SPI a konekte ak Zynq-7000 APSoC a epi li sipòte koòdone Quad SPI la. Sa a mande pou koneksyon ak broch espesifik nan MIO Bank 0/500, espesyalman MIO[1:6,8] jan sa endike nan fichye Zynq la. Yo itilize mòd fidbak kwadwilatè-SPI, kidonk qspi_sclk_fb_out/MIO[8] kite pou li lib e li konekte sèlman ak yon rezistans rale 20K a 3.3V. Sa a pèmèt yon frekans revèy Quad SPI pi gran pase FQSPICLK2 (Gade manyèl referans teknik Zynq la.
( ug585-Zynq-7000-TRM [PDF]) pou plis sou sa).
DDR memwa
Arty Z7 a gen ladan IS43TR16256A-125KBL DDR3 konpozan memwa ki kreye yon sèl ran, 16-bit koòdone lajè, ak yon total de 512MiB nan kapasite. DDR3 a konekte ak kontwolè memwa difisil nan Subsystem Processor (PS), jan sa endike nan dokiman Zynq la.
PS la enkòpore yon koòdone pò memwa AXI, yon kontwolè DDR, PHY ki asosye ak yon bank I/O dedye. Vitès koòdone memwa DDR3 jiska 533 MHz ()/1066 Mbps yo sipòte¹.
Arty Z7 te achemine ak 40 ohms (+/-10%) tras enpedans pou siyal sèl-fini, ak revèy diferans ak strobe mete sou 80 ohms (+/-10%). Yo itilize yon karakteristik ki rele DCI (Digitally Controlled Impedance) pou matche ak fòs kondwi a ak enpedans revokasyon broch PS yo ak enpedans tras la. Sou bò memwa, chak chip kalibre revokasyon li yo ak fòs kondwi lè l sèvi avèk yon rezistans 240-ohm sou PIN ZQ la.
Akòz rezon layout, de gwoup byte done yo (DQ[0-7], DQ[8-15]) yo te chanje. Nan menm efè a, yo te echanje ti moso done yo andedan gwoup byte yo tou. Chanjman sa yo transparan pou itilizatè a. Pandan tout pwosesis konsepsyon an, yo te swiv gid Xilinx PCB yo.
Tou de chips memwa yo ak bank PS DDR yo mache ak ekipman pou 1.5V. Referans nan pwen mitan nan 0.75V kreye ak yon divizyon rezistans senp epi li disponib nan Zynq a kòm yon referans ekstèn.
Pou bon operasyon, li esansyèl pou kontwolè memwa PS la konfigirasyon byen. Anviwònman varye ant gou memwa aktyèl la ak reta nan trase tablo a. Pou konvenyans ou, prereglaj Zynq yo file pou Arty Z7 la bay sou la sant resous
(https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start) epi otomatikman configured nwayo IP Zynq Processing System ak paramèt ki kòrèk yo.
Pou pi bon pèfòmans DDR3, fòmasyon DRAM pèmèt pou ekri nivelman, li pòtay, ak li opsyon je done nan Zouti Konfigirasyon PS nan zouti Xilinx. Fòmasyon se fè dinamik pa kontwolè a kont pou reta tablo, varyasyon pwosesis ak drift tèmik. Valè pi bon kòmanse pou pwosesis fòmasyon an se reta tablo yo (reta pwopagasyon) pou sèten siyal memwa.
Reta Komisyon Konsèy yo espesifye pou chak nan gwoup byte yo. Paramèt sa yo espesifik pou tablo a epi yo te kalkile nan rapò longè tras PCB yo. Valè DQS a CLK Delay ak Board Delay yo kalkile espesyalman nan konsepsyon PCB koòdone memwa Arty Z7 la.
Pou plis detay sou operasyon kontwolè memwa, al gade nan Xilinx la Manyèl referans teknik Zynq ( ug585-Zynq-7000-TRM [PDF]).
¹Frekans maksimòm revèy aktyèl la se 525 MHz () sou Arty Z7 akòz limit PLL.
USB UART pon (pò seri)
Arty Z7 a gen ladann yon pon FTDI FT2232HQ USB-UART (tache ak konektè J14) ki pèmèt ou itilize aplikasyon pou PC pou
kominike ak tablo a lè l sèvi avèk kòmandman pò estanda COM (oswa koòdone TTY nan Linux). Chofè yo enstale otomatikman nan Windows ak nouvo vèsyon Linux. Done pò seri yo echanje ak Zynq lè l sèvi avèk yon pò seri de fil (TXD / RXD). Apre yo fin enstale chofè yo, yo ka itilize kòmandman I/O ki soti nan PC ki dirije nan pò COM pou pwodwi trafik done seri sou broch Zynq yo. Pò a mare nan broch PS (MIO) epi yo ka itilize ansanm ak kontwolè UART la.
Prereglaj Zynq yo file (disponib nan Sant Resous Arty Z7 (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start))
pran swen nan kat broch MIO kòrèk yo nan kontwolè UART 0 a epi li sèvi ak paramèt pwotokòl default sa yo: 115200 baud vitès, 1 bit stop, pa gen parite, longè karaktè 8-bit.
De sou-tablo estati LED bay vizyèl fidbak sou trafik ap koule tankou dlo nan pò a: transmèt ki ap dirije () (LD11) ak resevwa ki ap dirije () (LD10). Non siyal ki vle di direksyon yo soti nan pwen-of-view nan DTE (Ekipman Tèminal Done), nan ka sa a PC a.
FT2232HQ la tou itilize kòm kontwolè pou Digilent USB-J laTAG sikwi, men USB-UART la ak USB-JTAG fonksyon yo konpòte nèt poukont youn ak lòt. Pwogramasyon ki enterese nan sèvi ak fonksyonalite UART nan FT2232 nan konsepsyon yo pa bezwen enkyete sou J la.TAG sikwi entèfere ak transfè done UART yo, ak vis-versa. Konbinezon de karakteristik sa yo nan yon sèl aparèy pèmèt Arty Z7 a dwe pwograme, kominike ak atravè UART, ak pouvwa soti nan yon òdinatè tache ak yon sèl Mikwo USB kab.
Siyal DTR ki soti nan kontwolè UART sou FT2232HQ a konekte ak MIO12 aparèy Zynq a atravè JP1. Si Arduino IDE a ta dwe pote pou travay ak Arty Z7 a, kavalye sa a ka kout epi yo ka itilize MIO12 pou mete Arty Z7 nan yon eta "pare pou resevwa yon nouvo trase". Sa a ta imite konpòtman tipik Arduino IDE boot-loaders.
microSD plas
Arty Z7 a bay yon plas MicroSD (J9) pou depo memwa ekstèn ki pa temèt ak demaraj Zynq la. Plas la branche nan Bank 1/501 MIO[40-47], ki gen ladan Card Detect. Sou bò PS, periferik SDIO 0 trase sou broch sa yo epi kontwole kominikasyon ak kat SD la. Ou ka wè pinout la nan Tablo 7.1. Kontwolè periferik la sipòte mòd transfè SD 1-bit ak 4-bit men li pa sipòte mòd SPI. Ki baze sou la Manyèl referans teknik Zynq ( Sipò [PDF]), Mòd lame SDIO se sèl mòd ki sipòte.
| Non siyal | Deskripsyon | Zynq PIN | SD Slot PIN |
| SD_D0 | Done [0] | MIO42 | 7 |
| SD_D1 | Done [1] | MIO43 | 8 |
| SD_D2 | Done [2] | MIO44 | 1 |
| SD_D3 | Done [3] | MIO45 | 2 |
| SD_CCLK | Revèy | MIO40 | 5 |
| SD_CMD | Kòmandman | MIO41 | 3 |
| SD_CD | Kat Detekte | MIO47 | 9 |
Tablo 7.1. pinout microSD
Plas SD la mache ak 3.3V men li konekte atravè MIO Bank 1/501 (1.8V). Se poutèt sa, yon chanjman nivo TI TXS02612 fè tradiksyon sa a. TXS02612 a se aktyèlman yon ekspansyon pò SDIO 2-pò, men se sèlman fonksyon shifter nivo li yo itilize. Dyagram koneksyon an ka wè sou Figi 7.1. Se Arty 7 Zynq prereglaj yo ki okipe kat pikèt ki kòrèk yo ak konfigirasyon koòdone yo. file, disponib sou la Sant Resous Arty Z7 (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start).
(https://reference.digilentinc.com/_detail/reference/programmable-logic/arty-z7/arty-z7-microsd.png?id=reference%3Aprogrammable-logic%3Aartyz7%3Areference-manual)
Figi 7.1. siyal plas microSD
Tou de kat ki ba vitès ak gwo vitès yo sipòte, frekans maksimòm revèy la se 50 MHz (). Yon kat klas 4 oswa pi bon se
rekòmande.
Ale nan seksyon 3.1 pou jwenn enfòmasyon sou fason pou demaraj nan yon kat SD. Pou plis enfòmasyon, konsilte a Manyèl referans teknik Zynq ( ug585-Zynq-7000-TRM [PDF]).
USB Host
Arty Z7 aplike youn nan de koòdone PS USB OTG ki disponib sou aparèy Zynq la. Yo itilize yon Microchip USB3320 USB 2.0 Transceiver Chip ak yon koòdone ALPI 8-bit kòm PHY la. PHY a gen yon HS-USB Fizik Front-End konplè ki sipòte vitès ki rive jiska 480Mbs. PHY a konekte ak MIO Bank 1/501, ki mache ak 1.8V. Se periferik usb0 yo itilize sou PS la, ki konekte atravè MIO [28-39]. Se koòdone USB OTG configuré pou aji kòm yon lame entegre. USB OTG ak mòd aparèy USB yo pa sipòte.
Arty Z7 se teknikman yon "lame entegre" paske li pa bay 150 µF nan kapasite obligatwa sou VBUS ki nesesè pou kalifye kòm yon lame jeneral. Li posib pou modifye Arty Z7 la pou li konfòme li ak kondisyon jeneral USB lame lè w chaje C41 ak yon kondansateur 150 µF. Se sèlman moun ki gen eksperyans nan soude ti eleman sou PCB yo ta dwe eseye retravay sa a. Anpil aparèy periferik USB pral travay jis san yo pa chaje C41. Kit Arty Z7 la configuré kòm yon lame entegre oswa yon lame jeneral, li ka bay 500 mA sou liy 5V VBUS la. Remake byen ke chaje C41 ka lakòz Arty Z7 a reset lè demaraj entegre Linux pandan y ap mache nan pò USB a, kèlkeswa si nenpòt aparèy USB konekte ak pò lame a. Sa a se ki te koze pa kouran an prese ki C41 lakòz lè kontwolè lame USB a pèmèt epi switch pouvwa VBUS (IC9) limen.
Remake byen ke si konsepsyon ou a sèvi ak pò USB Host la (embedded oswa jeneral-bi), Lè sa a, Arty Z7 a ta dwe mache atravè yon batri oswa yon adaptè miray ki kapab bay plis pouvwa (tankou sa ki enkli nan twous akseswar Arty Z7 la).
Ethernet PHY
Arty Z7 itilize yon Realtek RTL8211E-VL PHY pou aplike yon pò Ethernet 10/100/1000 pou koneksyon rezo. PHY a konekte ak MIO Bank 501 (1.8V) ak koòdone ak Zynq-7000 APSoC atravè RGMII pou done ak MDIO pou jesyon. Siyal oksilyè entèwonp (INTB) ak reset (PHYRSTB) konekte ak broch MIO MIO10 ak MIO9, respektivman.
Figi 9.1. Ethernet PHY siyal yo
Apre pouvwa-up, PHY a kòmanse ak Auto-Negosyasyon pèmèt, piblisite 10/100/1000 vitès lyen ak full-duplex. Si gen yon patnè Ethernet-kapab konekte, PHY a otomatikman etabli yon lyen ak li, menm ak Zynq a pa configuré.
De LED endikatè estati yo sou tablo tou pre konektè RJ-45 ki endike trafik (LD9) ak eta lyen ki valab (LD8). Tablo 9.1 montre konpòtman an default.
| Fonksyon | Deziyan | Eta | Deskripsyon |
| LYEN | LD8 | Konstan sou | Lyen 10/100/1000 |
| Klike 0.4s ON, 2s OFF | Link, mòd enèji efikas Ethernet (EEE). | ||
| AJI | LD9 | Kliyote | Transmèt oswa Resevwa |
Tablo 9.1. LED estati Ethernet.
Zynq a enkòpore de kontwòl Gigabit Ethernet endepandan. Yo aplike yon MAC Ethernet 10/100/1000 mwatye/full-duplex. Nan de sa yo, GEM 0 ka trase sou broch MIO yo kote PHY a konekte. Depi bank MIO a mache ak 1.8V, koòdone RGMII a sèvi ak chofè 1.8V HSTL Klas 1. Pou estanda I/O sa a, yo bay yon referans ekstèn nan 0.9V nan bank 501 (PS_MIO_VREF). Se Arty Z7 Zynq Prereglaj yo ki okipe kat pin kòrèk yo ak konfigirasyon koòdone a. file, disponib sou la Sant Resous Arty Z7 (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start).
Malgre ke konfigirasyon defo pouvwa-up nan PHY a ta ka ase nan pifò aplikasyon yo, otobis la MDIO disponib pou jesyon. Yo bay RTL8211E-VL adrès 5-bit 00001 sou otobis MDIO la. Avèk enskri senp li ak ekri kòmandman, enfòmasyon estati yo ka li oswa konfigirasyon chanje. Realtek PHY swiv yon kat enskri estanda endistri pou konfigirasyon debaz yo.
Spesifikasyon RGMII a mande pou resevwa (RXC) ak transmèt revèy (TXC) yo dwe retade parapò ak siyal done yo (RXD[0:3], RXCTL ak TXD[0:3], TXCTL). Gid Xilinx PCB mande pou ajoute reta sa a tou. RTL8211E-VL a kapab mete yon reta 2ns sou tou de TXC ak RXC pou ke tras tablo pa bezwen fè pi long.
PHY a se revèy soti nan menm 50 la MHz () osilateur ki revèy Zynq PS la. Kapasite parazit de chay yo ba ase pou yo kondwi nan yon sèl sous.
Sou yon rezo Ethernet, chak ne bezwen yon adrès MAC inik. Pou sa ka fèt, yo te pwograme rejyon yon sèl fwa (OTP) flash Quad-SPI a nan faktori a ak yon idantifyan konpatib EUI-48/48™ 64-bit inik globalman. Ranje adrès OTP [0x20;0x25] genyen idantifikasyon an ak premye byte nan lòd byte transmisyon ki nan adrès ki pi ba a. Gade nan Fèy done memwa flash (http://www.cypress.com/file/177966/download) pou jwenn enfòmasyon sou fason pou jwenn aksè nan rejyon OTP yo. Lè w ap itilize Petalinux, sa a otomatikman okipe nan U-boot boot-loader la, epi sistèm Linux la otomatikman konfigirasyon pou itilize adrès MAC inik sa a.
Pou plis enfòmasyon sou itilizasyon Gigabit Ethernet MAC, al gade nan Zynq teknik referans manyèl
( ug585-Zynq-7000-TRM [PDF]).
HDMI
Arty Z7 a gen de pò HDMI san tampon: yon pò sous J11 (pwodiksyon), ak yon pò koule J10 (antre). Tou de pò yo sèvi ak HDMI kalite-A resipyan ak done yo ak siyal revèy sispann epi konekte dirèkteman nan Zynq PL la.
Tou de sistèm HDMI ak DVI yo sèvi ak menm estanda siyal TMDS la, ki sipòte dirèkteman pa enfrastrikti I/O itilizatè Zynq PL la. Epitou, sous HDMI yo konpatib bak ak lavabo DVI, ak vis vèrsa. Kidonk, senp adaptè pasif (ki disponib nan pifò magazen elektwonik) ka itilize pou kondwi yon monitè DVI oswa aksepte yon opinyon DVI. Resipyan HDMI a gen ladan sèlman siyal dijital, kidonk sèlman mòd DVI-D posib.
Konektè HDMI 19-pin yo gen twa chanèl done diferans, yon sèl chanèl revèy diferans senk GND () koneksyon, yon bis yon sèl-fil Kontwòl Elektwonik Konsomatè (CEC), yon bis de fil Display Data Channel (DDC) ki esansyèlman yon otobis I2C, yon siyal Hot Plug Detect (HPD), yon siyal 5V ki kapab bay jiska 50mA. , ak yon peny rezève (RES). Tout siyal ki pa kouran yo branche ak Zynq PL eksepte RES.
| Pin/Signal | J11 (sous) | J10 (koule) | ||
| Deskripsyon | FPGA peny | Deskripsyon | FPGA peny | |
| D[2]_P, D[2]_N | Done pwodiksyon | J18, H18 | Done D' | N20, P20 |
| D[1]_P, D[1]_N | Done pwodiksyon | K19, J19 | Done D' | T20, U20 |
| D[0]_P, D[0]_N | Done pwodiksyon | K17, K18 | Done D' | V20, W20 |
| CLK_P, CLK_N | Revèy pwodiksyon | L16, L17 | Revèy revèy | N18, P19 |
| CEC | Kontwòl Elektwonik Konsomatè bidireksyon (si ou vle) | G15 | Kontwòl Elektwonik Konsomatè bidireksyon (si ou vle) | H17 |
| SCL, SDA | DDC bidireksyon (si ou vle) | M17, M18 | DDC bidireksyon | U14, U15 |
| HPD/HPA | Hot-ploge detekte opinyon (envèse, si ou vle) | R19 | Hot-ploge revandike pwodiksyon | T19 |
Tablo 10.1. HDMI PIN deskripsyon ak plasman.
Siyal TMDS
HDMI/DVI se yon koòdone videyo dijital gwo vitès lè l sèvi avèk siyal diferans tranzisyon minimize (TMDS). Pou fè bon itilizasyon youn nan pò HDMI yo, yon transmetè oswa reseptè ki konfòme ak estanda yo bezwen aplike nan Zynq PL la. Detay yo aplikasyon yo andeyò sijè ki abòde lan manyèl sa a. Tcheke depo Nwayo IP nan bibliyotèk videyo sou la Digilent GitHub (https://github.com/Digilent) pou IP referans pare pou itilize.
Siyal oksilyè
Chak fwa yon koule pare epi li vle anonse prezans li, li konekte PIN ekipman pou 5V0 ak PIN HPD la. Sou Arty Z7 a, sa fèt nan kondwi siyal Hot Plug Assert la wo. Remake byen ke sa a ta dwe fèt sèlman apre yo fin aplike yon esklav chanèl DDC nan Zynq PL epi li pare pou transmèt done ekspozisyon.
Display Data Channel la, oswa DDC, se yon koleksyon pwotokòl ki pèmèt kominikasyon ant ekspozisyon (lavabo) ak adaptè grafik (sous). Variant DDC2B a baze sou I2C, mèt otobis la se sous la ak esklav otobis la koule a. Lè yon sous detekte yon wo nivo sou PIN HPD a, li mande koule nan otobis DDC a pou kapasite videyo. Li detèmine si koule a se DVI oswa HDMI-kapab ak ki rezolisyon yo sipòte. Se sèlman apre sa ap kòmanse transmisyon videyo. Gade espesifikasyon VESA E-DDC pou plis enfòmasyon.
Kontwòl Elektwonik Konsomatè a, oswa CEC, se yon pwotokòl opsyonèl ki pèmèt mesaj kontwòl yo dwe pase sou yon chèn HDMI ant diferan pwodwi. Yon ka itilize komen se yon televizyon pase mesaj kontwòl ki soti nan yon remote inivèsèl nan yon DVR oswa reseptè satelit. Li se yon pwotokòl yon sèl-fil nan yon nivo 3.3V ki konekte ak yon peny I/O itilizatè Zynq PL. Fil la ka kontwole nan yon mòd louvri-drenaj ki pèmèt pou plizyè aparèy pataje yon fil CEC komen. Ale nan adisyon CEC nan HDMI 1.3 oswa espesifikasyon pita pou plis enfòmasyon.
Revèy Sous
Arty Z7 a bay yon 50 MHz () revèy nan opinyon Zynq PS_CLK, ki itilize pou jenere revèy yo pou chak subsistèm PS yo. 50 la MHz () opinyon pèmèt processeur a opere nan yon frekans maksimòm de 650 MHz () ak kontwolè memwa DDR3 pou opere nan yon maksimòm 525 MHz () (1050 Mbps). Arty Z7 Zynq Prereglaj yo file disponib sou la Sant Resous Arty Z7 (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start) ka enpòte nan Zynq Processing System IP nwayo a nan yon pwojè Vivado pou byen konfigirasyon Zynq pou travay ak 50 la. MHz () revèy antre.
PS la gen yon PLL devwe ki kapab jenere jiska kat revèy referans, chak ak frekans reglabl, ki ka itilize pou revèy lojik koutim aplike nan PL la. Anplis de sa, Arty Z7 a bay yon ekstèn 125 MHz () referans revèy dirèkteman nan PIN H16 nan PL la. Revèy referans ekstèn lan pèmèt PL la dwe itilize konplètman poukont PS la, ki ka itil pou aplikasyon senp ki pa mande pou yon processeur.
PL Zynq a gen ladan tou MMCM ak PLL ki ka itilize pou jenere revèy ak frekans egzak ak relasyon faz. Nenpòt nan kat revèy referans PS yo oswa 125 la MHz () revèy referans ekstèn ka itilize kòm yon opinyon nan MMCM yo ak PLL yo. Arty Z7-10 gen ladan 2 MMCM ak 2 PLL, epi Arty Z7-20 gen 4 MMCM ak 4 PLL. Pou yon deskripsyon konplè sou kapasite resous Zynq PL klòk yo, al gade nan "7 Seri FPGAs Clocking Resources Itilizatè Gid" ki disponib nan Xilinx.
Figi 11.1 montre konplo revèy yo itilize sou Arty Z7 la. Remake byen ke pwodiksyon revèy referans ki soti nan Ethernet PHY yo itilize kòm 125 la MHz () referans revèy nan PL a, yo nan lòd yo koupe pri a ki gen ladan yon osilator devwe pou objektif sa a. Kenbe nan tèt ou ke CLK125 pral enfim lè Ethernet PHY (IC1) a kenbe nan reset pyès ki nan konpitè lè w fè siyal PHYRSTB a ba.
Figi 11.1. Arty Z7 revèy.
Debaz I / O
Tablo Arty Z7 la gen ladan de LED tri-koulè, 2 switch, 4 bouton pousye, ak 4 LED endividyèl jan yo montre nan Figi 12.1. Bouton yo ak switch glise yo konekte ak Zynq PL la atravè rezistans seri pou anpeche domaj nan sikui kout inadvèrtans (yon kous kout ka rive si yon PIN FPGA asiyen nan yon bouton pouse oswa switch glise yo te defini inadvèrtan kòm yon pwodiksyon). Kat bouton yo se switch "momantan" ki nòmalman jenere yon pwodiksyon ki ba lè yo nan rès, ak yon pwodiksyon segondè sèlman lè yo peze. Glise switch jenere konstan entrées wo oswa ba depann sou pozisyon yo.
Figi 12.1. Arty Z7 GPIO ().
Kat LED segondè-efikasite endividyèl yo se anod-konekte ak Zynq PL la atravè rezistans 330-ohm, kidonk yo pral limen lè yon lojik segondè vol.tage aplike nan peny I/O respektif yo. Dirije adisyonèl ki pa aksesib pou itilizatè yo endike pouvwa-sou, estati pwogramasyon PL, ak estati pò USB ak Ethernet.
Tri-koulè dirije
Tablo Arty Z7 la gen de LED tri-koulè. Chak tri-koulè dirije () gen twa siyal opinyon ki kondwi katod yo nan twa ki pi piti LED entèn: youn wouj, youn ble, ak yon vèt. Kondwi siyal ki koresponn ak youn nan koulè sa yo wo pral eklere entèn la dirije (). Siyal D 'yo kondwi pa Zynq PL a atravè yon tranzistò, ki envèse siyal yo. Se poutèt sa, limen moute tri-koulè a dirije (), siyal korespondan yo bezwen kondwi wo. Tri-koulè a dirije () pral emèt yon koulè depann sou konbinezon an nan poul entèn ki aktyèlman ap eklere. Pou egzanpample, si wouj ak ble siyal yo kondwi wo ak vèt kondwi ba, tri-koulè a dirije () pral emèt yon koulè wouj violèt.
Digilent rekòmande fòtman itilize batman batman (PWM) lè w ap kondwi tri-koulè LED yo. Kondwi nenpòt nan entrées yo nan yon lojik fiks '1' sa pral lakòz nan dirije () ke yo te eklere nan yon nivo alèz klere. Ou ka evite sa a lè w asire ke pa youn nan siyal tri-koulè yo kondwi ak plis pase yon sik devwa 50%. Sèvi ak PWM tou ogmante palèt koulè potansyèl led tri-koulè a. Endividyèlman ajiste sik devwa chak koulè ant 50% ak 0% lakòz diferan koulè yo eklere nan diferan entansite, sa ki pèmèt nòmalman nenpòt koulè yo dwe parèt.
Sòti Audio Mono
Jak odyo abò a (J13) kondwi pa yon Filtè 4yèm lòd Sallen-Key Butterworth Low-pass ki bay pwodiksyon mono odyo. Yo montre sikwi a nan filtè ki ba a nan Figi 14.1. D 'filtè a (AUD_PWM) konekte ak Zynq PL PIN R18 la. Yon opinyon dijital pral tipikman yon batman-lajè modulation (PWM) oswa batman dansite modulation (PDM) siyal louvri-drenaj ki te pwodwi pa FPGA la. Siyal la bezwen kondwi ba pou lojik '0' epi kite nan gwo-enpedans pou lojik '1'. Yon rezistans rale sou tablo nan yon tren analòg pwòp 3.3V pral etabli vol la apwopriyetage pou lojik '1'. Filtè ki ba-pase sou opinyon an pral aji kòm yon filtè rekonstriksyon pou konvèti siyal dijital batman-lajè modulasyon an nan yon vol analòg.tage sou pwodiksyon an jack odyo.
(Figi 13.1. Audio Sòti Awondisman.
Siyal fèmen odyo a (AUD_SD) yo itilize pou fèmen pwodiksyon odyo a. Li konekte ak Zynq PL PIN T17. Pou itilize pwodiksyon odyo a, siyal sa a dwe kondwi nan lojik segondè.
Repons frekans SK Butterworth Low-Pass Filter montre nan Figi 13.2. Analiz AC nan kous la fè lè l sèvi avèk NI Multisim 12.0.
Figi 13.2. Odyo Sortie Frekans Repons.
Batman kè-Lajè modulasyon
Yon siyal pulsasyon-lajè-modile (PWM) se yon chèn batman kè nan kèk frekans fiks, ak chak batman kè potansyèlman gen yon lajè diferan. Siyal dijital sa a ka pase nan yon filtè ki senp ki entegre fòm ond dijital la pou pwodui yon vol analògtage pwopòsyonèl ak lajè batman an mwayèn sou kèk entèval (se entèval la detèmine pa frekans nan koupe 3dB nan filtè a ba-pase ak frekans nan batman kè). Pou egzanpample, si pulsasyon yo wo pou yon mwayèn de 10% nan peryòd la batman kè ki disponib, Lè sa a, yon intégrateur pral pwodwi yon valè analòg ki se 10% nan Vdd vol.tage. Figi 13.1.1 montre yon fòm ond ki reprezante kòm yon siyal PWM.
Figi 13.1.1. PWM Waveform.
Siyal PWM a dwe entegre pou defini yon vol analògtage. Frekans 3dB filtre ba-pase a ta dwe yon lòd nan grandè pi ba pase frekans PWM pou enèji siyal nan frekans PWM filtre soti nan siyal la. Pou egzanpample, si yon siyal odyo dwe genyen jiska 5 kHz nan enfòmasyon frekans, Lè sa a, frekans lan PWM ta dwe omwen 50 kHz (e de preferans menm pi wo). An jeneral, an tèm de fidelite siyal analòg, pi wo a frekans PWM, pi bon an. Figi 13.1.2 montre yon reprezantasyon yon entegratè PWM ki pwodui yon vol pwodiksyontage pa entegre tren batman kè a. Remake siyal pwodiksyon filtre nan eta a fiks amprapò litid a Vdd se menm bagay la kòm sik devwa batman-lajè (sik devwa defini kòm tan batman-segondè divize pa tan batman-fenèt).
Figure 13.1.2. PWM Output Voltage.
Reyajiste Sous yo
Pouvwa-sou Reyajiste
Zynq PS la sipòte siyal reset ekstèn pouvwa-sou. Reyajiste pouvwa-sou se reset la mèt nan tout chip la. Siyal sa a reset chak rejis nan aparèy la ki kapab reset. Arty Z7 kondwi siyal sa a soti nan siyal PGOOD regilatè pouvwa TPS65400 la pou kenbe sistèm nan reset jiskaske tout ekipman pou pouvwa yo valab.
Bouton Pouse Bouton Pwogram
Yon switch pouse PROG, ki gen etikèt PROG, aktive Zynq PROG_B. Sa a reset PL la ak lakòz DONE yo dwe de-afime. PL a ap rete dekonfigirasyon jiskaske processeur a repwograme l oswa atravè JTAG.
Pwosesis Subsystem Reyajiste
Reset sistèm ekstèn lan, ki make SRST, reset aparèy Zynq la san yo pa deranje anviwònman debug la. Pou egzanpample, pwen rupture anvan yo mete pa itilizatè a rete valab apre sistèm nan reset. Akòz pwoblèm sekirite, Reyajiste sistèm efase tout kontni memwa nan PS la, ki gen ladan OCM la. PL la tou otorize pandan yon reset sistèm. Reyajiste sistèm pa lakòz broch yo atache mòd bòt yo dwe re-sampdirije.
Bouton SRST la tou lakòz siyal CK_RST la aktive pou deklanche yon reset sou nenpòt plak pwotèj ki tache.
Pmod Ports
Pò Pmod yo se 2 × 6, ang dwat, 100-mil espacement konektè fi ki kwaze ak estanda 2 × 6 tèt pin. Chak pò Pmod 12-PIN bay de 3.3V VCC () siyal (pin 6 ak 12), de siyal Ground (pin 5 ak 11), ak uit siyal lojik, jan yo montre nan Figi 15.1. La VCC () ak broch tè yo ka bay jiska 1A nan kouran, men yo dwe pran prekosyon pou pa depase okenn nan bidjè pouvwa regilatè abò yo oswa ekipman pou pouvwa ekstèn lan (gade limit aktyèl tren 3.3V ki nan lis nan seksyon "Electricité"). .
(https://reference.digilentinc.com/_detail/reference/programmable-logic/arty-z7/arty-z7-pmod.png?id=reference%3Aprogrammable-logic%3Aartyz7%3Areference-manual)
Figi 15.1. Pmod Port Dyagram
Digilent pwodui yon gwo koleksyon ankadreman akseswar Pmod ki ka tache ak konektè ekspansyon Pmod yo pou ajoute fonksyon ki pare tankou A/D, D/A, chofè motè, detèktè, ak lòt fonksyon. Gade www.digilentinc.com (http://www.digilentinc.com) pou plis enfòmasyon.
Chak pò Pmod yo jwenn sou tablo FPGA Digilent tonbe nan youn nan kat kategori: estanda, MIO konekte, XADC, oswa gwo vitès. Arty Z7 a gen de pò Pmod, tou de nan yo ki kalite gwo vitès. Seksyon sa a dekri kalite gwo vitès pò Pmod la.
Pmods gwo vitès
Pmods gwo vitès yo gen siyal done yo achemine kòm enpedans matche ak pè diferans pou vitès maksimòm switch. Yo gen kousinen pou chaje rezistans pou plis pwoteksyon, men Arty Z7 la anbake ak sa yo chaje kòm shunts 0-Ohm. Avèk rezistans seri yo shunted, Pmods sa yo pa ofri okenn pwoteksyon kont sikui kout men pèmèt pou vitès switch pi vit. Siyal yo pè ak siyal adjasan yo nan menm ranje a: broch 1 ak 2, broch 3 ak 4, broch 7 ak 8, ak broch 9 ak 10.
Tras yo achemine 100 ohms (+/- 10%) diferans.
Si broch sou pò sa a yo itilize kòm siyal yon sèl-fen, pè makonnen ka montre kwaze. Nan aplikasyon kote sa a se yon enkyetid, youn nan siyal yo ta dwe chita (kondwi li ba soti nan FPGA a) epi sèvi ak pè li yo pou siyal la te fini.
Depi gwo vitès Pmods yo gen shunt 0-ohm olye pou yo rezistans pwoteksyon, operatè a dwe pran prekosyon pou asire ke yo pa lakòz okenn bout pantalon.
Arduino/chipKIT Shield Connector
Arty Z7 a ka konekte ak plak pwotèj estanda Arduino ak chipKIT pou ajoute fonksyonalite pwolonje. Yo te pran swen espesyal pandan y ap desine Arty Z7 la pou asire ke li konpatib ak majorite pwotèj Arduino ak chipKIT sou mache a. Konektè plak pwotèj la gen 49 broch ki konekte ak Zynq PL pou I/O dijital jeneral sou Arty Z7-20 ak 26 sou Arty Z7-10 la. Akòz fleksibilite FPGA yo, li posib pou itilize broch sa yo pou nenpòt bagay ki gen ladan lekti/ekri dijital, koneksyon SPI, koneksyon UART, koneksyon I2C ak PWM. Sis nan broch sa yo (ki make AN0-AN5) ka itilize tou kòm entrain analòg sèl ak yon seri opinyon 0V- 3.3V, ak yon lòt sis (ki make AN6-11) ka itilize kòm entrain analòg diferans.
Remak: Arty Z7 a pa konpatib ak plak pwotèj ki bay 5V siyal dijital oswa analòg. Kondwi broch sou konektè plak pwotèj Arty Z7 ki pi wo a 5V ka lakòz domaj nan Zynq la.
(https://reference.digilentinc.com/_media/reference/programmable-logic/arty-z7/arty-z7-shield.png)
Figi 16.1. Shield Pin Dyagram.
| Non PIN | Fonksyon Shield | Koneksyon Arty Z7 |
| IO0–IO13 | Bi jeneral I/O broch | Gade Seksyon ki gen tit "Shield Digital I/O" |
| IO26–IO41, A (IO42) | Arty Z7-20 Broch I/O bi jeneral | Gade Seksyon ki gen tit "Shield Digital I/O" |
| SCL | I2C Revèy | Gade Seksyon ki gen tit "Shield Digital I/O" |
| SDA | Done I2C | Gade Seksyon ki gen tit "Shield Digital I/O" |
| SCLK () | SPI Revèy | Gade Seksyon ki gen tit "Shield Digital I/O" |
| MOSI () | Done SPI soti | Gade Seksyon ki gen tit "Shield Digital I/O" |
| MISO () | Done SPI nan | Gade Seksyon ki gen tit "Shield Digital I/O" |
| SS | SPI esklav Chwazi | Gade Seksyon ki gen tit "Shield Digital I/O" |
| A0–A5 | Single-Ended Analog Antre | Gade Seksyon ki gen tit "Shield Analog I/O" |
| A6–A11 | Antre analòg diferans | Gade Seksyon ki gen tit "Shield Analog I/O" |
| Non PIN | Fonksyon Shield | Koneksyon Arty Z7 |
| V_P, V_N | Dedye Diferansyèl Antre analòg | Gade Seksyon ki gen tit "Shield Analog I/O" |
| XGND | XADC Analog Ground | Konekte ak nèt yo itilize pou kondwi referans tè XADC sou Zynq (VREFN) |
| XVREF | XADC Analog Voltage Referans | Konekte ak tren 1.25 V, 25mA itilize pou kondwi XADC voltagreferans sou Zynq la (VREFP) |
| N/C | Pa Konekte | Pa Konekte |
| IOREF | Digital I/O Voltage referans | Konekte ak Rail pouvwa Arty Z7 3.3V (Gade seksyon "Electricité"). |
| RST | Reyajiste nan Shield | Konekte ak bouton wouj "SRST" ak PIN MIO 12 nan Zynq la. Lè JP1 kout, li konekte tou ak siyal DTR pon FTDI USB-UART la. |
| 3V3 | 3.3V pouvwa tren | Konekte ak Rail pouvwa Arty Z7 3.3V (Gade seksyon "Electricité"). |
| 5V0 | 5.0V pouvwa tren | Konekte ak Rail pouvwa Arty Z7 5.0V (Gade seksyon "Electricité"). |
| GND (), G | Tè | Konekte ak avyon Ground nan Arty Z7 |
| VIN | Antre pouvwa | Konekte nan paralèl ak konektè ekipman pou pouvwa ekstèn (J18). |
Tablo 16.1. Shield Pin Deskripsyon.
Shield Digital I/O
Broch yo ki konekte dirèkteman nan Zynq PL ka itilize kòm antre oswa rezilta jeneral. Broch sa yo gen ladan I2C, SPI, ak broch I/O jeneral. Gen 200 Ohm rezistans seri ant FPGA ak broch I/O dijital yo pou ede bay pwoteksyon kont sikui kout aksidan (ak eksepsyon de siyal AN5-AN0, ki pa gen okenn rezistans seri, ak siyal AN6-AN12, ki gen 100 Ohm seri rezistans). Maksimòm absoli ak rekòmande opere voltages pou broch sa yo dekri nan tablo ki anba a.
IO26-IO41 ak A (IO42) pa aksesib sou Arty Z7-10 la. Epitou, AN0-AN5 pa ka itilize kòm I/O dijital sou Arty Z7-10 la. Sa a se akòz mwens I/O broch ki disponib sou Zynq-7010 la pase sou Zynq-7020 la.
| Minimòm absoli Voltage | Rekòmande Minimòm Operating Voltage | Rekòmande Maksimòm Operasyon Voltage | Volim maksimòm absolitage | |
| Powered | -0.4 V | -0.2 V | 3.4 V | 3.75 V |
| San pouvwa | -0.4 V | N/A | N/A | 0.55 V |
Tablo 16.1.1. Shield Digital Voltages.Pou plis enfòmasyon sou karakteristik elektrik broch ki konekte ak Zynq PL, tanpri gade Fèy done Zynq-7000
(ds187-XC7Z010-XC7Z020-Data-Sheet) soti nan Xilinx.
Pwoteje I/O analòg
Broch ki make A0-A11 ak V_P/V_N yo itilize kòm antre analòg nan modil XADC Zynq la. Zynq a espere ke entrées yo varye ant 0-1 V. Sou broch ki make A0-A5 nou itilize yon kous ekstèn pou redwi vol D' a.tage soti nan 3.3V. Sikwi sa a montre nan Figi 16.2.1. Sikwi sa a pèmèt modil XADC pou mezire avèk presizyon nenpòt voltage ant 0V ak 3.3V (parapò ak Arty Z7 la GND ()) ki aplike nan nenpòt nan broch sa yo. Si ou vle sèvi ak broch ki make A0-A5 kòm entrain oswa pwodiksyon dijital, yo tou konekte dirèkteman nan Zynq PL anvan kous la divizyon rezistans (yo montre tou nan Figi 16.2.1) sou Arty Z7-20 la. Koneksyon adisyonèl sa a pa fèt sou Arty Z7-10, se poutèt sa siyal sa yo ka itilize sèlman kòm antre analòg sou variant sa a.
(https://reference.digilentinc.com/_media/reference/programmable-logic/arty-z7/arty-z7-shield-an.png)
Figi 16.2.1. Antre analòg Single-Ended.
Broch ki make A6-A11 yo konekte dirèkteman nan 3 pè analòg ki kapab broch sou Zynq PL atravè yon filtè anti-aliasing. Yo montre sikwi sa a nan Figi 16.2.2. Pè broch sa yo ka itilize kòm entrées analogique diferans ak yon voltage diferans ant 0-1V. Nimewo menm yo konekte ak broch pozitif pè a ak nimewo enpè yo konekte ak broch negatif yo (konsa A6 ak A7 fòme yon pè opinyon analòg ak A6 pozitif ak A7 negatif). Remake byen ke menm si kousinen yo pou kondansateur a prezan, yo pa chaje pou broch sa yo. Depi broch analòg-kapab nan FPGA a ka itilize tou tankou broch nòmal dijital FPGA, li posib tou pou itilize broch sa yo pou I / O dijital.
Broch ki make V_P ak V_N yo konekte ak antre analòg VP_0 ak VN_0 dedye FPGA la. Sa a pè nan broch kapab tou itilize kòm yon opinyon analòg diferans ak yon voltage ant 0-1V, men yo pa ka itilize kòm Digital I/O. Kondansateur nan kous la montre nan Figi 16.2.2 pou pè sa a nan broch chaje sou Arty Z7 la.
Figi 16.2.2. Antre analòg diferans.
Nwayo XADC nan Zynq a se yon konvètisè analòg-dijital 12-bit doub-chanèl ki kapab opere nan 1 MSPS. Nenpòt chanèl ka kondwi pa nenpòt nan entrain analòg ki konekte ak broch plak pwotèj yo. Nwayo XADC kontwole ak aksè nan yon konsepsyon itilizatè atravè Port Rekonfigurasyon Dinamik (DRP). DRP a tou bay aksè a voltage monitè ki prezan sou chak nan ray pouvwa FPGA a, ak yon Capteur tanperati ki se entèn nan FPGA a. Pou plis enfòmasyon sou itilizasyon nwayo XADC, al gade nan dokiman Xilinx ki gen tit "7 Seri FPGA ak Zynq-7000 tout pwogramasyon SoC XADC Doub 12-Bit 1 MSPS analòg-a-dijital konvètè". Li posib tou pou jwenn aksè nan nwayo XADC dirèkteman lè l sèvi avèk PS la, atravè koòdone "PS-XADC". Koòdone sa a dekri an plen nan chapit 30 nan Zynq
Manyèl referans teknik ( ug585-Zynq-7000-TRM [PDF]). rm (https://reference.digilentinc.com/tag/rm?do=showtag&tag=rm), dok (https://reference.digilentinc.com/tag/doc?do=showtag&tag=doc), arty-z7
(https://reference.digilentinc.com/tag/arty-z7?do=showtag&tag=arty-z7)
Abònman nan bilten nou an
| Premye Non |
| Siyati |
| Adrès Imèl |
| Patnè nou yo Inivèsite Xilinx Pwogram (https://store.digilentinc.com/partneuniversity-program/) Patnè Teknoloji (https://store.digilentinc.com/technolpartners/) Distribitè (https://store.digilentinc.com/ourdistributors/) |
Sipò teknik Fowòm (https://forum.digilentinc.com) Referans Wiki (https://reference.digilentinc.com) Kontakte nou (https://store.digilentinc.com/contactus/) |
| Enfòmasyon sou Kliyan(https://youtube.com/user/digilentinc) FAQ(https://resource.digilentinc.com/verify) Enfòmasyon magazen (https://store.digilentinc.com/store-info/) |
Enfòmasyon sou konpayi
Sou nou |
Dokiman / Resous
 |
DIGILENT Devlopman Komisyon Konsèy Arty Z7 [pdfManyèl Itilizatè Komisyon Konsèy Devlopman Arty Z7 |
