Manwal ng Sanggunian ni Arty Z7
Ang Arty Z7 ay isang handa nang gamitin na platform ng pag-unlad na dinisenyo sa paligid ng Zynq-7000 ™ Lahat ng Programmable System-on-Chip (AP SoC) mula sa Xilinx. Ang Zynq-7000 na arkitekturang mahigpit na nagsasama ng isang dual-core, 650 MHz () ARM Cortex-A9 processor na may Xilinx 7-series na Field Programmable Gate Array (FPGA) na lohika. Ang pagpapares na ito ay nagbibigay ng kakayahang palibutan ang isang malakas na processor na may isang natatanging hanay ng mga peripheral at control na tinukoy ng software, na iniayon mo para sa target na application.
Ang mga tool ng Vivado, Petalinux, at SDSoC ay nagbibigay ng bawat isang madaling lapitan na landas sa pagitan ng pagtukoy ng iyong pasadyang set ng paligid at pagdadala ng pag-andar nito hanggang sa isang Linux OS () o hubad na programa ng metal na tumatakbo sa processor. Para sa mga naghahanap ng isang mas tradisyonal na karanasan sa disenyo ng digital na lohika, posible ring balewalain ang mga processor ng ARM at programa ang FPGA ng Zynq na tulad ng nais mong anumang Xilinx FPGA. Nagbibigay ang Digilent ng isang bilang ng mga materyales at mapagkukunan para sa Arty Z7 na makakakuha ka ng mabilis at tumatakbo gamit ang iyong tool na napili nang mabilis.
Manwal ng Sanggunian ng Arty Z7 [Sanggunian.Digilentinc]
I-download ang Manwal na Sanggunian na Ito
- Ang manu-manong sanggunian na ito ay hindi pa magagamit para sa pag-download.
Mga tampok
Proseso ng ZYNQ
- 650MHz dual-core na Cortex-A9 na processor
- DDR3 memory controller na may 8 DMA channel at 4 High Performance AXI3 Slave port
- Mga high-bandwidth na peripheral control: 1G Ethernet, USB 2.0, SDIO
- Mababang bandwidth na peripheral controller: SPI, UART, CAN, I2C
- Programmable mula kay JTAG, Quad-SPI flash, at microSD card
- Programmable lohika katumbas ng Artix-7 FPGA
Alaala
- 512MB DDR3 na may 16-bit bus @ 1050Mbps
- 16MB Quad-SPI Flash na may program na pabrika na 48-bit sa buong mundo natatanging EUI-48/64 ™ katugmang identifier
- puwang ng microSD
kapangyarihan
- Pinapagana mula sa USB o anumang 7V-15V panlabas na mapagkukunan ng kuryente
USB at Ethernet
- Gigabit Ethernet PHY
- USB-JTAG Programry circuitry
- Tulay ng USB-UART
- USB OTG PHY (sinusuportahan lang ang host)
Audio at Video
- HDMI sink port (input)
- HDMI source port (output)
- Hinihimok ng PWM ang mono audio output na may 3.5mm jack
Mga switch, Push-button, at LEDs
- 4 na push-button
- 2 slide switch
- 4 LEDs
- 2 RGB LED
Mga Konektor ng Pagpapalawak
- Dalawang port ng Pmod
- 16 Kabuuang FPGA I / O
- Konektor ng Arduino / chipKIT Shield
- Hanggang sa 49 Kabuuang FPGA I / O (tingnan ang talahanayan sa ibaba)
- 6 Single-natapos na 0-3.3V Mga input ng analog sa XADC
- 4 Pagkakaiba 0-1.0V Mga input ng analog sa XADC
Mga Opsyon sa Pagbili
Ang Arty Z7 ay maaaring mabili gamit ang alinman sa isang Zynq-7010 o Zynq-7020 na na-load. Ang dalawang mga variant ng produkto ng Arty Z7 ay tinukoy bilang Arty Z7-10 at Arty Z7-20, ayon sa pagkakabanggit. Kapag inilalarawan ng dokumentasyong Digilent ang pag-andar na karaniwan sa pareho ng mga variant na ito, tinutukoy silang sama-sama bilang "Arty Z7". Kapag naglalarawan ng isang bagay na karaniwan lamang sa isang tukoy na variant, ang variant ay malinaw na tatawagan ng pangalan nito.
Ang pagkakaiba lamang sa pagitan ng Arty Z7-10 at Arty Z7-20 ay ang mga kakayahan ng bahagi ng Zynq at ang dami ng magagamit na I / O sa konektor ng kalasag. Ang mga Zynq processors ay parehong may parehong mga kakayahan, ngunit ang -20 ay may tungkol sa isang 3 beses na mas malaki panloob na FPGA kaysa sa -10. Ang mga pagkakaiba sa pagitan ng dalawang magkakaiba ay binubuod sa ibaba:
| Variant ng Produkto | Arty Z7-10 | Arty Z7-20 |
| Zynq Bahagi | XC7Z010-1CLG400C | XC7Z020-1CLG400C |
| 1 MSPS On-chip ADC () | Oo | Oo |
| Mga Talaan ng Paghahanap (LUTs) | 17,600 | 53,200 |
| Mga Flip-Flops | 35,200 | 106,400 |
| I-block RAM () | 270 KB | 630 KB |
| Mga Tile ng Pamamahala ng Orasan | 2 | 4 |
| Magagamit na Shield I/O | 26 | 49 |
Sa Arty Z7-10, ang panloob na hilera ng digital na kalasag (IO26-IO41) at IOA (tinukoy din bilang IO42) ay hindi konektado sa FPGA, at ang A0-A5 ay maaari lamang magamit bilang mga analog na input. Hindi ito makakaapekto sa pagpapaandar ng karamihan ng mga umiiral na Arduino na kalasag, sapagkat ang karamihan ay hindi gumagamit ng panloob na hilera ng mga digital na signal.
Maaaring mabili ang board nang nakapag-iisa o may isang voucher upang ma-unlock ang Xilinx SDSoC na toolet. Ang voucher ng SDSoC ay nag-a-unlock ng isang 1 taong lisensya at magagamit lamang ito sa Arty Z7. Matapos mag-expire ang lisensya, ang anumang bersyon ng SDSoC na pinakawalan sa loob ng 1 taong ito ay maaaring magpatuloy na magamit nang walang katiyakan. Para sa karagdagang impormasyon sa pagbili, tingnan ang Pahina ng Produkto ng Arty Z7 (http://store.digilentinc.com/artyz7-apsoc-zynq-7000-development-board-for-makers-and-hobbyists/).
Sa oras ng pagbili, posible ring magdagdag ng ona microSD card, 12V 3A power supply, at micro USB cable kung kinakailangan.
Tandaan na dahil sa mas maliit na FPGA sa Zynq-7010, hindi ito masyadong angkop na magamit sa SDSoC para sa mga naka-embed na application ng paningin. Inirerekumenda namin ang mga tao na bumili ng Arty Z7-20 kung interesado sila sa mga ganitong uri ng application.
Mga pagkakaiba mula sa PYNQ-Z1
Ang Arty Z7-20 ay nagbabahagi ng eksaktong parehong SoC sa PYNQ-Z1. Matalino sa tampok, nawawala ang input ng mikropono ng Arty Z7-20, ngunit nagdaragdag ng isang pindutan ng I-reset ang Power-on. Ang software na nakasulat para sa PYNQ-Z1 ay dapat tumakbo nang hindi nababago maliban sa input ng mikropono, na ang FPGA pin ay naiwan na hindi konektado.
Suporta sa Software
Ang Arty Z7 ay ganap na katugma sa mataas na pagganap ng Vivado Design Suite ng Xilinx. Ang toolet na ito ay natutunaw ang disenyo ng lohika ng FPGA at naka-embed na pag-unlad ng ARM software sa isang madaling gamiting, intuitive na daloy ng disenyo. Maaari itong magamit para sa pagdidisenyo ng mga system ng anumang pagiging kumplikado, mula sa isang kumpletong operating system na nagpapatakbo ng maraming mga aplikasyon ng server nang magkasabay, hanggang sa isang simpleng programa na walang koryenteng metal na kumokontrol sa ilang mga LED.
Posible ring gamutin ang Zynq AP SoC bilang isang standalone FPGA para sa mga hindi interesadong gamitin ang processor sa kanilang disenyo. Tulad ng paglabas ng Vivado ng 2015.4, ang tampok na Logic Analyzer at mga tampok na High-level na Synthesis ng Vivado ay malayang magamit para sa lahat WebMga target sa PACK, na kinabibilangan ng Arty Z7. Ang Logic Analyzer ay tumutulong sa pag-debug ng lohika, at pinapayagan ka ng tool na HLS na direktang mag-ipon ng C code sa HDL.
Ang mga platform ng Zynq ay angkop na mai-embed ang mga target sa Linux, at ang Arty Z7 ay walang kataliwasan. Upang matulungan kang makapagsimula, ang Digilent ay nagbibigay ng isang proyekto ng Petalinux na mabilis kang makakabangon at tumatakbo sa isang Linux system. Para sa karagdagang impormasyon, tingnan ang Arty Z7 Resource Center (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start).
Maaari ding magamit ang Arty Z7 sa kapaligiran ng SDSoC ng Xilinx, na nagbibigay-daan sa iyo upang magdisenyo ng mga pinabilis na programa ng FPGA at mga pipeline ng video nang madali sa isang ganap na kapaligiran ng C / C ++. Para sa karagdagang impormasyon sa SDSoC, tingnan ang Site ng Xilinx SDSoC
(https://www.xilinx.com/products/design-tools/software-zone/sdsoc.html). Ilalabas ng Digilent ang isang platform na may kakayahang Video na may suporta sa Linux sa oras para sa paglabas ng SDSoC 2017.1. Tandaan na dahil sa mas maliit na FPGA sa Arty Z7-10, tanging mga pangunahing demo ng pagpoproseso ng video ang kasama sa platform na iyon. Inirekomenda ng Digilent ang Arty Z7-20 para sa mga interesado sa pagproseso ng video.
Ang mga pamilyar sa mas matandang mga tool na Xilinx ISE / EDK mula bago ilabas ang Vivado ay maaari ring pumili na gamitin ang Arty Z7 sa toolet na iyon. Ang Digilent ay walang maraming mga materyales upang suportahan ito, ngunit palagi kang maaaring humiling ng tulong sa Digilent Forum (https://forum.digilentinc.com).
Mga Power Supply
Maaaring mapagana ang Arty Z7 mula sa Digilent USB-JTAG-UART port (J14) o mula sa ilang iba pang uri ng mapagkukunan ng kuryente tulad ng isang baterya o panlabas na supply ng kuryente. Tinutukoy ng Jumper JP5 (malapit sa power switch) kung aling mapagkukunan ng kuryente ang ginagamit.
Ang isang USB 2.0 port ay maaaring maghatid ng maximum na 0.5A ng kasalukuyang ayon sa mga pagtutukoy. Dapat itong magbigay ng sapat na lakas para sa mas mababang mga disenyo ng pagiging kumplikado. Higit pang mga hinihingi na application, kabilang ang anumang naghihimok ng maraming mga peripheral board o iba pang mga USB device, ay maaaring mangailangan ng higit na lakas kaysa sa maibigay ng USB port. Sa kasong ito, tataas ang pagkonsumo ng kuryente hanggang sa malimitahan ito ng USB host. Malaki ang pagkakaiba-iba ng limitasyong ito sa pagitan ng mga tagagawa ng host computer at nakasalalay sa maraming mga kadahilanan. Kapag nasa kasalukuyang limitasyon, sa sandaling ang voltagat ang mga riles ay lumubog sa ibaba ng kanilang nominal na halaga, ang Zynq ay na-reset ng signal na I-reset ang Power-on at ang pagkonsumo ng kuryente ay babalik sa idle na halaga. Gayundin, ang ilang mga application ay maaaring kailanganing tumakbo nang hindi nakakonekta sa USB port ng PC. Sa mga pagkakataong ito, maaaring magamit ang isang panlabas na supply ng kuryente o baterya.
Ang isang panlabas na supply ng kuryente (hal. Wall wart) ay maaaring magamit sa pamamagitan ng pag-plug nito sa power jack (J18) at pagtatakda ng jumper na JP5 sa "REG". Ang supply ay dapat gumamit ng coax, center-positive 2.1mm internal-diameter plug, at ihatid ang 7VDC sa 15VDC. Maaaring mabili ang mga naaangkop na suplay mula sa Digilent website o sa pamamagitan ng mga vendor ng katalogo tulad ng DigiKey. Power supply voltagsa itaas ng 15VDC ay maaaring maging sanhi ng permanenteng pinsala. Ang isang naaangkop na panlabas na supply ng kuryente ay kasama sa Arty Z7 accessory kit.
Katulad ng paggamit ng isang panlabas na supply ng kuryente, maaaring magamit ang isang baterya upang mapatakbo ang Arty Z7 sa pamamagitan ng paglakip nito sa konektor ng kalasag at pagtatakda ng jumper na JP5 sa "REG". Ang positibong terminal ng baterya ay dapat na konektado sa pin na may label na "VIN" sa J7, at ang negatibong terminal ay dapat na konektado sa pin na may label na GND () sa J7.
Ang onboard Texas Instruments TPS65400 PMU ay lumilikha ng kinakailangang 3.3V, 1.8V, 1.5V, at 1.0V na mga supply mula sa pangunahing input ng kuryente. Nagbibigay ang Talaan 1.1 ng karagdagang impormasyon (tipikal na mga alon ay umaasa nang husto sa pagsasaayos ng Zynq at ang mga halagang ibinigay ay tipikal ng katamtamang laki / bilis ng mga disenyo)
Ang Arty Z7 ay walang switch ng kuryente, kaya't kapag ang isang mapagkukunan ng kuryente ay konektado at napili sa JP5, palagi itong pinapatakbo. Upang mai-reset ang Zynq nang hindi ididiskonekta at muling kumonekta ang supply ng kuryente, maaaring magamit ang pulang pindutan ng SRST. Ang LED tagapagpahiwatig ng kuryente () (LD13) ay nakabukas kapag ang lahat ng mga riles ng suplay ay umabot sa kanilang nominal voltage.
| Supply | Mga circuit | Current (max/typical) |
| 3.3V | FPGA I / O, USB port, Clocks, Ethernet, SD slot, Flash, HDMI | 1.6A / 0.1A hanggang 1.5A |
| 1.0V | FPGA, Ethernet Core | 2.6A / 0.2A hanggang 2.1A |
| 1.5V | DDR3 | 1.8A / 0.1A hanggang 1.2A |
| 1.8V | FPGA Auxiliary, Ethernet I / O, USB Controller | 1.8A / 0.1A hanggang 0.6A |
Talahanayan 1.1. Mga supply ng kuryente ng Arty Z7.
Zynq APSoC Arkitektura
Ang Zynq APSoC ay nahahati sa dalawang magkakaibang mga subsystem: Ang Processing System (PS) at ang Programmable Logic (PL). Ipinapakita ng Figure 2.1 ang isang higitview ng arkitektura ng Zynq APSoC, na may kulay PS na ilaw na berde at ang PL ay dilaw. Tandaan na ang PCIe Gen2 controller at Multi-gigabit transceivers ay hindi magagamit sa mga Zynq-7020 o Zynq-7010 na mga aparato. 
(https://reference.digilentinc.com/_detail/zybo/zyng1.png?id=reference%3Aprogrammable-logic%3Aarty-z7%3Areference-manual)
Larawan 2.1 Arkitekturang Zynq APSoC
Ang PL ay halos magkapareho sa isang Xilinx 7-series na Artix FPGA, maliban na naglalaman ito ng maraming nakalaang mga port at bus na mahigpit na ikakasal nito sa PS. Ang PL ay hindi naglalaman din ng parehong hardware ng pagsasaayos bilang isang tipikal na 7-serye FPGA, at dapat itong mai-configure alinman nang direkta ng processor o sa pamamagitan ng JTAG daungan.
Ang PS ay binubuo ng maraming mga bahagi, kabilang ang Application Processing Unit (APU, na kinabibilangan ng 2 Cortex-A9 processors), Advanced Microcontroller Bus Architecture (AMBA) Interconnect, DDR3 Memory controller, at iba't ibang mga peripheral Controller na may kanilang mga input at output na multiplexed sa 54 na nakatuon mga pin (tinatawag na Multiplexed I / O, o mga MIO pin). Ang mga peripheral Controller na walang kanilang mga input at output na konektado sa mga MIO pin ay maaaring ruta sa kanilang ruta na I / O sa pamamagitan ng PL, sa pamamagitan ng interface ng Extended-MIO (EMIO). Ang mga peripheral Controller ay nakakonekta sa mga nagpoproseso bilang alipin sa pamamagitan ng koneksyon sa AMBA at naglalaman ng nababasa / nasusulat na mga rehistro ng kontrol na maaaring matugunan sa puwang ng memorya ng mga nagpoproseso. Ang nai-program na lohika ay nakakonekta din sa magkakaugnay na bilang isang alipin, at ang mga disenyo ay maaaring magpatupad ng maraming mga core sa tela ng FPGA na naglalaman din ang bawat isa ng mga rehistradong kontrol sa control. Bukod dito, ang mga core na ipinatupad sa PL ay maaaring magpalitaw ng mga nakakagambala sa mga processor (mga koneksyon na hindi ipinakita sa Larawan 3) at magsagawa ng mga pag-access sa DMA sa memorya ng DDR3.
Maraming mga aspeto ng arkitektura ng Zynq APSoC na lampas sa saklaw ng dokumentong ito. Para sa isang kumpleto at masusing paglalarawan, sumangguni sa Manwal na Sanggunian ng Teknikal na Zynq ug585-Zynq-7000TRM [PDF]
Inilalarawan ng talahanayan 2.1 ang panlabas na mga sangkap na konektado sa mga MIO pin ng Arty Z7. Ang Mga Preset ng Zynq File matatagpuan sa Arty Z7 Resource Center (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start) maaaring mai-import sa Mga Disenyo ng EDK at Vivado upang maayos na mai-configure ang PS upang gumana sa mga peripheral na ito.
| MIO 500 3.3 V | Mga peripheral |
| Pin | ENET 0 | SPI Flash | USB 0 | kalasag | UART 0 |
| 0 (N / C) | |||||
| 1 | CS () | ||||
| 2 | DQ0 | ||||
| 3 | DQ1 | ||||
| 4 | DQ2 | ||||
| 5 | DQ3 | ||||
| 6 | SCLK () | ||||
| 7 (N / C) | |||||
| 8 | SLCK FB | ||||
| 9 | Pag-reset ng Ethernet | ||||
| 10 | Nakagambala ang Ethernet | ||||
| 11 | USB Over Current | ||||
| 12 | Pag-reset ng Shield | ||||
| 13 (N / C) | |||||
| 14 | Input ng UART | ||||
| 15 | Output ng UART |
| MIO 501 1.8V | Mga peripheral | ||
| Pin | ENET 0 | USB 0 | SDIO 0 |
| 16 | TXCK | ||
| 17 | TXD0 | ||
| 18 | TXD1 | ||
| 19 | TXD2 | ||
| 20 | TXD3 | ||
| 21 | TXCTL | ||
| 22 | RXCK | ||
| 23 | RXD0 | ||
| 24 | RXD1 | ||
| 25 | RXD2 | ||
| 26 | RXD3 | ||
| 27 | RXCTL | ||
| 28 | DATA4 | ||
| 29 | DIR | ||
| 30 | STP | ||
| 31 | NXT | ||
| 32 | DATA0 | ||
| 33 | DATA1 | ||
| 34 | DATA2 | ||
| 35 | DATA3 | ||
| 36 | CLK | ||
| 37 | DATA5 | ||
| 38 | DATA6 | ||
| 39 | DATA7 | ||
| 40 | CCLK | ||
| 41 | CMD | ||
| 42 | D0 | ||
| 43 | D1 | ||
| 44 | D2 | ||
| 45 | D3 | ||
| 46 | I-RESETN | ||
| 47 | CD | ||
| 48 (N / C) | |||
| 49 (N / C) | |||
| 50 (N / C) | |||
| 51 (N / C) | |||
| 52 | MDC | ||
| 53 | MDIO |
Pag-configure ng Zynq
Hindi tulad ng mga aparatong Xilinx FPGA, ang mga aparatong APSoC tulad ng Zynq-7020 ay dinisenyo sa paligid ng processor, na gumaganap bilang isang master sa maipaprogram na tela ng lohika at lahat ng iba pang mga on-chip peripheral sa sistema ng pagproseso. Ito ay sanhi ng proseso ng Zynq boot upang maging mas katulad sa isang microcontroller kaysa sa isang FPGA. Ang prosesong ito ay nagsasangkot sa paglo-load ng processor at pagpapatupad ng isang Zynq Boot Image, na nagsasama ng isang Unang Stage Bootloader (FSBL), isang bitstream para sa pag-configure ng mai-program na lohika (opsyonal), at isang application ng gumagamit. Ang proseso ng boot ay nasira sa tatlong stages:
Stage 0
Matapos ang Arty Z7 ay pinapagana o ang Zynq ay nai-reset (sa software o sa pamamagitan ng pagpindot sa SRST), ang isa sa mga processor (CPU0) ay nagsisimulang magpatupad ng isang panloob na piraso ng read-only code na tinatawag na BootROM. Kung at lamang kung ang Zynq ay pinalakas lamang, ang BootROM ay unang ilalagay ang estado ng mga mode mode sa mode ng rehistro (ang mga mode na pin ay naka-attach sa JP4 sa Arty Z7). Kung ang BootROM ay naisakatuparan dahil sa isang naka-reset na kaganapan, kung gayon ang mga pin ng mode ay hindi nai-latched, at ang dating estado ng mode ng rehistro ay ginamit. Nangangahulugan ito na ang Arty Z7 ay nangangailangan ng isang cycle ng kuryente upang mairehistro ang anumang pagbabago sa programa mode jumper (JP4). Susunod, ang BootROM ay kumopya ng isang FSBL mula sa anyo ng di-pabagu-bago na memorya na tinukoy ng mode na magrehistro sa 256 KB ng panloob na RAM () sa loob ng APU (tinatawag na On-Chip Memory, o OCM). Ang FSBL ay dapat na nakabalot sa isang Zynq Boot Image upang maayos na kopyahin ito ng BootROM. Ang huling bagay na ginagawa ng BootROM ay isakatuparan ang pagpapatupad sa FSBL sa OCM.
Stage 1
Sa panahon ng stage, unang natapos ng FSBL ang pag-configure ng mga sangkap ng PS, tulad ng DDR memory controller. Pagkatapos, kung ang isang bitstream ay naroroon sa Zynq Boot Image, binabasa ito at ginamit upang i-configure ang PL. Sa wakas, ang application ng gumagamit ay na-load sa memorya mula sa Zynq Boot Image, at ang pagpapatupad ay ipinasa rito.
Stage 2
Ang huling stage ay ang pagpapatupad ng application ng gumagamit na na-load ng FSBL. Maaari itong maging anumang uri ng programa, mula sa isang simpleng disenyo ng "Hello World" hanggang sa isang Pangalawang Stage Boot loader na ginamit upang mag-boot ng isang operating system tulad ng Linux. Para sa isang mas masusing paliwanag sa proseso ng boot, sumangguni sa Kabanata 6 ng Manwal ng Sanggunian ng Teknikal na Zynq (Suporta [PDF]).
Ang Zynq Boot Image ay nilikha sing Vivado at Xilinx Software Development Kit (Xilinx SDK). Para sa impormasyon sa paglikha ng imaheng ito mangyaring sumangguni sa magagamit na dokumentasyon ng Xilinx para sa mga tool na ito.
Sinusuportahan ng Arty Z7 ang tatlong magkakaibang mga mode ng boot: microSD, Quad SPI Flash, at JTAG. Napili ang boot mode gamit ang Mode jumper (JP4), na nakakaapekto sa estado ng mga Zynq config pin pagkatapos ng power-on. Ang larawan 3.1 ay naglalarawan kung paano nakakonekta ang mga pin ng pagsasaayos ng Zynq sa Arty Z7.
(https://reference.digilentinc.com/_detail/reference/programmable-logic/arty-z7/arty-z7-config.png?d=reference%3Aprogrammable-ogic%3Aartyz7%3Areference-manual)
Larawan 3.1. Ang mga pin ng pagsasaayos ng Arty Z7.
Ang tatlong mga mode ng boot ay inilarawan sa mga sumusunod na seksyon.
microSD Boot Mode
Sinusuportahan ng Arty Z7 ang pag-boot mula sa isang microSD card na ipinasok sa konektor J9. Papayagan ka ng sumusunod na pamamaraan na i-boot ang Zynq mula sa microSD na may isang karaniwang Zynq Boot Image na nilikha gamit ang mga tool na Xilinx:
- I-format ang microSD card na may FAT32 file sistema.
- Kopyahin ang Zynq Boot Image na nilikha gamit ang Xilinx SDK sa microSD card.
- Palitan ang pangalan ng Zynq Boot Image sa microSD card sa BOOT.bin.
- Iwaksi ang microSD card mula sa iyong computer at ipasok ito sa konektor J9 sa Arty Z7.
- Maglakip ng isang mapagkukunan ng kuryente sa Arty Z7 at piliin ito gamit ang JP5.
- Maglagay ng isang solong jumper sa JP4, igsi ang dalawang tuktok na pin (may label na "SD").
- Buksan ang board. Ang board ay mag-boot ngayon ng imahe sa microSD card.
Quad SPI Boot Mode
Ang Arty Z7 ay mayroong onboard 16MB Quad-SPI Flash na maaaring mag-boot mula sa Zynq. Ang dokumentasyong magagamit mula sa Xilinx ay naglalarawan kung paano gamitin ang Xilinx SDK upang i-program ang isang Zynq Boot Image sa isang aparatong Flash na naka-attach sa Zynq. Kapag na-load ang Quad SPI Flash ng isang Zynq Boot Image, maaaring sundin ang mga sumusunod na hakbang upang mag-boot mula rito:
- Maglakip ng isang mapagkukunan ng kuryente sa Arty Z7 at piliin ito gamit ang JP5.
- Maglagay ng isang solong jumper sa JP4, igsi ang dalawang gitnang pin (may label na "QSPI").
- Buksan ang board. I-boot ngayon ng board ang imaheng nakaimbak sa Quad SPI flash.
JTAG Boot Mode
Nang mailagay sa JTAG boot mode, maghihintay ang processor hanggang ma-load ang software ng isang host computer gamit ang mga tool na Xilinx. Matapos ma-load ang software, posible na pahintulutan ang software na magsimulang ipatupad, o hakbangin ito sa pamamagitan ng linya gamit ang Xilinx SDK.
Posible rin na direktang i-configure ang PL sa JTAG, malaya sa processor. Maaari itong magawa gamit ang Vivado Hardware Server.
Ang Arty Z7 ay naka-configure upang mag-boot sa Cascaded JTAG mode, na nagpapahintulot sa PS na ma-access sa pamamagitan ng parehong JTAG port bilang PL. Posible ring i-boot ang Arty Z7 sa Independent JTAG mode sa pamamagitan ng paglo-load ng isang jumper sa JP2 at pagpapaikli nito. Magiging sanhi ito upang hindi ma-access ang PS mula sa onboard JTAG circuitry, at ang PL lamang ang makikita sa chain ng pag-scan. Upang ma-access ang PS sa paglipas ng JTAG habang nasa malayang JTAG mode, ang mga gumagamit ay kailangang i-ruta ang mga signal para sa PJTAG paligid ng EMIO, at gumamit ng isang panlabas na aparato upang makipag-usap dito.
Quad SPI Flash
Nagtatampok ang Arty Z7 ng isang Quad SPI serial NOR flash. Ang Spansion S25FL128S ay ginagamit sa board na ito. Ang memorya ng Multi-I / O SPI Flash ay ginagamit upang magbigay ng hindi pabagu-bago ng code at pag-iimbak ng data. Maaari itong magamit upang pasimulan ang PS subsystem pati na rin i-configure ang PL subsystem. Ang mga nauugnay na katangian ng aparato ay:
- 16 MB ()
- x1, x2, at x4 na suporta
- Ang bilis ng bus ay hanggang sa 104 MHz (), na sumusuporta sa mga rate ng pagsasaayos ng Zynq @ 100 MHz (). Sa Quad SPI mode, isinalin ito sa 400Mbs
- Pinapagana mula sa 3.3V
Ang SPI Flash ay kumokonekta sa Zynq-7000 APSoC at sinusuportahan ang interface ng Quad SPI. Nangangailangan ito ng koneksyon sa mga tukoy na pin sa MIO Bank 0/500, partikular na MIO [1: 6,8] na nakabalangkas sa datasheet ng Zynq. Ginamit ang mode ng feedback na Quad-SPI, sa gayon ang qspi_sclk_fb_out / MIO [8] ay naiwan upang malayang magpalipat-lipat at konektado lamang sa isang 20K pull-up risistor sa 3.3V. Pinapayagan nito ang isang Quad SPI na dalas ng orasan na mas malaki kaysa sa FQSPICLK2 (Tingnan ang manwal ng Zynq Teknikal na Sanggunian
( ug585-Zynq-7000-TRM [PDF]) para sa higit pa tungkol dito).
Memorya ng DDR
Ang Arty Z7 ay nagsasama ng mga sangkap ng memorya ng IS43TR16256A-125KBL DDR3 na lumilikha ng isang solong ranggo, 16-bit na malawak na interface, at isang kabuuang 512MiB ng kapasidad. Ang DDR3 ay konektado sa hard memory controller sa Processor Subsystem (PS), tulad ng nakabalangkas sa dokumentasyon ng Zynq.
Ang PS ay nagsasama ng isang AXI memory port interface, isang DDR controller, ang nauugnay na PHY, at isang nakalaang I / O bank. Ang interface ng memorya ng DDR3 ay bumibilis ng hanggang sa 533 MHz () / 1066 Mbps ay suportado¹.
Ang Arty Z7 ay na-redirect na may 40 ohm (+/- 10%) na trace impedance para sa mga solong natapos na signal, at mga kaugalian na orasan at strobes na itinakda sa 80 ohms (+/- 10%). Ang isang tampok na tinatawag na DCI (Digitally Controlled Impedance) ay ginagamit upang tumugma sa lakas ng drive at pagwawakas ng impedance ng mga PS pin sa trace impedance. Sa panig ng memorya, ang bawat maliit na tilad ay nagkakalibrate ng on-die na pagwawakas nito at lakas ng paghimok gamit ang isang 240-ohm risistor sa ZQ pin.
Dahil sa mga kadahilanang layout, ang dalawang mga pangkat ng byte ng data (DQ [0-7], DQ [8-15]) ay napalitan. Sa parehong epekto, ang mga data bit sa loob ng mga byte group ay napalitan din. Ang mga pagbabagong ito ay transparent sa gumagamit. Sa panahon ng buong proseso ng disenyo, sinunod ang mga alituntunin ng Xilinx PCB.
Ang parehong mga memory chip at ang PS DDR bank ay pinalakas mula sa suplay ng 1.5V. Ang sanggunian sa mid-point na 0.75V ay nilikha gamit ang isang simpleng resistor divider at magagamit sa Zynq bilang isang panlabas na sanggunian.
Para sa wastong pagpapatakbo, mahalaga na ang PS memory controller ay na-configure nang maayos. Saklaw ang mga setting mula sa aktwal na lasa ng memorya hanggang sa pagkaantala ng pagsubaybay sa board. Para sa iyong kaginhawaan, ang mga preset na Zynq file para sa Arty Z7 ay ibinigay sa sentro ng mapagkukunan
(https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start) at awtomatikong ise-configure ang core ng Zynq Processing System IP na may wastong mga parameter.
Para sa pinakamahusay na pagganap ng DDR3, pinagana ang pagsasanay sa DRAM para sa leveling ng pagsusulat, basahin ang gate, at basahin ang mga pagpipilian ng mata sa data sa PS Configuration Tool sa mga tool na Xilinx. Ang pagsasanay ay ginagawa nang pabago-bago ng tagapamahala upang maituring ang mga pagkaantala sa board, mga pagkakaiba-iba ng proseso at thermal drift. Ang mga pinakamainam na halaga ng pagsisimula para sa proseso ng pagsasanay ay ang mga pagkaantala ng board (mga pagkaantala sa paglaganap) para sa ilang mga signal ng memorya.
Ang mga pagkaantala ng board ay tinukoy para sa bawat isa sa mga byte group. Ang mga parameter na ito ay tukoy sa board at kinakalkula mula sa mga ulat sa haba ng bakas ng PCB. Ang mga halagang DQS sa CLK Delay at Board Delay ay partikular na kinakalkula sa disenyo ng PCB ng interface ng PCB ng Arty Z7.
Para sa higit pang mga detalye sa pagpapatakbo ng memory controller, sumangguni sa Xilinx Manwal ng Sanggunian ng Teknikal na Zynq ( ug585-Zynq-7000-TRM [PDF]).
¹ Ang maximum na aktwal na dalas ng orasan ay 525 MHz () sa Arty Z7 dahil sa limitasyon ng PLL.
USB UART Bridge (Serial Port)
Ang Arty Z7 ay nagsasama ng isang FTDI FT2232HQ USB-UART na tulay (nakakabit sa konektor J14) na hinahayaan kang gumamit ng mga aplikasyon ng PC sa
makipag-usap sa board gamit ang karaniwang mga COM port command (o ang interface ng TTY sa Linux). Ang mga driver ay awtomatikong naka-install sa Windows at mas bagong mga bersyon ng Linux. Ang data ng serial port ay ipinagpapalit sa Zynq gamit ang isang two-wire serial port (TXD / RXD). Matapos mai-install ang mga driver, maaaring gamitin ang mga utos ng I / O mula sa PC na nakadirekta sa COM port upang makagawa ng serial data traffic sa mga Zynq pin. Ang port ay nakatali sa mga pin ng PS (MIO) at maaaring magamit kasama ng UART controller.
Ang mga preset na Zynq file (magagamit sa Arty Z7 Resource Center (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start))
inaalagaan ang pagmamapa ng tamang mga MIO pin sa UART 0 controller at ginagamit ang sumusunod na mga default na parameter ng protocol: 115200 rate ng baud, 1 stop bit, walang pagkakapareho, haba ng character na 8-bit.
Ang dalawang mga LED status ng on-board ay nagbibigay ng visual na feedback sa trapiko na dumadaloy sa port: ang nagpapadala ng LED () (LD11) at ang tumatanggap na LED () (LD10). Mga pangalan ng signal na nagpapahiwatig ng direksyon ay mula sa point-of-view ng DTE (Data Terminal Equipment), sa kasong ito ang PC.
Ang FT2232HQ ay ginagamit din bilang tagapamahala para sa Digilent USB-JTAG circuitry, ngunit ang USB-UART at USB-JTAG ang mga pag-andar ay ganap na kumikilos nang nakapag-iisa sa isa't isa. Ang mga programmer na interesado sa paggamit ng pagpapaandar ng UART ng FT2232 sa loob ng kanilang disenyo ay hindi kailangang magalala tungkol sa JTAG gumagambala ang circuitry sa mga paglilipat ng data ng UART, at kabaliktaran. Ang kumbinasyon ng dalawang tampok na ito sa isang solong aparato ay nagbibigay-daan sa Arty Z7 na ma-program, maiparating sa pamamagitan ng UART, at patakbuhin mula sa isang computer na nakakabit sa isang solong Micro USB cable.
Ang signal ng DTR mula sa UART controller sa FT2232HQ ay konektado sa MIO12 ng Zynq device sa pamamagitan ng JP1. Kung ang Arduino IDE ay mai-port upang gumana sa Arty Z7, ang jumper na ito ay maaaring maikli at ang MIO12 ay maaaring magamit upang ilagay ang Arty Z7 sa isang "handa nang tumanggap ng isang bagong sketch" na estado. Ginagaya nito ang pag-uugali ng mga tipikal na Arduino IDE boot-loader.
Slot ng MicroSD
Nagbibigay ang Arty Z7 ng isang MicroSD slot (J9) para sa hindi pabagu-bago na panlabas na pag-iimbak ng memorya pati na rin ang pag-boot sa Zynq. Ang puwang ay naka-wire sa Bank 1/501 MIO [40-47], kabilang ang Card Detect. Sa panig ng PS, ang paligid ng SDIO 0 ay nai-map sa mga pin na ito at kinokontrol ang komunikasyon gamit ang SD card. Ang pinout ay makikita sa Talahanayan 7.1. Sinusuportahan ng peripheral controller ang 1-bit at 4-bit SD transfer mode ngunit hindi sinusuportahan ang SPI mode. Batay sa Manwal ng Sanggunian ng Teknikal na Zynq ( Suporta [PDF]), Ang mode ng host ng SDIO ay ang mode na sinusuportahan lamang.
| Pangalan ng Signal | Paglalarawan | Zynq Pin | Pin ng SD Slot |
| SD_D0 | Data [0] | MIO42 | 7 |
| SD_D1 | Data [1] | MIO43 | 8 |
| SD_D2 | Data [2] | MIO44 | 1 |
| SD_D3 | Data [3] | MIO45 | 2 |
| SD_CCLK | orasan | MIO40 | 5 |
| SD_CMD | Utos | MIO41 | 3 |
| SD_CD | Makita ang Card | MIO47 | 9 |
Talahanayan 7.1. pinout ng microSD
Ang slot ng SD ay pinalakas mula sa 3.3V ngunit nakakonekta sa pamamagitan ng MIO Bank 1/501 (1.8V). Samakatuwid, isang TI TXS02612 level shifter ang gumaganap ng pagsasalin na ito. Ang TXS02612 ay talagang isang 2-port SDIO port expander, ngunit ang level shifter function lamang nito ang ginagamit. Ang diagram ng koneksyon ay makikita sa Larawan 7.1. Ang pagmamapa ng mga tamang pin at pag-configure ang interface ay hinahawakan ng mga preset ng Arty 7 Zynq file, magagamit sa Arty Z7 Resource Center (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start).
(https://reference.digilentinc.com/_detail/reference/programmable-logic/arty-z7/arty-z7-microsd.png?id=reference%3Aprogrammable-logic%3Aartyz7%3Areference-manual)
Larawan 7.1. signal ng microSD slot
Ang parehong mga low-speed at high-speed card ay suportado, ang maximum na dalas ng orasan ay 50 MHz (). Isang Class 4 card o mas mahusay na
inirerekomenda.
Sumangguni sa seksyon 3.1 para sa impormasyon tungkol sa kung paano mag-boot mula sa isang SD card. Para sa karagdagang impormasyon, kumunsulta sa Manwal ng Sanggunian ng Teknikal na Zynq ( ug585-Zynq-7000-TRM [PDF]).
USB Host
Nagpapatupad ang Arty Z7 ng isa sa dalawang magagamit na mga interface ng PS USB OTG sa Zynq device. Ang isang Microchip USB3320 USB 2.0 Transceiver Chip na may isang 8-bit na interface ng ALPI ay ginagamit bilang PHY. Nagtatampok ang PHY ng isang kumpletong HS-USB Physical Front-End na sumusuporta sa mga bilis ng hanggang sa 480Mbs. Ang PHY ay konektado sa MIO Bank 1/501, na pinalakas sa 1.8V. Ang usb0 peripheral ay ginagamit sa PS, na konektado sa pamamagitan ng MIO [28-39]. Ang interface ng USB OTG ay naka-configure upang kumilos bilang isang naka-embed na host. Hindi sinusuportahan ang mga mode ng USB OTG at USB device.
Ang Arty Z7 ay isang teknikal na isang "naka-embed na host" dahil hindi ito nagbibigay ng kinakailangang 150 µF ng kapasidad sa VBUS na kinakailangan upang maging karapat-dapat bilang isang pangkalahatang layunin na host. Posibleng baguhin ang Arty Z7 upang sumunod ito sa mga pangkalahatang layunin na kinakailangan ng host ng USB sa pamamagitan ng paglo-load ng C41 na may 150 µF capacitor. Ang mga nakaranas lamang sa paghihinang ng maliliit na mga bahagi sa PCBs ang dapat subukan ang muling pagsasaayos na ito. Maraming mga aparatong USB peripheral ay gagana nang maayos nang hindi naglo-load ng C41. Kung ang Arty Z7 ay naka-configure bilang isang naka-embed na host o isang host na pangkalahatang layunin, maaari itong magbigay ng 500 mA sa linya ng 5V VBUS. Tandaan na ang paglo-load ng C41 ay maaaring maging sanhi upang ma-reset ang Arty Z7 kapag nag-boot ng naka-embed na Linux habang pinalakas mula sa USB port, hindi alintana kung mayroong anumang USB device na nakakonekta sa host port. Ito ay sanhi ng kasalukuyang in-rush na C41 na sanhi kapag ang USB host controller ay pinagana at ang VBUS power switch (IC9) ay nakabukas.
Tandaan na kung ang iyong disenyo ay gumagamit ng USB Host port (naka-embed o pangkalahatang layunin), ang Arty Z7 ay dapat na pinalakas sa pamamagitan ng baterya o adapter sa dingding na may kakayahang magbigay ng higit na lakas (tulad ng kasama sa Arty Z7 accessory kit).
Ethernet PHY
Gumagamit ang Arty Z7 ng isang Realtek RTL8211E-VL PHY upang magpatupad ng isang 10/100/1000 Ethernet port para sa koneksyon sa network. Kumokonekta ang PHY sa MIO Bank 501 (1.8V) at mga interface sa Zynq-7000 APSoC sa pamamagitan ng RGMII para sa data at MDIO para sa pamamahala. Ang mga auxiliary interrupt (INTB) at pag-reset (PHYRSTB) signal ay kumonekta sa MIO pin MIO10 at MIO9, ayon sa pagkakabanggit.
Larawan 9.1. Mga signal ng Ethernet PHY
Pagkatapos ng power-up, nagsisimula ang PHY na pinagana ang Auto-Negotiation, nag-a-advertise ng 10/100/1000 na bilis ng link at full-duplex. Kung mayroong koneksyon na may kakayahang Ethernet na nakakonekta, awtomatikong nagtatakda ang PHY ng isang link dito, kahit na hindi naka-configure ang Zynq.
Dalawang LEDs ng tagapagpahiwatig ng katayuan ay nasa board malapit sa konektor ng RJ-45 na nagsasaad ng trapiko (LD9) at wastong link-state (LD8). Ipinapakita ng Talahanayan 9.1 ang default na pag-uugali.
| Function | Taga-disenyo | Estado | Paglalarawan |
| LINK | LD8 | Naka-on | Link 10/100/1000 |
| KUMIKIT NG 0.4s ON, 2s OFF | Link, mode ng Energy Efficient Ethernet (EEE) | ||
| ACT | LD9 | Kumikislap | Paghahatid o Pagtanggap |
Talahanayan 9.1. Mga LED status ng Ethernet.
Ang Zynq ay nagsasama ng dalawang independiyenteng Mga Controller ng Gigabit Ethernet. Nagpapatupad sila ng isang 10/100/1000 kalahati / full-duplex Ethernet MAC. Sa dalawang ito, maaaring ma-map ang GEM 0 sa mga MIO pin kung saan nakakonekta ang PHY. Dahil ang MIO bank ay pinalakas mula sa 1.8V, ang interface ng RGMII ay gumagamit ng mga driver ng 1.8V HSTL Class 1. Para sa pamantayan ng I / O na ito, isang panlabas na sanggunian na 0.9V ay ibinibigay sa bangko 501 (PS_MIO_VREF). Ang pagmamapa ng mga tamang pin at pag-configure ang interface ay hinahawakan ng Arty Z7 Zynq Presets file, magagamit sa Arty Z7 Resource Center (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start).
Bagaman maaaring sapat ang default na pagsasaayos ng power-up ng PHY sa karamihan ng mga application, magagamit ang MDIO bus para sa pamamahala. Ang RTL8211E-VL ay nakatalaga sa 5-bit address na 00001 sa MDIO bus. Sa simpleng pagbasa at pagsulat ng mga utos, ang impormasyon sa katayuan ay maaaring basahin o mabago ang pagsasaayos. Ang Realtek PHY ay sumusunod sa isang pamantayan sa rehistro ng pamantayan sa industriya para sa pangunahing pagsasaayos.
Ang pagtutukoy ng RGMII ay tumatawag para sa makatanggap (RXC) at nagpapadala ng orasan (TXC) na maantala na kaugnay sa mga signal ng data (RXD [0: 3], RXCTL at TXD [0: 3], TXCTL). Kinakailangan din ng mga alituntunin ng Xilinx PCB ang pagkaantala na ito upang maidagdag. Ang RTL8211E-VL ay may kakayahang magpasok ng pagkaantala ng 2ns sa parehong TXC at RXC upang ang mga bakas ng board ay hindi kailangang gawin nang mas matagal.
Ang PHY ay nai-orasan mula sa parehong 50 MHz () oscillator na nagsasara sa Zynq PS. Ang capacitance ng parasitiko ng dalawang naglo-load ay sapat na mababa upang maitaboy mula sa isang solong mapagkukunan.
Sa isang Ethernet network, ang bawat node ay nangangailangan ng isang natatanging MAC address. Sa pagtatapos na ito, ang rehiyon ng isang beses na napaprograma (OTP) ng Quad-SPI flash ay na-program sa pabrika na may 48-bit na natatanging pandaigdigan na EUI-48/64 ™ na tumutukoy sa pagkakakilanlan. Ang saklaw ng OTP address na [0x20; 0x25] ay naglalaman ng tagatukoy na may unang byte sa paghahatid ng byte order na nasa pinakamababang address. Sumangguni sa Datasheet ng memorya ng flash (http://www.cypress.com/file/177966/download) para sa impormasyon sa kung paano i-access ang mga rehiyon ng OTP. Kapag gumagamit ng Petalinux, awtomatiko itong hinahawakan sa U-boot boot-loader, at ang sistema ng Linux ay awtomatikong na-configure upang magamit ang natatanging MAC address na ito.
Para sa karagdagang impormasyon sa paggamit ng Gigabit Ethernet MAC, sumangguni sa Manwal na Sanggunian ng Teknikal na Zynq
( ug585-Zynq-7000-TRM [PDF]).
HDMI
Naglalaman ang Arty Z7 ng dalawang hindi na -buong mga port ng HDMI: isang mapagkukunang port J11 (output), at isang sink port J10 (input). Ang parehong mga port ay gumagamit ng uri ng HDMI- Isang mga container na may data at mga signal ng orasan na natapos at nakakonekta nang direkta sa Zynq PL.
Ang parehong mga system ng HDMI at DVI ay gumagamit ng parehong pamantayan sa pag-sign ng TMDS, na direktang sinusuportahan ng imprastraktura ng I / O ng gumagamit ng Zynq PL. Gayundin, ang mga mapagkukunan ng HDMI ay pabalik na katugma sa mga sink ng DVI, at kabaliktaran. Kaya, ang mga simpleng passive adaptor (magagamit sa karamihan ng mga tindahan ng electronics) ay maaaring magamit upang magmaneho ng isang monitor ng DVI o tumanggap ng isang input ng DVI. Nagsasama lamang ang HDMI sisidlan ng mga digital na signal, kaya ang mode na DVI-D lamang ang posible.
Ang mga konektor na 19-pin HDMI ay may kasamang tatlong mga kaugalian na data channel, isang kaugalian ng orasan ng lima GND () mga koneksyon, isang one-wire na Consumer Electronics Control (CEC) bus, isang two-wire Display Data Channel (DDC) bus na mahalagang isang I2C bus, isang Hot Plug Detect (HPD) signal, isang 5V signal na may kakayahang maghatid ng hanggang sa 50mA , at isang nakalaang (RES) pin. Ang lahat ng mga signal na hindi kapangyarihan ay naka-wire sa Zynq PL maliban sa RES.
| Pin/Signal | J11 (pinagmulan) | J10 (lababo) | ||
| Paglalarawan | FPGA pin | Paglalarawan | FPGA pin | |
| D [2] _P, D [2] _N | Output ng data | J18, H18 | Pag-input ng data | N20, P20 |
| D [1] _P, D [1] _N | Output ng data | K19, J19 | Pag-input ng data | T20, U20 |
| D [0] _P, D [0] _N | Output ng data | K17, K18 | Pag-input ng data | V20, W20 |
| CLK_P, CLK_N | Output ng orasan | L16, L17 | Pag-input ng orasan | N18, P19 |
| CEC | Consumer Electronics Control bidirectional (opsyonal) | G15 | Consumer Electronics Control bidirectional (opsyonal) | H17 |
| SCL, SDA | DDC bidirectional (opsyonal) | M17, M18 | DDC bidirectional | U14, U15 |
| HPD / HPA | Nakita ng hot-plug ang input (baligtad, opsyonal) | R19 | Iginiit ng output ng hot-plug | T19 |
Talahanayan 10.1. Paglalarawan ng HDMI pin at pagtatalaga.
Mga signal ng TMDS
Ang HDMI / DVI ay isang mataas na bilis na digital video interface ng stream na gumagamit ng paglipat-minim na kaugalian na pagbibigay ng senyas (TMDS). Upang magamit nang wasto ang alinman sa mga HDMI port, kailangang ipatupad sa Zynq PL ang isang standard-compliant transmitter o tatanggap. Ang mga detalye ng pagpapatupad ay nasa labas ng saklaw ng manwal na ito. Suriin ang video-library IP Core repository sa Digilent GitHub (https://github.com/Digilent) para sa handa na gamitin na sanggunian IP.
Mga senyas ng pandiwang pantulong
Kailanman handa ang isang lababo at nais ipahayag ang pagkakaroon nito, ikinokonekta nito ang 5V0 supply pin sa HPD pin. Sa Arty Z7, ginagawa ito sa pamamagitan ng pagmamaneho ng mataas na signal ng Hot Plug Assert. Tandaan na dapat lamang itong gawin pagkatapos na maipatupad ang isang alipin sa channel ng DDC sa Zynq PL at handa nang magpadala ng data ng display.
Ang Display Data Channel, o DDC, ay isang koleksyon ng mga protokol na nagbibigay-daan sa komunikasyon sa pagitan ng display (lababo) at graphics adapter (pinagmulan). Ang variant ng DDC2B ay batay sa I2C, ang bus master ang pinagmumulan at ang alipin ng bus ang lababo. Kapag nakita ng isang mapagkukunan ang isang mataas na antas sa pin ng HPD, hinihiling nito ang lababo sa ibabaw ng DDC bus para sa mga kakayahan sa video. Tinutukoy nito kung ang lababo ay may kakayahang DVI o HDMI at kung anong mga resolusyon ang sinusuportahan. Pagkatapos lamang magsisimula ang paghahatid ng video. Sumangguni sa mga pagtutukoy ng VESA E-DDC para sa karagdagang impormasyon.
Ang Consumer Electronics Control, o CEC, ay isang opsyonal na proteksyon na nagbibigay-daan sa mga mensahe sa pagkontrol na maipasa sa isang kadena ng HDMI sa pagitan ng iba't ibang mga produkto. Ang isang karaniwang kaso ng paggamit ay isang TV na dumadaan sa mga mensahe sa pagkontrol na nagmula sa isang unibersal na remote sa isang DVR o satellite receiver. Ito ay isang one-wire protocol sa isang antas na 3.3V na konektado sa isang Zynq PL user na I / O pin. Ang wire ay maaaring kontrolin sa isang open-drain fashion na nagpapahintulot sa maraming mga aparato na nagbabahagi ng isang karaniwang CEC wire. Sumangguni sa addendum ng CEC ng HDMI 1.3 o mas bago na mga pagtutukoy para sa karagdagang impormasyon.
Mga Pinagmulan ng Orasan
Nagbibigay ang Arty Z7 ng 50 MHz () orasan sa input ng Zynq PS_CLK, na ginagamit upang makabuo ng mga orasan para sa bawat isa sa mga subsystem ng PS. Ang 50 MHz () Pinapayagan ng input na gumana ang processor sa maximum na dalas na 650 MHz () at ang DDR3 memory controller upang mapatakbo sa maximum na 525 MHz () (1050 Mbps). Ang Arty Z7 Zynq Presets file magagamit sa Arty Z7 Resource Center (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start) maaaring mai-import sa core ng Zynq Processing System IP sa isang proyekto ng Vivado upang maayos na mai-configure ang Zynq upang gumana sa 50 MHz () input orasan.
Ang PS ay may nakalaang PLL na may kakayahang bumuo ng hanggang sa apat na sanggunian na orasan, bawat isa ay may mga maaayos na dalas, na maaaring magamit upang mai-orasan ang pasadyang lohika sa PL. Bilang karagdagan, ang Arty Z7 ay nagbibigay ng isang panlabas na 125 MHz () direkta ang orasan upang i-pin ang H16 ng PL. Pinapayagan ng panlabas na orasan na sanggunian ang PL na magamit nang ganap na nakapag-iisa ng PS, na maaaring maging kapaki-pakinabang para sa mga simpleng application na hindi nangangailangan ng isang processor.
Ang PL ng Zynq ay nagsasama rin ng MMCM's at PLL na maaaring magamit upang makabuo ng mga orasan na may tumpak na mga frequency at mga relasyon sa phase. Anumang sa apat na orasan ng PS na sanggunian o ang 125 MHz () ang panlabas na sanggunian na orasan ay maaaring magamit bilang isang input sa mga MMCM at PLL. Kasama sa Arty Z7-10 ang 2 MMCM's at 2 PLL's, at ang Arty Z7-20 ay may kasamang 4 MMCM's at 4 PLL's. Para sa isang buong paglalarawan ng mga kakayahan ng mga mapagkukunan ng orasan ng Zynq PL, sumangguni sa "7 Series FPGAs Clocking Resources Guide" na magagamit mula sa Xilinx.
Ang figure 11.1 ay nagbabalangkas sa iskema ng orasan na ginamit sa Arty Z7. Tandaan na ang output ng orasan ng sanggunian mula sa Ethernet PHY ay ginagamit bilang 125 MHz () sanggunian na orasan sa PL, upang mabawasan ang gastos ng pagsasama ng isang nakalaang oscillator para sa hangaring ito. Tandaan na ang CLK125 ay hindi pagaganahin kapag ang Ethernet PHY (IC1) ay gaganapin sa pag-reset ng hardware sa pamamagitan ng pagmamaneho ng signal na PHYRSTB na mababa.
Larawan 11.1. Arty Z7 na orasan.
Pangunahing I / O
Ang Arty Z7 board ay may kasamang dalawang tri-color LEDs, 2 switch, 4 pushbuttons, at 4 na indibidwal na LEDs tulad ng ipinakita sa Figure 12.1. Ang mga pushbutton at slide switch ay konektado sa Zynq PL sa pamamagitan ng mga resistors ng serye upang maiwasan ang pinsala mula sa hindi sinasadyang mga maikling circuit (maaaring maganap ang isang maikling circuit kung ang isang FPGA na nakatalaga sa isang pindutan ng itulak o slide switch ay hindi sinasadyang tinukoy bilang isang output). Ang apat na mga pindutan ng pindutan ay "pansamantalang" switch na normal na bumubuo ng isang mababang output kapag sila ay nasa pahinga, at isang mataas na output lamang kapag pinindot ang mga ito. Ang mga slide switch ay bumubuo ng pare-pareho mataas o mababang input depende sa kanilang posisyon.
Larawan 12.1. Arty Z7 GPIO ().
Ang apat na indibidwal na mga LED na may mataas na kahusayan ay konektado sa anode sa Zynq PL sa pamamagitan ng 330-ohm resistors, kaya bubukas sila kapag ang isang mataas na lohikatagang e ay inilalapat sa kani-kanilang I / O pin. Ang mga karagdagang LED na hindi naa-access ng gumagamit ay nagpapahiwatig ng power-on, katayuan sa programa ng PL, at katayuan ng port ng USB at Ethernet.
Mga Tri-Color LED
Naglalaman ang Arty Z7 board ng dalawang tri-color LEDs. Ang bawat tri-color LED () ay may tatlong mga signal ng pag-input na hinihimok ang mga cathode ng tatlong mas maliit na panloob na mga LED: isang pula, isang asul, at isang berde. Ang pagmamaneho ng signal na naaayon sa isa sa mga kulay na mataas ay magpapailaw sa panloob LED (). Ang mga input signal ay hinihimok ng Zynq PL sa pamamagitan ng isang transistor, na binabaligtad ang mga signal. Samakatuwid, upang magaan ang tri-color LED (), ang mga kaukulang signal ay kailangang itulak nang mataas. Ang tri-color LED () ay naglalabas ng isang kulay na nakasalalay sa kumbinasyon ng mga panloob na LED na kasalukuyang naiilawan. Para kay exampkung, kung ang pula at asul na mga signal ay hinihimok mataas at berde ay hinihimok mababa, ang tri-kulay LED () ay maglalabas ng isang kulay na lila.
Mahigpit na inirekomenda ng Digilent ang paggamit ng pulso-width modulation (PWM) kapag hinihimok ang mga tri-color LEDs. Ang pagmamaneho ng alinman sa mga input sa isang matatag na lohika na '1' ay magreresulta sa LED () naiilawan sa isang hindi komportable na maliwanag na antas. Maaari mong maiwasan ito sa pamamagitan ng pagtiyak na wala sa mga signal ng tri-color ang hinihimok ng higit sa isang 50% na cycle ng tungkulin. Ang paggamit ng PWM ay lubos ding nagpapalawak ng mga potensyal na paleta ng kulay ng tri-color na humantong. Indibidwal na pag-aayos ng cycle ng tungkulin ng bawat kulay sa pagitan ng 50% at 0% na sanhi ng iba't ibang mga kulay na naiilawan sa iba't ibang mga intensidad, na pinapayagan ang halos anumang kulay na maipakita.
Mono Audio Output
Ang onboard audio jack (J13) ay hinihimok ng isang Sallen-Key Butterworth Low-pass 4th Order Filter na nagbibigay ng output ng mono audio. Ang circuit ng low-pass filter ay ipinapakita sa Larawan 14.1. Ang pag-input ng filter (AUD_PWM) ay konektado sa Zynq PL pin R18. Ang isang digital input ay karaniwang isang pulso-width modulated (PWM) o pulse density modulated (PDM) open-drain signal na ginawa ng FPGA. Ang signal ay kailangang itulak nang mababa para sa lohika na '0' at iwanang mataas na impedance para sa lohika '1'. Ang isang on-board pull-up risistor sa isang malinis na analog na 3.3V rail ay magtatatag ng tamang voltage para sa lohika na '1'. Ang low-pass filter sa input ay kikilos bilang isang filter ng muling pagtatayo upang i-convert ang pulso na lapad na naka-modulate na digital signal sa isang analog voltage sa output ng audio jack.
(Larawan 13.1. Audio Output Circuit.
Ginagamit ang Audio shut-down signal (AUD_SD) upang i-mute ang output ng audio. Ito ay konektado sa Zynq PL pin T17. Upang magamit ang audio output, ang signal na ito ay dapat na hinimok sa mataas na lohika.
Ang dalas na tugon ng SK Butterworth Low-Pass Filter ay ipinapakita sa Larawan 13.2. Ang pagtatasa ng AC ng circuit ay tapos na gamit ang NI Multisim 12.0.
Larawan 13.2. Tugon ng Frequency ng Frequency ng Audio.
Pulso-Lapad na Modulasyon
Ang isang senyas ng pulso-width-modulated (PWM) ay isang kadena ng pulso sa ilang nakapirming dalas, na may potensyal na pagkakaroon ng iba't ibang lapad ang bawat pulso. Ang digital signal na ito ay maaaring maipasa sa isang simpleng low-pass filter na isinasama ang digital waveform upang makabuo ng isang analog voltagat proporsyonal sa average na lapad ng pulso sa ilang agwat (ang agwat ay natutukoy ng 3dB cut-off na dalas ng low-pass filter at dalas ng pulso). Para kay exampkung, kung ang pulso ay mataas para sa isang average ng 10% ng magagamit na panahon ng pulso, pagkatapos ang isang integrator ay makagawa ng isang analog na halaga na 10% ng Vdd voltage. Ipinapakita ng Larawan 13.1.1 ang isang form ng alon na kinakatawan bilang isang PWM signal.
Larawan 13.1.1. PWM Waveform.
Ang signal ng PWM ay dapat na isama upang tukuyin ang isang analog voltage. Ang dalas ng low-pass filter na 3dB ay dapat na isang order ng magnitude na mas mababa kaysa sa dalas ng PWM upang ang lakas ng signal sa dalas ng PWM ay nasala mula sa signal. Para kay exampkung, kung ang isang audio signal ay dapat maglaman ng hanggang sa 5 kHz ng impormasyon ng dalas, pagkatapos ang dalas ng PWM ay dapat na hindi bababa sa 50 kHz (at mas mabuti kahit na mas mataas). Sa pangkalahatan, sa mga tuntunin ng katapatan ng signal ng analog, mas mataas ang dalas ng PWM, mas mabuti. Ang Larawan 13.1.2 ay nagpapakita ng isang representasyon ng isang PWM integrator na gumagawa ng isang output voltage sa pamamagitan ng pagsasama ng tren ng pulso. Tandaan ang signal ng output ng filter na matatag na estado ampang ratio ng litude sa Vdd ay kapareho ng pulso na lapad ng duty cycle (ang cycle ng duty ay tinukoy bilang pulse-high time na hinati ng oras ng pulse-window).
Figure 13.1.2. PWM Output Voltage.
I-reset ang Mga Pinagmulan
Pag-reset ng Power-on
Sinusuportahan ng Zynq PS ang panlabas na mga signal na naka-reset ng lakas. Ang power-on reset ay ang master reset ng buong chip. Ang signal na ito ay nagre-reset bawat rehistro sa aparato na may kakayahang ma-reset. Hinihimok ng Arty Z7 ang signal na ito mula sa signal ng PGOOD ng TPS65400 power regulator upang ma-reset ang system hanggang sa ang lahat ng mga power supply ay wasto.
Paglipat ng Button ng Program
Isang switch ng push PROG, na may label na PROG, na nagpapalipat-lipat sa Zynq PROG_B. Ire-reset nito ang PL at nagiging sanhi na ma-de-assert ang TAPOS. Ang PL ay mananatiling hindi naka-configure hanggang sa ito ay muling ma-program ng processor o sa pamamagitan ng JTAG.
Proseso ng Subsystem Reset
Ang panlabas na pag-reset ng system, na may label na SRST, ay nagre-reset ng Zynq device nang hindi ginugulo ang kapaligiran sa pag-debug. Para kay examp, ang nakaraang mga breakpoint na itinakda ng gumagamit ay mananatiling wasto pagkatapos ng pag-reset ng system. Dahil sa mga alalahanin sa seguridad, binubura ng pag-reset ng system ang lahat ng nilalaman ng memorya sa loob ng PS, kabilang ang OCM. Ang PL ay nalinis din sa panahon ng pag-reset ng system. Ang pag-reset ng system ay hindi maging sanhi ng mga muling pag-strap ng mga mode ng boot pinamppinangunahan
Ang SRST button ay nagdudulot din ng signal ng CK_RST na magpalipat-lipat upang makapagpalitaw ng pag-reset sa anumang nakakabit na kalasag.
Mga Pmod Port
Ang mga port ng Pmod ay 2 × 6, tamang anggulo, 100-mil na spaced na mga babaeng konektor na nag-mate sa karaniwang 2 × 6 pin header. Ang bawat 12-pin Pmod port ay nagbibigay ng dalawang 3.3V VCC () signal (pin 6 at 12), dalawang signal ng Ground (pin 5 at 11), at walong signal ng lohika, tulad ng ipinakita sa Larawan 15.1. Ang VCC () at Ang mga pin ng ground ay maaaring maghatid ng hanggang sa 1A ng kasalukuyang, ngunit dapat mag-ingat na huwag lumampas sa anuman sa mga badyet ng kuryente ng mga onboard regulator o panlabas na supply ng kuryente (tingnan ang mga limitasyon ng kasalukuyang 3.3V na riles na nakalista sa seksyong "Mga Power Supply") .
(https://reference.digilentinc.com/_detail/reference/programmable-logic/arty-z7/arty-z7-pmod.png?id=reference%3Aprogrammable-logic%3Aartyz7%3Areference-manual)
Larawan 15.1. Pmod Port Diagram
Gumagawa ang Digilent ng isang malaking koleksyon ng mga Pmod accessory board na maaaring ikabit sa mga konektor ng pagpapalawak ng Pmod upang magdagdag ng mga handa nang pag-andar tulad ng A / D's, D / A, mga driver ng motor, sensor, at iba pang mga pagpapaandar. Tingnan mo www.digilentinc.com (http://www.digilentinc.com) para sa karagdagang impormasyon.
Ang bawat port ng Pmod na matatagpuan sa Digilent FPGA boards ay nahuhulog sa isa sa apat na kategorya: pamantayan, konektado sa MIO, XADC, o high-speed. Ang Arty Z7 ay may dalawang port ng Pmod, kapwa ang uri ng mataas na bilis. Inilalarawan ng sumusunod na seksyon ang uri ng mataas na bilis ng port ng Pmod.
Mga Mataas na Bilis na Pmod
Ang mga High-speed Pmods ay mayroong kanilang mga signal ng data na itinuro bilang impedance na tumutugma sa mga pares na kaugalian para sa maximum na bilis ng paglipat. Mayroon silang mga pad para sa paglo-load ng mga resistors para sa karagdagang proteksyon, ngunit ang mga barko ng Arty Z7 na may mga naka-load na bilang na 0-Ohm shunts. Sa mga resistors ng serye na shunted, ang mga Pmods na ito ay hindi nag-aalok ng proteksyon laban sa mga maikling circuit ngunit pinapayagan para sa mas mabilis na bilis ng paglipat. Ang mga signal ay ipinares sa mga katabing signal sa parehong hilera: mga pin 1 at 2, pin 3 at 4, pin 7 at 8, at pin 9 at 10.
Ang mga bakas ay na-redirect na 100 ohms (+/- 10%) na kaugalian.
Kung ang mga pin sa port na ito ay ginagamit bilang mga signal na solong natapos, ang mga magkasamang pares ay maaaring magpakita ng crosstalk. Sa mga application kung saan ito ay isang alalahanin, ang isa sa mga signal ay dapat na may saligan (itaboy ito mababa mula sa FPGA) at gamitin ang pares nito para sa signal na natapos na signal.
Dahil ang High-Speed Pmods ay may 0-ohm shunts sa halip na mga resistors ng proteksyon, dapat mag-ingat ang operator upang matiyak na hindi sila sanhi ng anumang shorts.
Arduino / chipKIT Shield Connector
Ang Arty Z7 ay maaaring konektado sa karaniwang Arduino at mga chipKIT na kalasag upang magdagdag ng pinalawak na pag-andar. Ang espesyal na pangangalaga ay kinuha habang dinidisenyo ang Arty Z7 upang matiyak na ito ay katugma sa karamihan ng mga Arduino at chipKIT na kalasag sa merkado. Ang konektor ng kalasag ay may 49 na mga koneksyon na konektado sa Zynq PL para sa pangkalahatang layunin na Digital I / O sa Arty Z7-20 at 26 sa Arty Z7-10. Dahil sa kakayahang umangkop ng FPGAs, posible na gamitin ang mga pin na ito para sa anumang bagay kabilang ang digital read / magsulat, mga koneksyon sa SPI, mga koneksyon sa UART, mga koneksyon sa I2C, at PWM. Anim sa mga pin na ito (na may label na AN0-AN5) ay maaari ding gamitin bilang mga solong natapos na input ng analog na may saklaw ng pag-input na 0V- 3.3V, at isa pang anim (na may label na AN6-11) ay maaaring magamit bilang mga kaugnay na analog input.
Tandaan: Ang Arty Z7 ay hindi tugma sa mga kalasag na naglalabas ng 5V digital o mga signal ng analog. Ang mga pin sa pagmamaneho sa Arty Z7 na konektor ng kalasag sa itaas ng 5V ay maaaring maging sanhi ng pinsala sa Zynq.
(https://reference.digilentinc.com/_media/reference/programmable-logic/arty-z7/arty-z7-shield.png)
Larawan 16.1. Shield Pin Diagram.
| Pangalan ng Pin | Pag-andar ng Shield | Arty Z7 Koneksyon |
| IO0–IO13 | Pangkalahatang layunin ng mga pin na I / O | Tingnan ang Seksyon na pinamagatang "Shield Digital I / O" |
| IO26–IO41, A (IO42) | Arty Z7-20 Pangkalahatang layunin I / O mga pin | Tingnan ang Seksyon na pinamagatang "Shield Digital I / O" |
| SCL | I2C na Orasan | Tingnan ang Seksyon na pinamagatang "Shield Digital I / O" |
| SDA | Data ng I2C | Tingnan ang Seksyon na pinamagatang "Shield Digital I / O" |
| SCLK () | SPI Clock | Tingnan ang Seksyon na pinamagatang "Shield Digital I / O" |
| MOSI () | Lumabas ang Data ng SPI | Tingnan ang Seksyon na pinamagatang "Shield Digital I / O" |
| MISO () | Data ng SPI sa | Tingnan ang Seksyon na pinamagatang "Shield Digital I / O" |
| SS | Piliin ang Alipin ng SPI | Tingnan ang Seksyon na pinamagatang "Shield Digital I / O" |
| A0–A5 | Single-Ended Analog Input | Tingnan ang Seksyon na pinamagatang "Shield Analog I / O" |
| A6–A11 | Pagkakaiba ng Pag-input ng Analog | Tingnan ang Seksyon na pinamagatang "Shield Analog I / O" |
| Pangalan ng Pin | Pag-andar ng Shield | Arty Z7 Koneksyon |
| V_P, V_N | Nakatuon na Pagkakaiba ng Pag-input ng Analog | Tingnan ang Seksyon na pinamagatang "Shield Analog I / O" |
| XGND | XADC Analog Ground | Nakakonekta sa net na ginamit upang himukin ang sanggunian ng XADC ground sa Zynq (VREFN) |
| XVREF | XADC Analog Voltage Sanggunian | Nakakonekta sa 1.25 V, 25mA na riles na ginamit upang himukin ang XADC voltage sanggunian sa Zynq (VREFP) |
| N/C | Hindi Konektado | Hindi Konektado |
| IOREF | Digital I / O Voltage sanggunian | Nakakonekta sa Arty Z7 3.3V Power Rail (Tingnan ang seksyong "Mga Power Supply") |
| RST | I-reset sa Shield | Nakakonekta sa pulang pindutang "SRST" at MIO pin 12 ng Zynq. Kapag ang JP1 ay pinaikling, nakakonekta din ito sa signal ng DTR ng tulay na FTDI USB-UART. |
| 3V3 | 3.3V Power Riles | Nakakonekta sa Arty Z7 3.3V Power Rail (Tingnan ang seksyong "Mga Power Supply") |
| 5V0 | 5.0V Power Riles | Nakakonekta sa Arty Z7 5.0V Power Rail (Tingnan ang seksyong "Mga Power Supply") |
| GND (), G | Lupa | Nakakonekta sa Ground na eroplano ng Arty Z7 |
| VIN | Power Input | Nakakonekta kahanay sa panlabas na konektor ng supply ng kuryente (J18). |
Talahanayan 16.1. Mga Paglalarawan ng Shield Pin.
Shield Digital I / O
Ang mga pin na konektado nang direkta sa Zynq PL ay maaaring magamit bilang mga pangkalahatang layunin na input o output. Kasama sa mga pin na ito ang mga I2C, SPI, at pangkalahatang-layunin na I / O na mga pin. Mayroong 200 Ohm series resistors sa pagitan ng FPGA at ng digital I / O pins upang makatulong na magbigay ng proteksyon laban sa mga hindi sinasadyang maikling circuit (maliban sa mga signal na AN5-AN0, na walang mga resistors ng serye, at mga signal ng AN6-AN12, na mayroong 100 Ohm series resistors). Ang ganap na maximum at inirekumendang operating voltagpara sa mga pin na ito ay nakabalangkas sa talahanayan sa ibaba.
Ang IO26-IO41 at A (IO42) ay hindi maa-access sa Arty Z7-10. Gayundin, ang AN0-AN5 ay hindi maaaring gamitin bilang Digital I / O sa Arty Z7-10. Ito ay dahil sa mas kaunting mga I / O pin na magagamit sa Zynq-7010 kaysa sa Zynq-7020.
| Ganap na Minimum na Voltage | Inirekumendang Minimum na Operating Voltage | Inirekumendang Maximum na Operating Voltage | Ganap na Maximum Voltage | |
| Pinapatakbo | -0.4 V | -0.2 V | 3.4 V | 3.75 V |
| Walang kapangyarihan | -0.4 V | N/A | N/A | 0.55 V |
Talahanayan 16.1.1. Shield Digital VoltagPara sa karagdagang impormasyon tungkol sa mga de-koryenteng katangian ng mga pin na konektado sa Zynq PL, mangyaring tingnan ang datasheet ng Zynq-7000
(ds187-XC7Z010-XC7Z020-Data-Sheet) mula sa Xilinx
Shield Analog I / O
Ang mga pin na may label na A0-A11 at V_P / V_N ay ginagamit bilang mga analog input sa module ng XADC ng Zynq. Inaasahan ng Zynq na ang mga input ay mula sa 0-1 V. Sa mga pin na may label na A0-A5 gumagamit kami ng isang panlabas na circuit upang sukatin ang input voltage mula sa 3.3V. Ang circuit na ito ay ipinapakita sa Larawan 16.2.1. Pinapayagan ng circuit na ito ang module ng XADC na tumpak na masukat ang anumang voltage sa pagitan ng 0V at 3.3V (na may kaugnayan sa Arty Z7's GND ()) na inilalapat sa anuman sa mga pin na ito. Kung nais mong gamitin ang mga pin na may label na A0-A5 bilang mga Digital input o output, nakakonekta din sila nang direkta sa Zynq PL bago ang resistor divider circuit (ipinakita rin sa Larawan 16.2.1) sa Arty Z7-20. Ang karagdagang koneksyon na ito ay hindi ginawa sa Arty Z7-10, na ang dahilan kung bakit ang mga signal na ito ay maaari lamang magamit bilang mga analog input sa variant na iyon.
(https://reference.digilentinc.com/_media/reference/programmable-logic/arty-z7/arty-z7-shield-an.png)
Larawan 16.2.1. Single-Ended Mga Pag-input ng Analog.
Ang mga pin na may label na A6-A11 ay direktang konektado sa 3 mga pares ng mga analog na may kakayahang mga pin sa Zynq PL sa pamamagitan ng isang anti-aliasing filter. Ang circuit na ito ay ipinapakita sa Larawan 16.2.2. Ang mga pares ng mga pin na ito ay maaaring magamit bilang kaugalian ng mga analog input na may isang voltagat pagkakaiba sa pagitan ng 0-1V. Ang pantay na mga numero ay konektado sa mga positibong pin ng pares at ang mga kakaibang numero ay konektado sa mga negatibong pin (kaya ang A6 at A7 ay bumubuo ng isang pares ng pag-input ng analog na may A6 na positibo at A7 na negatibo). Tandaan na kahit na ang mga pad para sa kapasitor ay naroroon, hindi sila na-load para sa mga pin na ito. Dahil ang mga analog-may kakayahang mga pin ng FPGA ay maaari ding gamitin tulad ng normal na mga digital FPGA na pin, posible ring gamitin ang mga pin na ito para sa Digital I / O.
Ang mga pin na may label na V_P at V_N ay konektado sa VP_0 at VN_0 na nakatuon na mga analog na input ng FPGA. Ang pares ng mga pin na ito ay maaari ding gamitin bilang isang kaugalian ng analog input na may isang voltage sa pagitan ng 0-1V, ngunit hindi sila maaaring magamit bilang Digital I / O. Ang capacitor sa circuit na ipinakita sa Figure 16.2.2 para sa pares ng mga pin na ito ay na-load sa Arty Z7.
Larawan 16.2.2. Mga Pagkakaiba ng Pag-input ng Analog.
Ang XADC core sa loob ng Zynq ay isang dual-channel na 12-bit na analog-to-digital converter na may kakayahang mag-operate sa 1 MSPS. Ang alinman sa channel ay maaaring hinimok ng alinman sa mga analog input na konektado sa mga pin ng kalasag. Ang core ng XADC ay kinokontrol at na-access mula sa isang disenyo ng gumagamit sa pamamagitan ng Dynamic Reconfiguration Port (DRP). Nagbibigay din ang DRP ng pag-access sa voltagat mga monitor na naroroon sa bawat isa sa mga riles ng kuryente ng FPGA, at isang sensor ng temperatura na panloob sa FPGA. Para sa karagdagang impormasyon sa paggamit ng XADC core, sumangguni sa Xilinx na dokumento na pinamagatang "7 Series FPGAs at Zynq-7000 All Programmable SoC XADC Dual 12-Bit 1 MSPS Analog-to-Digital Converter". Posible ring mai-access ang XADC core nang direkta gamit ang PS, sa pamamagitan ng interface na "PS-XADC". Ang interface na ito ay inilarawan nang buo sa kabanata 30 ng Zynq
Manwal ng Sanggunian ng Teknikal ( ug585-Zynq-7000-TRM [PDF]). rm (https://reference.digilentinc.com/tag/rm?do=showtag&tag=rm), doc (https://reference.digilentinc.com/tag/doc?do=showtag&tag=doc), maarte-z7
(https://reference.digilentinc.com/tag/arty-z7?do=showtag&tag=arty-z7)
Mag-subscribe sa aming Newsletter
| Unang Pangalan |
| Apelyido |
| Email Address |
| Ang aming mga Kasosyo Unibersidad ng Xilinx Programa (https://store.digilentinc.com/partneuniversity-program/) Mga Kasosyo sa Teknolohiya (https://store.digilentinc.com/technolpartners/) Mga distributor (https://store.digilentinc.com/ourdistributors/) |
Teknikal na Suporta Forum (https://forum.digilentinc.com) Sanggunian Wiki (https://reference.digilentinc.com) Makipag-ugnayan sa Amin (https://store.digilentinc.com/contactus/) |
| Impormasyon ng Customer(https://youtube.com/user/digilentinc) FAQ (https://resource.digilentinc.com/verify) Impormasyon sa Tindahan (https://store.digilentinc.com/store-info/) |
Impormasyon ng Kumpanya
Tungkol sa Amin |
Mga Dokumento / Mga Mapagkukunan
 |
DIGILENT Development Board Arty Z7 [pdf] User Manual Development Board Arty Z7 |
