Arty Z7 Referentni priručnik
Arty Z7 je razvojna platforma spremna za upotrebu dizajnirana oko Zynq-7000™ All Programmable System-on-Chip (AP SoC) iz Xilinxa. Zynq-7000 arhitektura čvrsto integriše dual-core, 650 MHz () ARM Cortex-A9 procesor sa Xilinx 7-serijom Field Programmable Gate Array (FPGA) logikom. Ovo uparivanje daje mogućnost da se moćni procesor okruži jedinstvenim skupom softverski definiranih perifernih uređaja i kontrolera, koje ste vi skrojili za ciljnu aplikaciju.
Vivado, Petalinux i SDSoC skupovi alata pružaju pristupačan put između definiranja vašeg prilagođenog perifernog skupa i dovođenja njegove funkcionalnosti do Linux OS-a () ili golog metalnog programa koji radi na procesoru. Za one koji traže tradicionalnije iskustvo dizajna digitalne logike, također je moguće zanemariti ARM procesore i programirati Zynq-ov FPGA kao što biste to učinili bilo koji drugi Xilinx FPGA. Digilent nudi brojne materijale i resurse za Arty Z7 koji će vas brzo pokrenuti sa alatom po vašem izboru.
Arty Z7 Referentni priručnik [Reference.Digilentinc]
Preuzmite ovaj Referentni priručnik
- Ovaj referentni priručnik još nije dostupan za preuzimanje.
Karakteristike
ZYNQ procesor
- 650MHz dual-core Cortex-A9 procesor
- DDR3 memorijski kontroler sa 8 DMA kanala i 4 AXI3 Slave porta visokih performansi
- Periferni kontroleri visokog propusnog opsega: 1G Ethernet, USB 2.0, SDIO
- Periferni kontroler niske propusnosti: SPI, UART, CAN, I2C
- Programabilno od JTAG, Quad-SPI flash i microSD kartica
- Programabilna logika ekvivalentna Artix-7 FPGA
Memorija
- 512MB DDR3 sa 16-bitnom magistralom @ 1050Mbps
- 16MB Quad-SPI Flash sa tvornički programiranim 48-bitnim globalno jedinstvenim EUI-48/64™ kompatibilnim identifikatorom
- microSD slot
Snaga
- Napaja se preko USB-a ili bilo kojeg vanjskog izvora napajanja od 7V-15V
USB i Ethernet
- Gigabit Ethernet PHY
- USB-JTAG Kolo za programiranje
- USB-UART most
- USB OTG PHY (podržava samo host)
Audio i video
- HDMI priključak za sudoper (ulaz)
- HDMI izvorni port (izlaz)
- PWM vođen mono audio izlaz sa 3.5 mm priključkom
Prekidači, dugmad i LED diode
- 4 dugmeta
- 2 klizna prekidača
- 4 LED diode
- 2 RGB LED diode
Ekspanzioni konektori
- Dva Pmod porta
- 16 Ukupno FPGA I/O
- Arduino/chipKIT Shield konektor
- Do 49 ukupno FPGA I/O (pogledajte tabelu ispod)
- 6 Single-ended 0-3.3V Analogni ulazi za XADC
- 4 Diferencijalna 0-1.0V analogna ulaza za XADC
Opcije kupovine
Arty Z7 se može kupiti sa Zynq-7010 ili Zynq-7020 napunjenim. Ove dvije Arty Z7 varijante proizvoda se nazivaju Arty Z7-10 i Arty Z7-20, respektivno. Kada Digilent dokumentacija opisuje funkcionalnost koja je zajednička za obje ove varijante, one se zajednički nazivaju “Arty Z7”. Kada se opisuje nešto što je zajedničko samo određenoj varijanti, varijanta će biti eksplicitno prozvana svojim imenom.
Jedina razlika između Arty Z7-10 i Arty Z7-20 su mogućnosti Zynq dijela i količina I/O dostupna na shield konektoru. Zynq procesori imaju iste mogućnosti, ali -20 ima oko 3 puta veći interni FPGA od -10. Razlike između ove dvije varijante su sažete u nastavku:
| Varijanta proizvoda | Arty Z7-10 | Arty Z7-20 |
| Zynq Part | XC7Z010-1CLG400C | XC7Z020-1CLG400C |
| 1 MSPS na čipu ADC () | Da | Da |
| Tabele traženja (LUT) | 17,600 | 53,200 |
| Japanke | 35,200 | 106,400 |
| Blokiraj RAM () | 270 KB | 630 KB |
| Pločice za upravljanje satom | 2 | 4 |
| Available Shield I/O | 26 | 49 |
Na Arty Z7-10, unutrašnji red digitalnog štita (IO26-IO41) i IOA (koji se naziva i IO42) nisu povezani na FPGA, a A0-A5 se može koristiti samo kao analogni ulazi. Ovo neće uticati na funkcionalnost većine postojećih Arduino štitova, jer većina ne koristi ovaj unutrašnji red digitalnih signala.
Ploča se može kupiti samostalno ili uz vaučer za otključavanje Xilinx SDSoC skupa alata. SDSoC vaučer otključava jednogodišnju licencu i može se koristiti samo sa Arty Z1. Nakon isteka licence, bilo koja verzija SDSOC-a koja je objavljena tokom ovog jednogodišnjeg perioda može se nastaviti koristiti neograničeno. Za više informacija o kupovini pogledajte stranicu proizvoda Arty Z7 (http://store.digilentinc.com/artyz7-apsoc-zynq-7000-development-board-for-makers-and-hobbyists/).
Prilikom kupovine moguće je dodati i microSD karticu, 12V 3A napajanje i mikro USB kabl po potrebi.
Imajte na umu da zbog manjeg FPGA u Zynq-7010, nije baš pogodan za korištenje u SDSoC-u za aplikacije za ugrađenu viziju. Preporučujemo ljudima da kupe Arty Z7-20 ako su zainteresovani za ove vrste aplikacija.
Razlike od PYNQ-Z1
Arty Z7-20 dijeli potpuno isti SoC sa PYNQ-Z1. Što se tiče karakteristika, Arty Z7-20 nedostaje ulaz za mikrofon, ali dodaje dugme za resetovanje po uključenju. Softver napisan za PYNQ-Z1 bi trebao raditi nepromijenjen sa izuzetkom mikrofonskog ulaza, čiji FPGA pin ostaje nepovezan.
Softverska podrška
Arty Z7 je u potpunosti kompatibilan sa Xilinx-ovim Vivado Design Suiteom visokih performansi. Ovaj skup alata spaja FPGA logički dizajn i ugrađeni razvoj ARM softvera u jednostavan za korištenje, intuitivan tok dizajna. Može se koristiti za projektovanje sistema bilo koje složenosti, od kompletnog operativnog sistema koji pokreće više serverskih aplikacija u tandemu, do jednostavnog golog programa koji kontroliše neke LED diode.
Također je moguće tretirati Zynq AP SoC kao samostalni FPGA za one koji nisu zainteresirani za korištenje procesora u svom dizajnu. Od izdanja Vivada 2015.4, funkcije Logic Analyzer i High-level Synthesis Vivado su besplatne za korištenje za sve WebPACK meta, što uključuje Arty Z7. Logički analizator pomaže u otklanjanju grešaka u logici, a HLS alat vam omogućava da prevedete C kod direktno u HDL.
Zynq platforme su pogodne za ugradnju Linux meta, a Arty Z7 nije izuzetak. Da bi vam pomogao da započnete, Digilent nudi Petalinux projekat koji će vas brzo pokrenuti sa Linux sistemom. Za više informacija pogledajte Arty Z7 Resursni centar (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start).
Arty Z7 se takođe može koristiti u Xilinxovom SDSoC okruženju, koje vam omogućava da dizajnirate FPGA ubrzane programe i video kanale sa lakoćom u potpuno C/C++ okruženju. Za više informacija o SDSoC, pogledajte Xilinx SDSoC stranica
(https://www.xilinx.com/products/design-tools/software-zone/sdsoc.html). Digilent će objaviti platformu sposobnu za video sa podrškom za Linux na vrijeme za izdanje SDSoC 2017.1. Imajte na umu da zbog manjeg FPGA u Arty Z7-10, samo vrlo osnovne demonstracije video obrade su uključene u tu platformu. Digilent preporučuje Arty Z7-20 za one koji su zainteresovani za obradu videa.
Oni koji su upoznati sa starijim Xilinx ISE/EDK setovima alata prije nego što je Vivado izašao, također mogu izabrati da koriste Arty Z7 u tom skupu alata. Digilent nema mnogo materijala koji bi to podržao, ali uvijek možete zatražiti pomoć na Digilent Forum (https://forum.digilentinc.com).
Power Supplies
Arty Z7 se može napajati preko Digilent USB-JTAG-UART port (J14) ili iz neke druge vrste izvora napajanja kao što je baterija ili eksterno napajanje. Jumper JP5 (blizu prekidača za napajanje) određuje koji se izvor napajanja koristi.
USB 2.0 port može isporučiti maksimalno 0.5 A struje prema specifikacijama. Ovo bi trebalo da obezbedi dovoljno snage za manje složene dizajne. Zahtjevnije aplikacije, uključujući one koje pokreću više perifernih ploča ili drugih USB uređaja, mogu zahtijevati više energije nego što USB port može pružiti. U ovom slučaju, potrošnja energije će se povećavati sve dok je USB host ne ograniči. Ovo ograničenje dosta varira između proizvođača host računara i zavisi od mnogih faktora. Kada je u trenutnoj granici, jednom voltage šine padnu ispod svoje nominalne vrijednosti, Zynq se resetuje signalom za resetiranje po uključenju i potrošnja energije se vraća na vrijednost mirovanja. Takođe, neke aplikacije će možda morati da rade bez povezivanja na USB port računara. U ovim slučajevima može se koristiti eksterno napajanje ili baterija.
Eksterno napajanje (npr. zidna bradavica) se može koristiti tako što ćete ga uključiti u utičnicu za napajanje (J18) i postaviti kratkospojnik JP5 na “REG”. Napajanje mora koristiti koaksijalni, centralno pozitivni utikač unutrašnjeg prečnika od 2.1 mm i isporučiti 7 VDC do 15 VDC. Odgovarajuće zalihe mogu se kupiti kod Digilenta webstranice ili putem dobavljača kataloga kao što je DigiKey. Napajanje voltage iznad 15VDC može uzrokovati trajno oštećenje. Odgovarajuće eksterno napajanje je uključeno u Arty Z7 pribor.
Slično korišćenju eksternog napajanja, baterija se može koristiti za napajanje Arty Z7 tako što ćete ga priključiti na štitni konektor i postaviti kratkospojnik JP5 na “REG”. Pozitivni terminal baterije mora biti spojen na pin s oznakom “VIN” na J7, a negativni terminal mora biti spojen na pin s oznakom GND () na J7.
Ugrađeni Texas Instruments TPS65400 PMU stvara potrebna napajanja od 3.3V, 1.8V, 1.5V i 1.0V iz glavnog ulaza napajanja. Tabela 1.1 pruža dodatne informacije (tipične struje jako zavise od Zynq konfiguracije i navedene vrijednosti su tipične za srednje veličine/brzine).
Arty Z7 nema prekidač za napajanje, tako da kada je izvor napajanja povezan i odabran sa JP5, uvijek će biti uključen. Za resetovanje Zynq-a bez isključivanja i ponovnog povezivanja napajanja, može se koristiti crveno dugme SRST. LED indikator napajanja () (LD13) je uključen kada sve šine napajanja dostignu svoju nominalnu zapreminutage.
| Snabdevanje | Krugovi | Current (max/typical) |
| 3.3V | FPGA I/O, USB portovi, satovi, Ethernet, SD slot, Flash, HDMI | 1.6A/0.1A do 1.5A |
| 1.0V | FPGA, Ethernet jezgro | 2.6A/0.2A do 2.1A |
| 1.5V | DDR3 | 1.8A/0.1A do 1.2A |
| 1.8V | FPGA pomoćni, Ethernet I/O, USB kontroler | 1.8A/0.1A do 0.6A |
Tabela 1.1. Arty Z7 napajanja.
Zynq APSoC arhitektura
Zynq APSoC je podijeljen u dva različita podsistema: Processing System (PS) i Programmable Logic (PL). Slika 2.1 pokazuje prekoview Zynq APSoC arhitekture, sa PS obojenim svijetlozelenom i PL žutom. Imajte na umu da PCIe Gen2 kontroler i Multi-gigabitni primopredajnici nisu dostupni na Zynq-7020 ili Zynq-7010 uređajima. 
(https://reference.digilentinc.com/_detail/zybo/zyng1.png?id=reference%3Aprogrammable-logic%3Aarty-z7%3Areference-manual)
Slika 2.1 Zynq APSoC arhitektura
PL je skoro identičan Xilinx 7-seriji Artix FPGA, osim što sadrži nekoliko namjenskih portova i magistrala koje ga čvrsto povezuju sa PS-om. PL također ne sadrži isti konfiguracijski hardver kao tipični FPGA serije 7 i mora se konfigurirati ili direktno od strane procesora ili preko JTAG luka.
PS se sastoji od mnogih komponenti, uključujući Jedinicu za obradu aplikacija (APU, koja uključuje 2 Cortex-A9 procesora), Interconnect Advanced Microcontroller Bus Architecture (AMBA), DDR3 memorijski kontroler i razne periferne kontrolere čiji su ulazi i izlazi multipleksirani na 54 namjenska pinovi (zvani Multiplexed I/O, ili MIO pinovi). Periferijski kontroleri koji nemaju svoje ulaze i izlaze spojene na MIO pinove mogu umjesto toga usmjeriti svoje I/O kroz PL, preko Extended-MIO (EMIO) sučelja. Periferijski kontroleri su povezani na procesore kao slave preko AMBA interkonekcije i sadrže kontrolne registre za čitanje/upisivanje koji se mogu adresirati u memorijskom prostoru procesora. Programabilna logika je također povezana na interkonekciju kao slave, a dizajn može implementirati više jezgara u FPGA tkivu od kojih svaka također sadrži adresabilne kontrolne registre. Nadalje, jezgre implementirane u PL mogu pokrenuti prekide u procesorima (veze koje nisu prikazane na slici 3) i izvršiti DMA pristupe DDR3 memoriji.
Postoje mnogi aspekti Zynq APSoC arhitekture koji su izvan opsega ovog dokumenta. Za potpun i detaljan opis, pogledajte Zynq tehnički referentni priručnik ug585-Zynq-7000TRM [PDF]
Tabela 2.1 prikazuje eksterne komponente povezane na MIO pinove Arty Z7. Zynq unapred podešene postavke File pronađeno na Arty Z7 Resursni centar (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start) može se uvesti u EDK i Vivado Designs kako bi se pravilno konfigurirao PS za rad s ovim perifernim uređajima.
| MIO 500 3.3 V | Periferije |
| Pin | ENET 0 | SPI Flash | USB 0 | Štit | UART 0 |
| 0 (N/C) | |||||
| 1 | CS () | ||||
| 2 | DQ0 | ||||
| 3 | DQ1 | ||||
| 4 | DQ2 | ||||
| 5 | DQ3 | ||||
| 6 | SCLK () | ||||
| 7 (N/C) | |||||
| 8 | SLCK FB | ||||
| 9 | Ethernet Reset | ||||
| 10 | Ethernet prekid | ||||
| 11 | USB preko struje | ||||
| 12 | Shield Reset | ||||
| 13 (N/C) | |||||
| 14 | UART ulaz | ||||
| 15 | UART izlaz |
| MIO 501 1.8V | Periferije | ||
| Pin | ENET 0 | USB 0 | SDIO 0 |
| 16 | TXCK | ||
| 17 | TXD0 | ||
| 18 | TXD1 | ||
| 19 | TXD2 | ||
| 20 | TXD3 | ||
| 21 | TXCTL | ||
| 22 | RXCK | ||
| 23 | RXD0 | ||
| 24 | RXD1 | ||
| 25 | RXD2 | ||
| 26 | RXD3 | ||
| 27 | RXCTL | ||
| 28 | PODACI4 | ||
| 29 | DIR | ||
| 30 | STP | ||
| 31 | NXT | ||
| 32 | PODACI0 | ||
| 33 | PODACI1 | ||
| 34 | PODACI2 | ||
| 35 | PODACI3 | ||
| 36 | CLK | ||
| 37 | PODACI5 | ||
| 38 | PODACI6 | ||
| 39 | PODACI7 | ||
| 40 | CCLK | ||
| 41 | CMD | ||
| 42 | D0 | ||
| 43 | D1 | ||
| 44 | D2 | ||
| 45 | D3 | ||
| 46 | RESETN | ||
| 47 | CD | ||
| 48 (N/C) | |||
| 49 (N/C) | |||
| 50 (N/C) | |||
| 51 (N/C) | |||
| 52 | MDC | ||
| 53 | MDIO |
Zynq konfiguracija
Za razliku od Xilinx FPGA uređaja, APSoC uređaji kao što je Zynq-7020 su dizajnirani oko procesora, koji se ponaša kao glavni za programabilnu logičku strukturu i sve druge periferne uređaje na čipu u sistemu za obradu. Ovo uzrokuje da Zynq proces pokretanja bude sličniji onom kod mikrokontrolera nego kod FPGA. Ovaj proces uključuje učitavanje procesora i izvršavanje Zynq Boot Image-a, koji uključuje First Stage Bootloader (FSBL), bitstream za konfigurisanje programabilne logike (opciono) i korisnička aplikacija. Proces pokretanja je podijeljen u tri stages:
Stage 0
Nakon što se Arty Z7 uključi ili se Zynq resetuje (u softveru ili pritiskom na SRST), jedan od procesora (CPU0) počinje da izvršava interni deo koda samo za čitanje koji se zove BootROM. Ako i samo ako je Zynq upravo uključen, BootROM će prvo zaključati stanje pinova režima u registar moda (pinovi režima su pričvršćeni za JP4 na Arty Z7). Ako se BootROM izvršava zbog događaja resetovanja, tada pinovi režima nisu zaključani i koristi se prethodno stanje registra režima. To znači da je Arty Z7 potreban ciklus napajanja da registruje bilo kakvu promjenu u kratkospojniku režima programiranja (JP4). Zatim, BootROM kopira FSBL iz oblika nepromjenjive memorije specificirane registrom načina rada u 256 KB interne RAM-a () unutar APU-a (nazvane On-Chip Memory, ili OCM). FSBL mora biti umotan u Zynq Boot Image kako bi ga BootROM ispravno kopirao. Posljednja stvar koju BootROM radi je predaja izvršenja na FSBL u OCM-u.
Stage 1
Tokom ovog stage, FSBL prvo završava konfigurisanje PS komponenti, kao što je DDR memorijski kontroler. Zatim, ako je bitstream prisutan u Zynq Boot Image-u, on se čita i koristi za konfiguraciju PL-a. Konačno, korisnička aplikacija se učitava u memoriju iz Zynq Boot Image-a i izvršavanje se predaje njoj.
Stage 2
Posljednji stage je izvršenje korisničke aplikacije koju je učitao FSBL. Ovo može biti bilo koja vrsta programa, od jednostavnog dizajna „Hello World“ do drugog Stage Boot loader koji se koristi za pokretanje operativnog sistema kao što je Linux. Za detaljnije objašnjenje procesa pokretanja, pogledajte Poglavlje 6 Zynq tehnički referentni priručnik (Podrška [PDF]).
Zynq Boot Image kreiran je pomoću Vivado i Xilinx Software Development Kit (Xilinx SDK). Za informacije o kreiranju ove slike pogledajte dostupnu Xilinx dokumentaciju za ove alate.
Arty Z7 podržava tri različita načina pokretanja: microSD, Quad SPI Flash i JTAG. Režim pokretanja se bira pomoću kratkospojnika Mode (JP4), koji utiče na stanje pinova konfiguracije Zynq nakon uključivanja. Slika 3.1 prikazuje kako su konfiguracijski pinovi Zynq povezani na Arty Z7.
(https://reference.digilentinc.com/_detail/reference/programmable-logic/arty-z7/arty-z7-config.png?d=reference%3Aprogrammable-ogic%3Aartyz7%3Areference-manual)
Slika 3.1. Arty Z7 konfiguracijske igle.
Tri načina pokretanja opisana su u sljedećim odjeljcima.
microSD režim pokretanja
Arty Z7 podržava pokretanje sa microSD kartice umetnute u konektor J9. Sljedeća procedura će vam omogućiti da pokrenete Zynq sa microSD-a sa standardnom Zynq Boot Image kreiranom pomoću Xilinx alata:
- Formatirajte microSD karticu pomoću FAT32 file sistem.
- Kopirajte Zynq Boot Image kreiranu pomoću Xilinx SDK-a na microSD karticu.
- Preimenujte Zynq Boot Image na microSD kartici u BOOT.bin.
- Izbacite microSD karticu iz računara i umetnite je u konektor J9 na Arty Z7.
- Priključite izvor napajanja na Arty Z7 i odaberite ga pomoću JP5.
- Postavite jedan kratkospojnik na JP4, kratko spojite dvije gornje igle (označene sa “SD”).
- Uključite ploču. Ploča će sada pokrenuti sliku na microSD kartici.
Quad SPI Boot Mode
Arty Z7 ima ugrađeni 16MB Quad-SPI Flash sa kojeg se Zynq može pokrenuti. Dokumentacija dostupna od Xilinxa opisuje kako koristiti Xilinx SDK za programiranje Zynq Boot Image-a u Flash uređaj priključen na Zynq. Nakon što se Quad SPI Flash učita sa Zynq Boot Image-om, možete slijediti sljedeće korake za pokretanje s njega:
- Priključite izvor napajanja na Arty Z7 i odaberite ga pomoću JP5.
- Postavite jedan kratkospojnik na JP4, kratko spojite dva središnja pina (označene s “QSPI”).
- Uključite ploču. Ploča će sada pokrenuti sliku pohranjenu u Quad SPI flash.
JTAG Boot Mode
Kada se smjesti u JTAG režimu pokretanja, procesor će čekati dok se softver ne učita od strane glavnog računara koristeći Xilinx alate. Nakon što je softver učitan, moguće je ili pustiti softver da počne da se izvršava, ili koračati kroz njega red po red koristeći Xilinx SDK.
Također je moguće direktno konfigurirati PL preko JTAG, nezavisno od procesora. Ovo se može uraditi pomoću Vivado hardverskog servera.
Arty Z7 je konfigurisan za pokretanje u Cascaded JTAG modu, koji omogućava pristup PS-u preko istog JTAG port kao PL. Također je moguće pokrenuti Arty Z7 u Independent JTAG mod učitavanjem kratkospojnika u JP2 i kratkim spojem. Ovo će uzrokovati da PS neće biti dostupan sa ugrađenog JTAG kola, a samo PL će biti vidljiv u lancu skeniranja. Za pristup PS-u preko JTAG dok u nezavisnoj JTAG modu, korisnici će morati usmjeriti signale za PJTAG periferiju preko EMIO-a i koristiti vanjski uređaj za komunikaciju s njim.
Quad SPI Flash
Arty Z7 ima Quad SPI serijski NOR blic. Na ovoj ploči se koristi Spansion S25FL128S. Multi-I/O SPI Flash memorija se koristi za obezbeđivanje nepromenljivog koda i skladištenja podataka. Može se koristiti za inicijalizaciju PS podsistema kao i za konfiguraciju PL podsistema. Relevantni atributi uređaja su:
- 16 MB ()
- x1, x2 i x4 podrška
- Brzine magistrale do 104 MHz (), podržava Zynq konfiguracijske stope @ 100 MHz (). U Quad SPI modu, ovo znači 400Mbs
- Napaja se od 3.3V
SPI Flash se povezuje na Zynq-7000 APSoC i podržava Quad SPI interfejs. Ovo zahteva vezu sa određenim pinovima u MIO banci 0/500, posebno MIO[1:6,8] kao što je navedeno u Zynq datasheet-u. Koristi se Quad-SPI način povratne sprege, tako da je qspi_sclk_fb_out/MIO[8] ostavljen da se slobodno prebacuje i povezan je samo na 20K pull-up otpornik na 3.3V. Ovo omogućava Quad SPI frekvenciju takta veću od FQSPICLK2 (pogledajte Zynq tehnički referentni priručnik
( ug585-Zynq-7000-TRM [PDF]) za više o ovome).
DDR memorija
Arty Z7 uključuje IS43TR16256A-125KBL DDR3 memorijske komponente koje stvaraju jedan rang, 16-bitni širok interfejs i ukupno 512MiB kapaciteta. DDR3 je povezan na kontroler tvrde memorije u procesorskom podsistemu (PS), kao što je navedeno u Zynq dokumentaciji.
PS uključuje interfejs AXI memorijskog porta, DDR kontroler, pridruženi PHY i namjensku I/O banku. Podržane su brzine DDR3 memorijskog interfejsa do 533 MHz ()/1066 Mbps¹.
Arty Z7 je rutiran sa 40 ohma (+/-10%) impedansom traga za jednostrane signale, a diferencijalni sat i stroboskopi postavljeni na 80 oma (+/-10%). Funkcija koja se zove DCI (Digitally Controlled Impedance) koristi se za usklađivanje snage pogona i impedanse završetka PS pinova sa impedansom traga. Na strani memorije, svaki čip kalibrira svoj završetak i snagu pogona pomoću otpornika od 240 oma na ZQ pinu.
Zbog rasporeda, dvije grupe bajtova podataka (DQ[0-7], DQ[8-15]) su zamijenjene. S istim efektom, bitovi podataka unutar grupa bajtova su također zamijenjeni. Ove promjene su transparentne za korisnika. Tokom cijelog procesa dizajna, slijedile su se smjernice Xilinx PCB-a.
I memorijski čipovi i PS DDR banka se napajaju iz napajanja od 1.5 V. Referenca srednje tačke od 0.75 V kreirana je jednostavnim otporničkim djeliteljem i dostupna je Zynq-u kao eksterna referenca.
Za pravilan rad, bitno je da je PS memorijski kontroler ispravno konfiguriran. Postavke se kreću od stvarnog ukusa memorije do kašnjenja praćenja na ploči. Za vašu udobnost, Zynq unapred podešene postavke file za Arty Z7 nalazi se na resursni centar
(https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start) i automatski konfiguriše IP jezgro Zynq Processing Systema sa ispravnim parametrima.
Za najbolje performanse DDR3, DRAM obuka je omogućena za nivelisanje pisanja, čitanje vrata i opcije oka za čitanje podataka u PS Configuration Tool u Xilinx alatima. Obuku se vrši dinamički od strane kontrolera kako bi se uzela u obzir kašnjenja na ploči, varijacije procesa i termalni pomak. Optimalne početne vrijednosti za proces obuke su kašnjenja ploče (kašnjenja širenja) za određene memorijske signale.
Kašnjenja ploče su specificirana za svaku od grupa bajtova. Ovi parametri su specifični za ploču i izračunati su iz izvještaja o dužini tragova PCB-a. Vrijednosti kašnjenja DQS do CLK i kašnjenja ploče izračunate su posebno prema dizajnu PCB-a memorijskog interfejsa Arty Z7.
Za više detalja o radu memorijskog kontrolera, pogledajte Xilinx Zynq tehnički referentni priručnik ( ug585-Zynq-7000-TRM [PDF]).
¹Maksimalna stvarna frekvencija takta je 525 MHz () na Arty Z7 zbog PLL ograničenja.
USB UART most (serijski port)
Arty Z7 uključuje FTDI FT2232HQ USB-UART most (priključen na konektor J14) koji vam omogućava da koristite PC aplikacije za
komuniciraju s pločom koristeći standardne naredbe COM porta (ili TTY sučelje u Linuxu). Upravljački programi se automatski instaliraju u Windows i novijim verzijama Linuxa. Podaci serijskog porta se razmjenjuju sa Zynq-om pomoću dvožičnog serijskog porta (TXD/RXD). Nakon što su upravljački programi instalirani, I/O komande se mogu koristiti sa PC-a usmjerene na COM port za proizvodnju serijskog prometa podataka na Zynq pinovima. Port je vezan za PS (MIO) pinove i može se koristiti u kombinaciji sa UART kontrolerom.
Zynq unapred podešene postavke file (dostupno u Arty Z7 Resursni centar (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start))
vodi računa o mapiranju ispravnih MIO pinova na UART 0 kontroler i koristi sljedeće standardne parametre protokola: 115200 brzina prijenosa, 1 stop bit, bez parnosti, 8-bitna dužina karaktera.
Dvije LED diode statusa na ploči pružaju vizualnu povratnu informaciju o prometu koji teče kroz port: LED za prijenos () (LD11) i LED za prijem () (LD10). Nazivi signala koji upućuju na smjer su iz tačke-view DTE (Data Terminal Equipment), u ovom slučaju PC.
FT2232HQ se takođe koristi kao kontroler za Digilent USB-JTAG kola, ali USB-UART i USB-JTAG funkcije se ponašaju potpuno nezavisno jedna od druge. Programeri zainteresirani za korištenje UART funkcionalnosti FT2232 u okviru svog dizajna ne moraju brinuti o JTAG kola koja ometaju UART prijenos podataka, i obrnuto. Kombinacija ove dvije karakteristike u jednom uređaju omogućava da se Arty Z7 programira, komunicira s njim putem UART-a i napaja sa računara povezanog sa jednim Micro USB kablom.
DTR signal iz UART kontrolera na FT2232HQ je povezan na MIO12 Zynq uređaja preko JP1. Ukoliko se Arduino IDE portira da radi sa Arty Z7, ovaj kratkospojnik može biti kratko spojen i MIO12 bi se mogao koristiti za postavljanje Arty Z7 u stanje „spreman za primanje nove skice“. Ovo bi oponašalo ponašanje tipičnih Arduino IDE pokretača.
microSD slot
Arty Z7 ima MicroSD slot (J9) za trajno skladištenje eksterne memorije, kao i za pokretanje Zynq-a. Utor je povezan sa bankom 1/501 MIO[40-47], uključujući Card Detect. Na strani PS-a, periferni SDIO 0 je mapiran na ove pinove i kontrolira komunikaciju sa SD karticom. Pinout se može vidjeti u tabeli 7.1. Periferijski kontroler podržava 1-bitni i 4-bitni SD način prijenosa, ali ne podržava SPI način rada. Na osnovu Zynq tehnički referentni priručnik ( Podrška [PDF] ), SDIO host mod je jedini podržani režim.
| Naziv signala | Opis | Zynq Pin | Pin za SD slot |
| SD_D0 | Podaci [0] | MIO42 | 7 |
| SD_D1 | Podaci [1] | MIO43 | 8 |
| SD_D2 | Podaci [2] | MIO44 | 1 |
| SD_D3 | Podaci [3] | MIO45 | 2 |
| SD_CCLK | Sat | MIO40 | 5 |
| SD_CMD | Command | MIO41 | 3 |
| SD_CD | Card Detect | MIO47 | 9 |
Tabela 7.1. microSD pinout
SD slot se napaja od 3.3V, ali je povezan preko MIO banke 1/501 (1.8V). Stoga, TI TXS02612 mjenjač nivoa izvodi ovaj prijevod. TXS02612 je zapravo 2-portni SDIO port ekspander, ali se koristi samo njegova funkcija pomicanja nivoa. Dijagram povezivanja može se vidjeti na slici 7.1. Mapiranjem ispravnih pinova i konfiguracijom interfejsa upravljaju Arty 7 Zynq presetovi file, dostupno na Arty Z7 Resursni centar (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start).
(https://reference.digilentinc.com/_detail/reference/programmable-logic/arty-z7/arty-z7-microsd.png?id=reference%3Aprogrammable-logic%3Aartyz7%3Areference-manual)
Slika 7.1. signali microSD slota
Podržane su i kartice male i velike brzine, a maksimalna frekvencija takta je 50 MHz (). Kartica klase 4 ili bolja je
preporučeno.
Pogledajte odjeljak 3.1 za informacije o tome kako pokrenuti sistem sa SD kartice. Za više informacija, konsultujte Zynq tehnički referentni priručnik ( ug585-Zynq-7000-TRM [PDF]).
USB Host
Arty Z7 implementira jedan od dva dostupna PS USB OTG interfejsa na Zynq uređaju. Microchip USB3320 USB 2.0 primopredajni čip sa 8-bitnim ALPI interfejsom se koristi kao PHY. PHY ima kompletan HS-USB Physical Front-End koji podržava brzine do 480Mbs. PHY je povezan na MIO banku 1/501, koja se napaja na 1.8V. Usb0 periferija se koristi na PS-u, povezana preko MIO[28-39]. USB OTG sučelje je konfigurirano da djeluje kao ugrađeni host. USB OTG i USB uređaji nisu podržani.
Arty Z7 je tehnički "ugrađeni host" jer ne pruža potrebnih 150 µF kapacitivnosti na VBUS-u koji je potreban da se kvalifikuje kao host opšte namene. Moguće je modificirati Arty Z7 tako da bude u skladu sa zahtjevima USB hosta opće namjene učitavanjem C41 sa kondenzatorom od 150 µF. Samo oni koji imaju iskustva u lemljenju malih komponenti na PCB-ima trebaju pokušati ovu preradu. Mnogi USB periferni uređaji će raditi sasvim dobro bez učitavanja C41. Bilo da je Arty Z7 konfigurisan kao embedded host ili host opšte namene, može da obezbedi 500 mA na 5V VBUS liniji. Imajte na umu da učitavanje C41 može uzrokovati da se Arty Z7 resetuje prilikom pokretanja ugrađenog Linuxa dok se napaja sa USB porta, bez obzira da li je bilo koji USB uređaj povezan na glavni port. Ovo je uzrokovano udarnom strujom koju C41 uzrokuje kada je USB host kontroler omogućen i VBUS prekidač za napajanje (IC9) uključen.
Imajte na umu da ako vaš dizajn koristi USB Host port (ugrađeni ili opće namjene), onda bi Arty Z7 trebao biti napajan preko baterije ili zidnog adaptera koji može pružiti više energije (kao što je onaj koji je uključen u Arty Z7 pribor).
Ethernet PHY
Arty Z7 koristi Realtek RTL8211E-VL PHY za implementaciju 10/100/1000 Ethernet porta za mrežnu vezu. PHY se povezuje na MIO Bank 501 (1.8V) i povezuje se sa Zynq-7000 APSoC preko RGMII za podatke i MDIO za upravljanje. Pomoćni signali prekida (INTB) i resetovanja (PHYRSTB) se povezuju na MIO pinove MIO10 i MIO9, respektivno.
Slika 9.1. Ethernet PHY signali
Nakon uključivanja, PHY počinje s uključenim automatskim pregovaranjem, oglašavanjem brzine veze 10/100/1000 i punim dupleksom. Ako je povezan partner koji podržava Ethernet, PHY automatski uspostavlja vezu s njim, čak i kada Zynq nije konfigurisan.
Dva LED indikatora statusa su ugrađena u blizini RJ-45 konektora koji ukazuje na promet (LD9) i važeće stanje veze (LD8). Tabela 9.1 prikazuje zadano ponašanje.
| Funkcija | Oznaka | Država | Opis |
| LINK | LD8 | Steady On | Link 10/100/1000 |
| Treperi 0.4 s UKLJUČENO, 2 sekunde ISKLJUČENO | Link, energetski efikasan Ethernet (EEE) način rada | ||
| ACT | LD9 | Trepere | Odašiljanje ili primanje |
Tabela 9.1. LED diode statusa Etherneta.
Zynq uključuje dva nezavisna Gigabit Ethernet kontrolera. Oni implementiraju 10/100/1000 half/full-duplex Ethernet MAC. Od ova dva, GEM 0 se može mapirati na MIO pinove na koje je povezan PHY. Pošto se MIO banka napaja od 1.8V, RGMII interfejs koristi 1.8V HSTL drajvere klase 1. Za ovaj I/O standard, eksterna referenca od 0.9V je osigurana u banci 501 (PS_MIO_VREF). Mapiranjem ispravnih pinova i konfiguracijom interfejsa upravlja Arty Z7 Zynq Presets file, dostupno na Arty Z7 Resursni centar (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start).
Iako bi zadana konfiguracija napajanja PHY-a mogla biti dovoljna u većini aplikacija, MDIO magistrala je dostupna za upravljanje. RTL8211E-VL je dodijeljena 5-bitna adresa 00001 na MDIO magistrali. Sa jednostavnim naredbama za čitanje i pisanje registra, informacije o statusu mogu se pročitati ili promijeniti konfiguraciju. Realtek PHY prati standardnu mapu registara za osnovnu konfiguraciju.
RGMII specifikacija zahteva odlaganje sata prijema (RXC) i odašiljanja (TXC) u odnosu na signale podataka (RXD[0:3], RXCTL i TXD[0:3], TXCTL). Xilinx PCB smjernice također zahtijevaju da se ovo odlaganje doda. RTL8211E-VL može umetnuti kašnjenje od 2 ns i na TXC i na RXC, tako da tragovi ploče ne moraju biti duži.
PHY se taktuje sa istih 50 MHz () oscilator koji taktira Zynq PS. Parazitni kapacitet dva opterećenja je dovoljno nizak da se pokreće iz jednog izvora.
Na Ethernet mreži, svakom čvoru je potrebna jedinstvena MAC adresa. U tu svrhu, jednokratno programirano (OTP) područje Quad-SPI blica je fabrički programirano sa 48-bitnim globalno jedinstvenim EUI-48/64™ kompatibilnim identifikatorom. Opseg OTP adresa [0x20;0x25] sadrži identifikator pri čemu je prvi bajt u redoslijedu bajtova prijenosa na najnižoj adresi. Pogledajte na Podaci za fleš memoriju (http://www.cypress.com/file/177966/download) za informacije o tome kako pristupiti OTP regijama. Kada koristite Petalinux, to se automatski rješava u U-boot-učitavaču, a Linux sistem se automatski konfiguriše da koristi ovu jedinstvenu MAC adresu.
Za više informacija o korištenju Gigabit Ethernet MAC-a, pogledajte Zynq tehnički referentni priručnik
( ug585-Zynq-7000-TRM [PDF]).
HDMI
Arty Z7 sadrži dva HDMI porta bez baferova: jedan izvorni port J11 (izlaz) i jedan ulazni port J10 (ulaz). Oba porta koriste HDMI utičnice tipa A sa signalima podataka i takta koji su terminirani i povezani direktno na Zynq PL.
I HDMI i DVI sistemi koriste isti standard TMDS signalizacije, direktno podržan od strane Zynq PL korisničke I/O infrastrukture. Takođe, HDMI izvori su kompatibilni sa DVI prijemnicima i obrnuto. Stoga se jednostavni pasivni adapteri (dostupni u većini prodavnica elektronike) mogu koristiti za pogon DVI monitora ili prihvatanje DVI ulaza. HDMI priključak uključuje samo digitalne signale, tako da je moguć samo DVI-D način rada.
19-pinski HDMI konektori uključuju tri diferencijalna kanala podataka, jedan diferencijalni sat, pet kanala GND () konekcije, jednožična sabirnica Consumer Electronics Control (CEC), dvožična sabirnica Display Data Channel (DDC) koja je u suštini I2C sabirnica, Hot Plug Detect (HPD) signal, 5V signal koji može isporučiti do 50mA , i jedan rezervirani (RES) pin. Svi signali bez napajanja su povezani na Zynq PL sa izuzetkom RES-a.
| Pin/Signal | J11 (izvor) | J10 (sudoper) | ||
| Opis | FPGA pin | Opis | FPGA pin | |
| D[2]_P, D[2]_N | Izlaz podataka | J18, H18 | Unos podataka | N20, P20 |
| D[1]_P, D[1]_N | Izlaz podataka | K19, J19 | Unos podataka | T20, U20 |
| D[0]_P, D[0]_N | Izlaz podataka | K17, K18 | Unos podataka | V20, W20 |
| CLK_P, CLK_N | Sat izlaz | L16, L17 | Unos sata | N18, P19 |
| CEC | Dvosmjerna kontrola potrošačke elektronike (opcionalno) | G15 | Dvosmjerna kontrola potrošačke elektronike (opcionalno) | H17 |
| SCL, SDA | DDC dvosmjerno (opciono) | M17, M18 | DDC bidirectional | U14, U15 |
| HPD/HPA | Ulaz za detekciju vrućeg priključka (obrnuti, opciono) | R19 | Hot-plug assert izlaz | T19 |
Tabela 10.1. Opis i dodjela HDMI pinova.
TMDS signali
HDMI/DVI je interfejs za digitalni video stream velike brzine koji koristi diferencijalnu signalizaciju sa minimalnom tranzicijom (TMDS). Da bi se bilo koji od HDMI portova pravilno koristio, u Zynq PL mora biti ugrađen predajnik ili prijemnik usklađen sa standardom. Detalji implementacije su izvan opsega ovog priručnika. Pogledajte video-biblioteku IP Core repozitorij na Digilent GitHub (https://github.com/Digilent) za gotovu referentnu IP adresu.
Pomoćni signali
Kad god je sudoper spreman i želi da najavi svoje prisustvo, on povezuje pin za napajanje 5V0 na pin HPD. Na Arty Z7, to se radi tako što se pojača signal Hot Plug Assert. Imajte na umu da ovo treba učiniti samo nakon što je DDC kanal slave implementiran u Zynq PL i spreman je za prijenos podataka prikaza.
Display Data Channel, ili DDC, je kolekcija protokola koji omogućavaju komunikaciju između ekrana (sink) i grafičkog adaptera (izvor). DDC2B varijanta je bazirana na I2C, pri čemu je master sabirnice izvor, a podređeni magistralni prijemnik. Kada izvor detektuje visok nivo na HPD pinu, on postavlja upit za prijemnik preko DDC magistrale za video mogućnosti. Određuje da li je sudoper sposoban za DVI ili HDMI i koje su rezolucije podržane. Tek nakon toga počinje video prenos. Za više informacija pogledajte VESA E-DDC specifikacije.
Consumer Electronics Control, ili CEC, je opcioni protokol koji omogućava da se kontrolne poruke prosleđuju preko HDMI lanca između različitih proizvoda. Uobičajeni slučaj upotrebe je da TV prenosi kontrolne poruke koje potiču sa univerzalnog daljinskog upravljača na DVR ili satelitski prijemnik. To je jednožični protokol na nivou od 3.3V povezan na Zynq PL korisnički I/O pin. Žicom se može kontrolisati na način otvorenog odvoda koji omogućava više uređaja koji dijele zajedničku CEC žicu. Pogledajte CEC dodatak specifikacijama HDMI 1.3 ili novijim za više informacija.
Izvori sata
Arty Z7 nudi 50 MHz () sat na Zynq PS_CLK ulaz, koji se koristi za generiranje taktova za svaki od PS podsistema. 50 MHz () ulaz omogućava procesoru da radi na maksimalnoj frekvenciji od 650 MHz () i DDR3 memorijski kontroler za rad na maksimalno 525 MHz () (1050 Mbps). Arty Z7 Zynq Presets file dostupno na Arty Z7 Resursni centar (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start) može se uvesti u IP jezgro Zynq Processing System u Vivado projektu kako bi se Zynq pravilno konfigurirao za rad sa 50 MHz () ulazni sat.
PS ima namjenski PLL koji može generirati do četiri referentna takta, svaki sa podesivim frekvencijama, koji se mogu koristiti za taktiranje prilagođene logike implementirane u PL. Uz to, Arty Z7 nudi eksterni 125 MHz () referentni sat direktno na pin H16 PL. Eksterni referentni takt omogućava da se PL koristi potpuno nezavisno od PS-a, što može biti korisno za jednostavne aplikacije koje ne zahtevaju procesor.
PL Zynq-a također uključuje MMCM-ove i PLL-ove koji se mogu koristiti za generiranje taktova sa preciznim frekvencijama i faznim odnosima. Bilo koji od četiri PS referentna takta ili 125 MHz () eksterni referentni sat se može koristiti kao ulaz za MMCM i PLL. Arty Z7-10 uključuje 2 MMCM-a i 2 PLL-a, a Arty Z7-20 uključuje 4 MMCM-a i 4 PLL-a. Za potpuni opis mogućnosti Zynq PL resursa za taktiranje, pogledajte “Korisnički vodič za resurse za taktiranje serije 7 FPGA” koji je dostupan od Xilinxa.
Slika 11.1 prikazuje šemu takta koja se koristi na Arty Z7. Imajte na umu da se izlaz referentnog takta iz Ethernet PHY koristi kao 125 MHz () referentni sat na PL, kako bi se smanjili troškovi uključivanja namjenskog oscilatora za ovu svrhu. Imajte na umu da će CLK125 biti onemogućen kada se Ethernet PHY (IC1) zadrži u hardverskom resetovanju tako što će PHYRSTB signal smanjiti.
Slika 11.1. Arty Z7 takt.
Osnovni I / O
Arty Z7 ploča uključuje dvije trobojne LED diode, 2 prekidača, 4 tipke i 4 pojedinačne LED diode kao što je prikazano na slici 12.1. Tasteri i klizni prekidači su povezani na Zynq PL preko serijskih otpornika kako bi se spriječilo oštećenje od nenamjernih kratkih spojeva (moglo bi doći do kratkog spoja ako je FPGA pin dodijeljen gumbu ili kliznom prekidaču nenamjerno definiran kao izlaz). Četiri tastera su "trenutni" prekidači koji obično generišu niski izlaz kada su u mirovanju, a visoki samo kada se pritisnu. Klizni prekidači generiraju konstantne visoke ili niske ulaze ovisno o njihovoj poziciji.
Slika 12.1. Arty Z7 GPIO ().
Četiri pojedinačne visokoefikasne LED diode su anodno povezane sa Zynq PL preko otpornika od 330 oma, tako da će se uključiti kada logički visoki voltage se primjenjuje na njihov odgovarajući I/O pin. Dodatne LED diode koje nisu dostupne korisnicima ukazuju na uključenje, status PL programiranja i status USB i Ethernet porta.
Trobojne LED diode
Arty Z7 ploča sadrži dvije trobojne LED diode. Svaka trobojna LED () ima tri ulazna signala koji pokreću katode tri manje interne LED diode: jednu crvenu, jednu plavu i jednu zelenu. Pokretanje signala koji odgovara jednoj od ovih boja visoko će osvetliti unutrašnjost LED (). Ulazne signale pokreće Zynq PL kroz tranzistor, koji invertuje signale. Stoga, da osvijetlite trobojnu LED (), odgovarajući signali moraju biti visoki. Trobojni LED () će emitovati boju ovisno o kombinaciji internih LED dioda koje se trenutno svijetle. Za nprample, ako se crveni i plavi signali voze visoko, a zeleni nisko, trobojni LED () emitovaće ljubičastu boju.
Digilent snažno preporučuje upotrebu pulsno-širinske modulacije (PWM) prilikom pokretanja trobojnih LED dioda. Dovođenje bilo kojeg od ulaza na stabilnu logičku '1' rezultirat će LED () biti osvetljen na neprijatno jakom nivou. Ovo možete izbjeći tako što ćete osigurati da se nijedan od trobojnih signala ne pokreće s više od 50% radnog ciklusa. Korištenje PWM također uvelike proširuje potencijalnu paletu boja trobojne LED diode. Pojedinačno podešavanje radnog ciklusa svake boje između 50% i 0% uzrokuje da različite boje budu osvijetljene različitim intenzitetom, omogućavajući prikazivanje gotovo bilo koje boje.
Mono audio izlaz
Ugrađeni audio priključak (J13) pokreće Sallen-Key Butterworth Low-pass filter 4. reda koji pruža mono audio izlaz. Krug niskopropusnog filtera prikazan je na slici 14.1. Ulaz filtera (AUD_PWM) je spojen na Zynq PL pin R18. Digitalni ulaz će obično biti impulsno-širinski moduliran (PWM) ili moduliran gustinom impulsa (PDM) signal otvorenog odvoda koji proizvodi FPGA. Signal se mora pokrenuti nisko za logičku '0' i ostaviti u visokoj impedansi za logičku '1'. Ugrađeni pull-up otpornik na čistu analognu 3.3V šinu će uspostaviti odgovarajuću voltage za logiku '1'. Niskopropusni filter na ulazu će djelovati kao filter za rekonstrukciju za pretvaranje digitalnog signala moduliranog širinom impulsa u analogni vol.tage na audio izlazu.
(Slika 13.1. Audio izlazni krug.
Signal za isključivanje zvuka (AUD_SD) se koristi za utišavanje audio izlaza. Povezuje se na Zynq PL pin T17. Da bi se koristio audio izlaz, ovaj signal mora biti doveden do logičkog visokog nivoa.
Frekvencijski odziv SK Butterworth Low-Pass filtera je prikazan na slici 13.2. Analiza AC kola je urađena pomoću NI Multisim 12.0.
Slika 13.2. Frekvencijski odziv audio izlaza.
Pulsno-širinska modulacija
Širinsko modulirani (PWM) signal je lanac impulsa na nekoj fiksnoj frekvenciji, pri čemu svaki impuls potencijalno ima različitu širinu. Ovaj digitalni signal može se proći kroz jednostavan niskopropusni filtar koji integrira digitalni valni oblik za proizvodnju analognogtage proporcionalno prosječnoj širini impulsa u nekom intervalu (interval je određen graničnom frekvencijom od 3dB niskopropusnog filtera i frekvencijom impulsa). Za nprampda, ako su impulsi visoki u prosjeku 10% raspoloživog perioda impulsa, tada će integrator proizvesti analognu vrijednost koja je 10% Vdd vol.tage. Slika 13.1.1 prikazuje talasni oblik predstavljen kao PWM signal.
Slika 13.1.1. PWM Waveform.
PWM signal mora biti integrisan da bi se definisao analogni voltage. Frekvencija niskopropusnog filtera 3dB bi trebala biti red veličine niža od PWM frekvencije tako da se energija signala na PWM frekvenciji filtrira iz signala. Za nprampAko audio signal mora sadržavati do 5 kHz informacija o frekvenciji, tada bi PWM frekvencija trebala biti najmanje 50 kHz (a po mogućnosti čak i viša). Općenito, u smislu vjernosti analognog signala, što je veća PWM frekvencija, to bolje. Slika 13.1.2 prikazuje prikaz PWM integratora koji proizvodi izlaznu zapreminutage integracijom niza impulsa. Obratite pažnju na izlazni signal filtera stabilnog stanja ampOmjer litude prema Vdd je isti kao radni ciklus širine impulsa (radni ciklus je definiran kao vrijeme visokog pulsa podijeljeno s vremenom pulsnog prozora).
Figure 13.1.2. PWM Output Voltage.
Resetuj izvore
Resetiranje napajanja
Zynq PS podržava eksterne signale za resetovanje po uključenju. Reset po uključenju je glavni reset cijelog čipa. Ovaj signal resetuje svaki registar u uređaju koji može biti resetovan. Arty Z7 pokreće ovaj signal iz PGOOD signala regulatora snage TPS65400 kako bi držao sistem u resetovanju dok sva napajanja ne budu ispravna.
Prekidač na dugme za programiranje
PROG prekidač, označen PROG, uključuje Zynq PROG_B. Ovo resetuje PL i uzrokuje da se DONE poništi. PL će ostati nekonfigurisan sve dok ga procesor ili preko J ne reprogramiraTAG.
Resetovanje podsistema procesora
Reset eksternog sistema, označen kao SRST, resetuje Zynq uređaj bez ometanja okruženja za otklanjanje grešaka. Za nprampda, prethodne tačke prekida koje je postavio korisnik ostaju važeće nakon resetovanja sistema. Zbog sigurnosnih razloga, resetovanje sistema briše sav memorijski sadržaj unutar PS-a, uključujući OCM. PL se takođe briše tokom resetovanja sistema. Resetovanje sistema ne uzrokuje ponovno postavljanje iglica za vezivanje režima pokretanjaampLED.
Dugme SRST također uzrokuje prebacivanje signala CK_RST kako bi se pokrenulo resetiranje na bilo kojem pričvršćenom štitu.
Pmod Ports
Pmod portovi su 2×6, pod pravim uglom, ženski konektori od 100 mil razmaka koji se spajaju sa standardnim 2×6 pin zaglavljima. Svaki 12-pinski Pmod port pruža dva 3.3V VCC () signala (pinovi 6 i 12), dva signala uzemljenja (pinovi 5 i 11) i osam logičkih signala, kao što je prikazano na slici 15.1. The VCC () i igle za uzemljenje mogu isporučiti do 1A struje, ali se mora paziti da se ne prekorači bilo koji proračun napajanja ugrađenih regulatora ili vanjskog napajanja (pogledajte ograničenja struje šine od 3.3 V navedena u odjeljku “Napajanje”) .
(https://reference.digilentinc.com/_detail/reference/programmable-logic/arty-z7/arty-z7-pmod.png?id=reference%3Aprogrammable-logic%3Aartyz7%3Areference-manual)
Slika 15.1. Pmod dijagram porta
Digilent proizvodi veliku kolekciju Pmod dodatnih ploča koje se mogu pričvrstiti na Pmod konektore za proširenje kako bi dodali gotove funkcije kao što su A/D, D/A, drajveri motora, senzori i druge funkcije. Vidi www.digilentinc.com (http://www.digilentinc.com) za više informacija.
Svaki Pmod port koji se nalazi na Digilent FPGA pločama spada u jednu od četiri kategorije: standardni, MIO povezan, XADC ili brzi. Arty Z7 ima dva Pmod porta, od kojih su oba tipa velike brzine. Sljedeći odjeljak opisuje tip Pmod porta velike brzine.
High-Speed Pmods
Visokobrzi Pmodovi imaju svoje signale podataka usmjerene kao diferencijalne parove usklađene s impedancijom za maksimalne brzine prebacivanja. Imaju jastučiće za učitavanje otpornika za dodatnu zaštitu, ali Arty Z7 se isporučuje s njima napunjenim kao šantovi od 0 oma. Sa serijskim otpornicima ranžiranim, ovi Pmodovi ne nude zaštitu od kratkih spojeva, ali omogućavaju mnogo veće brzine prebacivanja. Signali su upareni sa susjednim signalima u istom redu: pinovi 1 i 2, pinovi 3 i 4, pinovi 7 i 8 i pinovi 9 i 10.
Tragovi se rutiraju 100 ohma (+/- 10%) diferencijala.
Ako se pinovi na ovom portu koriste kao jednostrani signali, upareni parovi mogu pokazati preslušavanje. U aplikacijama u kojima je ovo problem, jedan od signala bi trebao biti uzemljen (odbijati ga nisko od FPGA) i koristiti njegov par za signal na kraju signala.
Budući da Pmodovi velike brzine imaju šantove od 0 oma umjesto zaštitnih otpornika, operater mora poduzeti mjere opreza kako bi osigurao da ne izazovu kratke spojeve.
Arduino/chipKIT štitni konektor
Arty Z7 se može povezati sa standardnim Arduino i chipKIT štitovima radi dodavanja proširene funkcionalnosti. Posebna pažnja posvećena je dizajnu Arty Z7 kako bi se osiguralo da je kompatibilan sa većinom Arduino i chipKIT štitova na tržištu. Zaštitni konektor ima 49 pinova povezanih na Zynq PL za digitalni I/O opće namjene na Arty Z7-20 i 26 na Arty Z7-10. Zbog fleksibilnosti FPGA, moguće je koristiti ove pinove za gotovo sve uključujući digitalno čitanje/pisanje, SPI konekcije, UART veze, I2C veze i PWM. Šest od ovih pinova (označenih AN0-AN5) se takođe može koristiti kao single-end analogni ulazi sa ulaznim opsegom od 0V-3.3V, a još šest (označeno AN6-11) se može koristiti kao diferencijalni analogni ulazi.
Napomena: Arty Z7 nije kompatibilan sa štitovima koji emituju digitalne ili analogne signale od 5V. Zabijanje pinova na Arty Z7 štitnom konektoru iznad 5V može uzrokovati oštećenje Zynq-a.
(https://reference.digilentinc.com/_media/reference/programmable-logic/arty-z7/arty-z7-shield.png)
Slika 16.1. Dijagram pinova štita.
| Pin Name | Funkcija štita | Arty Z7 Connection |
| IO0–IO13 | I/O pinovi opšte namene | Pogledajte odjeljak pod naslovom “Shield Digital I/O” |
| IO26–IO41, A (IO42) | Arty Z7-20 I/O pinovi opšte namene | Pogledajte odjeljak pod naslovom “Shield Digital I/O” |
| SCL | I2C sat | Pogledajte odjeljak pod naslovom “Shield Digital I/O” |
| SDA | I2C podaci | Pogledajte odjeljak pod naslovom “Shield Digital I/O” |
| SCLK () | SPI sat | Pogledajte odjeljak pod naslovom “Shield Digital I/O” |
| MOSI () | Izlaz SPI podataka | Pogledajte odjeljak pod naslovom “Shield Digital I/O” |
| MISO () | SPI podaci u | Pogledajte odjeljak pod naslovom “Shield Digital I/O” |
| SS | SPI Slave Select | Pogledajte odjeljak pod naslovom “Shield Digital I/O” |
| A0–A5 | Single-Ended Analog Input | Pogledajte odjeljak pod naslovom “Shield Analog I/O” |
| A6–A11 | Diferencijalni analogni ulaz | Pogledajte odjeljak pod naslovom “Shield Analog I/O” |
| Pin Name | Funkcija štita | Arty Z7 Connection |
| V_P, V_N | Namjenski diferencijalni analogni ulaz | Pogledajte odjeljak pod naslovom “Shield Analog I/O” |
| XGND | XADC Analog Ground | Povezano na mrežu koja se koristi za upravljanje referentnom uzemljenjem XADC na Zynq-u (VREFN) |
| XVREF | XADC Analog Voltage Referenca | Povezano na 1.25 V, 25mA šinu koja se koristi za pogon XADC voltagreferenca na Zynq (VREFP) |
| N/C | Nije povezan | Nije povezan |
| IOREF | Digital I/O Voltage referenca | Povezano na Arty Z7 3.3V Power Rail (pogledajte odjeljak "Napajanje") |
| RST | Vratite na Shield | Povezano na crveno dugme “SRST” i MIO pin 12 na Zynq-u. Kada je JP1 kratko spojen, on je također povezan na DTR signal FTDI USB-UART mosta. |
| 3V3 | 3.3V Power Rail | Povezano na Arty Z7 3.3V Power Rail (pogledajte odjeljak "Napajanje") |
| 5V0 | 5.0V Power Rail | Povezano na Arty Z7 5.0V Power Rail (pogledajte odjeljak "Napajanje") |
| GND (), G | Ground | Povezan sa Zemljom Arty Z7 |
| VIN | Power Input | Povezano paralelno sa konektorom za eksterno napajanje (J18). |
Tabela 16.1. Opisi pinova štita.
Shield Digital I/O
Pinovi povezani direktno na Zynq PL mogu se koristiti kao ulazi ili izlazi opće namjene. Ovi pinovi uključuju I2C, SPI i I/O pinove opće namjene. Između FPGA i digitalnih I/O pinova postoje serijski otpornici od 200 Ohma koji pomažu u zaštiti od slučajnih kratkih spojeva (sa izuzetkom AN5-AN0 signala, koji nemaju serijske otpornike, i AN6-AN12 signala, koji imaju Otpornici serije 100 Ohma). Apsolutni maksimum i preporučena radna zapreminatagPodaci za ove igle su navedeni u tabeli ispod.
IO26-IO41 i A (IO42) nisu dostupni na Arty Z7-10. Takođe, AN0-AN5 se ne može koristiti kao digitalni I/O na Arty Z7-10. To je zbog manje I/O pinova dostupnih na Zynq-7010 nego na Zynq-7020.
| Absolute Minimum Voltage | Preporučena minimalna radna voltage | Preporučena maksimalna radna zapreminatage | Apsolutni maksimum Voltage | |
| Powered | -0.4 V | -0.2 V | 3.4 V | 3.75 V |
| Bez napajanja | -0.4 V | N/A | N/A | 0.55 V |
Tabela 16.1.1. Shield Digital Voltages. Za više informacija o električnim karakteristikama pinova povezanih na Zynq PL, pogledajte Zynq-7000 datasheet
(ds187-XC7Z010-XC7Z020-Data-Sheet) iz Xilinxa.
Shield Analog I/O
Pinovi označeni A0-A11 i V_P/V_N se koriste kao analogni ulazi za XADC modul Zynq-a. Zynq očekuje da se ulazi u rasponu od 0-1 V. Na pinovima označenim A0-A5 koristimo eksterno kolo za smanjenje ulaznog volumenatage od 3.3V. Ovo kolo je prikazano na slici 16.2.1. Ovo kolo omogućava XADC modulu da precizno izmjeri bilo koju zapreminutage između 0V i 3.3V (u odnosu na Arty Z7 GND ()) koji se primjenjuje na bilo koju od ovih pinova. Ako želite da koristite pinove sa oznakom A0-A5 kao digitalne ulaze ili izlaze, oni su takođe povezani direktno na Zynq PL pre kola otpornika za dele (takođe prikazano na slici 16.2.1) na Arty Z7-20. Ova dodatna veza nije napravljena na Arty Z7-10, zbog čega se ovi signali mogu koristiti samo kao analogni ulazi na toj varijanti.
(https://reference.digilentinc.com/_media/reference/programmable-logic/arty-z7/arty-z7-shield-an.png)
Slika 16.2.1. Jednostruki analogni ulazi.
Pinovi sa oznakom A6-A11 su povezani direktno na 3 para pinova sa analognim mogućnostima na Zynq PL preko anti-aliasing filtera. Ovo kolo je prikazano na slici 16.2.2. Ovi parovi pinova mogu se koristiti kao diferencijalni analogni ulazi sa voltagrazlika između 0-1V. Parni brojevi su povezani na pozitivne pinove para, a neparni na negativne pinove (tako da A6 i A7 formiraju analogni ulazni par pri čemu je A6 pozitivan, a A7 negativan). Imajte na umu da iako su jastučići za kondenzator prisutni, oni nisu napunjeni za ove pinove. Budući da se pinovi FPGA sa analognim mogućnostima mogu koristiti i kao normalni digitalni FPGA pinovi, moguće je koristiti i ove pinove za digitalni I/O.
Pinovi označeni sa V_P i V_N su povezani na VP_0 i VN_0 namenske analogne ulaze FPGA. Ovaj par pinova može se koristiti i kao diferencijalni analogni ulaz sa voltage između 0-1V, ali se ne mogu koristiti kao digitalni I/O. Kondenzator u kolu prikazanom na slici 16.2.2 za ovaj par pinova je napunjen na Arty Z7.
Slika 16.2.2. Diferencijalni analogni ulazi.
XADC jezgro unutar Zynq-a je dvokanalni 12-bitni analogno-digitalni pretvarač koji može raditi pri 1 MSPS. Svaki kanal se može pokretati bilo kojim od analognih ulaza spojenih na shield pinove. XADC jezgro se kontrolira i pristupa iz korisničkog dizajna preko Dynamic Reconfiguration Port (DRP). DRP takođe omogućava pristup voltagMonitori koji su prisutni na svakoj od FPGA šina za napajanje i temperaturni senzor koji je interni u FPGA. Za više informacija o korištenju jezgre XADC, pogledajte Xilinx dokument pod naslovom “7 Series FPGAs and Zynq-7000 All Programmable SoC XADC Dual 12-Bit 1 MSPS Analog-to-Digital Converter”. Takođe je moguće pristupiti XADC jezgri direktno koristeći PS, preko “PS-XADC” interfejsa. Ovaj interfejs je u potpunosti opisan u 30. poglavlju Zynq
Tehnički referentni priručnik ( ug585-Zynq-7000-TRM [PDF]). rm (https://reference.digilentinc.com/tag/rm?do=showtag&tag=rm), dok (https://reference.digilentinc.com/tag/doc?do=showtag&tag=doc), arty-z7
(https://reference.digilentinc.com/tag/arty-z7?do=showtag&tag=arty-z7)
Pretplatite se na naš Newsletter
| Ime |
| Prezime |
| Email adresa |
| Naši partneri Xilinx University Program (https://store.digilentinc.com/partneuniversity-program/) Technology Partners (https://store.digilentinc.com/technolpartners/) Distributeri (https://store.digilentinc.com/ourdistributors/) |
Tehnička podrška Forum (https://forum.digilentinc.com) Referentni Wiki (https://reference.digilentinc.com) Kontaktirajte nas (https://store.digilentinc.com/contactus/) |
| Informacije o kupcima(https://youtube.com/user/digilentinc) FAQ(https://resource.digilentinc.com/verify) Informacije o prodavnici (https://store.digilentinc.com/store-info/) |
Podaci o kompaniji
O nama |
Dokumenti / Resursi
 |
DIGILENT Development Board Arty Z7 [pdf] Korisnički priručnik Razvojni odbor Arty Z7 |
