Manual de referencia Arty Z7
O Arty Z7 é unha plataforma de desenvolvemento lista para usar deseñada ao redor do Zynq-7000 ™ All-Programmable System-on-Chip (AP SoC) de Xilinx. A arquitectura Zynq-7000 integra estreitamente un procesador ARM Cortex-A650 de 9 MHz () de dobre núcleo con lóxica Field Programmable Gate Array (FPGA) da serie 7 Xilinx. Este emparellamento outorga a capacidade de rodear un potente procesador cun conxunto único de periféricos e controladores definidos por software, adaptados por vostede para a aplicación de destino.
Os conxuntos de ferramentas Vivado, Petalinux e SDSoC proporcionan un camiño accesible entre definir o seu conxunto periférico personalizado e levar a súa funcionalidade a un sistema operativo Linux () ou un programa bare metal que se executa no procesador. Para aqueles que buscan unha experiencia de deseño lóxico dixital máis tradicional, tamén é posible ignorar os procesadores ARM e programar o FPGA de Zynq como faría con calquera outro FPGA Xilinx. Digilent ofrece unha serie de materiais e recursos para o Arty Z7 que o fará funcionar rapidamente coa ferramenta que elixe.
Manual de referencia Arty Z7 [Reference.Digilentinc]
Descarga este manual de referencia
- Este manual de referencia aínda non está dispoñible para descargar.
Características
Procesador ZYNQ
- Procesador Cortex-A650 de dobre núcleo a 9 MHz
- Controlador de memoria DDR3 con 8 canles DMA e 4 portos esclavos AXI3 de alto rendemento
- Controladores periféricos de alto ancho de banda: Ethernet 1G, USB 2.0, SDIO
- Controlador periférico de baixo ancho de banda: SPI, UART, CAN, I2C
- Programable desde JTAG, flash Quad-SPI e tarxeta microSD
- Lóxica programable equivalente a Artix-7 FPGA
Memoria
- DDR512 de 3 MB con bus de 16 bits a 1050 Mbps
- Flash de catro MB SPI de 16 MB con identificador compatible EUI-48/48 ™ globalmente de 64 bits programado de fábrica
- ranura microSD
Poder
- Alimentado desde USB ou calquera outra fonte de enerxía externa de 7V-15V
USB e Ethernet
- Gigabit Ethernet PHY
- USB-JTAG Circuitos de programación
- Ponte USB-UART
- USB OTG PHY (só admite host)
Audio e Vídeo
- Porto de sumidoiro HDMI (entrada)
- Porto fonte HDMI (saída)
- Saída de audio mono impulsada por PWM con jack de 3.5 mm
Conmutadores, pulsadores e LED
- 4 pulsadores
- 2 interruptores deslizantes
- 4 LEDs
- 2 LED RGB
Conectores de expansión
- Dous portos Pmod
- 16 E / S FPGA totais
- Conector Arduino / chipKIT Shield
- Ata 49 E / S FPGA totais (ver táboa a continuación)
- 6 entradas analóxicas de 0-3.3V de extremo único para XADC
- 4 entradas analóxicas 0-1.0V diferenciais a XADC
Opcións de compra
O Arty Z7 pódese mercar cun Zynq-7010 ou cun Zynq-7020 cargado. Estas dúas variantes de produtos Arty Z7 denomínanse Arty Z7-10 e Arty Z7-20, respectivamente. Cando a documentación de Digilent describe a funcionalidade común a estas dúas variantes, denomínanse colectivamente como "Arty Z7". Ao describir algo que só é común a unha variante específica, a variante será chamada explícitamente polo seu nome.
A única diferenza entre o Arty Z7-10 e o Arty Z7-20 son as capacidades da parte Zynq e a cantidade de E / S dispoñibles no conector de blindaxe. Os procesadores Zynq teñen as mesmas capacidades, pero o -20 ten un FPGA interno aproximadamente 3 veces maior que o -10. As diferenzas entre as dúas variantes resúmense a continuación:
| Variante do produto | Arty Z7-10 | Arty Z7-20 |
| Parte Zynq | XC7Z010-1CLG400C | XC7Z020-1CLG400C |
| 1 chip MSPS ADC () | Si | Si |
| Mesas de busca (LUT) | 17,600 | 53,200 |
| Chanclas | 35,200 | 106,400 |
| Bloquear RAM () | 270 KB | 630 KB |
| Baldosas de xestión de reloxos | 2 | 4 |
| Escudo dispoñible E/S | 26 | 49 |
No Arty Z7-10, a fila interior do escudo dixital (IO26-IO41) e IOA (tamén coñecido como IO42) non están conectados ao FPGA, e A0-A5 só se pode usar como entradas analóxicas. Isto non afectará a funcionalidade da maioría dos escudos Arduino existentes, porque a maioría non utilizan esta fila interna de sinais dixitais.
O taboleiro pódese mercar de forma autónoma ou cun vale para desbloquear o conxunto de ferramentas Xilinx SDSoC. O vale SDSoC desbloquea unha licenza dun ano e só se pode usar co Arty Z1. Despois de caducar a licenza, calquera versión de SDSoC que se lanzou durante este período de 7 ano pode seguir empregándose indefinidamente. Para obter máis información sobre a compra, consulte a páxina do produto Arty Z1 (http://store.digilentinc.com/artyz7-apsoc-zynq-7000-development-board-for-makers-and-hobbyists/).
No momento da compra, tamén é posible engadir unha tarxeta microSD, fonte de alimentación 12V 3A e cable micro USB segundo sexa necesario.
Teña en conta que debido ao FPGA máis pequeno no Zynq-7010, non é moi adecuado para ser usado en SDSoC para aplicacións de visión incrustadas. Recomendamos á xente que adquira o Arty Z7-20 se está interesado neste tipo de aplicacións.
Diferenzas con PYNQ-Z1
Arty Z7-20 comparte o mesmo SoC co PYNQ-Z1. En función das funcións, Arty Z7-20 falta a entrada do micrófono, pero engade un botón de reinicio de acendido. O software escrito para PYNQ-Z1 debería funcionar sen cambios, a excepción da entrada de micrófono, cuxo pin FPGA non se conecta.
Soporte de software
O Arty Z7 é totalmente compatible coa Vivado Design Suite de alto rendemento de Xilinx. Este conxunto de ferramentas combina o deseño lóxico FPGA e o desenvolvemento de software ARM integrado nun fluxo de deseño intuitivo e fácil de usar. Pódese usar para deseñar sistemas de calquera complexidade, desde un sistema operativo completo que executa varias aplicacións de servidor en tándem, ata un sinxelo programa de metal espido que controla algúns LEDs.
Tamén é posible tratar o Zynq AP SoC como unha FPGA autónoma para aqueles que non estean interesados en usar o procesador no seu deseño. A partir da versión 2015.4 de Vivado, as funcións de Analizador lóxico e Síntese de alto nivel de Vivado son gratuítas para todos. WebPACK obxectivos, que inclúe o Arty Z7. O Logic Analyzer axuda coa lóxica de depuración e a ferramenta HLS permítelle compilar código C directamente en HDL.
As plataformas Zynq son axeitadas para ser obxectivos incrustados de Linux e Arty Z7 non é unha excepción. Para axudarche a comezar, Digilent fornece un proxecto Petalinux que che fará funcionar rapidamente cun sistema Linux. Para obter máis información, consulte o Centro de recursos Arty Z7 (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start).
O Arty Z7 tamén se pode empregar no entorno SDSoC de Xilinx, que lle permite deseñar programas acelerados FPGA e canalizacións de vídeo con facilidade nun entorno totalmente C / C ++. Para obter máis información sobre SDSoC, consulte o Sitio Xilinx SDSoC
(https://www.xilinx.com/products/design-tools/software-zone/sdsoc.html). Digilent lanzará a tempo unha plataforma compatible con Vídeo con soporte para Linux para a versión SDSoC 2017.1. Teña en conta que debido á menor FPGA no Arty Z7-10, só se inclúen con esta plataforma demostracións de procesamento de vídeo moi básicas. Digilent recomenda o Arty Z7-20 para aqueles interesados no procesamento de vídeo.
Aqueles que estean familiarizados cos antigos conxuntos de ferramentas ISE / EDK de Xilinx antes do lanzamento de Vivado tamén poden optar por usar o Arty Z7 nese conxunto de ferramentas. Digilent non ten moitos materiais para apoiar isto, pero sempre pode pedir axuda no Foro Digilent (https://forum.digilentinc.com).
Fontes de alimentación
O Arty Z7 pódese alimentar desde o Digilent USB-JTAG-Porto UART (J14) ou doutro tipo de fonte de alimentación, como unha batería ou fonte de alimentación externa. O puente JP5 (preto do interruptor de alimentación) determina que fonte de enerxía se utiliza.
Un porto USB 2.0 pode entregar un máximo de 0.5 A de corrente segundo as especificacións. Isto debería proporcionar enerxía suficiente para deseños de menor complexidade. As aplicacións máis esixentes, incluídas as que manexan varias placas periféricas ou outros dispositivos USB, poden requirir máis enerxía da que pode proporcionar o porto USB. Neste caso, o consumo de enerxía aumentará ata que sexa limitado polo host USB. Este límite varía moito entre os fabricantes de ordenadores host e depende de moitos factores. Cando no límite actual, unha vez que o voltagOs carrís caen por debaixo do seu valor nominal, o Zynq restablece o sinal de reinicio de encendido e o consumo de enerxía volve ao seu valor inactivo. Ademais, é posible que algunhas aplicacións teñan que executarse sen estar conectadas ao porto USB dun PC. Nestes casos, pódese utilizar unha fonte de alimentación externa ou unha batería.
Pódese utilizar unha fonte de alimentación externa (por exemplo, verruga de parede) conectándoa á toma de alimentación (J18) e configurando o puente JP5 en “REG”. A subministración debe utilizar un enchufe coaxial de 2.1 mm de diámetro interno con centro positivo e entregar 7VDC a 15VDC. Os materiais axeitados pódense mercar no Digilent websitio ou a través de vendedores de catálogos como DigiKey. Alimentación voltages superior a 15VDC pode causar danos permanentes. O kit de accesorios Arty Z7 inclúe unha fonte de alimentación externa adecuada.
Do mesmo xeito que se usa unha fonte de alimentación externa, pódese usar unha batería para alimentar o Arty Z7 conectándoo ao conector de blindaxe e axustando o puente JP5 a "REG". O terminal positivo da batería debe estar conectado ao pin etiquetado como "VIN" en J7 e o terminal negativo debe estar conectado ao pin etiquetado GND () en J7.
O PMU integrado Texas Instruments TPS65400 crea as fontes necesarias de 3.3 V, 1.8 V, 1.5 V e 1.0 V a partir da entrada de enerxía principal. A táboa 1.1 proporciona información adicional (as correntes típicas dependen moito da configuración de Zynq e os valores proporcionados son típicos dos deseños de tamaño medio / velocidade).
O Arty Z7 non ten un interruptor de alimentación, polo que cando se conecte e seleccione unha fonte de enerxía con JP5, sempre estará acendida. Para restablecer o Zynq sen desconectar e volver conectar a fonte de alimentación, pódese usar o botón vermello SRST. O LED indicador de alimentación () (LD13) está aceso cando todos os raíles de alimentación alcanzan o seu volumen nominaltage.
| Abastecemento | Circuítos | Current (max/typical) |
| 3.3 V | E / S FPGA, portos USB, reloxos, Ethernet, ranura SD, Flash, HDMI | 1.6A / 0.1A a 1.5A |
| 1.0 V | FPGA, núcleo Ethernet | 2.6A / 0.2A a 2.1A |
| 1.5 V | DDR3 | 1.8A / 0.1A a 1.2A |
| 1.8 V | Auxiliar FPGA, E / S Ethernet, controlador USB | 1.8A / 0.1A a 0.6A |
Táboa 1.1. Fontes de alimentación Arty Z7.
Arquitectura Zynq APSoC
O Zynq APSoC divídese en dous subsistemas distintos: o sistema de procesamento (PS) e a lóxica programable (PL). A figura 2.1 mostra un sobreview da arquitectura Zynq APSoC, co PS de cor verde claro e o PL en amarelo. Teña en conta que o controlador PCIe Gen2 e os transceptores multigigabit non están dispoñibles nos dispositivos Zynq-7020 ou Zynq-7010. 
(https://reference.digilentinc.com/_detail/zybo/zyng1.png?id=reference%3Aprogrammable-logic%3Aarty-z7%3Areference-manual)
Figura 2.1 Arquitectura Zynq APSoC
O PL é case idéntico a un Artix FPGA da serie Xilinx 7, agás que contén varios portos e buses dedicados que o acoplan estreitamente ao PS. O PL tampouco contén o mesmo hardware de configuración que un FPGA típico da serie 7, e debe ser configurado directamente polo procesador ou mediante o JTAG porto.
O PS consta de moitos compoñentes, incluíndo a Unidade de Procesamento de Aplicacións (APU, que inclúe 2 procesadores Cortex-A9), a Interconexión Advanced Microcontroller Bus Architecture (AMBA), o Controlador de memoria DDR3 e varios controladores periféricos coas súas entradas e saídas multiplexadas a 54 dedicadas. pines (chamados pines E / S multiplexados ou MIO). Os controladores periféricos que non teñen as súas entradas e saídas conectadas a pines MIO poden no seu lugar encamiñar as súas E / S a través do PL, a través da interface Extended-MIO (EMIO). Os controladores periféricos están conectados aos procesadores como escravos a través da interconexión AMBA e conteñen rexistros de control lexibles / gravables dirixibles no espazo de memoria dos procesadores. A lóxica programable tamén está conectada á interconexión como escravo e os deseños poden implementar varios núcleos no tecido FPGA que cada un tamén contén rexistros de control direccionables. Ademais, os núcleos implementados no PL poden provocar interrupcións nos procesadores (conexións non mostradas na figura 3) e realizar accesos DMA á memoria DDR3.
Hai moitos aspectos da arquitectura Zynq APSoC que están fóra do alcance deste documento. Para unha descrición completa e completa, consulte o Manual de referencia técnica de Zynq ug585-Zynq-7000TRM [PDF]
A táboa 2.1 mostra os compoñentes externos conectados aos pinos MIO do Arty Z7. Os presets de Zynq File atopado no Centro de recursos Arty Z7 (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start) pódese importar a EDK e Vivado Designs para configurar correctamente o PS para que funcione con estes periféricos.
| MIO 500 3.3 V | Periféricos |
| Pin | ENET 0 | Flash SPI | USB 0 | Escudo | UART 0 |
| 0 (N / C) | |||||
| 1 | CS () | ||||
| 2 | DQ0 | ||||
| 3 | DQ1 | ||||
| 4 | DQ2 | ||||
| 5 | DQ3 | ||||
| 6 | SCLK () | ||||
| 7 (N / C) | |||||
| 8 | SLCK FB | ||||
| 9 | Restablecemento Ethernet | ||||
| 10 | Interrupción Ethernet | ||||
| 11 | USB sobre corrente | ||||
| 12 | Restablecemento do escudo | ||||
| 13 (N / C) | |||||
| 14 | Entrada UART | ||||
| 15 | Saída UART |
| MIO 501 1.8 V | Periféricos | ||
| Pin | ENET 0 | USB 0 | SDIO 0 |
| 16 | TXCK | ||
| 17 | TXD0 | ||
| 18 | TXD1 | ||
| 19 | TXD2 | ||
| 20 | TXD3 | ||
| 21 | TXCTL | ||
| 22 | RXCK | ||
| 23 | RXD0 | ||
| 24 | RXD1 | ||
| 25 | RXD2 | ||
| 26 | RXD3 | ||
| 27 | RXCTL | ||
| 28 | DATOS4 | ||
| 29 | DIR | ||
| 30 | STP | ||
| 31 | NXT | ||
| 32 | DATOS0 | ||
| 33 | DATOS1 | ||
| 34 | DATOS2 | ||
| 35 | DATOS3 | ||
| 36 | CLK | ||
| 37 | DATOS5 | ||
| 38 | DATOS6 | ||
| 39 | DATOS7 | ||
| 40 | CCLK | ||
| 41 | CMD | ||
| 42 | D0 | ||
| 43 | D1 | ||
| 44 | D2 | ||
| 45 | D3 | ||
| 46 | RESTABLECER | ||
| 47 | CD | ||
| 48 (N / C) | |||
| 49 (N / C) | |||
| 50 (N / C) | |||
| 51 (N / C) | |||
| 52 | MDC | ||
| 53 | MDI |
Configuración de Zynq
A diferenza dos dispositivos FPGA Xilinx, os dispositivos APSoC como o Zynq-7020 están deseñados arredor do procesador, que actúa como mestre do tecido lóxico programable e de todos os demais periféricos no chip do sistema de procesamento. Isto fai que o proceso de arranque de Zynq sexa máis semellante ao dun microcontrolador que ao dun FPGA. Este proceso implica que o procesador cargue e execute unha imaxe de arranque de Zynq, que inclúe un First Stage Bootloader (FSBL), un fluxo de bits para configurar a lóxica programable (opcional) e unha aplicación de usuario. O proceso de arranque divídese en tres segundostages:
Stage 0
Despois de que o Arty Z7 estea acendido ou o Zynq se restableza (no software ou premendo SRST), un dos procesadores (CPU0) comeza a executar unha peza interna de código de só lectura chamado BootROM. Se e só se o Zynq acaba de acenderse, o BootROM primeiro bloqueará o estado dos pinos de modo no rexistro de modo (os pinos de modo están unidos a JP4 no Arty Z7). Se o BootROM está a executarse debido a un evento de restablecemento, entón os pines de modo non están bloqueados e úsase o estado anterior do rexistro de modo. Isto significa que o Arty Z7 precisa un ciclo de potencia para rexistrar calquera cambio no jumper do modo de programación (JP4). A continuación, o BootROM copia un FSBL desde a forma de memoria non volátil especificada polo rexistro de modo aos 256 KB de RAM interna () dentro da APU (chamada memoria On-Chip ou OCM). O FSBL debe estar envolto nunha imaxe de arranque de Zynq para que o BootROM a copie correctamente. O último que fai BootROM é entregar a execución ao FSBL en OCM.
Stage 1
Durante este stage, o FSBL primeiro remata de configurar os compoñentes PS, como o controlador de memoria DDR. Entón, se un fluxo de bits está presente na imaxe de arranque de Zynq, lese e utilízase para configurar o PL. Finalmente, a aplicación do usuario cárgase na memoria desde a imaxe de arranque de Zynq e entrégase a súa execución.
Stage 2
O último stage é a execución da aplicación de usuario que foi cargada polo FSBL. Este pode ser calquera tipo de programa, desde un simple deseño "Hello World" ata un Second Stage O cargador de arranque utilízase para iniciar un sistema operativo como Linux. Para unha explicación máis completa do proceso de arranque, consulte o Capítulo 6 do Manual de referencia técnica de Zynq (Apoio [PDF]).
A imaxe de arranque de Zynq créase co Vivado e o Xilinx Software Development Kit (Xilinx SDK). Para obter información sobre a creación desta imaxe, consulte a documentación Xilinx dispoñible para estas ferramentas.
O Arty Z7 admite tres modos de arranque diferentes: microSD, Quad SPI Flash e JTAG. O modo de arranque selecciónase mediante o jumper Mode (JP4), que afecta o estado dos pinos de configuración de Zynq despois do acendido. A Figura 3.1 mostra como se conectan os pinos de configuración Zynq no Arty Z7.
(https://reference.digilentinc.com/_detail/reference/programmable-logic/arty-z7/arty-z7-config.png?d=reference%3Aprogrammable-ogic%3Aartyz7%3Areference-manual)
Figura 3.1. Pines de configuración Arty Z7.
Os tres modos de arranque descríbense nas seguintes seccións.
Modo de arranque microSD
O Arty Z7 admite o arranque desde unha tarxeta microSD inserida no conector J9. O seguinte procedemento permitiralle iniciar o Zynq desde microSD cunha imaxe de inicio Zynq estándar creada coas ferramentas Xilinx:
- Formatea a tarxeta microSD cun FAT32 file sistema.
- Copia a imaxe de arranque de Zynq creada co Xilinx SDK na tarxeta microSD.
- Cambie o nome da imaxe de arranque de Zynq na tarxeta microSD a BOOT.bin.
- Expulse a tarxeta microSD do seu ordenador e insíraa no conector J9 do Arty Z7.
- Conecte unha fonte de enerxía ao Arty Z7 e selecciónea usando JP5.
- Coloque un só puente en JP4, cortocircuitando os dous pins superiores (etiquetados como "SD").
- Acende o taboleiro. A placa agora iniciará a imaxe na tarxeta microSD.
Modo de arranque Quad SPI
O Arty Z7 ten un Flash Quad-SPI incorporado de 16 MB desde o que pode arrincar Zynq. A documentación dispoñible en Xilinx describe como usar Xilinx SDK para programar unha imaxe de arranque Zynq nun dispositivo Flash conectado a Zynq. Unha vez que o Quad SPI Flash se cargou cunha imaxe de arranque de Zynq, pódense seguir os seguintes pasos para iniciar desde ela:
- Conecte unha fonte de enerxía ao Arty Z7 e selecciónea usando JP5.
- Coloque un só puente en JP4, cortocircuitando os dous pins centrais (etiquetados como "QSPI").
- Acende o taboleiro. A placa agora iniciará a imaxe almacenada no flash Quad SPI.
JTAG Modo de arranque
Cando se coloca en JTAG modo de inicio, o procesador agardará ata que un ordenador host cargue o software mediante as ferramentas Xilinx. Despois de cargar o software, é posible deixar que o software comece a executarse ou avanzar liña por liña usando Xilinx SDK.
Tamén é posible configurar directamente o PL sobre JTAG, independente do procesador. Isto pódese facer usando o servidor de hardware Vivado.
O Arty Z7 está configurado para arrancar en Cascaded JTAG modo, que permite acceder ao PS a través do mesmo modo JTAG porto como o PL. Tamén é posible arrancar o Arty Z7 en Independent JTAG modo cargando un puente en JP2 e acortandoo. Isto fará que o PS non sexa accesible desde o J a bordoTAG circuítos, e só o PL será visible na cadea de exploración. Para acceder ao PS a través de JTAG mentres que en independente JTAG modo, os usuarios terán que dirixir os sinais para o PJTAG periférico a través de EMIO e use un dispositivo externo para comunicarse con el.
Flash Quad SPI
O Arty Z7 ten un flash serie NOR SPI Quad. Neste taboleiro úsase o Spansion S25FL128S. A memoria flash Multi-I / O SPI úsase para proporcionar código non volátil e almacenamento de datos. Pode usarse para inicializar o subsistema PS e configurar o subsistema PL. Os atributos do dispositivo relevantes son:
- 16 MB ()
- Soporte x1, x2 e x4
- Velocidades de bus de ata 104 MHz (), soportando velocidades de configuración de Zynq a 100 MHz (). No modo Quad SPI, isto tradúcese en 400 Mb
- Alimentado desde 3.3V
O SPI Flash conéctase ao Zynq-7000 APSoC e admite a interface Quad SPI. Isto require conexión a pinos específicos do Banco MIO 0/500, concretamente MIO [1: 6,8] como se describe na folla de datos de Zynq. Utilízase o modo de retroalimentación Quad-SPI, polo que se deixa qspi_sclk_fb_out / MIO [8] para alternar libremente e só está conectado a unha resistencia de extracción de 20K a 3.3V. Isto permite unha frecuencia de reloxo Quad SPI maior que FQSPICLK2 (consulte o manual de referencia técnica de Zynq
( ug585-Zynq-7000-TRM [PDF]) para máis información sobre isto).
Memoria DDR
O Arty Z7 inclúe compoñentes de memoria DDR43 IS16256TR125A-3KBL creando unha interface de rango único de 16 bits de ancho e un total de 512MiB de capacidade. O DDR3 está conectado ao controlador de memoria dura do subsistema de procesador (PS), como se indica na documentación de Zynq.
O PS incorpora unha interface de porto de memoria AXI, un controlador DDR, o PHY asociado e un banco de E / S dedicado. Admítense velocidades de interface DDR3 de ata 533 MHz () / 1066 Mbps¹.
Arty Z7 foi encamiñado con 40 ohmios (+/- 10%) de impedancia de rastrexo para sinais de extremo único, e o reloxo diferencial e os estroboscópicos fixáronse en 80 ohmios (+/- 10%). Unha característica chamada DCI (Impedancia controlada dixitalmente) úsase para facer coincidir a forza da unidade e a impedancia de terminación dos pins PS coa impedancia de traza. No lado da memoria, cada chip calibra a súa terminación ao morrer e a forza da unidade usando unha resistencia de 240 ohmios no pin ZQ.
Por razóns de deseño, intercambiáronse os dous grupos de bytes de datos (DQ [0-7], DQ [8-15]). Co mesmo efecto, tamén se intercambiaron os bits de datos dentro dos grupos de bytes. Estes cambios son transparentes para o usuario. Durante todo o proceso de deseño, seguíronse as pautas do PCB Xilinx.
Tanto os chips de memoria como o banco PS DDR son alimentados pola fonte de 1.5 V. A referencia de punto medio de 0.75 V créase cun simple divisor de resistencias e está dispoñible para o Zynq como referencia externa.
Para un funcionamento correcto, é esencial que o controlador de memoria PS estea configurado correctamente. As configuracións van desde o sabor real da memoria ata os atrasos de rastrexo do taboleiro. Para a súa comodidade, os presets de Zynq file para o Arty Z7 ofrécese no centro de recursos
(https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start) e configura automaticamente o núcleo IP do sistema de procesamento Zynq cos parámetros correctos.
Para obter o mellor rendemento DDR3, o adestramento DRAM está habilitado para as opcións de nivelación de escritura, lectura e lectura de datos na ferramenta de configuración PS nas ferramentas Xilinx. O adestrador realízase dinámicamente para ter en conta os atrasos da tarxeta, as variacións do proceso e a deriva térmica. Os valores de partida óptimos para o proceso de adestramento son os retardos da placa (retardos de propagación) para certos sinais de memoria.
Os atrasos da placa especifícanse para cada un dos grupos de bytes. Estes parámetros son específicos da placa e calculáronse a partir dos informes de lonxitude de traza do PCB. Os valores de retardo de DQS a CLK e retardo de tarxeta calcúlanse especificamente para o deseño de PCB da interface de memoria Arty Z7.
Para máis detalles sobre o funcionamento do controlador de memoria, consulte Xilinx Manual de referencia técnica de Zynq ( ug585-Zynq-7000-TRM [PDF]).
¹A frecuencia máxima de reloxo real é de 525 MHz () no Arty Z7 debido á limitación de PLL.
Ponte USB UART (porto serie)
O Arty Z7 inclúe unha ponte USB-UART FTDI FT2232HQ (conectada ao conector J14) que permite usar aplicacións de PC para
comunicarse coa placa usando comandos de porto COM estándar (ou a interface TTY en Linux). Os controladores instálanse automaticamente en Windows e nas versións máis recentes de Linux. Os datos do porto serie intercámbianse co Zynq mediante un porto serie de dous fíos (TXD / RXD). Despois de instalar os controladores, os comandos de E / S poden usarse desde o PC dirixido ao porto COM para producir tráfico de datos serie nos pins Zynq. O porto está ligado a pines PS (MIO) e pódese usar en combinación co controlador UART.
Os presets de Zynq file (dispoñible no Centro de recursos Arty Z7 (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start))
ocúpase de mapear os pins MIO correctos ao controlador UART 0 e utiliza os seguintes parámetros de protocolo predeterminados: taxa de 115200 baudios, 1 bit de parada, sen paridade, lonxitude de caracteres de 8 bits.
Dous LED de estado integrados proporcionan información visual sobre o tráfico que circula polo porto: o LED de transmisión () (LD11) e o LED de recepción () (LD10). Os nomes de sinal que implican dirección son dende o punto deview do DTE (Data Terminal Equipment), neste caso o PC.
O FT2232HQ tamén se usa como controlador para o Digilent USB-JTAG circuítos, pero o USB-UART e USB-JTAG funcións compórtanse de forma totalmente independente unhas das outras. Os programadores interesados en usar a funcionalidade UART do FT2232 dentro do seu deseño non teñen que preocuparse polo J.TAG circuítos que interfiren coas transferencias de datos UART e viceversa. A combinación destas dúas funcións nun único dispositivo permite que o Arty Z7 sexa programado, comunicado a través de UART e alimentado desde un ordenador conectado cun único cable Micro USB.
O sinal DTR do controlador UART do FT2232HQ está conectado a MIO12 do dispositivo Zynq a través de JP1. No caso de que o IDE Arduino sexa portado para traballar co Arty Z7, pódese cortocircuitar este jumper e poderíase usar MIO12 para colocar o Arty Z7 nun estado "listo para recibir un novo esbozo". Isto imitaría o comportamento dos típicos cargadores de arranque Arduino IDE.
Slot microSD
O Arty Z7 ofrece unha ranura MicroSD (J9) para almacenamento de memoria externa non volátil e para arrincar o Zynq. A ranura está conectada ao Banco 1/501 MIO [40-47], incluído Detección de tarxeta. No lado PS, o periférico SDIO 0 está mapeado a estes pins e controla a comunicación coa tarxeta SD. O pinout pódese ver na táboa 7.1. O controlador periférico admite modos de transferencia SD de 1 e 4 bits, pero non admite o modo SPI. Baseado no Manual de referencia técnica de Zynq ( Apoio [PDF]), O modo de host SDIO é o único modo compatible.
| Nome do sinal | Descrición | Pin de Zynq | Pin de ranura SD |
| SD_D0 | Datos [0] | MIO42 | 7 |
| SD_D1 | Datos [1] | MIO43 | 8 |
| SD_D2 | Datos [2] | MIO44 | 1 |
| SD_D3 | Datos [3] | MIO45 | 2 |
| SD_CCLK | Reloxo | MIO40 | 5 |
| SD_CMD | Comando | MIO41 | 3 |
| SD_CD | Detección de tarxeta | MIO47 | 9 |
Táboa 7.1. pinout microSD
A ranura SD está alimentada a partir de 3.3 V pero está conectada a través do banco MIO 1/501 (1.8 V). Polo tanto, un cambiador de nivel TI TXS02612 realiza esta tradución. O TXS02612 é en realidade un expansor de portos SDIO de 2 portos, pero só se usa a súa función de cambio de nivel. O diagrama de conexión pódese ver na Figura 7.1. A asignación dos pinos correctos e a configuración da interface encárganse os presets Arty 7 Zynq file, dispoñible no Centro de recursos Arty Z7 (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start).
(https://reference.digilentinc.com/_detail/reference/programmable-logic/arty-z7/arty-z7-microsd.png?id=reference%3Aprogrammable-logic%3Aartyz7%3Areference-manual)
Figura 7.1. sinais de slot microSD
Tanto as tarxetas de baixa velocidade como as de alta velocidade son compatibles, sendo a frecuencia de reloxo máxima de 50 MHz (). Unha tarxeta de clase 4 ou mellor é
recomendado.
Consulte a sección 3.1 para obter información sobre como arrancar desde unha tarxeta SD. Para obter máis información, consulte o Manual de referencia técnica de Zynq ( ug585-Zynq-7000-TRM [PDF]).
Host USB
O Arty Z7 implementa unha das dúas interfaces PS USB OTG dispoñibles no dispositivo Zynq. Como PHY utilízase un chip transceptor USB 3320 Microchip USB2.0 cunha interface ALPI de 8 bits. O PHY presenta un front-end físico HS-USB completo que admite velocidades de ata 480 Mb. O PHY está conectado ao MIO Bank 1/501, que funciona con 1.8 V. O periférico usb0 úsase no PS, conectado a través de MIO [28-39]. A interface USB OTG está configurada para actuar como un host incrustado. Non se admiten os modos USB OTG e dispositivo USB.
O Arty Z7 é técnicamente un "host incrustado" porque non proporciona os 150 µF de capacidade requiridos en VBUS necesarios para cualificar como un host de uso xeral. É posible modificar o Arty Z7 para que cumpra cos requisitos de host USB de uso xeral cargando C41 cun condensador de 150 µF. Só os experimentados na soldadura de pequenos compoñentes nos PCB deberían intentar esta reelaboración. Moitos dispositivos periféricos USB funcionarán ben sen cargar C41. Se o Arty Z7 está configurado como un host incrustado ou un host de propósito xeral, pode proporcionar 500 mA na liña VBUS de 5V. Teña en conta que a carga de C41 pode facer que Arty Z7 se restableza ao arrincar Linux integrado mentres se alimenta desde o porto USB, independentemente de que algún dispositivo USB estea conectado ao porto host. Isto é causado pola corrente de entrada que C41 provoca cando o controlador host USB está activado e o interruptor de alimentación VBUS (IC9) está activado.
Teña en conta que se o seu deseño usa o porto USB host (integrado ou de uso xeral), entón o Arty Z7 debería alimentarse mediante unha batería ou un adaptador de parede capaz de proporcionar máis enerxía (como o incluído no kit de accesorios Arty Z7).
Ethernet PHY
O Arty Z7 usa un Realtek RTL8211E-VL PHY para implementar un porto Ethernet 10/100/1000 para a conexión de rede. O PHY conéctase ao Banco MIO 501 (1.8 V) e interfazase co Zynq-7000 APSoC vía RGMII para datos e MDIO para xestión. Os sinais de interrupción auxiliar (INTB) e reset (PHYRSTB) conéctanse aos pinos MIO MIO10 e MIO9, respectivamente.
Figura 9.1. Sinais PHY Ethernet
Despois do encendido, o PHY comeza coa negociación automática activada, anunciando velocidades de ligazón 10/100/1000 e full-duplex. Se hai un socio compatible con Ethernet conectado, o PHY establece automaticamente unha ligazón con el, incluso con Zynq non configurado.
Dous LEDs indicadores de estado están a bordo preto do conector RJ-45 que indica tráfico (LD9) e estado de enlace válido (LD8). A táboa 9.1 mostra o comportamento predeterminado.
| Función | Designador | Estado | Descrición |
| ENLACE | LD8 | Aceso constante | Ligazón 10/100/1000 |
| Parpadeante 0.4 segundos ON, 2 segundos OFF | Enlace, modo Ethernet Efficient Energy (EEE) | ||
| ACT | LD9 | Parpadeante | Transmitir ou recibir |
Táboa 9.1. LEDs de estado Ethernet.
O Zynq incorpora dous controladores Gigabit Ethernet independentes. Implementan un MAC Ethernet 10/100/1000 half/full-duplex. Destes dous, GEM 0 pódese asignar aos pinos MIO onde está conectado o PHY. Dado que o banco MIO funciona con 1.8 V, a interface RGMII usa controladores HSTL Clase 1.8 de 1 V. Para este estándar de E/S, se proporciona unha referencia externa de 0.9 V no banco 501 (PS_MIO_VREF). A asignación dos pinos correctos e a configuración da interface encárganse os presets Arty Z7 Zynq file, dispoñible no Centro de recursos Arty Z7 (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start).
Aínda que a configuración de potencia predeterminada do PHY pode ser suficiente na maioría das aplicacións, o bus MDIO está dispoñible para a súa xestión. O RTL8211E-VL ten asignada a dirección 5 de 00001 bits no bus MDIO. Con ordes de lectura e escritura de rexistros sinxelas, pódese ler a información de estado ou cambiar a configuración. O Realtek PHY segue un mapa de rexistro estándar da industria para a configuración básica.
A especificación RGMII solicita que a recepción (RXC) e transmita o reloxo (TXC) se retarden en relación aos sinais de datos (RXD [0: 3], RXCTL e TXD [0: 3], TXCTL). As directrices de PCB Xilinx tamén requiren que se engada esta demora. O RTL8211E-VL é capaz de inserir un atraso de 2ns tanto no TXC coma no RXC para que non se necesite facer máis tempo o rastrexo da placa.
O PHY está rexistrado desde o mesmo 50 MHz () oscilador que marca o Zynq PS. A capacidade parásita das dúas cargas é o suficientemente baixa como para ser conducida desde unha única fonte.
Nunha rede Ethernet, cada nodo precisa un enderezo MAC único. Para este fin, a rexión programable dunha soa vez (OTP) do flash Quad-SPI foi programada de fábrica cun identificador compatible EUI-48/48 ™ global de 64 bits. O intervalo de enderezos OTP [0x20; 0x25] contén o identificador co primeiro byte na orde de bytes de transmisión na dirección máis baixa. Consulte o Ficha técnica de memoria flash (http://www.cypress.com/file/177966/download) para obter información sobre como acceder ás rexións OTP. Cando se usa Petalinux, isto trátase automaticamente no cargador de arranque U-boot e o sistema Linux configúrase automaticamente para usar este enderezo MAC único.
Para obter máis información sobre o uso do Gigabit Ethernet MAC, consulte o Manual de referencia técnica de Zynq
( ug585-Zynq-7000-TRM [PDF]).
HDMI
O Arty Z7 contén dous portos HDMI sen buffer: un porto fonte J11 (saída) e un porto sumidoiro J10 (entrada). Ambos portos utilizan receptáculos HDMI tipo A cos datos e os sinais de reloxo rematados e conectados directamente ao Zynq PL.
Tanto os sistemas HDMI como DVI utilizan o mesmo estándar de sinalización TMDS, compatible directamente coa infraestrutura de E / S de usuario de Zynq PL. Ademais, as fontes HDMI son compatibles con disipadores DVI e viceversa. Así, pódense usar adaptadores pasivos sinxelos (dispoñibles na maioría das tendas de electrónica) para dirixir un monitor DVI ou aceptar unha entrada DVI. O receptáculo HDMI só inclúe sinais dixitais, polo que só é posible o modo DVI-D.
Os conectores HDMI de 19 pines inclúen tres canles de datos diferenciais, un de diferencial cinco GND () conexións, un bus de control electrónico de consumo (CEC) dun fío, un bus de datos de visualización de dous fíos (DDC) que é esencialmente un bus I2C, un sinal Hot Plug Detect (HPD), un sinal de 5 V capaz de entregar ata 50 mA , e un pin reservado (RES). Todos os sinais sen enerxía están conectados ao Zynq PL coa excepción de RES.
| Pin/Signal | J11 (fonte) | J10 (pía) | ||
| Descrición | FPGA alfinete | Descrición | FPGA alfinete | |
| D [2] _P, D [2] _N | Saída de datos | J18, H18 | Entrada de datos | N20, P20 |
| D [1] _P, D [1] _N | Saída de datos | K19, J19 | Entrada de datos | T20, U20 |
| D [0] _P, D [0] _N | Saída de datos | K17, K18 | Entrada de datos | V20, W20 |
| CLK_P, CLK_N | Saída de reloxo | L16, L17 | Entrada de reloxo | N18, P19 |
| CEC | Control de electrónica de consumo bidireccional (opcional) | G15 | Control de electrónica de consumo bidireccional (opcional) | H17 |
| SCL, SDA | DDC bidireccional (opcional) | M17, M18 | DDC bidireccional | Sub14, Sub15 |
| HPD / HPA | Entrada de detección de conexión en quente (invertida, opcional) | R19 | Saída de afirmación de enchufe en quente | T19 |
Táboa 10.1. Descrición e asignación de pin HDMI.
Sinais TMDS
HDMI / DVI é unha interface de fluxo de vídeo dixital de alta velocidade que usa a sinalización diferencial minimizada pola transición (TMDS). Para facer un uso adecuado de calquera dos portos HDMI, cómpre implementar un transmisor ou receptor que cumpra o estándar no Zynq PL. Os detalles de implementación están fóra do alcance deste manual. Consulte o repositorio IP Core da biblioteca de vídeo no Digilent GitHub (https://github.com/Digilent) para IP de referencia lista para usar.
Sinais auxiliares
Sempre que un lavabo está listo e desexa anunciar a súa presenza, conecta o pin de subministración 5V0 ao pin HPD. No Arty Z7, isto faise ao elevar o sinal Hot Plug Assert. Ten en conta que isto só se debe facer despois de que se implementou un escravo de canle DDC no Zynq PL e estea listo para transmitir datos de visualización.
O Display Data Channel, ou DDC, é unha colección de protocolos que permiten a comunicación entre a pantalla (disipador) e o adaptador gráfico (fonte). A variante DDC2B está baseada en I2C, sendo o mestre de bus a fonte e o escravo de bus o lavabo. Cando unha fonte detecta un alto nivel no pin HPD, consulta o disipador sobre o bus DDC para obter capacidades de vídeo. Determina se o disipador é compatible con DVI ou HDMI e que resolucións son compatibles. Só despois comezará a transmisión de vídeo. Consulte as especificacións VESA E-DDC para obter máis información.
O Consumer Electronics Control ou CEC é un protocolo opcional que permite pasar mensaxes de control nunha cadea HDMI entre diferentes produtos. Un caso de uso común é un televisor que pasa mensaxes de control procedentes dun control remoto universal a un DVR ou receptor de satélite. É un protocolo dun fío a un nivel de 3.3 V conectado a un pin de E / S de usuario de Zynq PL. O fío pódese controlar de xeito drenado aberto, permitindo múltiples dispositivos que comparten un fío CEC común. Consulte a addenda CEC de HDMI 1.3 ou especificacións posteriores para obter máis información.
Fontes do reloxo
O Arty Z7 ofrece un 50 MHz () reloxo para a entrada Zynq PS_CLK, que se usa para xerar os reloxos de cada un dos subsistemas PS. Os 50 MHz () A entrada permite que o procesador funcione a unha frecuencia máxima de 650 MHz () e o controlador de memoria DDR3 para funcionar a un máximo de 525 MHz () (1050 Mbps). Os presets Arty Z7 Zynq file dispoñible na Centro de recursos Arty Z7 (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start) pódese importar ao núcleo IP do sistema de procesamento Zynq nun proxecto Vivado para configurar correctamente o Zynq para que funcione co 50 MHz () reloxo de entrada.
O PS ten un PLL dedicado capaz de xerar ata catro reloxos de referencia, cada un con frecuencias axustables, que poden usarse para reloxar a lóxica personalizada implementada no PL. Ademais, o Arty Z7 ofrece un 125 externo MHz () reloxo de referencia directamente ao pin H16 do PL. O reloxo de referencia externo permite que o PL se use completamente independentemente do PS, o que pode ser útil para aplicacións sinxelas que non requiren procesador.
O PL do Zynq tamén inclúe MMCM e PLL que se poden usar para xerar reloxos con frecuencias precisas e relacións de fase. Calquera dos catro reloxos de referencia PS ou o 125 MHz () o reloxo de referencia externo pode usarse como entrada para os MMCM e PLL. O Arty Z7-10 inclúe 2 MMCM e 2 PLL, e o Arty Z7-20 inclúe 4 MMCM e 4 PLL. Para unha descrición completa das capacidades dos recursos de reloxo Zynq PL, consulte a "Guía do usuario de recursos de reloxo FPGA da serie 7" dispoñible en Xilinx.
A figura 11.1 describe o esquema de reloxería empregado no Arty Z7. Teña en conta que a saída de reloxo de referencia desde Ethernet PHY úsase como 125 MHz () reloxo de referencia ao PL, co fin de reducir o custo de incluír un oscilador dedicado a este propósito. Teña presente que CLK125 desactivarase cando o PHY de Ethernet (IC1) se mantén en restablecemento de hardware ao baixar o sinal PHYRSTB.
Figura 11.1. Reloxo Arty Z7.
E / S básica
A placa Arty Z7 inclúe dous LED tricolores, 2 interruptores, 4 pulsadores e 4 LED individuais como se mostra na Figura 12.1. Os pulsadores e os interruptores deslizantes están conectados ao Zynq PL a través de resistencias de serie para evitar danos por curtocircuítos inadvertidos (podería producirse un curtocircuíto se un pin FPGA asignado a un botón ou a un interruptor deslizante se definise inadvertidamente como unha saída). Os catro botóns son interruptores "momentáneos" que normalmente xeran unha baixa saída cando están en repouso e unha alta cando só se premen. Os interruptores deslizantes xeran entradas altas ou baixas constantes dependendo da súa posición.
Figura 12.1. Arty Z7 GPIO ().
Os catro LED individuais de alta eficiencia están conectados mediante ánodos ao Zynq PL mediante resistencias de 330 ohmios, polo que se acenderán cando se produza un alto vol.tage aplícase ao seu respectivo pin de E/S. Os LED adicionais que non son accesibles polo usuario indican o acendido, o estado de programación PL e o estado dos portos USB e Ethernet.
LEDs tricolores
A placa Arty Z7 contén dous LED tricolores. Cada tricolor LED () ten tres sinais de entrada que accionan os cátodos de tres LED internos máis pequenos: un vermello, outro azul e outro verde. Conducir o sinal correspondente a unha destas cores iluminará o interior LED (). Os sinais de entrada son conducidos polo Zynq PL a través dun transistor, que inverte os sinais. Polo tanto, para iluminar a tricolor LED (), os sinais correspondentes deben ser elevados. A tricolor LED () emitirá unha cor dependente da combinación de LED internos que se están iluminando actualmente. Por example, se os sinais vermellos e azuis son elevados e o verde baixa, o tricolor LED () emitirá unha cor púrpura.
Digilent recomenda encarecidamente o uso de modulación de ancho de pulso (PWM) ao dirixir os LED tricolores. Conducir calquera das entradas a unha lóxica constante '1' dará como resultado LED () iluminándose a un nivel incómodamente brillante. Pode evitalo asegurándose de que ningún dos sinais tricolores non se conduce cun ciclo de traballo superior ao 50%. Usar PWM tamén amplía a paleta de cores potencial do led tricolor. Axustar individualmente o ciclo de traballo de cada cor entre o 50% e o 0% fai que as distintas cores se iluminen a diferentes intensidades, o que permite mostrar practicamente calquera cor.
Saída de audio mono
A toma de audio integrada (J13) está dirixida por un filtro de paso baixo de 4º orde de Sallen-Key Butterworth que proporciona saída de audio mono. O circuíto do filtro paso baixo móstrase na figura 14.1. A entrada do filtro (AUD_PWM) está conectada ao pin R18 de Zynq PL. Unha entrada dixital normalmente será un sinal de drenaxe aberto modulado por ancho de pulso (PWM) ou modulado por densidade de pulso (PDM) producido pola FPGA. O sinal debe ser reducido para o "0" lóxico e deixalo en alta impedancia para o "1" lóxico. Unha resistencia de pull-up incorporada a un carril analóxico limpo de 3.3 V establecerá o volume adecuadotage para a lóxica '1'. O filtro de paso baixo da entrada actuará como un filtro de reconstrución para converter o sinal dixital modulado en ancho de pulso nun vol analóxico.tage na saída do conector de audio.
(Figura 13.1. Circuíto de saída de audio.
O sinal de apagado de audio (AUD_SD) úsase para silenciar a saída de audio. Está conectado ao pin Z17 de PL ZXNUMX. Para usar a saída de audio, este sinal debe ser conducido á lóxica alta.
A resposta en frecuencia do filtro de paso baixo SK Butterworth móstrase na figura 13.2. A análise AC do circuíto faise mediante NI Multisim 12.0.
Figura 13.2. Resposta de frecuencia de saída de audio.
Modulación de ancho de pulso
Un sinal modulado por ancho de pulso (PWM) é unha cadea de pulsos cunha frecuencia fixa, cada pulso ten potencialmente un ancho diferente. Este sinal dixital pódese facer pasar a través dun filtro paso baixo sinxelo que integra a forma de onda dixital para producir un vol analóxicotage proporcional ao ancho de pulso medio durante algún intervalo (o intervalo está determinado pola frecuencia de corte de 3 dB do filtro pasabaixo e a frecuencia do pulso). Por example, se os pulsos son altos durante unha media do 10% do período de pulso dispoñible, entón un integrador producirá un valor analóxico que é o 10% do Vdd vol.tage. A figura 13.1.1 mostra unha forma de onda representada como un sinal PWM.
Figura 13.1.1. Forma de onda PWM.
O sinal PWM debe estar integrado para definir un vol analóxicotage. A frecuencia de 3 dB do filtro de paso baixo debe ser unha orde de magnitude inferior á frecuencia PWM para que a enerxía do sinal na frecuencia PWM se filtre do sinal. Por example, se un sinal de audio debe conter ata 5 kHz de información de frecuencia, entón a frecuencia PWM debería ser polo menos de 50 kHz (e preferiblemente aínda maior). En xeral, en termos de fidelidade de sinal analóxico, canto maior sexa a frecuencia PWM, mellor. A figura 13.1.2 mostra unha representación dun integrador PWM que produce un vol de saídatage integrando o tren de pulsos. Teña en conta o sinal de saída do filtro de estado estacionario ampa relación de litude a Vdd é a mesma que o ciclo de traballo de ancho de pulso (o ciclo de traballo defínese como o tempo de pulso alto dividido polo tempo de xanela de pulso).
Figure 13.1.2. PWM Output Voltage.
Restablecer fontes
Restablecemento de acendido
O Zynq PS admite sinais de restablecemento de acendido externo. O restablecemento por encendido é o restablecemento principal de todo o chip. Este sinal restablece todos os rexistros do dispositivo que se poden restablecer. O Arty Z7 conduce este sinal desde o sinal PGOOD do regulador de potencia TPS65400 para manter o sistema restablecido ata que todas as fontes de alimentación sexan válidas.
Interruptor de botón de programa
Un interruptor pulsador PROG, etiquetado como PROG, alterna Zynq PROG_B. Isto restablece o PL e fai que se desafirme DONE. O PL permanecerá sen configurar ata que sexa reprogramado polo procesador ou mediante JTAG.
Restablecemento do subsistema do procesador
O reinicio do sistema externo, etiquetado como SRST, restablece o dispositivo Zynq sen perturbar o ambiente de depuración. Por example, os puntos de interrupción anteriores establecidos polo usuario seguen sendo válidos despois do reinicio do sistema. Debido a problemas de seguridade, o reinicio do sistema borra todo o contido da memoria do PS, incluído o OCM. O PL tamén se borra durante un reinicio do sistema. O reinicio do sistema non fai que os alfinetes do modo de arranque se volvan a colocarampLED.
O botón SRST tamén fai que o sinal CK_RST se alterne para desencadear un restablecemento en calquera escudo conectado.
Portos Pmod
Os portos Pmod son conectores femininos espaciados en 2 × 6 en ángulo recto e 100 mil que se combinan con cabeceiras estándar de 2 × 6 pines. Cada porto Pmod de 12 pines proporciona dous 3.3V VCC () sinais (pins 6 e 12), dous sinais de terra (pins 5 e 11) e oito sinais lóxicos, como se mostra na figura 15.1. O VCC () Os pinos de terra poden fornecer ata 1 A de corrente, pero hai que ter coidado de non superar ningún dos orzamentos de potencia dos reguladores integrados ou da fonte de alimentación externa (consulte os límites de corrente de carril de 3.3 V listados na sección "Fontes de alimentación") .
(https://reference.digilentinc.com/_detail/reference/programmable-logic/arty-z7/arty-z7-pmod.png?id=reference%3Aprogrammable-logic%3Aartyz7%3Areference-manual)
Figura 15.1. Diagrama do porto de Pmod
Digilent produce unha gran colección de placas de accesorios Pmod que se poden conectar aos conectores de expansión Pmod para engadir funcións xa feitas como A / D, D / A, controladores de motor, sensores e outras funcións. Ver www.digilentinc.com (http://www.digilentinc.com) para máis información.
Cada porto Pmod que se atopa nas placas Digilent FPGA está dentro dunha das catro categorías: estándar, MIO conectado, XADC ou de alta velocidade. O Arty Z7 ten dous portos Pmod, os dous son de alta velocidade. A seguinte sección describe o tipo de porto Pmod de alta velocidade.
Pmods de alta velocidade
Os Pmods de alta velocidade teñen os seus sinais de datos encamiñados como pares diferenciais de impedancia para velocidades de conmutación máximas. Teñen almofadas para cargar resistencias para unha maior protección, pero o Arty Z7 envíase con estas cargadas como derivacións de 0 Ohm. Coas resistencias da serie derivadas, estes Pmods non ofrecen protección contra curtocircuítos pero permiten velocidades de conmutación moito máis rápidas. Os sinais están emparellados cos sinais adxacentes na mesma fila: pins 1 e 2, pins 3 e 4, pins 7 e 8 e pins 9 e 10.
Os rastros diríxense a 100 ohmios (+/- 10%) diferencial.
Se os pinos deste porto se usan como sinais de extremo único, os pares acoplados poden presentar diafonía. Nas aplicacións nas que isto preocupa, un dos sinais debería estar conectado a terra (baixalo desde o FPGA) e usar o seu par para o sinal finalizado polo sinal.
Dado que os Pmods de alta velocidade teñen derivacións de 0 ohmios en lugar de resistencias de protección, o operador debe tomar precaucións para asegurarse de que non causen curtos.
Conector Shield Arduino / chipKIT
O Arty Z7 pode conectarse a escudos Arduino e chipKIT estándar para engadir funcionalidades estendidas. Tívose especial coidado ao deseñar o Arty Z7 para asegurarse de que sexa compatible coa maioría dos escudos Arduino e chipKIT do mercado. O conector de blindaxe ten 49 pines conectados ao Zynq PL para E / S dixitais de uso xeral no Arty Z7-20 e 26 no Arty Z7-10. Debido á flexibilidade dos FPGA, é posible usar estes pines para calquera cousa, incluíndo lectura / escritura dixital, conexións SPI, conexións UART, conexións I2C e PWM. Seis destes pins (etiquetados AN0-AN5) tamén se poden usar como entradas analóxicas de extremo único cun rango de entrada de 0V a 3.3V, e outros seis (etiquetados AN6-11) poden usarse como entradas analóxicas diferenciais.
Nota: o Arty Z7 non é compatible con escudos que emiten sinais dixitais ou analóxicos de 5V. Os pinos de condución do conector de protección Arty Z7 por riba de 5 V poden causar danos ao Zynq.
(https://reference.digilentinc.com/_media/reference/programmable-logic/arty-z7/arty-z7-shield.png)
Figura 16.1. Diagrama de pin de escudo.
| Nome do Pin | Función de escudo | Conexión Arty Z7 |
| IO0–IO13 | Pines de E / S de uso xeral | Vexa a sección titulada "Shield Digital I / O" |
| IO26–IO41, A (IO42) | Arty Z7-20 Pines de E / S de uso xeral | Vexa a sección titulada "Shield Digital I / O" |
| SCL | Reloxo I2C | Vexa a sección titulada "Shield Digital I / O" |
| SDA | Datos I2C | Vexa a sección titulada "Shield Digital I / O" |
| SCLK () | Reloxo SPI | Vexa a sección titulada "Shield Digital I / O" |
| MOSI () | Datos SPI fóra | Vexa a sección titulada "Shield Digital I / O" |
| MISO () | Datos SPI en | Vexa a sección titulada "Shield Digital I / O" |
| SS | Selección de escravo SPI | Vexa a sección titulada "Shield Digital I / O" |
| A0–A5 | Entrada analóxica de extremo único | Vexa a sección titulada "Shield Analog I / O" |
| A6–A11 | Entrada analóxica diferencial | Vexa a sección titulada "Shield Analog I / O" |
| Nome do Pin | Función de escudo | Conexión Arty Z7 |
| V_P, V_N | Entrada analóxica diferencial dedicada | Vexa a sección titulada "Shield Analog I / O" |
| XGND | Terra analóxica XADC | Conectado á rede que se usa para dirixir a referencia de terra XADC no Zynq (VREFN) |
| XVREF | XADC Analog Voltage Referencia | Conectado a un carril de 1.25 V e 25 mA usado para conducir o XADC voltage referencia sobre o Zynq (VREFP) |
| N/C | Non conectado | Non conectado |
| IOREF | E/S dixital Voltage referencia | Conectado ao carril eléctrico Arty Z7 3.3V (Consulte a sección "Fontes de alimentación") |
| RST | Restablecer ao escudo | Conectado ao botón vermello "SRST" e ao pin MIO 12 de Zynq. Cando se corta JP1, tamén se conecta ao sinal DTR da ponte USB-UART FTDI. |
| 3V3 | Carril eléctrico de 3.3 V. | Conectado ao carril eléctrico Arty Z7 3.3V (Consulte a sección "Fontes de alimentación") |
| 5V0 | Carril eléctrico de 5.0 V. | Conectado ao carril eléctrico Arty Z7 5.0V (Consulte a sección "Fontes de alimentación") |
| GND (), G | Terra | Conectado ao plano de terra de Arty Z7 |
| VIN | Entrada de enerxía | Conectado en paralelo co conector de alimentación externa (J18). |
Táboa 16.1. Descricións de pinos de escudo.
E / S dixital Shield
Os pinos conectados directamente ao Zynq PL pódense usar como entradas ou saídas de propósito xeral. Estes pinos inclúen os pinos I2C, SPI e de E/S de propósito xeral. Hai resistencias en serie de 200 ohmios entre o FPGA e os pinos de E/S dixitais para axudar a proporcionar protección contra curtocircuítos accidentais (a excepción dos sinais AN5-AN0, que non teñen resistencias en serie, e os sinais AN6-AN12, que teñen resistencias en serie de 100 ohmios). O volume operativo máximo absoluto e recomendadotagOs para estes pinos descríbense na seguinte táboa.
IO26-IO41 e A (IO42) non son accesibles no Arty Z7-10. Ademais, AN0-AN5 non se pode usar como E / S dixital no Arty Z7-10. Isto débese a que hai menos pines de E / S dispoñibles no Zynq-7010 que no Zynq-7020.
| Mínimo Absoluto Voltage | Vol. operativo mínimo recomendadotage | Vol. operativo máximo recomendadotage | Vol. Máximo absolutotage | |
| Alimentado | -0.4 V | -0.2 V | 3.4 V | 3.75 V |
| Sen poder | -0.4 V | N/A | N/A | 0.55 V |
Táboa 16.1.1. Shield Dixital Voltages.Para obter máis información sobre as características eléctricas dos pinos conectados ao Zynq PL, consulte o Ficha técnica de Zynq-7000
(ds187-XC7Z010-XC7Z020-Data-Sheet) de Xilinx.
E / S analóxico de escudo
Os pinos etiquetados como A0-A11 e V_P/V_N utilízanse como entradas analóxicas para o módulo XADC do Zynq. O Zynq espera que as entradas vayan de 0 a 1 V. Nos pinos etiquetados como A0-A5 usamos un circuíto externo para reducir o vol de entrada.tage de 3.3 V. Este circuíto móstrase na Figura 16.2.1. Este circuíto permite ao módulo XADC medir con precisión calquera voltage entre 0 V e 3.3 V (en relación aos Arty Z7 GND ()) que se aplica a calquera destes pins. Se desexa usar os pinos etiquetados como A0-A5 como entradas ou saídas dixitais, tamén están conectados directamente ao Zynq PL antes do circuíto divisor de resistencias (tamén mostrado na Figura 16.2.1) no Arty Z7-20. Esta conexión adicional non se realiza no Arty Z7-10, polo que estes sinais só se poden usar como entradas analóxicas nesa variante.
(https://reference.digilentinc.com/_media/reference/programmable-logic/arty-z7/arty-z7-shield-an.png)
Figura 16.2.1. Entradas analóxicas de extremo único.
Os pinos etiquetados como A6-A11 están conectados directamente a 3 pares de pinos analóxicos no Zynq PL mediante un filtro anti-aliasing. Este circuíto móstrase na Figura 16.2.2. Estes pares de pinos pódense usar como entradas analóxicas diferenciais cun voltaga diferenza entre 0-1V. Os números pares están conectados aos pinos positivos do par e os números impares están conectados aos pinos negativos (polo que A6 e A7 forman un par de entrada analóxica con A6 sendo positivo e A7 negativo). Teña en conta que aínda que as almofadas para o capacitor están presentes, non están cargadas para estes pinos. Dado que os pinos analóxicos do FPGA tamén se poden usar como pinos FPGA dixitais normais, tamén é posible usar estes pinos para E/S dixital.
Os pinos etiquetados V_P e V_N están conectados ás entradas analóxicas dedicadas VP_0 e VN_0 da FPGA. Este par de pinos tamén se pode usar como entrada analóxica diferencial cun voltage entre 0-1 V, pero non se poden usar como E/S dixital. O capacitor do circuíto que se mostra na Figura 16.2.2 para este par de pinos está cargado no Arty Z7.
Figura 16.2.2. Entradas analóxicas diferenciais.
O núcleo XADC dentro do Zynq é un conversor analóxico a dixital de 12 bits de dobre canle capaz de funcionar a 1 MSPS. Calquera canle pode ser controlado por calquera das entradas analóxicas conectadas aos pinos de blindaxe. O núcleo XADC contrólase e accédese desde un deseño de usuario a través do porto de reconfiguración dinámica (DRP). O DRP tamén proporciona acceso ao voltage monitores que están presentes en cada un dos raíles de alimentación da FPGA e un sensor de temperatura que é interno da FPGA. Para obter máis información sobre o uso do núcleo XADC, consulte o documento de Xilinx titulado "7 Series FPGAs and Zynq-7000 All Programable SoC XADC Dual 12-Bit 1 MSPS Analog-to-Digital Converter". Tamén é posible acceder ao núcleo XADC directamente usando o PS, a través da interface "PS-XADC". Esta interface descríbese completamente no capítulo 30 do Zynq
Manual de referencia técnica ( ug585-Zynq-7000-TRM [PDF]). rm (https://reference.digilentinc.com/tag/rm?do=showtag&tag=rm), doc (https://reference.digilentinc.com/tag/doc?do=showtag&tag=doc), arty-z7
(https://reference.digilentinc.com/tag/arty-z7?do=showtag&tag=arty-z7)
Subscríbete ao noso boletín
| Nome |
| Apelido |
| Enderezo de correo electrónico |
| Os nosos socios Universidade Xilinx Programa (https://store.digilentinc.com/partneuniversity-program/) Socios Tecnolóxicos (https://store.digilentinc.com/technolpartners/) Distribuidores (https://store.digilentinc.com/ourdistributors/) |
Soporte técnico Foro (https://forum.digilentinc.com) Wiki de referencia (https://reference.digilentinc.com) Contacta connosco (https://store.digilentinc.com/contactus/) |
| Información do cliente(https://youtube.com/user/digilentinc) FAQ(https://resource.digilentinc.com/verify) Información da tenda (https://store.digilentinc.com/store-info/) |
Información da empresa
Sobre Nós |
Documentos/Recursos
 |
Xunta de desenvolvemento DIGILENT Arty Z7 [pdfManual do usuario Consello de desenvolvemento Arty Z7 |
