Manuale di Riferimentu Arty Z7
L'Arty Z7 hè una piattaforma di sviluppu pronta à aduprà cuncipita intornu à u Zynq-7000 ™ All Programmable System-on-Chip (AP SoC) da Xilinx. L'architettura Zynq-7000 integra strettamente un processore dual-core, 650 MHz () ARM Cortex-A9 cù a logica Xilinx 7-Series Field Programmable Gate Array (FPGA). Questa associazione dà a capacità di circundà un processore putente cun un inseme unicu di periferichi è controllori definiti da software, adattati da voi per l'applicazione di destinazione.
L'utensili Vivado, Petalinux è SDSoC furniscenu ognunu un percorsu accessibile trà definisce u vostru set perifericu persunalizatu è mette a so funzionalità finu à un sistema operativu Linux () o un prugramma in metallo nudo in esecuzione nantu à u processatore. Per quelli chì cercanu una sperienza di cuncepimentu di logica digitale più tradiziunale, hè ancu pussibule di ignurà i processori ARM è prugrammà u FPGA di Zynq cum'è qualsiasi altri FPGA Xilinx. Digilent furnisce una quantità di materiali è risorse per l'Arty Z7 chì vi uttene in funzione cù u vostru strumentu di scelta rapidamente.
Manuale di Riferimentu Arty Z7 [Reference.Digilentinc]
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Features
Processatore ZYNQ
- Processatore Cortex-A650 dual-core 9MHz
- Controllore di memoria DDR3 cù 8 canali DMA è 4 porti Slave AXI3 High Performance
- Controllori periferichi ad alta larghezza di banda: 1G Ethernet, USB 2.0, SDIO
- Controller perifericu à bassa larghezza di banda: SPI, UART, CAN, I2C
- Programmabile da JTAG, Flash Quad-SPI, è carta microSD
- Logica prugrammabile equivalente à Artix-7 FPGA
Memoria
- 512 MB DDR3 cù bus 16-bit @ 1050 Mbps
- 16MB Quad-SPI Flash cù 48-bit prugrammatu in fabbrica unicu identificatore compatibile EUI-48/64 ™
- slot microSD
putenza
- Alimentatu da USB o qualsiasi fonte d'alimentazione esterna 7V-15V
USB è Ethernet
- Gigabit Ethernet PHY
- USB-JTAG Circuiti di prugrammazione
- Ponte USB-UART
- USB OTG PHY (supporta solu l'ospite)
Audio è Video
- Portu di lavamu HDMI (input)
- Portu surghjente HDMI (output)
- Uscita audio mono guidata da PWM cun jack 3.5mm
Interruttori, Pulsanti, è LED
- 4 pulsanti
- 2 interruttori slide
- 4 LED
- 2 LED RGB
Connettori di Espansione
- Dui porti Pmod
- 16 I / O FPGA Totale
- Connettore Arduino / chipKIT Shield
- Finu à 49 I / O FPGA Totale (vede a tola sottu)
- 6 Entrate analogiche 0-3.3V à una sola fine à XADC
- 4 Differential 0-1.0V Input analogicu à XADC
Opzioni di compra
L'Arty Z7 pò esse acquistatu cù un Zynq-7010 o Zynq-7020 caricatu. Queste duie varianti di produttu Arty Z7 sò chjamate rispettivamente Arty Z7-10 è Arty Z7-20. Quandu a documentazione Digilent descrive funzionalità cumune à e duie varianti, sò chjamate cullettivamente cum'è "Arty Z7". Quandu si descrive qualcosa chì hè cumunu solu per una variante specifica, a variante serà esplicitamente chjamata da u so nome.
A sola differenza trà Arty Z7-10 è Arty Z7-20 sò e capacità di a parte Zynq è a quantità di I / O dispunibili nantu à u connettore di scudo. I processori Zynq anu tramindui e stesse capacità, ma u -20 hà circa un FPGA internu 3 volte più grande di u -10. E differenze trà e duie varianti sò riassunte sottu:
| Variante di u Produttu | Arty Z7-10 | Arty Z7-20 |
| Zynq Part | XC7Z010-1CLG400C | XC7Z020-1CLG400C |
| 1 MSPS in chip ADC () | Iè | Iè |
| Tabelle di Look-up (LUT) | 17,600 | 53,200 |
| Flip-flops | 35,200 | 106,400 |
| Bloccu RAM () | 270 KB | 630 KB |
| Piastrelle di Gestione di l'Orologio | 2 | 4 |
| Scudu dispunibule I/O | 26 | 49 |
Nantu à l'Arty Z7-10, a fila interna di u scudu digitale (IO26-IO41) è IOA (chjamatu ancu IO42) ùn sò micca cunnessi à u FPGA, è A0-A5 pò esse adupratu solu cum'è entrate analogiche. Questu ùn influenzerà micca a funzionalità di a maiò parte di i scudi Arduino esistenti, perchè a maggior parte ùn utilizanu micca sta fila interna di segnali digitali.
U bordu pò esse acquistatu stand-alone o cun un voucher per sbloccà u set di strumenti Xilinx SDSoC. U voucher SDSoC sblocca una licenza di 1 annu è pò esse adupratu solu cù l'Arty Z7. Dopu a scadenza di a licenza, qualsiasi versione di SDSoC chì hè stata liberata durante stu periodu di 1 annu pò cuntinuà à esse usata indefinitamente. Per più infurmazione nantu à l'acquistu, vedi a Pagina di u Produttu Arty Z7 (http://store.digilentinc.com/artyz7-apsoc-zynq-7000-development-board-for-makers-and-hobbyists/).
À u mumentu di l'acquistu, hè ancu pussibule di aghjunghje una carta microSD, alimentazione elettrica 12V 3A, è cavu micro USB secondu necessità.
Nutate bè chì per via di u FPGA più chjucu in u Zynq-7010, ùn hè micca bè adattatu per esse adupratu in SDSoC per l'applicazioni di visione integrata. Ricumandemu à e persone di cumprà l'Arty Z7-20 se sò interessate à sti tippi di applicazioni.
Differenze da PYNQ-Z1
Arty Z7-20 comparte esattamente u stessu SoC cù u PYNQ-Z1. In funzione, Arty Z7-20 manca l'ingressu di u micrufonu, ma aghjusta un buttone Reset Power-on. U software scrittu per PYNQ-Z1 ùn deve esse cambiatu senza l'eccezione di l'ingressu di micrufonu, chì u pin FPGA hè lasciatu senza cunnessione.
Supportu Software
L'Arty Z7 hè cumpletamente compatibile cù a Vivado Design Suite ad alte prestazioni di Xilinx. Questu set di strumenti unisce u cuncepimentu logicu FPGA è u sviluppu di software ARM integratu in un flussu di cuncepimentu intuitivu è faciule da usà. Pò esse adupratu per cuncepisce sistemi di qualsiasi cumplessità, da un sistema operativu cumpletu chì gestisce parechje applicazioni di servitori in tandem, finu à un semplice prugramma in metallo nudu chì controlla alcuni LED.
Hè ancu pussibule di trattà u Zynq AP SoC cum'è FPGA autonomu per quelli chì ùn sò micca interessati à aduprà u processatore in u so cuncepimentu. A partire da a liberazione di Vivado 2015.4, l'analizzatore logicu è e caratteristiche di sintesi d'altu livellu di Vivado sò liberi d'utilizà per tutti WebObiettivi PACK, chì include l'Arty Z7. L'analizatore logicu aiuta cù a logica di debugging, è l'utile HLS permette di compilà u codice C direttamente in HDL.
E piattaforme Zynq sò adatte per esse destinati à Linux integrati, è Arty Z7 ùn face eccezione. Per aiutavvi à inizià, Digilent furnisce un prughjettu Petalinux chì vi farà mette in opera è funziunà cù un sistema Linux rapidamente. Per più infurmazione, vedi u Centru di Risorse Arty Z7 (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start).
L'Arty Z7 pò ancu esse adupratu in l'ambiente SDSoC di Xilinx, chì permette di cuncepisce prugrammi accelerati FPGA è pipeline video cun facilità in un ambiente interamente C / C ++. Per più infurmazione nantu à SDSoC, vedi u Situ Xilinx SDSoC
(https://www.xilinx.com/products/design-tools/software-zone/sdsoc.html). Digilent lanciarà una piattaforma capace di Video cun supportu Linux in tempu per a versione SDSoC 2017.1. Innota chì, à causa di u FPGA più chjucu in l'Arty Z7-10, solu demos di elaborazione video assai basiche sò incluse cun quella piattaforma. Digilent consiglia l'Arty Z7-20 per quelli chì sò interessati à l'elaborazione di video.
Quelli chì cunnoscenu i vechji strumenti di Xilinx ISE / EDK di prima chì Vivado sia liberatu ponu ancu sceglie di aduprà l'Arty Z7 in quellu set di strumenti. Digilent ùn hà micca assai materiali per supportà questu, ma pudete sempre dumandà aiutu nantu à u Forum Digilent (https://forum.digilentinc.com).
Forniture d'energia
L'Arty Z7 pò esse alimentatu da u Digilent USB-JTAGPortu -UART (J14) o da qualchì altru tipu di fonte d'energia cum'è una batteria o alimentazione esterna. U jumper JP5 (vicinu à l'interruttore di alimentazione) determina quale fonte d'energia hè aduprata.
Un portu USB 2.0 pò furnisce un massimu di 0.5A di corrente secondu e specifiche. Questu deve furnisce una putenza abbastanza per disegni di cumplicità inferiore. Applicazioni più esigenti, cumprese qualsiasi chì guidanu più schede periferiche o altri dispositivi USB, puderebbenu richiede più putenza di quella chì u portu USB pò furnisce. In questu casu, u cunsumu d'energia aumenterà finu à chì sia limitatu da u host USB. Stu limitu varieghja assai trà i pruduttori di urdinatori ospitanti è dipende da parechji fattori. Quandu si trova in u limitu attuale, una volta u voltagE rails scendenu sottu à u so valore nominale, u Zynq hè resettatu da u signale Reset Power-on è u cunsumu di energia torna à u so valore inattivu. Inoltre, alcune applicazioni ponu esse necessarie per esse eseguite senza esse cunnessi à u portu USB di un PC. In questi casi, una alimentazione esterna o una batteria pò esse aduprata.
Una alimentazione esterna (per esempiu, verruca murale) pò esse aduprata da inserendu in a presa di alimentazione (J18) è ponendu u jumper JP5 à "REG". U fornimentu deve aduprà una spina di diametru internu 2.1 mm co-pusitiva, è trasmette 7VDC à 15VDC. Forniture adatte ponu esse acquistate da Digilent websitu o attraversu vinditori di catalogu cum'è DigiKey. Alimentazione voltages sopra 15VDC puderia causà danni permanenti. Una alimentazione esterna adattata hè inclusa cù u kit d'accessori Arty Z7.
Simile à aduprà una alimentazione esterna, una batteria pò esse usata per alimentà l'Arty Z7 attaccendula à u connettore di scudo è ponendu u jumper JP5 à "REG". U terminale pusitivu di a batteria deve esse cunnessu à u pin etichettatu "VIN" in J7, è u terminal negativu deve esse cunnessu à u pin etichettatu GND () in J7.
U Texas Instruments TPS65400 PMU di bordu crea i forniture necessarie 3.3V, 1.8V, 1.5V è 1.0V da l'ingressu di alimentazione principale. A Tabella 1.1 furnisce infurmazioni addiziunali (i currenti tipichi dipindenu assai di a cunfigurazione Zynq è i valori furniti sò tipichi di i disegni di taglia media / velocità).
L'Arty Z7 ùn hà micca un interruttore di alimentazione, allora quandu una fonte di alimentazione hè cunnessa è selezionata cù JP5 sarà sempre accesa. Per resettà u Zynq senza disconnettà è riconnettà l'alimentazione, u buttone russu SRST pò esse adupratu. L'indicatore LED di potenza () (LD13) hè acceso quandu tutte e rotaie di alimentazione ghjunghjenu à u so vol nominaletage.
| Fornitu | I circuiti | Current (max/typical) |
| 3.3V | I / O FPGA, porti USB, Orologi, Ethernet, slot SD, Flash, HDMI | 1.6 A / 0.1 A à 1.5 A |
| 1.0V | FPGA, Core Ethernet | 2.6 A / 0.2 A à 2.1 A |
| 1.5V | DDR3 | 1.8 A / 0.1 A à 1.2 A |
| 1.8V | Auxiliare FPGA, I / O Ethernet, Controller USB | 1.8 A / 0.1 A à 0.6 A |
Tabella 1.1. Alimentazione Arty Z7.
Architettura Zynq APSoC
U Zynq APSoC hè divisu in dui sottosistemi distinti: U Sistema di Pruduzione (PS) è a Logica Programmabile (PL). A Figura 2.1 mostra un overview di l'architettura Zynq APSoC, cù u PS di culore verde chjaru è u PL in giallu. Innota chì u controller PCIe Gen2 è transceivers Multi-gigabit ùn sò micca dispunibili nantu à i dispositivi Zynq-7020 o Zynq-7010. 
(https://reference.digilentinc.com/_detail/zybo/zyng1.png?id=reference%3Aprogrammable-logic%3Aarty-z7%3Areference-manual)
Figura 2.1 Architettura Zynq APSoC
U PL hè guasgi identicu à un Artil FPGA di a serie Xilinx 7, eccettu chì cuntene parechji porti è autobus dedicati chì l'accoppianu strettamente à u PS. U PL ùn cuntene ancu u stessu hardware di cunfigurazione cum'è una tipica serie 7 FPGA, è deve esse configuratu sia direttamente da u processatore sia via a JTAG portu.
U PS hè custituitu da parechji cumpunenti, cumpresi a Unità di Pruduzione di l'Applicazione (APU, chì include 2 processori Cortex-A9), Interconnect Advanced Architecture Microcontroller Bus (AMBA), controller DDR3 Memory, è vari controllori periferichi cù i so ingressi è uscite multiplexati à 54 dedicati pins (chjamati I / O Multiplexed, o MIO pins). I controllori periferichi chì ùn anu micca i so ingressi è uscite cunnessi à i pin MIO ponu invece invià i so I / O attraversu u PL, via l'interfaccia Extended-MIO (EMIO). I controllori periferichi sò cunnessi à i processori cum'è schiavi via l'interconnessione AMBA è cuntenenu registri di cuntrollu leggibili / scrivibili chì sò indirizzabili in u spaziu di memoria di i processatori. A logica prugrammabile hè ancu cunnessa à l'interconnessione cum'è schiavu, è i disegni ponu implementà più nuclei in u tessutu FPGA chì ognunu cuntene ancu registri di cuntrollu indirizzabili. Inoltre, i nuclei implementati in u PL ponu attivà interruzzioni à i processori (cunnessioni micca mostrate in Fig. 3) è fà accessi DMA à a memoria DDR3.
Ci sò parechji aspetti di l'architettura Zynq APSoC chì sò al di là di u scopu di stu documentu. Per una descrizzione cumpleta è approfondita, riferitevi à u Manuale di Riferimentu Tecnicu Zynq ug585-Zynq-7000TRM [PDF]
A Tabella 2.1 riprisenta i cumpunenti esterni cunnessi à i pins MIO di l'Arty Z7. I Presets di Zynq File trovu nant'à u Centru di Risorse Arty Z7 (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start) pò esse impurtatu in EDK è Disegni Vivado per cunfigurà currettamente u PS per travaglià cù questi periferichi.
| MIO 500 3.3 V | periferiche |
| Pin | ENET 0 | SPI Flash | USB 0 | Scudu | UART 0 |
| 0 (N / C) | |||||
| 1 | CS () | ||||
| 2 | DQ0 | ||||
| 3 | DQ1 | ||||
| 4 | DQ2 | ||||
| 5 | DQ3 | ||||
| 6 | SCLK () | ||||
| 7 (N / C) | |||||
| 8 | SLCK FB | ||||
| 9 | Reset Ethernet | ||||
| 10 | Interruzzione Ethernet | ||||
| 11 | USB Over Current | ||||
| 12 | Resettà Scudu | ||||
| 13 (N / C) | |||||
| 14 | Input UART | ||||
| 15 | Uscita UART |
| MIO 501 1.8V | periferiche | ||
| Pin | ENET 0 | USB 0 | SDIO 0 |
| 16 | TXCK | ||
| 17 | TXD0 | ||
| 18 | TXD1 | ||
| 19 | TXD2 | ||
| 20 | TXD3 | ||
| 21 | TXCTL | ||
| 22 | RXCK | ||
| 23 | RXD0 | ||
| 24 | RXD1 | ||
| 25 | RXD2 | ||
| 26 | RXD3 | ||
| 27 | RXCTL | ||
| 28 | DATI4 | ||
| 29 | DIR | ||
| 30 | STP | ||
| 31 | NXT | ||
| 32 | DATI0 | ||
| 33 | DATI1 | ||
| 34 | DATI2 | ||
| 35 | DATI3 | ||
| 36 | CLK | ||
| 37 | DATI5 | ||
| 38 | DATI6 | ||
| 39 | DATI7 | ||
| 40 | CCLK | ||
| 41 | CMD | ||
| 42 | D0 | ||
| 43 | D1 | ||
| 44 | D2 | ||
| 45 | D3 | ||
| 46 | RESETNU | ||
| 47 | CD | ||
| 48 (N / C) | |||
| 49 (N / C) | |||
| 50 (N / C) | |||
| 51 (N / C) | |||
| 52 | MDC | ||
| 53 | MDIO |
Configurazione Zynq
A differenza di i dispositivi FPGA Xilinx, i dispositivi APSoC cume u Zynq-7020 sò cuncepiti intornu à u processatore, chì agisce da maestru à u tessutu logicu programmabile è da tutti l'altri periferichi on-chip in u sistema di trasfurmazione. Questu face chì u prucessu di avvio Zynq sia più simile à quellu di un microcontrollore cà un FPGA. Stu prucessu implica u processatore chì carica è esegue una Zynq Boot Image, chì include un First Stage Bootloader (FSBL), un bitstream per configurà a logica programmabile (opzionale), è un'applicazione di l'utente. U prucessu di boot hè spartutu in trè stages:
Stage 0
Dopu chì l'Arty Z7 hè acceso o u Zynq hè resettatu (in u software o pressendu SRST), unu di i processori (CPU0) principia à eseguisce un pezzu internu di codice di sola lettura chjamatu BootROM. Sì è solu se u Zynq hè statu solu accendutu, u BootROM hà primu chjappà u statu di i pins di modalità in u registru di modalità (i pins di modalità sò attaccati à JP4 nantu à l'Arty Z7). Se u BootROM hè in esecuzione per via di un avvenimentu di resettore, allora i pin di modalità ùn sò micca bluccati, è u statu precedente di u registru di modalità hè adupratu. Questu significa chì l'Arty Z7 hà bisognu di un ciclu di putenza per registrà qualsiasi cambiamentu in u jumper di modalità di prugrammazione (JP4). Dopu, u BootROM copia un FSBL da a forma di memoria non volatile specificata da u registru di modu à u 256 KB di RAM interna () in l'APU (chjamata Memoria On-Chip, o OCM). U FSBL deve esse impannillatu in una Immagine di Boot Zynq per chì BootROM a copiessi currettamente. L'ultima cosa chì BootROM face hè di tramandà l'esecuzione à u FSBL in OCM.
Stage 1
Duranti stu stagE, u FSBL prima finisce di configurà i cumpunenti PS, cum'è u controller di memoria DDR. Dopu, se un bitstream hè presente in l'Imagine di Boot Zynq, hè lettu è adupratu per configurà u PL. Infine, l'applicazione di l'utente hè caricata in memoria da l'Imagine di Boot Zynq, è l'esecuzione hè trasmessa à questu.
Stage 2
L'ultimu stage hè l'esecuzione di l'applicazione utente chì hè stata caricata da u FSBL. Questu pò esse ogni tipu di prugramma, da un semplice cuncepimentu "Hello World" à un Second Stage Boot loader adupratu per avvià un sistema operativu cum'è Linux. Per una spiegazione più approfondita di u prucessu di avvio, riferitevi à u Capitulu 6 di u Manuale di Riferimentu Tecnicu Zynq (Supportu [PDF]).
L'Imagine di Boot Zynq hè creata cantendu Vivado è Xilinx Software Development Kit (Xilinx SDK). Per infurmazione nantu à a creazione di sta maghjina, fate riferimentu à a documentazione Xilinx dispunibule per questi strumenti.
L'Arty Z7 soporta trè modi di boot differenti: microSD, Quad SPI Flash è JTAG. U modu di boot hè sceltu cù u jumper Mode (JP4), chì affetta u statu di i pins di cunfigurazione Zynq dopu à l'accensione. A Figura 3.1 riprisenta cumu i pins di cunfigurazione Zynq sò cunnessi annantu à l'Arty Z7.
(https://reference.digilentinc.com/_detail/reference/programmable-logic/arty-z7/arty-z7-config.png?d=reference%3Aprogrammable-ogic%3Aartyz7%3Areference-manual)
Figura 3.1. Pin di cunfigurazione Arty Z7.
I trè modi di boot sò discritti in e sezioni seguenti.
Modu Boot MicroSD
L'Arty Z7 supporta l'avvio da una carta microSD inserita in u connettore J9. A prucedura seguente vi permetterà di inizià u Zynq da microSD cù una Imagine di Boot Zynq standard creata cù l'utili Xilinx:
- Formattate a carta microSD cù un FAT32 file sistema.
- Copia l'Imagine di Boot Zynq creata cù Xilinx SDK à a carta microSD.
- Rinominate l'Imagine di Boot Zynq nantu à a carta microSD in BOOT.bin.
- Espulsà a carta microSD da u vostru urdinatore è inseritila in u connettore J9 di l'Arty Z7.
- Aghjustate una fonte d'energia à l'Arty Z7 è selezziunate cù JP5.
- Mette un solu jumper nantu à JP4, accurtendu i dui pin superiori (etichettati "SD").
- Accende u bordu. A tribunale avà avvia l'imagine nantu à a carta microSD.
Modalità Boot Boot Quad SPI
L'Arty Z7 hà un Flash 16MB Quad-SPI à bordu da chì u Zynq pò boot. A ducumentazione dispunibile da Xilinx descrive cumu aduprà Xilinx SDK per prugrammà una Zynq Boot Image in un dispositivu Flash attaccatu à u Zynq. Una volta chì u Quad SPI Flash hè statu caricatu cù una Immagine di Boot Zynq, i seguenti passi ponu esse seguitati per avviare da ellu:
- Aghjustate una fonte d'energia à l'Arty Z7 è selezziunate cù JP5.
- Mette un solu jumper nantu à JP4, accurtendu i dui pin centrale (etichettati "QSPI").
- Accende u bordu. A tavula avà avvia l'imagine almacenata in u flash SPI Quad.
JTAG Modu Boot
Quandu hè piazzatu in JTAG in modu di boot, u processatore aspetterà finu à chì u lugiziale sia caricatu da un urdinatore host cù l'utili Xilinx. Dopu chì u lugiziale hè statu caricatu, hè pussibule sia lascià u lugiziale cumincià à esecutà, sia passà per ellu linea per linea cù Xilinx SDK.
Hè ancu pussibule di cunfigurà direttamente u PL nantu à JTAG, indipendente da u processatore. Questa pò esse fatta cù u Servitore Hardware Vivado.
L'Arty Z7 hè cunfiguratu per boot in Cascaded JTAG modu, chì permette di accede à u PS via u listessu JTAG portu cum'è u PL. Hè ancu pussibule avvià l'Arty Z7 in Independent JTAG modalità carregendu un jumper in JP2 è cortatelu. Questu ferà chì u PS ùn sia accessibile da u J à borduTAG circuiteria, è solu u PL serà visibile in a catena di scansione. Per accede à u PS nantu à JTAG mentre in J indipendenteTAG modalità, l'utilizatori duveranu indirizzà i segnali per u PJTAG perifericu nantu à EMIO, è utilizate un dispositivu esternu per cumunicà cun ellu.
Quad SPI Flash
L'Arty Z7 presenta un flash seriale NOR SPI Quad. A Spansion S25FL128S hè aduprata nantu à sta tavula. A memoria Flash Multi-I / O SPI hè aduprata per furnisce un codice non volatile è un almacenamentu di dati. Pò esse adupratu per inizializà u sottosistema PS è configurà u sottosistema PL. L'attributi pertinenti di u dispositivu sò:
- 16 Mo ()
- Supportu x1, x2 è x4
- Velocità di bus finu à 104 MHz (), supportendu i tassi di configurazione Zynq @ 100 MHz (). In modu Quad SPI, questu si traduce in 400Mbs
- Alimentatu da 3.3V
U SPI Flash si cunnessa à u Zynq-7000 APSoC è supporta l'interfaccia Quad SPI. Questu richiede a cunnessione à pin specifici in MIO Bank 0/500, specificamente MIO [1: 6,8] cum'è spiegatu in a scheda tecnica Zynq. U modulu di retroazione Quad-SPI hè adupratu, cusì qspi_sclk_fb_out / MIO [8] hè lasciatu à scambià liberamente è hè cunnessu solu à una resistenza di pull-up 20K à 3.3V. Questu permette una frequenza di clock Quad SPI più grande chì FQSPICLK2 (Vede u manuale di Riferimentu Tecnicu Zynq
( ug585-Zynq-7000-TRM [PDF]) per più nantu à questu).
Memoria DDR
L'Arty Z7 include cumpunenti di memoria IS43TR16256A-125KBL DDR3 chì creanu un unicu rangu, interfaccia larga 16-bit, è un totale di 512MiB di capacità. U DDR3 hè cunnessu à u controller di memoria dura in u Subsistema di Processore (PS), cum'è spiegatu in a documentazione Zynq.
U PS incorpora una interfaccia di portu di memoria AXI, un controller DDR, u PHY assuciatu, è una banca I / O dedicata. L'interfaccia di memoria DDR3 accelera finu à 533 MHz () / 1066 Mbps sò supportati¹.
Arty Z7 hè stata instradata cù 40 ohm (+/- 10%) impedenza di traccia per i signali à una sola fine, è u clock differenziale è e stroboscopie impostate à 80 ohm (+/- 10%). Una funzione chjamata DCI (Impedenza Cuntrollata Digitalmente) hè aduprata per abbinà a forza di l'unità è l'impedenza di terminazione di i pin PS à l'impedenza di traccia. Da u latu di memoria, ogni chip calibra a so terminazione in muore è a forza di l'unità cù una resistenza 240-ohm nantu à u pin ZQ.
Per ragioni di layout, i dui gruppi di byte di dati (DQ [0-7], DQ [8-15]) sò stati scambiati. À u listessu effettu, i bit di dati in i gruppi di byte sò stati scambiati dinò. Questi cambiamenti sò trasparenti per l'utilizatore. Durante tuttu u prucessu di cuncepimentu, e linee guida Xilinx PCB sò state seguitate.
Sia i chips di memoria sia a banca PS DDR sò alimentati da l'alimentazione 1.5V. A riferenza di u puntu mediu di 0.75V hè creata cun un divisore di resistenza simplice è hè dispunibule per u Zynq cum'è una riferenza esterna.
Per un funziunamentu currettu, hè di primura chì u controller di memoria PS sia cunfiguratu bè. I paràmetri vanu da u sapore di memoria attuale à i ritardi di traccia di u bordu. Per a vostra comodità, i presets di Zynq file per l'Arty Z7 hè furnitu nantu à u centru di risorse
(https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start) è configura automaticamente u core IP di u Sistema Zynq Processing cù i parametri curretti.
Per a migliore prestazione DDR3, a furmazione DRAM hè abilitata per u nivellamentu di scrittura, a lettura di a porta, è leghje l'opzioni di l'ochji di dati in u Strumentu di Configurazione PS in strumenti Xilinx. A furmazione hè fatta dinamicamente da u cuntrullore per tene contu di ritardi di bordu, variazioni di prucessu è deriva termica. I valori ottimali di partenza per u prucessu di furmazione sò i ritardi di u bordu (ritardi di propagazione) per certi segnali di memoria.
I ritardi di u Cunsigliu sò specificati per ognunu di i gruppi di byte. Questi parametri sò specifici per u bordu è sò stati calculati da i rapporti di lunghezza traccia PCB. I valori di DQS à CLK Delay è Board Delay sò calculati specificamente à a cuncezzione di PCB di l'interfaccia di memoria Arty Z7.
Per più infurmazioni nantu à u funziunamentu di u cuntrolliu di memoria, riferitevi à u Xilinx Manuale di Riferimentu Tecnicu Zynq ( ug585-Zynq-7000-TRM [PDF]).
¹ A frequenza massima di u clock hè 525 MHz () nantu à l'Arty Z7 per via di a limitazione PLL.
Ponte USB UART (Porta Seriale)
L'Arty Z7 include un ponte FTDI FT2232HQ USB-UART (attaccatu à u connettore J14) chì permette di aduprà applicazioni PC per
cumunicà cù u bordu aduprendu cumandamenti di portu COM standard (o l'interfaccia TTY in Linux). I driver sò installati automaticamente in Windows è versioni più recenti di Linux. I dati di u portu seriale sò scambiati cù u Zynq cù un portu seriale à dui fili (TXD / RXD). Dopu chì i driver sò stati installati, i cumandamenti I / O ponu esse aduprati da u PC direttu à u portu COM per pruduce trafficu di dati seriali nantu à i pin Zynq. U portu hè legatu à i pin PS (MIO) è pò esse adupratu in cumbinazione cù u controller UART.
I presets di Zynq file (dispunibule in u Centru di Risorse Arty Z7 (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start))
s'occupa di mappà i pin MIO curretti à u controller UART 0 è usa i seguenti parametri di protocolu predefiniti: 115200 baud rate, 1 stop bit, senza parità, lunghezza di caratteri 8-bit.
Dui LED di statutu à bordu furniscenu risposte visive nantu à u trafficu chì passa per u portu: u LED di trasmissione () (LD11) è u LED di ricezione () (LD10). I nomi di signali chì implicanu direzzione sò da u puntu diview di u DTE (Data Terminal Equipment), in questu casu u PC.
U FT2232HQ hè ancu utilizatu cum'è controller per u Digilent USB-JTAG circuiti, ma u USB-UART è USB-JTAG e funzioni si cumportanu sanu sanu indipindente l'una di l'altra. I programmatori interessati à aduprà a funzionalità UART di u FT2232 in u so cuncepimentu ùn anu micca bisognu di preoccupassi per u JTAG circuiti interferendu cù i trasferimenti di dati UART, è vice-versa. A cumminazione di queste duie caratteristiche in un unicu dispositivu permette à l'Arty Z7 di esse prugrammatu, cumunicatu cù via UART, è alimentatu da un urdinatore attaccatu cù un unicu cavu Micro USB.
U signale DTR da u controller UART in u FT2232HQ hè cunnessu à MIO12 di u dispositivu Zynq via JP1. In casu chì l'IDE Arduino sia portatu per travaglià cù l'Arty Z7, stu jumper pò esse cortocircuitu è MIO12 pò esse adupratu per piazzà l'Arty Z7 in un statu "prontu à riceve un novu sketch". Questu imitaria u cumpurtamentu di i tipici caricatori di avvio Arduino IDE.
microSD Slot
L'Arty Z7 furnisce un slot MicroSD (J9) per almacenamentu di memoria esterna non volatile è ancu per avviare u Zynq. U slot hè cablatu à a Banca 1/501 MIO [40-47], cumprese Card Detect. Da u latu PS, u SDIO 0 perifericu hè tracciatu à sti pins è cuntrolla a cumunicazione cù a carta SD. U pinout pò esse vistu in Table 7.1. U controller perifericu supporta modi di trasferimentu SD à 1 bit è 4 bit ma ùn supporta micca u modu SPI. Basatu annantu à u Manuale di Riferimentu Tecnicu Zynq ( Supportu [PDF]), U modu host SDIO hè u solu modu supportatu.
| Signal Name | Descrizzione | Zynq Pin | Pin Slot SD |
| SD_D0 | Dati [0] | MIO42 | 7 |
| SD_D1 | Dati [1] | MIO43 | 8 |
| SD_D2 | Dati [2] | MIO44 | 1 |
| SD_D3 | Dati [3] | MIO45 | 2 |
| SD_CCLK | Clock | MIO40 | 5 |
| SD_CMD | Cumanda | MIO41 | 3 |
| SD_CD | Carta Rileva | MIO47 | 9 |
Tabella 7.1. pinout microSD
U slot SD hè alimentatu da 3.3V ma hè cunnessu per mezu di MIO Bank 1/501 (1.8V). Dunque, un cambiamentu di livellu TI TXS02612 esegue sta traduzzione. U TXS02612 hè in realtà un espansore di portu SDIO à 2 porti, ma solu a so funzione di cambiamentu di livellu hè aduprata. U schema di cunnessione pò esse vistu in Figura 7.1. Mappà i perni curretti è cunfigurà l'interfaccia hè gestitu da i presets Arty 7 Zynq file, dispunibule nantu à u Centru di Risorse Arty Z7 (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start).
(https://reference.digilentinc.com/_detail/reference/programmable-logic/arty-z7/arty-z7-microsd.png?id=reference%3Aprogrammable-logic%3Aartyz7%3Areference-manual)
Figura 7.1. signali di slot microSD
E duie carte à bassa velocità è ad alta velocità sò supportate, a frequenza massima di u clock hè 50 MHz (). Una carta di Classe 4 o megliu hè
cunsigliatu.
Fate riferimentu à a sezione 3.1 per l'infurmazioni nantu à cume si avvia da una carta SD. Per più infurmazione, cunsultate u Manuale di Riferimentu Tecnicu Zynq ( ug585-Zynq-7000-TRM [PDF]).
Host USB
L'Arty Z7 implementa una di e duie interfacce PS USB OTG dispunibili in u dispositivu Zynq. Un Microchip USB3320 USB 2.0 Transceiver Chip cun un'interfaccia ALPI 8-bit hè adupratu cum'è PHY. U PHY presenta un front-end fisicu HS-USB cumpletu chì supporta velocità di sin'à 480Mbs. U PHY hè cunnessu à MIO Bank 1/501, chì hè alimentatu à 1.8V. U perifericu usb0 hè adupratu nantu à u PS, cunnessu per mezu di MIO [28-39]. L'interfaccia USB OTG hè cunfigurata per agisce cum'è un host integratu. I modi USB OTG è USB ùn sò micca supportati.
L'Arty Z7 hè tecnicamente un "host incrustatu" perchè ùn furnisce micca i 150 µF richiesti di capacità in VBUS necessarii per qualificà cum'è host generale. Hè pussibule mudificà l'Arty Z7 in modu chì sia conforme à i requisiti di l'uspitalu USB di usu generale caricendu C41 cù un condensatore 150 µF. Solu quelli sperimentati in a saldatura di picculi cumpunenti nantu à i PCB devenu pruvà sta rializazione. Parechji dispositivi periferichi USB funzioneranu bè senza carregà C41. Sia chì l'Arty Z7 sia cunfiguratu cum'è un host integratu o un host generale, pò furnisce 500 mA nantu à a linea 5V VBUS. Nutate bè chì carichendu C41 pò fà chì Arty Z7 si resettessi quandu si avvia Linux integratu mentre hè alimentatu da u portu USB, indipendentemente da se qualchì dispositivu USB hè cunnessu à u portu host. Questu hè causatu da u currente in-rush chì C41 provoca quandu u controller host USB hè attivatu è l'interruttore di alimentazione VBUS (IC9) hè acceso.
Innota chì se u vostru cuncepimentu utilizza u portu USB Host (integratu o à usu generale), allora l'Arty Z7 deve esse alimentatu via una batteria o un adattatore murale capace di furnisce più putenza (cum'è quellu inclusu in u kit d'accessori Arty Z7).
Ethernet PHY
L'Arty Z7 utilizza un Realtek RTL8211E-VL PHY per implementà un portu Ethernet 10/100/1000 per a cunnessione di rete. U PHY si cunnessa à MIO Bank 501 (1.8V) è interfaccia à u Zynq-7000 APSoC via RGMII per i dati è MDIO per a gestione. I signali d'interruzzione ausiliaria (INTB) è di reset (PHYRSTB) si cunnettanu rispettivamente à i pins MIO MIO10 è MIO9.
Figura 9.1. Segnali PHY Ethernet
Dopu à u power-up, u PHY principia cù a Negoziazione Automatica attivata, publicità 10/100/1000 velocità di ligame è full-duplex. Se ci hè un cumpagnu capace di Ethernet cunnessu, u PHY stabilisce automaticamente un ligame cun ellu, ancu cù u Zynq micca configuratu.
Dui LED indicatori di statutu sò à bordu vicinu à u connettore RJ-45 chì indica u trafficu (LD9) è u ligame statale validu (LD8). A Tabella 9.1 mostra u cumpurtamentu predefinitu.
| Funzione | Designatore | Statu | Descrizzione |
| LINK | LD8 | Steady On | Ligame 10/100/1000 |
| Clignu 0.4s ON, 2s OFF | Link, modalità Ethernet Efficient Energy (EEE) | ||
| ACT | LD9 | Lampendu | Trasmissione o Ricezione |
Tabella 9.1. LED di statu Ethernet.
U Zynq incorpora dui Controllers Gigabit Ethernet indipendenti. Implementanu un MAC Ethernet 10/100/1000 half / full-duplex. Di questi dui, GEM 0 pò esse mapatu à i pins MIO induve u PHY hè cunnessu. Siccomu a banca MIO hè alimentata da 1.8V, l'interfaccia RGMII utilizza i driver 1.8V HSTL Classe 1. Per questu standard I / O, una riferenza esterna di 0.9V hè furnita in banca 501 (PS_MIO_VREF). Mappà i pins curretti è cunfigurà l'interfaccia hè gestita da i Presets Arty Z7 Zynq file, dispunibule nantu à u Centru di Risorse Arty Z7 (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start).
Ancu se a configurazione predefinita di accensione di u PHY puderia esse abbastanza in a maiò parte di l'applicazioni, u bus MDIO hè dispunibule per a gestione. U RTL8211E-VL hè assignatu l'indirizzu 5-bit 00001 nantu à u bus MDIO. Cù cumandamenti semplici di lettura è scrittura di registri, l'infurmazioni di statutu ponu esse lette o cambiatu a cunfigurazione. U PHY di Realtek segue una mappa di registri standard di l'industria per a configurazione di basa.
A specificazione RGMII richiede a ricezione (RXC) è trasmette l'ora (TXC) per esse ritardata relative à i segnali di dati (RXD [0: 3], RXCTL è TXD [0: 3], TXCTL). E linee guida di Xilinx PCB richiedenu ancu chì stu ritardu sia aghjuntu. U RTL8211E-VL hè capace di inserisce un ritardu di 2ns sia in TXC sia in RXC in modo chì e tracce di u bordu ùn anu micca bisognu di esse allungate.
U PHY hè signalatu da listessi 50 MHz () oscillatore chì feghja u Zynq PS. A capacità parassita di i dui carichi hè abbastanza bassa da esse guidata da una sola fonte.
In una rete Ethernet, ogni node hà bisognu di un indirizzu MAC unicu. À questu scopu, a regione unica programmabile (OTP) di u flash Quad-SPI hè stata prugrammata in fabbrica cù un identificatore compatibile EUI-48/48 ™ univocu à u globu 64-bit globale. U intervallu d'indirizzi OTP [0x20; 0x25] cuntene l'identificatore cù u primu byte in l'ordine di byte di trasmissione essendu à l'indirizzu u più bassu. Fighjate à u Scheda tecnica di memoria Flash (http://www.cypress.com/file/177966/download) per infurmazione nantu à cumu accede à e regioni OTP. Quandu si usa Petalinux, questu hè gestitu automaticamente in u boot-loader U-boot, è u sistema Linux hè configuratu automaticamente per aduprà st'indirizzu MAC unicu.
Per saperne di più infurmazioni nantu à l'usu di u Gigabit Ethernet MAC, riferitevi à u Manuale di Riferimentu Tecnicu Zynq
( ug585-Zynq-7000-TRM [PDF]).
HDMI
L'Arty Z7 cuntene dui porti HDMI senza buffer: un portu surghjente J11 (output), è un portu di lavanderia J10 (input). Entrambi i porti utilizanu prese HDMI di tipo A cù i dati è i segnali di l'ora terminati è cunnessi direttamente à u Zynq PL.
Tramindui i sistemi HDMI è DVI utilizanu u listessu standard di segnalazione TMDS, direttamente supportatu da l'infrastruttura I / O di l'utente di Zynq PL. Inoltre, e fonti HDMI sò retrocompatibili cù i dissipatori DVI, è viceversa. Cusì, adattatori passivi semplici (dispunibuli in a maiò parte di e magazzini d'elettronica) ponu esse aduprati per guidà un monitor DVI o accettà un input DVI. U receptaculu HDMI include solu signali digitali, dunque solu u modu DVI-D hè pussibule.
I connettori HDMI à 19 pin includenu trè canali di dati differenziali, un canale di clock differenziale cinque GND () cunnessioni, un bus di Cuntrollu Elettronicu di u Cunsumatore (CEC) à un filu, un bus di Canali di Dati di Visualizazione (DDC) chì hè essenzialmente un bus I2C, un segnale Hot Plug Detect (HPD), un segnale 5V capace di trasmette finu à 50mA , è un pin riservatu (RES). Tutti i segnali senza putenza sò cablati à u Zynq PL, eccettu RES.
| Pin/Signal | J11 (surghjente) | J10 (lavabo) | ||
| Descrizzione | FPGA pin | Descrizzione | FPGA pin | |
| D [2] _P, D [2] _N | A pruduzzioni di dati | J18, H18 | Input di dati | N20, P20 |
| D [1] _P, D [1] _N | A pruduzzioni di dati | K19, J19 | Input di dati | T20, U20 |
| D [0] _P, D [0] _N | A pruduzzioni di dati | K17, K18 | Input di dati | V20, W20 |
| CLK_P, CLK_N | Uscita di clock | L16, L17 | Ingressu di l'ore | N18, P19 |
| CEC | Cuntrollu Elettronicu di u Cunsumatore bidirezionale (opzionale) | G15 | Cuntrollu Elettronicu di u Cunsumatore bidirezionale (opzionale) | H17 |
| SCL, SDA | DDC bidirezionale (opzionale) | M17, M18 | DDC bidirezionale | U14, U15 |
| HPD / HPA | Hot-plug detecta l'input (invertitu, opzionale) | R19 | Pruduzione assert hot-plug | T19 |
Tabella 10.1. Pin description è assignazione HDMI pin.
Segnali TMDS
HDMI / DVI hè una interfaccia di flussu video digitale numerica ad alta velocità chì utilizza una segnalazione differenziale minimizzata in transizione (TMDS). Per fà un usu adeguatu di unu di i porti HDMI, un trasmettitore o ricevitore conforme à u standard deve esse implementatu in u Zynq PL. I dettagli di implementazione sò fora di l'ambitu di stu manuale. Verificate u repositoriu IP Core di video-biblioteca nantu à u Digilent GitHub (https://github.com/Digilent) per IP di riferenza prontu à aduprà.
Signali ausiliari
Ogni volta chì un lavamanu hè prontu è vole annunziare a so presenza, cullega u pin d'alimentazione 5V0 à u pin HPD. In Arty Z7, questu hè fattu cunducendu u segnale Hot Plug Assert altu. Nota chì questu deve esse fattu solu dopu chì un schiavu di canali DDC hè statu implementatu in u Zynq PL è hè prontu à trasmette i dati di visualizazione.
U Canale di Dati di Visualizazione, o DDC, hè una raccolta di protocolli chì permettenu a cumunicazione trà u display (lavandinu) è l'adattatore graficu (surghjente). A variante DDC2B hè basata annantu à I2C, u maestru di bus essendu a surghjente è u bus slave u lavamanu. Quandu una surghjente rileva un altu livellu nantu à u pin HPD, dumanda u lavamanu annantu à u bus DDC per capacità video. Determina se u lavamu hè capace DVI o HDMI è chì risoluzioni sò supportate. Solu dopu inizià a trasmissione video. Vede e specifiche VESA E-DDC per più infurmazione.
U Cuntrollu Elettronicu di u Cunsumatore, o CEC, hè un protocolu opzionale chì permette di trasmette messaghji di cuntrollu in giru à una catena HDMI trà diversi prudutti. Un casu d'usu cumunu hè una TV chì trasmette missaghji di cuntrollu uriginati da un telecomandu universale à un DVR o à un ricevitore satellitare. Hè un protocolu à un filu à un livellu di 3.3V cunnessu à un pin I / O di l'utente Zynq PL. U filu pò esse cuntrullatu in una manera aperta-drain chì permette di più dispositivi chì spartenu un filu CEC cumunu. Vede l'addendum CEC di HDMI 1.3 o specifiche successive per più infurmazione.
Fonti di Clock
L'Arty Z7 furnisce un 50 MHz () clock à l'input Zynq PS_CLK, chì hè adupratu per generà l'orologi per ognunu di i sottosistemi PS. U 50 MHz () L'input permette à u processatore di operà à una frequenza massima di 650 MHz () è u controller di memoria DDR3 per operà à un massimu di 525 MHz () (1050 Mbps). U Arty Z7 Zynq Presets file dispunibule nantu à u Centru di Risorse Arty Z7 (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start) pò esse impurtatu in u core IP di u Sistema di Trasfurmazione Zynq in un prughjettu Vivado per cunfigurà currettamente u Zynq per travaglià cù u 50 MHz () clock di ingressu.
U PS hà un PLL dedicatu capace di generà finu à quattru orologi di riferenza, ognunu cù frequenze regolabili, chì pò esse adupratu per rializà logica persunalizata implementata in u PL. Inoltre, l'Arty Z7 furnisce una 125 esterna MHz () clock di riferimentu direttamente à u pin H16 di u PL. L'orologio di riferenza esternu permette à u PL di esse adupratu cumpletamente indipindentamente da u PS, chì pò esse utile per applicazioni simplici chì ùn necessitanu micca un processatore.
U PL di u Zynq include ancu MMCM è PLL chì ponu esse aduprati per generà orologi cù frequenze precise è relazioni di fase. Qualunque di i quattru orologi di riferenza PS o di u 125 MHz () u clock di riferimentu esternu pò esse adupratu cum'è input per i MMCM è i PLL. L'Arty Z7-10 include 2 MMCM è 2 PLL, è l'Arty Z7-20 include 4 MMCM è 4 PLL. Per una descrizzione cumpleta di e capacità di e risorse di clock di Zynq PL, riferitevi à a "Guida di l'Usuariu di Risorse di Clocking FPGAs 7 Series" dispunibule da Xilinx.
Figura 11.1 descrive u schema di clocking adupratu nantu à l'Arty Z7. Innota chì l'uscita di l'ora di riferimentu da Ethernet PHY hè aduprata cum'è 125 MHz () clock di riferimentu à u PL, per riduce u costu di cumprende un oscillatore dedicatu per questu scopu. Tenite à mente chì CLK125 serà disattivatu quandu l'Ethernet PHY (IC1) hè tenutu in reset hardware cunducendu u signale PHYRSTB bassu.
Figura 11.1. Arty Z7 clocking.
I / O di basa
A scheda Arty Z7 include dui LED tri-culore, 2 interruttori, 4 pulsanti, è 4 LED individuali cum'è mostratu in a Figura 12.1. I pulsanti è l'interruttori scorrevoli sò cunnessi à u Zynq PL per via di resistenze di serie per prevene i danni da i cortocircuiti involuntari (un cortocircuitu pò accade se un pin FPGA assignatu à un pulsante o un interruttore slide hè statu definitu in modu involuntariu cum'è una uscita). I quattru pulsanti sò interruttori "momentarii" chì generanu nurmalmente una bassa uscita quandu sò in riposu, è una alta uscita solu quandu sò pressati. L'interruttori à diapositiva generanu ingressi elevati o bassi costanti secondu a so pusizione.
Figura 12.1. Arty Z7 GPIO ().
I quattru LED individuali ad alta efficienza sò anodi-cunnessi à u Zynq PL via resistori 330-ohm, allora si accenderanu quandu una logica alta voltage hè applicatu à i so rispettivi pin I / O. LED addiziunali chì ùn sò micca accessibili da l'utente indicanu l'accensione, u statutu di prugrammazione PL, è u statutu di a porta USB è Ethernet.
LED Tri-Colore
U cartone Arty Z7 cuntene dui LED tri-culore. Ogni tri-culore LED () hà trè segnali d'ingressu chì guidanu i catodi di trè LED interni più chjucu: unu rossu, un turchinu è un verde. Cunduce u signale chì currisponde à unu di sti culori altu illuminerà l'internu LED (). I segnali d'entrata sò guidati da u Zynq PL attraversu un transistor, chì inverte i segnali. Dunque, per accende u tri-culore LED (), i signali currispundenti devenu esse cundutti in altu. U tri-culore LED () emette un culore dipende da a cumbinazione di LED interni chì sò attualmente illuminati. Per esample, se i signali rossi è turchini sò cundutti in altu è u verde hè cunduttu in bassa, u tricolore LED () emetterà un culore viulettu.
Digilent ricumanda vivamente l'usu di a modulazione di larghezza di impulsu (PWM) quandu cunduce i LED tri-culore. Cunduce unu di i input in una logica stabile '1' resulterà in u LED () esse illuminatu à un livellu scumudamente luminosu. Pudete evità questu assicurendu chì nessunu di i segnali tri-culore sia guidatu cù più di un ciclu di travagliu di 50%. Aduprà PWM espande ancu assai a paleta di culori putenziale di u tricolore led. A regolazione individuale di u ciclu di travagliu di ogni culore trà u 50% è u 0% face chì i sfarenti culori sianu illuminati à intensità diverse, permettendu virtualmente qualsiasi culore di esse visualizatu.
Uscita Audio Mono
U jack audio integratu (J13) hè guidatu da un Sallen-Key Butterworth Low-pass 4th Order Filter chì furnisce una uscita audio mono. U circuitu di u filtru passa-basso hè mostratu in Figura 14.1. L'input di u filtru (AUD_PWM) hè cunnessu à u pin Z18 R PL. Un input digitale sarà tipicamente un segnale di drenu apertu modulatu di larghezza di impulsu (PWM) o modulatu di densità di impulsu (PDM) produttu da u FPGA. U signale deve esse cundottu bassu per a logica '0' è lasciatu in alta impedenza per a logica '1'. Un resistore di pull-up à bordu à un trenu analogicu pulitu 3.3V stabilirà u voltage per a logica '1'. U filtru passa-bassu nantu à l'input agisce cum'è un filtru di ricustruzzione per cunvertisce u signale digitale modulatu di larghezza di impulsu in un vol analogicutage nantu à a pruduzzioni audio jack.
(Figura 13.1. Circuit Audio Output.
U signale di spegnimentu audio (AUD_SD) hè adupratu per mute l'uscita audio. Hè cunnessu à Zynq PL pin T17. Per aduprà a uscita audio, stu signale deve esse cunduttu à una logica alta.
A risposta di frequenza di SK Butterworth Low-Pass Filter hè mostrata in Figura 13.2. L'analisi AC di u circuitu hè fatta cù NI Multisim 12.0.
Figura 13.2. Risposta di Frequenza di Uscita Audio.
Modulazione di Pulse-Width
Un signale di larghezza di pulsazione modulata (PWM) hè una catena di impulsi à qualchì frequenza fissa, cù ogni impulsu potenzialmente avendu una larghezza diversa. Stu signale digitale pò esse passatu attraversu un semplice filtru low-pass chì integra a forma d'onda digitale per pruduce un vol analogicutagE proporzionale à a larghezza media di l'impulsu annantu à qualchì intervallu (l'intervalu hè determinatu da a frequenza di tagliu 3dB di u filtru passa-bassu è da a frequenza di l'impulsu). Per esample, se l'impulsi sò alti per una media di 10% di u periodu di impulsu dispunibile, allora un integratore produrrà un valore analogicu chì hè 10% di u Vdd voltage. A Figura 13.1.1 mostra una forma d'onda rappresentata cum'è un signale PWM.
Figura 13.1.1. PWM Waveform.
U signale PWM deve esse integratu per definisce un vol analogicutage. U filtru passa-bassu 3dB di frequenza deve esse un ordine di magnitudine inferiore à a frequenza PWM in modo chì l'energia di u segnale à a frequenza PWM sia filtrata da u segnale. Per esample, se un signale audio deve cuntene finu à 5 kHz d'infurmazioni di frequenza, allora a frequenza PWM deve esse almenu 50 kHz (è preferibilmente ancu più alta). In generale, in termini di fedeltà di u signale analogicu, più alta hè a frequenza PWM, megliu serà. A Figura 13.1.2 mostra una rapprisintazione di un integratore PWM chì produce un output voltagè integrendu u trenu di pulse. Nutate u signale di surtita di u filtru à u statu fermu ampU rapportu di latitudine à Vdd hè listessu chì u ciclu di serviziu di larghezza di impulsu (u ciclu di serviziu hè definitu cum'è tempu di impulsu altu divisu da u tempu di pulse-finestra).
Figure 13.1.2. PWM Output Voltage.
Resettate Sources
Reset Power-on
U Zynq PS supporta i segnali di ripristinu di l'accensione esterna. U resettore di accensione hè u resettore maestru di tuttu u chip. Stu signale ripristina ogni registru in u dispositivu capace di esse resettatu. L'Arty Z7 cunduce stu signale da u signale PGOOD di u regulatore di potenza TPS65400 per mantene u sistema in resettore finu à chì tutte l'alimentazione sia valida.
Pulsante Pulsante di prugramma
Un interruttore push PROG, etichettatu PROG, cambia Zynq PROG_B. Questu resetteghja u PL è face chì DONE sia dichjaratu. U PL resterà senza cunfigurazione finu à chì sia riprogrammatu da u processatore o via J.TAG.
Reset di u Subsistema di Processore
U resettore di u sistema esternu, etichettatu SRST, resetta u dispositivu Zynq senza disturbà l'ambiente di debug. Per esample, i punti di interruzzione precedenti stabiliti da l'utilizatore restanu validi dopu a resettazione di u sistema. Per via di prublemi di sicurità, u resettore di u sistema cancella tuttu u cuntenutu di memoria in u PS, cumpresu l'OCM. U PL hè ancu liberatu durante un resettore di u sistema. A resettazione di u sistema ùn face micca chì i pins di strapping di u modu di boot sianu ri-sampguidatu.
U buttone SRST provoca ancu chì u signale CK_RST cambieghja per attivà un resettore annantu à qualsiasi scudi attaccati.
Porti Pmod
I porti Pmod sò 2 × 6, à angulu rettu, connettori femminili spaziati da 100 mil chì si accoppianu cù headers standard 2 × 6 pin. Ogni portu Pmod 12-pin furnisce dui 3.3V VCC () signali (pins 6 è 12), dui signali di Terra (pins 5 è 11), è ottu signali logichi, cum'è mostratu in a Figura 15.1. U VCC () è i perni di Terra ponu furnisce fino à 1A di corrente, ma ci vole à fà casu à ùn superà alcunu di i bilanci di putenza di i regulatori di bordu o di l'alimentazione esterna (vede i limiti di corrente di ferrovia 3.3V elencati in a sezione "Alimentazione") .
(https://reference.digilentinc.com/_detail/reference/programmable-logic/arty-z7/arty-z7-pmod.png?id=reference%3Aprogrammable-logic%3Aartyz7%3Areference-manual)
Figura 15.1. Pmod Diagramma di u Portu
Digilent produce una grande raccolta di schede accessorie Pmod chì ponu attaccà à i connettori di espansione Pmod per aghjunghje funzioni pronti cum'è A / D, D / A, driver di motore, sensori, è altre funzioni. Vede www.digilentinc.com (http://www.digilentinc.com) per più infurmazione.
Ogni portu Pmod truvatu nantu à e schede Digilent FPGA rientra in una di e quattru categurie: standard, MIO cunnessu, XADC, o ad alta velocità. L'Arty Z7 hà dui porti Pmod, chì sò tramindui di tipu ad alta velocità. A sezione chì seguita descrive u tippu di alta velocità di u portu Pmod.
Pmods ad Alta Velocità
I Pmods ad Alta Velocità anu trasmessu i so segnali di dati cume impedenza abbinata à coppie differenziali per velocità massime di commutazione. Anu pads per carregà resistori per una prutezzione aghjunta, ma l'Arty Z7 spedisce cù questi carichi cum'è shunt 0-Ohm. Cù e resistenze di serie scuntate, sti Pmods ùn offrenu micca prutezzione contr'à i cortocircuiti ma permettenu velocità di commutazione assai più rapide. I segnali sò accoppiati à i segnali adiacenti in a listessa fila: pins 1 è 2, pin 3 è 4, pin 7 è 8, è pin 9 è 10.
E tracce sò dirette 100 ohm (+/- 10%) differenziale.
Se i pin di stu portu sò aduprati cum'è signali à una sola fine, e coppie accoppiate ponu presentà crosstalk. In l'applicazioni induve questu hè un prublema, unu di i segnali deve esse messu in terra (guidallu bassu da u FPGA) è aduprà a so coppia per u segnale finitu di signale.
Siccomu i Pmods ad Alta Velocità anu shunt 0-ohm invece di resistori di prutezzione, l'operatore deve piglià precauzioni per assicurà chì ùn causanu micca pantaloncini.
Connettore Arduino / chipKIT Shield
L'Arty Z7 pò esse cunnessu à Arduino standard è scudi chipKIT per aghjunghje funzionalità estese. Una cura particulare hè stata fatta durante a cuncezzione di l'Arty Z7 per assicurassi chì sia compatibile cù a maggior parte di i schermi Arduino è chipKIT nantu à u mercatu. U connettore di scudo hà 49 pin cunnessi à u Zynq PL per I / O Digitale di usu generale nantu à l'Arty Z7-20 è 26 nantu à l'Arty Z7-10. A causa di a flessibilità di FPGA, hè pussibule aduprà sti pin per guasi tuttu cumpresi lettura / scrittura digitale, cunnessioni SPI, cunnessioni UART, cunnessioni I2C, è PWM. Sei di sti pin (etichettati AN0-AN5) ponu ancu esse aduprati cum'è entrate analogiche à una sola fine cun una gamma di input di 0V- 3.3V, è altri sei (etichettati AN6-11) ponu esse aduprati cum'è input analogichi differenziali.
Nota: L'Arty Z7 ùn hè micca cumpatibile cù scudi chì emettenu segnali digitali o analogichi 5V. I pins di guida in u connettore di scudu Arty Z7 sopra 5V ponu causà danni à u Zynq.
(https://reference.digilentinc.com/_media/reference/programmable-logic/arty-z7/arty-z7-shield.png)
Figura 16.1. Schema Pin di Scudo.
| Pin Name | Funzione di scudo | Cunnessione Arty Z7 |
| IO0–IO13 | Pin generale I / O | Vede a Sezione intitulata "Shield Digital I / O" |
| IO26–IO41, A (IO42) | Arty Z7-20 Spilli I / O d'usu generale | Vede a Sezione intitulata "Shield Digital I / O" |
| SCL | Clock I2C | Vede a Sezione intitulata "Shield Digital I / O" |
| SDA | Dati I2C | Vede a Sezione intitulata "Shield Digital I / O" |
| SCLK () | SPI Clock | Vede a Sezione intitulata "Shield Digital I / O" |
| MOSI () | Dati SPI fora | Vede a Sezione intitulata "Shield Digital I / O" |
| MISO () | Dati SPI in | Vede a Sezione intitulata "Shield Digital I / O" |
| SS | SPI Slave Select | Vede a Sezione intitulata "Shield Digital I / O" |
| A0–A5 | Input Analogicu Singulu | Vede a Sezione intitulata "Shield Analog I / O" |
| A6–A11 | Input Analogicu Differenziale | Vede a Sezione intitulata "Shield Analog I / O" |
| Pin Name | Funzione di scudo | Cunnessione Arty Z7 |
| V_P, V_N | Input Analogicu Differenziale Dedicatu | Vede a Sezione intitulata "Shield Analog I / O" |
| XGND | Terra Analogica XADC | Cunnessu à a rete aduprata per guidà a riferenza di terra XADC in u Zynq (VREFN) |
| XVREF | Analogu XADC Voltage Riferimentu | Cunnessu à 1.25 V, ferrovia 25mA aduprata per guidà u XADC voltagRiferimentu nantu à u Zynq (VREFP) |
| N/C | Micca cunnessu | Micca cunnessu |
| IOREF | Digital I / O VoltagE riferenza | Cunnessu à l'Arty Z7 3.3V Power Rail (Vede a sezione "Alimentazione") |
| RST | Resettate à Scudo | Cunnessu à u buttone rossu "SRST" è u MIO pin 12 di u Zynq. Quandu JP1 hè cortocircuitu, hè ancu cunnessu à u signale DTR di u ponte FTDI USB-UART. |
| 3V3 | Power Rail 3.3V | Cunnessu à l'Arty Z7 3.3V Power Rail (Vede a sezione "Alimentazione") |
| 5V0 | Power Rail 5.0V | Cunnessu à l'Arty Z7 5.0V Power Rail (Vede a sezione "Alimentazione") |
| GND (), G | Terra | Cunnessu à u pianu Terra di Arty Z7 |
| VIN | Input di putenza | Cunnessu in parallelu à u connettore di alimentazione esterna (J18). |
Tabella 16.1. Descrizioni di Pin Shield.
Shield I / O digitale
I pin cunnessi direttamente à u Zynq PL ponu esse aduprati cum'è entrate o uscite di usu generale. Questi pins includenu I2C, SPI, è I-O per usi generali. Ci sò resistori di serie 200 Ohm trà u FPGA è i pin I / O digitali per aiutà a prutezzione contra i cortocircuiti accidentali (eccettu i signali AN5-AN0, chì ùn anu micca resistenze di serie, è i segnali AN6-AN12, chì anu Resistori di serie 100 Ohm). U massimu assolutu è u volu operativu raccomandatutagEs per questi spilli sò spiegati in a tavula sottu.
IO26-IO41 è A (IO42) ùn sò micca accessibili nantu à l'Arty Z7-10. Inoltre, AN0-AN5 ùn pò micca esse adupratu cum'è I / O Digitale nantu à l'Arty Z7-10. Questu hè dovutu à menu pin I / O chì sò dispunibili nantu à u Zynq-7010 cà in u Zynq-7020.
| Vol Minimu Assulututage | Voltu Operativu Minimu Raccomandatutage | Voltu Operativu Massimu Raccomandatutage | Vol. Massimu Assulututage | |
| Powered | -0.4 V | -0.2 V | 3.4 V | 3.75 V |
| Unpowered | -0.4 V | N/A | N/A | 0.55 V |
Tabella 16.1.1. Shield Digital Voltages. Per più infurmazione nantu à e caratteristiche elettriche di i pin cunnessi à u Zynq PL, per piacè vedi u Scheda tecnica Zynq-7000
(ds187-XC7Z010-XC7Z020-Data-Sheet) da Xilinx.
Shield Analog I / O
I pins etichettati A0-A11 è V_P / V_N sò aduprati cum'è entrate analogiche à u modulu XADC di u Zynq. U Zynq aspetta chì l'ingressi varienu da 0-1 V. Nantu à i pins etichettati A0-A5 usemu un circuitu esternu per riduce u volu d'ingressutagda 3.3V. Stu circuitu hè mostratu in a Figura 16.2.1. Stu circuitu permette à u modulu XADC di misurà cun precisione qualsiasi voltagè trà 0V è 3.3V (parente à l'Arty Z7 GND ()) chì hè applicatu à qualsiasi di sti pin. Se vulete aduprà i pin etichettati A0-A5 cum'è entrate o uscite digitali, sò ancu cunnessi direttamente à u Zynq PL prima di u circuitu divisore di resistenza (mostratu ancu in a Figura 16.2.1) nantu à l'Arty Z7-20. Questa cunnessione supplementaria ùn hè micca fatta nantu à l'Arty Z7-10, hè per quessa chì questi signali ponu esse aduprati solu cum'è input analogichi in quella variante.
(https://reference.digilentinc.com/_media/reference/programmable-logic/arty-z7/arty-z7-shield-an.png)
Figura 16.2.1. Input Analogicu Singulatu.
I pin etichettati A6-A11 sò cunnessi direttamente à 3 coppie di pin capaci analogichi nantu à u Zynq PL per mezu di un filtru anti-aliasing. Stu circuitu hè mostratu in a Figura 16.2.2. Queste coppie di pin ponu esse aduprate cum'è input analogichi differenziali cù un voltaga differenza trà 0-1V. I numeri pari sò cunnessi à i pin pusitivi di a coppia è i numeri dispari sò cunnessi à i pin negativi (cusì A6 è A7 formanu una coppia di input analogicu cù A6 essendu pusitivi è A7 negativi). Innota chì ancu se i pads per u condensatore sò presenti, ùn sò micca caricati per questi pins. Postu chì i pins analogichi di u FPGA ponu ancu esse aduprati cum'è i pin FPGA numerichi nurmali, hè ancu pussibule d'utilizà sti pin per I / O Digitale.
I pins etichettati V_P è V_N sò cunnessi à l'entrate analogiche dedicate VP_0 è VN_0 di u FPGA. Questa coppia di spilli pò ancu esse aduprata cum'è input analogicu differenziale cù un voltagE trà 0-1V, ma ùn ponu micca esse aduprati cum'è I / O digitale. U condensatore in u circuitu mostratu in a Figura 16.2.2 per questa coppia di spilli hè caricatu nantu à l'Arty Z7.
Figura 16.2.2. Input Analogicu Differenziale.
U core XADC in u Zynq hè un cunvertitore dual-channel 12-bit analogicu-digitale capaci di operà à 1 MSPS. Ogni canale pò esse guidatu da qualsiasi ingressu analogicu cunnessu à i pins di scudu. U core XADC hè cuntrullatu è accessu da un cuncepimentu d'utilizatore attraversu u Portu di Reconfigurazione Dinamica (DRP). U DRP furnisce ancu accessu à voltagE monitor chì sò presenti nantu à ognuna di e rotaie di potenza di u FPGA, è un sensore di temperatura chì hè internu à u FPGA. Per più infurmazione nantu à l'usu di u core XADC, riferitevi à u documentu Xilinx intitulatu "Serie 7 FPGA è Zynq-7000 All SoM Programmable Dual 12-Bit 1 MSPS Analog-to-Digital Converter". Hè ancu pussibule accede à u core XADC direttamente aduprendu u PS, via l'interfaccia "PS-XADC". Questa interfaccia hè descritta in tuttu in u capitulu 30 di u Zynq
Manuale di Riferimentu Tecnicu ( ug585-Zynq-7000-TRM [PDF]). rm (https://reference.digilentinc.com/tag/rm?do=showtag&tag=rm), docu (https://reference.digilentinc.com/tag/doc?do=showtag&tag=doc), arty-z7
(https://reference.digilentinc.com/tag/arty-z7?do=showtag&tag=arty-z7)
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