Arty Z7 tilvísunarhandbók
Arty Z7 er tilbúinn þróunarvettvangur hannaður í kringum Zynq-7000 ™ Allt forritanlegt kerfi á flís (AP SoC) frá Xilinx. Zynq-7000 arkitektúrinn samþættir tvíþætta, 650 MHz () ARM Cortex-A9 örgjörva með Xilinx 7-röð Field Programmable Gate Array (FPGA) rökfræði. Þessi pörun veitir möguleikann á að umkringja öflugan örgjörva með einstöku setti af hugbúnaðarskilgreindum jaðartækjum og stýringum, sérsniðnar af þér fyrir markforritið.
Verkfærasettin Vivado, Petalinux og SDSoC veita hvert um sig nálæga leið á milli þess að skilgreina sérsniðna jaðarsettið og færa virkni þess upp í Linux OS () eða ber málmforrit sem keyrir á örgjörvanum. Fyrir þá sem eru að leita að hefðbundnari stafrænni rökhönnunarupplifun er einnig mögulegt að hunsa ARM örgjörvana og forrita FPGA Zynq eins og allir aðrir Xilinx FPGA. Digilent býður upp á fjölda efna og auðlinda fyrir Arty Z7 sem koma þér í gang með því verkfæri sem þú velur fljótt.
Arty Z7 tilvísunarhandbók [Reference.Digilentinc]
Sæktu þessa tilvísunarhandbók
- Þessi tilvísunarhandbók er ekki enn tiltæk til niðurhals.
Eiginleikar
ZYNQ örgjörvi
- 650MHz tvöfalda kjarna Cortex-A9 örgjörva
- DDR3 minni stjórnandi með 8 DMA rásum og 4 hágæða AXI3 þrælaportum
- Yfirstýringar með mikilli bandbreidd: 1G Ethernet, USB 2.0, SDIO
- Útlægur stjórnandi með litla bandbreidd: SPI, UART, CAN, I2C
- Forritanlegt frá JTAG, Quad-SPI flass, og microSD kort
- Forritanleg rökfræði sem jafngildir Artix-7 FPGA
Minni
- 512MB DDR3 með 16 bita rútu @ 1050Mbps
- 16MB Quad-SPI Flash með verksmiðjuforrituðu 48-bita alþjóðlegu einstöku auðkenni EUI-48/64 ™
- microSD rauf
Kraftur
- Powered frá USB eða hvaða 7V-15V utanaðkomandi aflgjafa
USB og Ethernet
- Gigabit Ethernet PHY
- USB-JTAG Forritunarhringrás
- USB-UART brú
- USB OTG PHY (styður aðeins hýsil)
Hljóð og mynd
- HDMI vaskur tengi (inntak)
- HDMI uppsprettugátt (framleiðsla)
- PWM ekið mónóúttak með 3.5 mm tjakk
Rofar, þrýstihnappar og LED
- 4 þrýstihnappar
- 2 renna rofar
- 4 LED
- 2 RGB LED
Stækkunartengi
- Tvær Pmod tengi
- 16 Samtals FPGA I / O
- Arduino / chipKIT skjöldtengi
- Allt að 49 samtals FPGA inn / út (sjá töflu hér að neðan)
- 6 einhliða 0-3.3V hliðrænir inntak í XADC
- 4 Mismunandi 0-1.0V Analog inntak í XADC
Kaupmöguleikar
Hægt er að kaupa Arty Z7 með Zynq-7010 eða Zynq-7020 hlaðinn. Þessar tvær afbrigði Arty Z7 eru nefndar Arty Z7-10 og Arty Z7-20. Þegar Digilent skjöl lýsa virkni sem er sameiginleg báðum þessum afbrigðum er vísað til þeirra sameiginlega sem „Arty Z7“. Þegar einhverju er lýst sem er aðeins sameiginlegt með tilteknu afbrigði, verður afbrigðið kallað út sérstaklega með nafni sínu.
Eini munurinn á Arty Z7-10 og Arty Z7-20 er möguleiki Zynq hlutans og magn I / O sem er í boði á skjaldatenginu. Zynq örgjörvarnir hafa báðir sömu getu en -20 hefur um það bil 3 sinnum stærri innri FPGA en -10. Munurinn á afbrigðunum tveimur er dreginn saman hér að neðan:
| Vöruafbrigði | Arty Z7-10 | Arty Z7-20 |
| Zynq hluti | XC7Z010-1CLG400C | XC7Z020-1CLG400C |
| 1 MSPS flís ADC () | Já | Já |
| Útlitstöflur (LUTs) | 17,600 | 53,200 |
| Flip-Flops | 35,200 | 106,400 |
| Block VINNSLUMINNI () | 270 KB | 630 KB |
| Klukkustjórnunarflísar | 2 | 4 |
| Laus skjöldur I/O | 26 | 49 |
Á Arty Z7-10 eru innri röð stafrænu skjaldarinnar (IO26-IO41) og IOA (einnig nefnd IO42) ekki tengd við FPGA og A0-A5 er aðeins hægt að nota sem hliðræn inntak. Þetta mun ekki hafa áhrif á virkni flestra Arduino skjölda, því flestir nota ekki þessa innri röð stafrænna merkja.
Hægt er að kaupa borðið sjálfstætt eða með skírteini til að opna Xilinx SDSoC verkfærasettið. SDSoC skírteini opnar eins árs leyfi og er aðeins hægt að nota það með Arty Z1. Eftir að leyfið rennur út er hægt að nota endalaust allar útgáfur af SDSoC sem gefnar voru út á þessu 7 árs tímabili. Nánari upplýsingar um innkaup er að finna á Arty Z1 vörusíðunni (http://store.digilentinc.com/artyz7-apsoc-zynq-7000-development-board-for-makers-and-hobbyists/).
Við kaupin er einnig hægt að bæta við microSD korti, 12V 3A aflgjafa og ör USB snúru eftir þörfum.
Athugaðu að vegna minni FPGA í Zynq-7010 hentar það ekki sérlega vel til að nota í SDSoC fyrir innbyggða sjónforrit. Við mælum með því að fólk kaupi Arty Z7-20 ef það hefur áhuga á forritum af þessu tagi.
Mismunur frá PYNQ-Z1
Arty Z7-20 deilir nákvæmlega sama SoC og PYNQ-Z1. Lögunarsniðið, Arty Z7-20 vantar hljóðnemainntakið, en bætir við Power-on Reset hnappinn. Hugbúnaður sem er skrifaður fyrir PYNQ-Z1 ætti að keyra óbreyttur að undanskildum hljóðnemainngangi þar sem FPGA pinna er skilinn eftir ótengdur.
Stuðningur við hugbúnað
Arty Z7 er fullkomlega samhæfður Xilinx afkastamiklu Vivado hönnunarsvítunni. Þetta verkfærasamstæða sameinar FPGA rökhönnun og innbyggða ARM hugbúnaðarþróun í þægilegan, innsæi hönnunarflæði. Það er hægt að nota til að hanna kerfi af hvaða flækjum sem er, allt frá fullkomnu stýrikerfi sem keyrir mörg netþjónaforrit samhliða, niður í einfalt forrit úr málmi sem stýrir sumum LED.
Það er einnig hægt að meðhöndla Zynq AP SoC sem sjálfstæða FPGA fyrir þá sem hafa ekki áhuga á að nota örgjörvann í hönnun sinni. Frá og með útgáfu Vivado 2015.4 er Logic Analyzer og hágæða samsetningareiginleikar Vivado ókeypis fyrir alla WebPACK skotmörk, sem innihalda Arty Z7. Logic Analyzer hjálpar til við að kemba rökfræði og HLS tólið gerir þér kleift að safna C kóða beint í HDL.
Zynq pallar eru vel til þess fallnir að vera innfelldir Linux skotmarkar og Arty Z7 er engin undantekning. Til að hjálpa þér að byrja, veitir Digilent Petalinux verkefni sem kemur þér hratt af stað með Linux kerfi. Nánari upplýsingar eru í Arty Z7 auðlindamiðstöð (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start).
Arty Z7 er einnig hægt að nota í SDSoC umhverfi Xilinx, sem gerir þér kleift að hanna FPGA flýtiforrit og vídeóleiðslur á auðveldan hátt í C / C ++ umhverfi. Nánari upplýsingar um SDSoC er að finna í Xilinx SDSoC síða
(https://www.xilinx.com/products/design-tools/software-zone/sdsoc.html). Digilent mun senda frá sér vídeóhæfan vettvang með Linux stuðningi tímanlega fyrir útgáfu SDSoC 2017.1. Athugaðu að vegna minni FPGA í Arty Z7-10 eru aðeins mjög einföld vídeóvinnslu kynningar fylgja með þeim vettvangi. Digilent mælir með Arty Z7-20 fyrir þá sem hafa áhuga á myndbandsvinnslu.
Þeir sem þekkja til eldri Xilinx ISE / EDK verkfærasettanna frá því Vivado var gefinn út geta einnig valið að nota Arty Z7 í því verkfærasett. Digilent hefur ekki mörg efni til að styðja þetta, en þú getur alltaf beðið um hjálp við Digilent Forum (https://forum.digilentinc.com).
Aflgjafar
Hægt er að knýja Arty Z7 frá Digilent USB-JTAG-UART tengi (J14) eða frá annarri tegund af aflgjafa eins og rafhlöðu eða ytri aflgjafa. Jumper JP5 (nálægt aflrofanum) ákvarðar hvaða aflgjafa er notaður.
USB 2.0 tengi getur að hámarki afhent 0.5A straum samkvæmt forskriftunum. Þetta ætti að veita nægjanlegt afl fyrir hönnun með minni flækjustig. Kröfugri forrit, þar með talin öll sem keyra margar jaðartöflur eða önnur USB tæki, gætu þurft meiri afl en USB -tengið getur veitt. Í þessu tilfelli mun orkunotkun aukast þar til hún er takmörkuð af USB -gestgjafanum. Þessi mörk eru mjög mismunandi milli framleiðenda hýsingartölva og velta á mörgum þáttum. Þegar í núverandi mörkum, þegar voltagÞegar teinarnir fara niður fyrir nafngildi þeirra er Zynq endurstillt með kveikjulausn merkis og orkunotkun fer aftur í aðgerðalaus gildi. Einnig gætu sum forrit þurft að keyra án þess að vera tengd við USB -tengi tölvu. Í þessum tilvikum er hægt að nota ytri aflgjafa eða rafhlöðu.
Hægt er að nota ytri aflgjafa (td veggvarta) með því að stinga því í rafmagnstengið (J18) og stilla stökkvarann JP5 í „REG“. Framboðið verður að nota coax, miðju jákvæða 2.1 mm innri þvermálstengi og skila 7VDC til 15VDC. Hægt er að kaupa viðeigandi vistir hjá Digilent webvefsíðu eða í gegnum verslunarsala eins og DigiKey. Aflgjafi voltages yfir 15VDC gæti valdið varanlegu tjóni. Viðeigandi ytri aflgjafi fylgir með Arty Z7 aukabúnaðinum.
Líkt og með utanaðkomandi aflgjafa er hægt að nota rafhlöðu til að knýja Arty Z7 með því að festa hana við hlífartengið og stilla stökkvarann JP5 á „REG“. Jákvæðu rennibúnaður rafhlöðunnar verður að vera tengdur við pinna merktan „VIN“ á J7 og neikvæða rennibúnaðinn verður að vera tengdur við pinna merktan GND () á J7.
Innbyggða Texas Instruments TPS65400 PMU býr til nauðsynlegar 3.3V, 1.8V, 1.5V og 1.0V vistir frá aðalaflinu. Tafla 1.1 veitir viðbótarupplýsingar (dæmigerðir straumar eru mjög háðir Zynq stillingum og gildin sem gefin eru eru dæmigerð fyrir meðalstærð / hraðahönnun).
Arty Z7 er ekki með aflrofa, þannig að þegar aflgjafi er tengdur og valinn með JP5 verður hann alltaf kveiktur. Til að endurstilla Zynq án þess að aftengja og tengja aflgjafa aftur er hægt að nota rauða SRST hnappinn. Rafmagnsvísirinn LED () (LD13) er kveiktur þegar allar framboðslögin ná nafnverðitage.
| Framboð | Hringrásir | Current (max/typical) |
| 3.3V | FPGA I / O, USB tengi, klukkur, Ethernet, SD rauf, Flash, HDMI | 1.6A / 0.1A til 1.5A |
| 1.0V | FPGA, Ethernet kjarna | 2.6A / 0.2A til 2.1A |
| 1.5V | DDR3 | 1.8A / 0.1A til 1.2A |
| 1.8V | FPGA aukabúnaður, Ethernet I / O, USB stjórnandi | 1.8A / 0.1A til 0.6A |
Tafla 1.1. Arty Z7 aflgjafar.
Zynq APSoC arkitektúr
Zynq APSoC er skipt í tvö aðskilin undirkerfi: Vinnslukerfið (PS) og Forritanleg rökfræði (PL). Mynd 2.1 sýnir yfirview af Zynq APSoC arkitektúrnum, með PS litnum ljósgrænum og PL í gulum. Athugið að PCIe Gen2 stjórnandi og Multi-gigabit senditæki eru ekki fáanleg á Zynq-7020 eða Zynq-7010 tækin. 
(https://reference.digilentinc.com/_detail/zybo/zyng1.png?id=reference%3Aprogrammable-logic%3Aarty-z7%3Areference-manual)
Mynd 2.1 Zynq APSoC arkitektúr
PL er næstum eins og Xilinx 7-röð Artix FPGA, nema að það inniheldur nokkrar sérstakar hafnir og rútur sem tengja það vel við PS. PL inniheldur heldur ekki sama stillingarbúnað og dæmigerður 7-röð FPGA og hann verður að stilla annaðhvort beint af örgjörvanum eða í gegnum JTAG höfn.
PS samanstendur af mörgum íhlutum, þar á meðal Application Processing Unit (APU, sem inniheldur 2 Cortex-A9 örgjörva), Advanced Microcontroller Bus Architecture (AMBA) samtengingu, DDR3 minni stjórnandi og ýmsa útlæga stýringar með inn- og útgangi margfaldað að 54 sérstökum pinna (kallaðir margfaldaðir I / O, eða MIO pinnar). Útlægir stýringar sem ekki hafa inn- og útganga sína tengda við MIO pinna geta í staðinn beint I / O sínum í gegnum PL, um Extended-MIO (EMIO) viðmótið. Útlægir stýringar eru tengdir örgjörvunum sem þrælar í gegnum AMBA samtenginguna og innihalda læsilegar / skrifanlegar stýritölur sem hægt er að takast á í minni rými örgjörva. Forritanleg rökfræði er einnig tengd samtengingunni sem þræll og hönnun getur útfært marga algerlega í FPGA dúknum sem hver og einn inniheldur stýranlegar stjórnskrár. Ennfremur geta kjarnar sem eru útfærðir í PL komið af stað truflunum á örgjörvunum (tengingar ekki sýndar á mynd 3) og framkvæmt DMA aðgang að DDR3 minni.
Það eru margir þættir í Zynq APSoC arkitektúrnum sem eru utan gildissviðs þessa skjals. Til að fá fulla og ítarlega lýsingu, sjá Zynq tæknihandbók ug585-Zynq-7000TRM [PDF]
Tafla 2.1 sýnir ytri hluti sem eru tengdir MIO pinna Arty Z7. Forstillingar Zynq File fannst á Arty Z7 auðlindamiðstöð (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start) er hægt að flytja inn í EDK og Vivado Designs til að stilla PS rétt til að vinna með þessi jaðartæki.
| MIO 500 3.3 V | Jaðartæki |
| Pinna | ENET 0 | SPI Flash | USB 0 | Skjöldur | UART 0 |
| 0 (N / C) | |||||
| 1 | CS () | ||||
| 2 | DQ0 | ||||
| 3 | DQ1 | ||||
| 4 | DQ2 | ||||
| 5 | DQ3 | ||||
| 6 | SCLK () | ||||
| 7 (N / C) | |||||
| 8 | SLCK FB | ||||
| 9 | Ethernet endurstilla | ||||
| 10 | Ethernet truflun | ||||
| 11 | USB yfir núverandi | ||||
| 12 | Endurstilla skjöld | ||||
| 13 (N / C) | |||||
| 14 | UART inntak | ||||
| 15 | UART framleiðsla |
| MIO 501 1.8V | Jaðartæki | ||
| Pinna | ENET 0 | USB 0 | SDIO 0 |
| 16 | TXCK | ||
| 17 | TXD0 | ||
| 18 | TXD1 | ||
| 19 | TXD2 | ||
| 20 | TXD3 | ||
| 21 | TXCTL | ||
| 22 | RXCK | ||
| 23 | RXD0 | ||
| 24 | RXD1 | ||
| 25 | RXD2 | ||
| 26 | RXD3 | ||
| 27 | RXCTL | ||
| 28 | GÖGN4 | ||
| 29 | DIR | ||
| 30 | STP | ||
| 31 | NXT | ||
| 32 | GÖGN0 | ||
| 33 | GÖGN1 | ||
| 34 | GÖGN2 | ||
| 35 | GÖGN3 | ||
| 36 | CLK | ||
| 37 | GÖGN5 | ||
| 38 | GÖGN6 | ||
| 39 | GÖGN7 | ||
| 40 | CCLK | ||
| 41 | CMD | ||
| 42 | D0 | ||
| 43 | D1 | ||
| 44 | D2 | ||
| 45 | D3 | ||
| 46 | RESETN | ||
| 47 | CD | ||
| 48 (N / C) | |||
| 49 (N / C) | |||
| 50 (N / C) | |||
| 51 (N / C) | |||
| 52 | MDC | ||
| 53 | MDIO |
Zynq stillingar
Ólíkt Xilinx FPGA tækjum, eru APSoC tæki eins og Zynq-7020 hönnuð í kringum örgjörvann, sem virkar sem skipstjóri á forritanlegri rökfræði og öllum öðrum jaðartækjum í vinnslukerfinu. Þetta veldur því að Zynq stígvélaferlið er svipað og örstýringu en FPGA. Þetta ferli felur í sér að örgjörvinn hleður og keyrir Zynq Boot Image, sem inniheldur First Stage Bootloader (FSBL), bitastraumur til að stilla forritanlega rökfræði (valfrjálst) og notendaforrit. Stígvélaferlið er skipt í þrjár sekúndurtages:
Stage 0
Eftir að Arty Z7 er kveiktur eða Zynq er endurstilltur (í hugbúnaði eða með því að ýta á SRST) byrjar einn af örgjörvunum (CPU0) að framkvæma innra stykki skrifvaran kóða sem kallast BootROM. Ef og aðeins ef Zynq var bara kveikt, þá læsir BootROM fyrst stöðu hamapinna í hamaskrána (hamapinnarnir eru festir við JP4 á Arty Z7). Ef verið er að framkvæma BootROM vegna endurstillingaratburðar, þá eru hamapinnar ekki læstir og fyrra ástand hamskrárinnar notað. Þetta þýðir að Arty Z7 þarf orkuhringrás til að skrá allar breytingar í stökkva forritunarhamsins (JP4). Næst, BootROM afritar FSBL úr formi óstöðugt minni sem tilgreint er af hamaskránni yfir í 256 KB innra vinnsluminni () innan APU (kallað On-Chip Memory, eða OCM). FSBL verður að pakka inn í Zynq stígvélamynd til að BootROM geti afritað það rétt. Það síðasta sem BootROM gerir er að afhenda FSBL framkvæmdina í OCM.
Stage 1
Á þessu stage, FSBL lýkur fyrst við að stilla PS íhlutina, svo sem DDR minni stjórnandi. Síðan, ef bitastraumur er til staðar í Zynq Boot Image, er það lesið og notað til að stilla PL. Að lokum er notendaforritinu hlaðið inn í minni frá Zynq Boot Image og framkvæmd er afhent til þess.
Stage 2
Síðustu stage er framkvæmd notendaforritsins sem var hlaðið af FSBL. Þetta getur verið hvers kyns forrit, allt frá einfaldri „Hello World“ hönnun til Second Stage Boot loader notaður til að ræsa stýrikerfi eins og Linux. Nánari útskýringar á stígvélaferli er að finna í kafla 6 Zynq tæknihandbók (Stuðningur [PDF]).
Zynq stígvélamyndin er búin til syngja Vivado og Xilinx hugbúnaðarþróunarsett (Xilinx SDK). Upplýsingar um gerð þessarar myndar eru í Xilinx skjölunum sem til eru um þessi verkfæri.
Arty Z7 styður þrjár mismunandi ræsistillingar: microSD, Quad SPI Flash og JTAG. Ræsistillingin er valin með Mode jumper (JP4), sem hefur áhrif á ástand Zynq stillingarpinna eftir að kveikt er á. Mynd 3.1 sýnir hvernig Zynq stillingarpinnar eru tengdir á Arty Z7.
(https://reference.digilentinc.com/_detail/reference/programmable-logic/arty-z7/arty-z7-config.png?d=reference%3Aprogrammable-ogic%3Aartyz7%3Areference-manual)
Mynd 3.1. Arty Z7 stillingapinnar.
Þremur stígvélamáta er lýst í eftirfarandi köflum.
microSD ræsistilling
Arty Z7 styður ræsingu frá microSD korti sem er sett í tengi J9. Eftirfarandi aðferð gerir þér kleift að ræsa Zynq frá microSD með venjulegri Zynq stígvélsmynd búin til með Xilinx verkfærunum:
- Sniðið microSD kortið með FAT32 file kerfi.
- Afritaðu Zynq Boot mynd sem búin var til með Xilinx SDK yfir á microSD kortið.
- Endurnefnið Zynq Boot Image á microSD kortinu í BOOT.bin.
- Slepptu microSD kortinu úr tölvunni þinni og settu það í tengi J9 á Arty Z7.
- Tengdu aflgjafa við Arty Z7 og veldu hann með JP5.
- Settu einn jumper á JP4 og styttu tvo efstu pinna (merktan „SD“).
- Kveiktu á borðinu. Stjórnin mun nú ræsa myndina á microSD kortinu.
Quad SPI ræsistilling
Arty Z7 er með 16MB Quad-SPI Flash um borð sem Zynq getur ræst úr. Skjöl sem fást frá Xilinx lýsa því hvernig nota á Xilinx SDK til að forrita Zynq Boot Image í Flash tæki sem er fest við Zynq. Þegar Quad SPI Flash hefur verið hlaðið Zynq Boot Image er hægt að fylgja eftirfarandi skrefum til að ræsa það:
- Tengdu aflgjafa við Arty Z7 og veldu hann með JP5.
- Settu einn jumper á JP4 og styttu tvo miðju pinna (merktan „QSPI“).
- Kveiktu á borðinu. Stjórnin mun nú ræsa myndina sem er geymd í Quad SPI flassinu.
JTAG Boot Mode
Þegar komið er fyrir í JTAG ræsistilling, vinnur örgjörvinn þar til hugbúnaðurinn er hlaðinn af hýsingartölvu með Xilinx verkfærunum. Eftir að hugbúnaðurinn hefur verið hlaðinn er annaðhvort hægt að láta hugbúnaðinn byrja að keyra eða stíga í gegnum hann línu fyrir línu með Xilinx SDK.
Það er einnig hægt að stilla PL beint yfir JTAG, óháð örgjörva. Þetta er hægt að gera með því að nota Vivado vélbúnaðarþjóninn.
Arty Z7 er stillt til að ræsa í Cascaded JTAG ham, sem gerir kleift að nálgast PS gegnum sama JTAG höfn sem PL. Það er líka hægt að ræsa Arty Z7 í Independent JTAG ham með því að hlaða jumper í JP2 og stytta hann. Þetta mun valda því að PS verður ekki aðgengilegt frá borðinu JTAG hringrás, og aðeins PL verður sýnilegt í skannakeðjunni. Til að fá aðgang að PS yfir JTAG meðan í sjálfstæðum JTAG ham, verða notendur að leiðbeina merkjum fyrir PJTAG jaðartæki yfir EMIO og nota utanaðkomandi tæki til að eiga samskipti við það.
Quad SPI Flash
Arty Z7 er með Quad SPI raðnúmer NOR flassi. Spansion S25FL128S er notað á þessu borði. Multi-I / O SPI Flash-minnið er notað til að útvega kóða sem ekki er sveiflukenndur og geymslu gagna. Það er hægt að nota til að frumstilla PS undirkerfið sem og stilla PL undirkerfið. Viðeigandi eiginleikar tækja eru:
- 16 MB ()
- x1, x2 og x4 stuðningur
- Strætó hraðar allt að 104 MHz (), sem styður Zynq stillingarhlutfall @ 100 MHz (). Í Quad SPI ham þýðir þetta 400Mbs
- Kveikt frá 3.3V
SPI Flash tengist Zynq-7000 APSoC og styður Quad SPI tengi. Til þess þarf að tengjast sérstökum pinna í MIO Bank 0/500, sérstaklega MIO [1: 6,8] eins og lýst er í Zynq gagnablaðinu. Quad-SPI viðbragðsstilling er notuð, þannig að qspi_sclk_fb_out / MIO [8] er látið víkja og er aðeins tengdur við 20K togviðnám að 3.3V. Þetta gerir Quad SPI klukkutíðni hærri en FQSPICLK2 (sjá Zynq tæknihandbókina
( ug585-Zynq-7000-TRM [PDF]) fyrir meira um þetta).
DDR minni
Arty Z7 inniheldur IS43TR16256A-125KBL DDR3 minnishluti sem búa til eina stöðu, 16 bita breitt viðmót og samtals 512MiB afkastagetu. DDR3 er tengt við harða minnisstýringuna í örgjörva undirkerfinu (PS), eins og lýst er í Zynq skjölunum.
PS inniheldur AXI minni tengi tengi, DDR stjórnandi, tilheyrandi PHY, og hollur I / O banka. DDR3 minni tengi er allt að 533 MHz () / 1066 Mbps studd¹.
Arty Z7 var leiddur með 40 ohm (+/- 10%) snefilviðnám fyrir einhliða merki og mismunaklukka og strokur stillt á 80 ohm (+/- 10%). Eiginleiki sem kallast DCI (Stafrænt stýrður viðnám) er notaður til að passa drifstyrk og lokunarviðnám PS pinna við snefilviðnám. Á minni hliðinni, kvarðar hver flís lokun og drifstyrk með því að nota 240 ohm viðnám á ZQ pinna.
Vegna skipulagsástæðna var skipt um tvo gagnabætahópa (DQ [0-7], DQ [8-15]). Að sama marki var einnig skipt um gagnabitana í bætihópunum. Þessar breytingar eru gagnsæar fyrir notandann. Á öllu hönnunarferlinu var farið eftir leiðbeiningum Xilinx PCB.
Bæði minniskubbarnir og PS DDR bankinn eru knúnir frá 1.5V framboðinu. Miðpunktur viðmiðunar 0.75V er búinn til með einföldum viðnámsskiptingu og er tiltækur fyrir Zynq sem ytri viðmiðun.
Fyrir rétta notkun er nauðsynlegt að PS minni stjórnandi sé rétt stilltur. Stillingar eru allt frá raunverulegu minni bragði til tafarleifar tafar. Til þæginda, forstillingar Zynq file fyrir Arty Z7 er veitt á auðlindamiðstöð
(https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start) og stillir sjálfkrafa IP-kjarna Zynq Processing System með réttum breytum.
Fyrir bestu DDR3 frammistöðu er DRAM þjálfun virk til að skrifa efnistöku, lesa hlið og lesa gögn auga valkosti í PS Configuration Tool í Xilinx verkfærum. Þjálfun fer fram á kraftmikinn hátt af stjórnandanum til að gera grein fyrir tafatöflu, vinnubrögðum og hitauppstreymi. Bestu upphafsgildi þjálfunarferlisins eru tafatafla (fjölgun seinkun) fyrir ákveðin minnismerki.
Tafir á borði eru tilgreindar fyrir hvern bætihópinn. Þessar breytur eru borðspennur og voru reiknaðar út frá PCB snefilengdar skýrslum. Gildi DQS til CLK Delay og Board Delay eru reiknuð sérstaklega til Arty Z7 minnisviðmóts PCB hönnunarinnar.
Nánari upplýsingar um notkun minnistýringar eru í Xilinx Zynq tæknihandbók ( ug585-Zynq-7000-TRM [PDF]).
Mesta raunverulega klukkutíðni er 525 MHz () á Arty Z7 vegna PLL takmarkana.
USB UART Bridge (raðtengi)
Arty Z7 inniheldur FTDI FT2232HQ USB-UART brú (fest við tengi J14) sem gerir þér kleift að nota tölvuforrit til
hafa samskipti við spjaldið með venjulegum COM-höfnskipunum (eða TTY tengi í Linux). Ökumenn eru sjálfkrafa settir upp í Windows og nýrri útgáfur af Linux. Skipt er um gagna um raðtengi við Zynq með tveggja víra raðtengi (TXD / RXD). Eftir að reklarnir hafa verið settir upp er hægt að nota I / O skipanir frá tölvunni sem beint er til COM tengisins til að framleiða raðgagnaumferð á Zynq pinna. Gáttin er bundin við PS (MIO) pinna og er hægt að nota í sambandi við UART stjórnandann.
Forstillingar Zynq file (fáanlegt í Arty Z7 auðlindamiðstöð (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start))
sér um að kortleggja rétta MIO pinna við UART 0 stýringuna og notar eftirfarandi sjálfgefnar breytur fyrir samskiptareglur: 115200 baudhraði, 1 stöðvunarbiti, engin jöfnun, 8 bita stafalengd.
Tvær stöðuljós um borð veita sjónræna endurgjöf um umferð sem flæðir um höfnina: send LED () (LD11) og móttöku LED () (LD10). Merkinöfn sem gefa til kynna átt eru frá punktinumview DTE (Data Terminal Equipment), í þessu tilfelli tölvunni.
FT2232HQ er einnig notað sem stjórnandi fyrir Digilent USB-JTAG hringrás, en USB-UART og USB-JTAG aðgerðir haga sér algjörlega óháð hvor annarri. Forritarar sem hafa áhuga á að nota UART virkni FT2232 innan hönnunar sinnar þurfa ekki að hafa áhyggjur af JTAG hringrás sem truflar UART gagnaflutninga og öfugt. Samsetningin af þessum tveimur eiginleikum í eitt tæki gerir Arty Z7 forritunarbúnað, samskipti við í gegnum UART og knúna frá tölvu sem er tengd með einni Micro USB snúru.
DTR merkið frá UART stjórnandanum á FT2232HQ er tengt við MIO12 Zynq tækisins um JP1. Ef Arduino IDE verður flutt til að vinna með Arty Z7 er hægt að stytta þennan stökkvara og nota MIO12 til að setja Arty Z7 í „tilbúinn til að fá nýja skissu“. Þetta myndi líkja eftir hegðun dæmigerðra Arduino IDE stígvélar.
microSD rauf
Arty Z7 býður upp á MicroSD rauf (J9) fyrir geymsla utanaðkomandi minni sem og að ræsa Zynq. Raufinn er tengdur við banka 1/501 MIO [40-47], þar á meðal Card Detect. PS hliðinni er jaðartæki SDIO 0 kortlagt á þessa pinna og stýrir samskiptum við SD kortið. Útspilið má sjá í töflu 7.1. Útlægur stjórnandi styður 1 bita og 4 bita SD flutningsham en styður ekki SPI ham. Byggt á Zynq tæknihandbók ( Stuðningur [PDF]), SDIO hýsingarstilling er eini stuðningurinn sem er studdur.
| Merkisheiti | Lýsing | Zynq pinna | SD raufapinna |
| SD_D0 | Gögn [0] | MIO42 | 7 |
| SD_D1 | Gögn [1] | MIO43 | 8 |
| SD_D2 | Gögn [2] | MIO44 | 1 |
| SD_D3 | Gögn [3] | MIO45 | 2 |
| SD_CCLK | Klukka | MIO40 | 5 |
| SD_CMD | Skipun | MIO41 | 3 |
| SD_CD | Kort uppgötva | MIO47 | 9 |
Tafla 7.1. microSD pinout
SD raufin er knúin frá 3.3V en er tengd í gegnum MIO Bank 1/501 (1.8V). Þess vegna framkvæmir TI TXS02612 stigaskipti þessa þýðingu. TXS02612 er í raun tveggja porta SDIO tengi stækkun, en aðeins stigaskipti er notuð. Tengimyndina má sjá á mynd 2. Kortleggja rétta pinna og stilla viðmótið er meðhöndlað af Arty 7.1 Zynq forstillingunum file, fáanleg á Arty Z7 auðlindamiðstöð (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start).
(https://reference.digilentinc.com/_detail/reference/programmable-logic/arty-z7/arty-z7-microsd.png?id=reference%3Aprogrammable-logic%3Aartyz7%3Areference-manual)
Mynd 7.1. microSD rauf merki
Bæði lághraða- og háhraðakort eru studd, hámarks klukkutíðni er 50 MHz (). Class 4 kort eða betra er
mælt með.
Vísað er til kafla 3.1 fyrir upplýsingar um hvernig hægt er að ræsa af SD-korti. Frekari upplýsingar er að finna í Zynq tæknihandbók ( ug585-Zynq-7000-TRM [PDF]).
USB gestgjafi
Arty Z7 útfærir annað af tveimur tiltækum PS USB OTG tengi á Zynq tækinu. A Microchip USB3320 USB 2.0 senditæki flís með 8-bita ALPI tengi er notað sem PHY. PHY er með fullkominn HS-USB líkamlegan framhlið sem styður allt að 480 Mb. PHY er tengdur við MIO banka 1/501, sem er knúinn á 1.8V. USB jaðartækið er notað á PS, tengt í gegnum MIO [0-28]. USB OTG tengi er stillt þannig að það virkar sem innbyggður hýsill. USB OTG og USB tæki eru ekki studd.
Arty Z7 er tæknilega séð „innbyggður hýsill“ vegna þess að hann veitir ekki nauðsynlega 150 µF af rýmd á VBUS sem þarf til að geta verið almennur gestgjafi. Það er mögulegt að breyta Arty Z7 þannig að hann uppfylli almennar USB hýsilkröfur með því að hlaða C41 með 150 µF þétti. Aðeins þeir sem hafa reynslu af því að lóða litla hluti á PCB-tölvur ættu að prófa þessa endurvinnslu. Mörg USB jaðartæki munu virka ágætlega án þess að hlaða C41. Hvort sem Arty Z7 er stilltur sem innbyggður hýsill eða almennur hýsill, þá getur hann veitt 500 mA á 5V VBUS línunni. Athugaðu að hleðsla C41 getur valdið því að Arty Z7 endurstillist þegar ræst er innfelld Linux meðan hann er knúinn frá USB-tenginu, óháð því hvort USB-tæki séu tengd við hýsingarhöfnina. Þetta stafar af straumnum sem C41 veldur þegar USB hýsistýringin er virk og kveikt er á VBUS rofanum (IC9).
Athugaðu að ef hönnunin þín notar USB hýsilengið (innbyggt eða í almennum tilgangi), þá ætti Arty Z7 að vera knúinn rafhlöðu eða vegg millistykki sem getur veitt meira afl (eins og sá sem fylgir Arty Z7 aukabúnaðinum).
Ethernet PHY
Arty Z7 notar Realtek RTL8211E-VL PHY til að innleiða 10/100/1000 Ethernet tengi fyrir nettengingu. PHY tengist MIO Bank 501 (1.8V) og tengi við Zynq-7000 APSoC um RGMII fyrir gögn og MDIO fyrir stjórnun. Aukatruflanir (INTB) og endurstillingarmerki (PHYRSTB) tengjast MIO pinna MIO10 og MIO9, í sömu röð.
Mynd 9.1. Ethernet PHY merki
Eftir ræsingu hefst PHY með sjálfvirkri samningaviðræðum virk, auglýsir 10/100/1000 hlekkjahraða og tvíhliða. Ef það er tengdur Ethernet-samstarfsaðili, stofnar PHY sjálfkrafa tengil við það, jafnvel án þess að Zynq sé stilltur.
Tvær LED-vísbendingar eru um borð nálægt RJ-45 tenginu sem gefur til kynna umferð (LD9) og gild tengilástand (LD8). Tafla 9.1 sýnir sjálfgefna hegðun.
| Virka | Hönnuður | Ríki | Lýsing |
| LINK | LD8 | Stöðugt á | Hlekkur 10/100/1000 |
| Blikkandi 0.4 sekúndur ON, 2s OFF | Tengill, orkusparandi Ethernet (EEE) háttur | ||
| LÖGÐ | LD9 | Blikkandi | Sending eða móttaka |
Tafla 9.1. Ethernet stöðuljós.
Zynq inniheldur tvær sjálfstæðar Gigabit Ethernet stýringar. Þeir innleiða 10/100/1000 hálf/full duplex Ethernet MAC. Af þessum tveimur er hægt að kortleggja GEM 0 á MIO pinna þar sem PHY er tengt. Þar sem MIO bankinn er knúinn frá 1.8V notar RGMII tengi 1.8V HSTL Class 1 bílstjóri. Fyrir þennan I/O staðal er ytri tilvísun 0.9V veitt í banka 501 (PS_MIO_VREF). Að kortleggja rétta pinna og stilla viðmótið er meðhöndlað af Arty Z7 Zynq forstillingunum file, fáanleg á Arty Z7 auðlindamiðstöð (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start).
Þrátt fyrir að sjálfgefin uppsetningarstilling PHY gæti verið næg í flestum forritum er MDIO strætó tiltækur fyrir stjórnun. RTL8211E-VL er úthlutað 5-bita heimilisfangi 00001 á MDIO strætó. Með einföldum skrá- og ritskipunum er hægt að lesa út stöðuupplýsingar eða breyta stillingum. Realtek PHY fylgir iðnaðarstaðalskortakorti fyrir grunnstillingar.
RGMII forskriftin kallar á móttöku (RXC) og sendir klukku (TXC) til að seinka miðað við gagnamerkin (RXD [0: 3], RXCTL og TXD [0: 3], TXCTL). Xilinx PCB leiðbeiningar krefjast þess að þessari töf verði bætt við. RTL8211E-VL er fær um að setja 2ns seinkun á bæði TXC og RXC svo að ummerki um borð þurfi ekki að gera lengur.
PHY er klukkað frá sömu 50 MHz () oscillator sem klukkar Zynq PS. Sníkjudrif tveggja byrða er nógu lítið til að hægt sé að keyra frá einum stað.
Á Ethernet-neti þarf hver hnút að hafa einstakt MAC-tölu. Í þessu skyni hefur einu sinni forritanlegt (OTP) svæði Quad-SPI flassins verið forritað í verksmiðjunni með 48 bita alþjóðlega einstakt auðkenni EUI-48/64 ™. OTP netfangssviðið [0x20; 0x25] inniheldur auðkennið þar sem fyrsta bætið í flutningsbæti er á lægsta heimilisfangi. Vísað til Gagnablað fyrir Flash-minni (http://www.cypress.com/file/177966/download) til að fá upplýsingar um hvernig fá aðgang að OTP svæðunum. Þegar Petalinux er notað er þetta sjálfkrafa meðhöndlað í U-boot boot-loader og Linux kerfið er sjálfkrafa stillt til að nota þetta einstaka MAC netfang.
Nánari upplýsingar um notkun Gigabit Ethernet MAC er að finna í Zynq tæknihandbók
( ug585-Zynq-7000-TRM [PDF]).
HDMI
Arty Z7 inniheldur tvö óhlaðin HDMI tengi: ein uppsprettu tengi J11 (úttak) og eitt vaskur tengi J10 (inntak). Báðar tengingar nota HDMI-gerð ílát með gagna- og klukkumerkjum slitið og tengt beint við Zynq PL.
Bæði HDMI og DVI kerfi nota sömu TMDS merkisstaðalinn, studdur beint af I / O innviðum notenda Zynq PL. Einnig eru HDMI heimildir afturábak samhæfar DVI vaskum og öfugt. Þannig er hægt að nota einföld aðgerðalaus millistykki (fáanleg í flestum raftækjaverslunum) til að keyra DVI skjá eða taka við DVI inntaki. HDMI-ílátið inniheldur aðeins stafræn merki, þannig að aðeins DVI-D ham er mögulegur.
19 pinna HDMI tengin eru með þremur mismunadrifsgögnum, einni mismunarklukku rás fimm GND () tengingar, einvíra neyslu rafeindastýringar (CEC) strætó, tveggja víra skjágagna rás (DDC) strætó sem er í raun I2C strætó, Hot Plug Detect (HPD) merki, 5V merki sem getur skilað allt að 50mA og einn frátekinn (RES) pinna. Öll merki sem ekki eru afl eru tengd við Zynq PL að undanskildum RES.
| Pin/Signal | J11 (heimild) | J10 (vaskur) | ||
| Lýsing | FPGA pinna | Lýsing | FPGA pinna | |
| D [2] _P, D [2] _N | Gagnaúttak | J18, H18 | Gagnainntak | N20, P20 |
| D [1] _P, D [1] _N | Gagnaúttak | K19, J19 | Gagnainntak | T20, U20 |
| D [0] _P, D [0] _N | Gagnaúttak | K17, K18 | Gagnainntak | V20, W20 |
| CLK_P, CLK_N | Úttak klukku | L16, L17 | Inntak klukku | N18, P19 |
| CEC | Neytandi rafeindastýring tvíátt (valfrjálst) | G15 | Neytandi rafeindastýring tvíátt (valfrjálst) | H17 |
| SCL, SDA | Tvíhliða DDC (valfrjálst) | M17, M18 | Tvíhliða DDC | U14, U15 |
| HPD / HPA | Upptaksinntak fyrir heitan stinga (öfugt, valfrjálst) | R19 | Hot-plug fullyrðing framleiðsla | T19 |
Tafla 10.1. Lýsing og úthlutun HDMI pinna.
TMDS merki
HDMI / DVI er háhraða stafrænt myndstraumsviðmót sem notar umbreytingar-lágmarks mismunadrifsmerki (TMDS). Til að nýta annaðhvort HDMI tengin á réttan hátt þarf að útfæra staðlaðan sendi eða móttakara í Zynq PL. Upplýsingar um framkvæmdina eru utan gildissviðs þessarar handbókar. Skoðaðu vídeósafnið IP Core geymslu á Digilent GitHub (https://github.com/Digilent) fyrir tilvísun IP til notkunar.
Hjálparmerki
Alltaf þegar vaskur er tilbúinn og vill tilkynna um nærveru hans, tengir hann 5V0 aðveitupinna við HPD pinna. Á Arty Z7 er þetta gert með því að keyra Hot Plug Assert merkið hátt. Athugið að þetta ætti aðeins að gera eftir að DDC rásþræll hefur verið útfærður í Zynq PL og er tilbúinn til að senda skjágögn.
Display Data Channel, eða DDC, er safn samskiptareglna sem gera kleift að eiga samskipti milli skjásins (vaskinn) og skjákortsins (uppspretta). DDC2B afbrigðið er byggt á I2C, strætóstjórinn er uppspretta og strætóþrællinn vaskurinn. Þegar heimildarmaður skynjar hátt stig á HPD-pinna, spyr það vaskinn yfir DDC-strætó til að fá myndbandsgetu. Það ákvarðar hvort vaskurinn er DVI eða HDMI-hæfur og hvaða upplausnir eru studdar. Aðeins síðar mun vídeósending hefjast. Vísaðu í VESA E-DDC forskriftir fyrir frekari upplýsingar.
Neytandi rafeindastýring, eða CEC, er valfrjáls samskiptaregla sem gerir kleift að senda skilaboð um HDMI keðju milli mismunandi vara. Algengt notkunartilvik er sjónvarp sem sendir stjórnskilaboð sem koma frá alhliða fjarstýringu í DVR eða gervihnattamóttakara. Það er eins víra siðareglur á 3.3V stigi tengt við I / O-pinna notanda Zynq PL. Hægt er að stjórna vírnum í opnum frárennslisstíl sem gerir kleift að sameina mörg tæki sameiginlegan CEC vír. Vísaðu til CEC viðbóta við HDMI 1.3 eða nýrri forskriftir til að fá frekari upplýsingar.
Klukkuheimildir
Arty Z7 veitir 50 MHz () klukku að Zynq PS_CLK inntakinu, sem er notað til að búa til klukkurnar fyrir hvert PS undirkerfi. 50 MHz () inntak gerir örgjörvanum kleift að starfa á hámarks tíðni 650 MHz () og DDR3 minni stjórnandi til að starfa að hámarki 525 MHz () (1050 Mbps). Forstillingar Arty Z7 Zynq file í boði á Arty Z7 auðlindamiðstöð (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start) er hægt að flytja inn í Zynq Processing System IP kjarnann í Vivado verkefni til að stilla Zynq rétt til að vinna með 50 MHz () inntaksklukka.
PS hefur sérstaka PLL sem er fær um að búa til allt að fjóra viðmiðunarúr, hver með stillanlegri tíðni, sem hægt er að nota til að klukka sérsniðna rökfræði sem er útfærður í PL. Að auki veitir Arty Z7 ytri 125 MHz () tilvísunarklukka beint við pinna H16 í PL. Ytri tilvísunarklukkan gerir kleift að nota PL alveg óháð PS, sem getur verið gagnlegt fyrir einföld forrit sem þurfa ekki örgjörva.
PL á Zynq inniheldur einnig MMCM og PLL sem hægt er að nota til að búa til klukkur með nákvæmri tíðni og fasasambönd. Einhver af fjórum PS tilvísunarklukkunum eða 125 MHz () ytri viðmiðunarklukka er hægt að nota sem inntak í MMCM og PLL. Arty Z7-10 inniheldur 2 MMCM og 2 PLL og Arty Z7-20 inniheldur 4 MMCM og 4 PLL. Til að fá fulla lýsingu á möguleikum Zynq PL klukkuúrræðanna, vísaðu til „7 Series FPGAs Clocking Resources User Guide“ sem fæst hjá Xilinx.
Mynd 11.1 lýsir klukkutímakerfinu sem notað er á Arty Z7. Athugaðu að viðmiðunarklukkuútgangurinn frá Ethernet PHY er notaður sem 125 MHz () tilvísunarklukka til PL, í því skyni að draga úr kostnaði við að fela í sér sérstakan oscillator í þessu skyni. Hafðu í huga að CLK125 verður óvirkt þegar Ethernet PHY (IC1) er haldið í endurstillingu vélbúnaðar með því að keyra PHYRSTB merkið lágt.
Mynd 11.1. Arty Z7 klukka.
Grunn I / O
Arty Z7 borðið inniheldur tvö þrílit LED, 2 rofa, 4 þrýstihnappa og 4 staka LED eins og sést á mynd 12.1. Þrýstihnapparnir og renna rofarnir eru tengdir Zynq PL um röð viðnám til að koma í veg fyrir skemmdir vegna óviljandi skammhlaups (skammhlaup gæti komið upp ef FPGA pinna sem er úthlutað til þrýstihnapps eða rennibrautar var óvart skilgreindur sem framleiðsla). Þrýstihnapparnir fjórir eru „stundar“ rofar sem venjulega mynda litla framleiðslu þegar þeir eru í hvíld og háir framleiðsla aðeins þegar þrýst er á þá. Renna rofar búa stöðugt hátt eða lágt inntak eftir stöðu þeirra.
Mynd 12.1. Arty Z7 GPIO ().
Fjórir einstakir afkastamiklir LED-ljósdílarnir eru rafskautstengdir við Zynq PL í gegnum 330-ohm viðnám, svo þeir kvikna þegar rökfræði er há voltage er notað á viðkomandi I/O pinna þeirra. Viðbótarljós sem eru ekki aðgengileg notendum gefa til kynna að kveikt sé á, PL forritunarstöðu og stöðu USB og Ethernet tengi.
Þrílituð LED
Arty Z7 borðið inniheldur tvö þrílit LED. Hver þrílitur LED () hefur þrjú inntaksmerki sem knýja bakskaut þrjá minni innri ljósdíóða: eitt rautt, eitt blátt og eitt grænt. Að keyra merkið sem samsvarar einum af þessum litum hátt mun lýsa innri LED (). Inntaksmerkin eru knúin áfram af Zynq PL í gegnum smári, sem umbreytir merkjunum. Þess vegna til að lýsa upp þrílitinn LED ()þarf að keyra samsvarandi merki hátt. Þríliturinn LED () mun gefa frá sér lit sem er háð samsetningu innra ljósdíóða sem nú er verið að lýsa upp. Fyrir fyrrvample, ef rauðu og bláu merkin eru keyrð hátt og grænt er ekið lágt, þríliturinn LED () mun gefa frá sér fjólubláan lit.
Digilent mælir eindregið með því að nota púlsbreiddarstýringu (PWM) þegar ekið er í þrílitum ljósdíóðum. Að keyra eitthvað af aðföngunum í stöðuga rökfræði '1' mun leiða til LED () að vera upplýst á óþægilega björtu stigi. Þú getur forðast þetta með því að tryggja að ekkert af þrílitum merkjum sé knúið með meira en 50% vinnutíma. Notkun PWM stækkar einnig mögulega litatöflu þrílituðu leiddanna. Með því að stilla vinnsluferil hvers litar á milli 50% og 0% veldur það að mismunandi litir eru upplýstir í mismunandi styrkleika og gerir það kleift að sýna nánast hvaða lit sem er.
Einhljóðsútgangur
Innbyggt hljóðtengi (J13) er knúið áfram af Sallen-Key Butterworth lágpassa 4. röðarsíu sem veitir mónó hljóðútgang. Hringrás lágpassasíunnar er sýnd á mynd 14.1. Inntak síunnar (AUD_PWM) er tengt við Zynq PL pinna R18. Stafrænt inntak mun venjulega vera púlsbreidd mótað (PWM) eða púlsþéttleiki mótað (PDM) opið frárennslismerki sem framleitt er af FPGA. Það þarf að keyra merkið lágt fyrir rökfræði '0' og láta það vera í mikilli viðnám fyrir rökfræði '1'. Innbyggður viðnám fyrir hreina hliðræna 3.3V járnbraut mun koma á réttu magnitage fyrir rökfræði '1'. Lágpassa sían á inntakinu mun virka sem endurbyggingarsía til að umbreyta púlsbreiddarstýrðu stafrænu merki í hliðstætt voltage á hljóðútgangi.
(Mynd 13.1. Hljóðútgangshringrás.
Audio shut-down signal (AUD_SD) er notað til að þagga hljóðútganginn. Það er tengt Zynq PL pinna T17. Til að nota hljóðútganginn verður að láta þetta merki vera hátt í rökfræði.
Tíðnisvörun SK Butterworth lággangssíu er sýnd á mynd 13.2. AC greining á hringrásinni er gerð með NI Multisim 12.0.
Mynd 13.2. Tíðni viðbrögð við hljóðútgangi.
Púlsbreiddar mótum
Púlsbreidd-mótað (PWM) merki er keðja púlsa á einhverri fastri tíðni, þar sem hver púls hefur hugsanlega mismunandi breidd. Hægt er að fara með þetta stafræna merki í gegnum einfalda lággjafarsíu sem samþættir stafræna bylgjuformið til að framleiða hliðstæða voltage í réttu hlutfalli við meðalpúlsbreidd yfir nokkurt bil (bilið er ákvarðað af 3dB skerðingartíðni lágpassasíunnar og púls tíðni). Fyrir fyrrvample, ef púlsarnir eru háir að meðaltali 10% af tiltækt púls tímabil, þá mun samþættir framleiða hliðstætt gildi sem er 10% af Vdd voltage. Mynd 13.1.1 sýnir bylgjuform sem táknað er sem PWM merki.
Mynd 13.1.1. PWM bylgjulögun.
PWM merkið verður að vera samþætt til að skilgreina hliðstætt voltage. Low-pass sía 3dB tíðni ætti að vera stærðarröð lægri en PWM tíðni þannig að merki orka á PWM tíðni sé síuð frá merkinu. Fyrir fyrrvample, ef hljóðmerki verður að innihalda allt að 5 kHz tíðniupplýsingar, þá ætti PWM tíðni að vera að minnsta kosti 50 kHz (og helst jafnvel hærri). Almennt, hvað varðar hliðstæða merki tryggð, því hærra sem PWM tíðni er, því betra. Mynd 13.1.2 sýnir framsetningu á PWM samþættingu sem framleiðir framleiðslumagntage með því að samþætta púlslestina. Taktu eftir stöðugleika síuútgangsmerkis amplitude hlutfallið við Vdd er það sama og púlsbreidd skylduhringrás (vinnulotu er skilgreint sem púlshá tími skipt með púlsgluggatíma).
Figure 13.1.2. PWM Output Voltage.
Endurstilla heimildir
Kveikt á endurstillingu
Zynq PS styður ytri endurstillingarmerki. Kveikt á endurstillingu er aðal endurstilling á öllum flísinni. Þetta merki endurstillir allar skrár í tækinu sem hægt er að endurstilla. Arty Z7 knýr þetta merki frá PGOOD merki TPS65400 aflgjafa til að halda kerfinu í endurstillingu þar til allar aflgjafar eru í gildi.
Forrit ýta hnappur rofi
PROG ýtirofi, merktur PROG, skiptir Zynq PROG_B. Þetta endurstillir PL og veldur því að DONE verður fullyrt. PL verður óstillt þar til það er endurforritað af örgjörva eða í gegnum JTAG.
Endurstillt undirkerfi örgjörva
Ytra endurstilling kerfisins, merkt SRST, endurstillir Zynq tækið án þess að trufla kembiforritið. Fyrir fyrrvample, fyrri brotpunktar sem notandinn stillir eru áfram gildir eftir að kerfið hefur verið endurstillt. Vegna öryggisvandamála eyðir kerfis endurstillingu öllu minni innihaldi innan PS, þar með talið OCM. PL er einnig hreinsað við endurstillingu kerfis. Endurstilla kerfi veldur því að stígvélaböndin eru ekki endurtekinampleiddi.
SRST hnappurinn veldur því að CK_RST merkið skiptist til að koma af stað endurstillingu á öllum festum skjöldum.
Pmod höfn
Pmod tengi eru 2 × 6, rétt horn, 100 mil bil kvenkyns tengi sem passa við venjuleg 2 × 6 pinna haus. Hver 12 pinna Pmod tengi veitir tvö 3.3V VCC () merki (pinna 6 og 12), tvö jarðmerki (pinna 5 og 11) og átta rökmerki, eins og sýnt er á mynd 15.1. The VCC () og jörðapinnar geta skilað allt að 1A af straumi, en gæta verður þess að fara ekki yfir nein af aflgjafaáhrifum eftirlitsstofnanna um borð eða ytri aflgjafa (sjá 3.3V straummörk járnbrautarlistanna sem talin eru upp í hlutanum „Aflgjafar“) .
(https://reference.digilentinc.com/_detail/reference/programmable-logic/arty-z7/arty-z7-pmod.png?id=reference%3Aprogrammable-logic%3Aartyz7%3Areference-manual)
Mynd 15.1. Pmod Port Diagram
Digilent framleiðir mikið safn af Pmod aukabúnaði sem hægt er að festa við Pmod stækkunartengin til að bæta við tilbúnum aðgerðum eins og A / D, D / A, mótorökumenn, skynjara og aðrar aðgerðir. Sjá www.digilentinc.com (http://www.digilentinc.com) fyrir frekari upplýsingar.
Hver Pmod tengi sem finnast á Digilent FPGA borðum fellur í einn af fjórum flokkum: venjulegur, MIO tengdur, XADC eða háhraði. Arty Z7 hefur tvö Pmod-tengi, sem bæði eru háhraða gerð. Eftirfarandi hluti lýsir háhraða gerð Pmod-tengis.
Háhraða Pmods
Háhraða Pmods hafa gagnaflutningana sína sem viðtengda mismunadrifspör fyrir hámarks rofi. Þeir eru með púða til að hlaða viðnám til viðbótar verndar, en Arty Z7 er sendur með þessum hlaðnum sem 0-Ohm shunts. Með röð mótspyrnur shunted, bjóða þessar Pmods enga vörn gegn skammhlaupum en leyfa miklu hraðar rofihraða. Merkin eru pöruð við aðliggjandi merki í sömu röð: pinnar 1 og 2, pinnar 3 og 4, pinnar 7 og 8 og pinnar 9 og 10.
Ummerki eru lögð 100 ohm (+/- 10%) mismunadrif.
Ef pinnar á þessari höfn eru notaðir sem merki með einum enda geta tengd pör sýnt yfirheyrslu. Í forritum þar sem þetta er áhyggjuefni ætti eitt merki að vera jarðtengt (keyra það lágt frá FPGA) og nota parið þess fyrir merki sem lýkur merkinu.
Þar sem háhraða Pmods hafa 0-ohm shunts í stað varnarviðnáms verður rekstraraðilinn að gera varúðarráðstafanir til að tryggja að þeir valdi ekki stuttbuxum.
Arduino / chipKIT skjaldatengi
Arty Z7 er hægt að tengja við venjulega Arduino og chipKIT skjöld til að bæta við aukinni virkni. Sérstakrar varúðar var gætt við hönnun Arty Z7 til að ganga úr skugga um að hann samrýmist meirihluta Arduino og chipKIT skjölda á markaðnum. Skjöldtengið er með 49 pinna tengda við Zynq PL fyrir stafræna I / O í almennum tilgangi á Arty Z7-20 og 26 á Arty Z7-10. Vegna sveigjanleika FPGA er mögulegt að nota þessa pinna fyrir nánast hvað sem er, þar á meðal stafræn lestur / skrif, SPI tengingar, UART tengingar, I2C tengingar og PWM. Sex af þessum pinnum (merktir AN0-AN5) er einnig hægt að nota sem einhliða hliðstæða inntak með inntakssviðinu 0V- 3.3V, og aðra sex (merkt AN6-11) er hægt að nota sem mismunadrifna hliðstæða inntak.
Athugið: Arty Z7 er ekki samhæfur skjöldum sem senda frá sér 5V stafræn eða hliðræn merki. Aksturspinnar á Arty Z7 hlífartenginu fyrir ofan 5V geta valdið skemmdum á Zynq.
(https://reference.digilentinc.com/_media/reference/programmable-logic/arty-z7/arty-z7-shield.png)
Mynd 16.1. Skjöldur af skjaldapinna
| Nafn pinna | Skjaldarvirkni | Arty Z7 tenging |
| IO0–IO13 | Almennir I / O pinnar | Sjá kafla sem ber yfirskriftina „Skjár stafrænn inn / út“ |
| IO26–IO41, A (IO42) | Arty Z7-20 almennar I / O pinnar | Sjá kafla sem ber yfirskriftina „Skjár stafrænn inn / út“ |
| SCL | I2C klukka | Sjá kafla sem ber yfirskriftina „Skjár stafrænn inn / út“ |
| SDA | I2C gögn | Sjá kafla sem ber yfirskriftina „Skjár stafrænn inn / út“ |
| SCLK () | SPI klukka | Sjá kafla sem ber yfirskriftina „Skjár stafrænn inn / út“ |
| MOSI () | SPI gögn út | Sjá kafla sem ber yfirskriftina „Skjár stafrænn inn / út“ |
| MISO () | SPI Gögn í | Sjá kafla sem ber yfirskriftina „Skjár stafrænn inn / út“ |
| SS | SPI Slave Select | Sjá kafla sem ber yfirskriftina „Skjár stafrænn inn / út“ |
| A0–A5 | Single-Ended Analog inntak | Sjá kafla sem ber titilinn „Skjöldur Analog I / O“ |
| A6–A11 | Mismunandi hliðstætt inntak | Sjá kafla sem ber titilinn „Skjöldur Analog I / O“ |
| Nafn pinna | Skjaldarvirkni | Arty Z7 tenging |
| V_P, V_N | Hollur mismunadrifur inntak | Sjá kafla sem ber titilinn „Skjöldur Analog I / O“ |
| XGND | XADC Analog Ground | Tengt við net sem notað er til að keyra XADC jörðartilvísunina á Zynq (VREFN) |
| XVREF | XADC Analog Voltage Tilvísun | Tengt við 1.25 V, 25mA járnbraut sem notuð var til að keyra XADC voltage tilvísun í Zynq (VREFP) |
| N/C | Ekki tengdur | Ekki tengdur |
| IOREF | Digital I/O Voltage tilvísun | Tengt við Arty Z7 3.3V aflrásina (sjá “Aflgjafa” hlutann) |
| RST | Endurstilla í skjöld | Tengt við rauða “SRST” hnappinn og MIO pinna 12 á Zynq. Þegar stutt er í JP1 er það einnig tengt við DTR merki FTDI USB-UART brúarinnar. |
| 3V3 | 3.3V aflbraut | Tengt við Arty Z7 3.3V aflrásina (sjá “Aflgjafa” hlutann) |
| 5V0 | 5.0V aflbraut | Tengt við Arty Z7 5.0V aflrásina (sjá “Aflgjafa” hlutann) |
| GND (), G | Jarðvegur | Tengt við Ground plan Arty Z7 |
| VIN | Power Input | Tengt samhliða tengi við ytri aflgjafa (J18). |
Tafla 16.1. Skjaldapinnalýsingar.
Skjöldur Stafrænn I / O
Hægt er að nota pinna sem eru tengdir beint við Zynq PL sem inntak eða úttak fyrir almenna notkun. Þessir pinnar innihalda I2C, SPI og I/O pinna fyrir almenna notkun. Það eru 200 Ohm röð viðnám milli FPGA og stafrænu I/O pinna til að veita vörn gegn slysni skammhlaupum (að undanskildum AN5-AN0 merkjum, sem hafa engar mótstöðu mótstöðu, og AN6-AN12 merki, sem hafa 100 Ohm röð viðnám). Algjört hámark og mælt með rekstrarmagnitages fyrir þessa pinna er lýst í töflunni hér að neðan.
IO26-IO41 og A (IO42) eru ekki aðgengilegar á Arty Z7-10. Einnig er ekki hægt að nota AN0-AN5 sem stafrænt I / O á Arty Z7-10. Þetta stafar af því að færri I / O pinnar eru fáanlegir á Zynq-7010 en á Zynq-7020.
| Absolute Minimum Voltage | Mælt með lágmarks rekstrarmagnitage | Mælt með hámarks vinnslumagnitage | Absolute Maximum Voltage | |
| Knúið | -0.4 V | -0.2 V | 3.4 V | 3.75 V |
| Unpowered | -0.4 V | N/A | N/A | 0.55 V |
Tafla 16.1.1. Shield Digital Voltages.Frekari upplýsingar um rafmagns eiginleika pinna sem tengjast Zynq PL, sjá Zynq-7000 gagnablað
(ds187-XC7Z010-XC7Z020-Data-Sheet) frá Xilinx.
Skjöldur Analog I / O
Pinnar sem merktir eru A0-A11 og V_P/V_N eru notaðir sem hliðstæða inntak í XADC eining Zynq. Zynq býst við að inntakin séu á bilinu 0-1 V. Á pinnunum merktum A0-A5 notum við ytri hringrás til að minnka inntaksstyrkinntage frá 3.3V. Þessi hringrás er sýnd á mynd 16.2.1. Þessi hringrás gerir XADC mát kleift að mæla nákvæmlega hvaða hljóðstyrk sem ertage milli 0V og 3.3V (miðað við Arty Z7 GND ()) sem er beitt á einhvern þessara pinna. Ef þú vilt nota pinna merkta A0-A5 sem stafræna inn- eða útganga, þá eru þeir einnig tengdir beint við Zynq PL fyrir viðnámsskiptahringrásina (einnig sýnd á mynd 16.2.1) á Arty Z7-20. Þessi viðbótartenging er ekki gerð á Arty Z7-10 og þess vegna er aðeins hægt að nota þessi merki sem hliðræn inntak á því afbrigði.
(https://reference.digilentinc.com/_media/reference/programmable-logic/arty-z7/arty-z7-shield-an.png)
Mynd 16.2.1. Single-Ended Analog inntak.
Pinnarnir merktir A6-A11 eru tengdir beint við 3 pör af hliðstæðum hæfileikum á Zynq PL með samhæfingarsíu. Þessi hringrás er sýnd á mynd 16.2.2. Hægt er að nota þessi pinna pör sem mismunadengda hliðstæða inntak með voltage munurinn á 0-1V. Jöfnu tölurnar eru tengdar við jákvæðu pinna parsins og oddatölurnar eru tengdar við neikvæðu pinnana (þannig að A6 og A7 mynda hliðstætt inntakspar þar sem A6 er jákvætt og A7 er neikvætt). Athugið að þó að púðar fyrir þétti séu til staðar, þá eru þeir ekki hlaðnir fyrir þessa pinna. Þar sem hægt er að nota hliðstæða pinna FPGA eins og venjulega stafræna FPGA pinna, þá er einnig hægt að nota þessa pinna fyrir Digital I/O.
Pinnarnir merktir V_P og V_N eru tengdir VP_0 og VN_0 sérstökum hliðstæðum inntakum FPGA. Þetta pinna par er einnig hægt að nota sem mismunadrifinn hliðstæða inntak með voltage milli 0-1V, en ekki er hægt að nota þá sem stafræna I/O. Þéttir í hringrásinni sem sýndur er á mynd 16.2.2 fyrir þetta pinna par er hlaðinn á Arty Z7.
Mynd 16.2.2. Mismunandi hliðrænir inntak.
XADC kjarninn innan Zynq er tvískiptur 12 bita hliðrænn-í-stafrænn breytir sem getur starfað við 1 MSPS. Hvort tveggja rásarinnar er hægt að knýja með hvaða hliðstæðu inntak sem er tengt við hlífðarpinnana. XADC kjarnanum er stjórnað og aðgangur frá notendahönnun í gegnum Dynamic Reconfiguration Port (DRP). DRP veitir einnig aðgang að binditage skjáir sem eru til staðar á hverri rafmagnsbraut FPGA og hitaskynjara sem er innri í FPGA. Nánari upplýsingar um notkun XADC kjarna er að finna í Xilinx skjalinu sem ber yfirskriftina „7 Series FPGAs og Zynq-7000 All Programable SoC XADC Dual 12-Bit 1 MSPS Analog-to-Digital Converter“. Það er einnig hægt að fá aðgang að XADC kjarnanum beint með PS, í gegnum „PS-XADC“ viðmótið. Þessu viðmóti er lýst að fullu í kafla 30 í Zynq
Tæknileg tilvísunarhandbók ( ug585-Zynq-7000-TRM [PDF]). rm (https://reference.digilentinc.com/tag/rm?do=showtag&tag=rm), doc (https://reference.digilentinc.com/tag/doc?do=showtag&tag=doc), arty-z7
(https://reference.digilentinc.com/tag/arty-z7?do=showtag&tag=arty-z7)
Gerast áskrifandi að fréttabréfinu okkar
| Fornafn |
| Eftirnafn |
| Netfang |
| Samstarfsaðilar okkar Xilinx háskólinn Dagskrá (https://store.digilentinc.com/partneuniversity-program/) Tækni samstarfsaðilar (https://store.digilentinc.com/technolpartners/) Dreifingaraðilar (https://store.digilentinc.com/ourdistributors/) |
Tæknileg aðstoð Spjallborð (https://forum.digilentinc.com) Tilvísunar Wiki (https://reference.digilentinc.com) Hafðu samband (https://store.digilentinc.com/contactus/) |
| Upplýsingar um viðskiptavini(https://youtube.com/user/digilentinc) Algengar spurningar (https://resource.digilentinc.com/verify) Upplýsingar um verslun (https://store.digilentinc.com/store-info/) |
Fyrirtækjaupplýsingar
Um okkur |
Skjöl / auðlindir
 |
DIGILENT þróunarstjórn Arty Z7 [pdfNotendahandbók Þróunarstjórn Arty Z7 |
