Арти З7 Референтни приручник
Арти З7 је развојна платформа спремна за употребу дизајнирана око Зинк-7000™ Алл Программабле Систем-он-Цхип (АП СоЦ) компаније Ксилинк. Зинк-7000 архитектура чврсто интегрише двојезгарни, 650 МХз () АРМ Цортек-А9 процесор са Ксилинк 7-серијом Фиелд Программабле Гате Арраи (ФПГА) логиком. Ово упаривање даје могућност да се моћни процесор окружи јединственим скупом софтверски дефинисаних периферних уређаја и контролера, које сте ви скројили за циљну апликацију.
Вивадо, Петалинук и СДСоЦ скупови алата обезбеђују приступачан пут између дефинисања вашег прилагођеног периферног скупа и довођења његове функционалности до Линук ОС-а () или голог металног програма који ради на процесору. За оне који траже традиционалније искуство дизајна дигиталне логике, такође је могуће занемарити АРМ процесоре и програмирати Зинк-ов ФПГА као што бисте то урадили било који други Ксилинк ФПГА. Дигилент обезбеђује бројне материјале и ресурсе за Арти З7 који ће вас брзо покренути са алатом по вашем избору.
Арти З7 Референтни приручник [Референце.Дигилентинц]
Преузмите овај Референтни приручник
- Овај референтни приручник још није доступан за преузимање.
Карактеристике
ЗИНК процесор
- 650МХз двојезгарни Цортек-А9 процесор
- ДДР3 меморијски контролер са 8 ДМА канала и 4 АКСИ3 славе порта високих перформанси
- Периферни контролери високог пропусног опсега: 1Г Етхернет, УСБ 2.0, СДИО
- Периферни контролер ниског пропусног опсега: СПИ, УАРТ, ЦАН, И2Ц
- Програмабилно од ЈTAG, Куад-СПИ флеш и мицроСД картица
- Програмабилна логика еквивалентна Артик-7 ФПГА
Меморија
- 512МБ ДДР3 са 16-битном магистралом @ 1050Мбпс
- 16МБ Куад-СПИ Фласх са фабрички програмираним 48-битним глобално јединственим ЕУИ-48/64™ компатибилним идентификатором
- мицроСД слот
Повер
- Напаја се преко УСБ-а или било ког спољног извора напајања од 7В-15В
УСБ и Етхернет
- Гигабит Етхернет ПХИ
- УСБ-ЈTAG Коло за програмирање
- УСБ-УАРТ мост
- УСБ ОТГ ПХИ (подржава само хост)
Аудио и видео
- ХДМИ прикључак за судопер (улаз)
- ХДМИ изворни порт (излаз)
- ПВМ вођен моно аудио излаз са 3.5 мм прикључком
Прекидачи, дугмад и ЛЕД диоде
- 4 дугмета
- 2 клизна прекидача
- 4 ЛЕД диоде
- 2 РГБ ЛЕД
Конектори за проширење
- Два Пмод порта
- 16 Укупно ФПГА И/О
- Ардуино/цхипКИТ Схиелд конектор
- До 49 укупно ФПГА И/О (погледајте табелу испод)
- 6 једноструких 0-3.3В аналогних улаза за КСАДЦ
- 4 Диференцијална 0-1.0В аналогна улаза за КСАДЦ
Опције куповине
Арти З7 се може купити са Зинк-7010 или Зинк-7020 напуњеним. Ове две Арти З7 варијанте производа се називају Арти З7-10 и Арти З7-20, респективно. Када Дигилент документација описује функционалност која је заједничка за обе ове варијанте, оне се заједно називају „Арти З7“. Када се описује нешто што је заједничко само одређеној варијанти, варијанта ће бити експлицитно прозвана њеним именом.
Једина разлика између Арти З7-10 и Арти З7-20 су могућности Зинк дела и количина И/О доступног на штитном конектору. Оба Зинк процесора имају исте могућности, али -20 има око 3 пута већи интерни ФПГА од -10. Разлике између ове две варијанте су сумиране у наставку:
| Варијанта производа | Арти З7-10 | Арти З7-20 |
| Зинк Парт | КСЦ7З010-1ЦЛГ400Ц | КСЦ7З020-1ЦЛГ400Ц |
| 1 МСПС на чипу АДЦ () | Да | Да |
| Прегледне табеле (ЛУТ) | 17,600 | 53,200 |
| Јапанке | 35,200 | 106,400 |
| Блокирај РАМ () | 270 КБ | 630 КБ |
| Плочице за управљање сатом | 2 | 4 |
| Аваилабле Схиелд И/О | 26 | 49 |
На Арти З7-10, унутрашњи ред дигиталног штита (ИО26-ИО41) и ИОА (који се такође назива ИО42) нису повезани на ФПГА, а А0-А5 се може користити само као аналогни улази. Ово неће утицати на функционалност већине постојећих Ардуино штитова, јер већина не користи овај унутрашњи ред дигиталних сигнала.
Плоча се може купити самостално или са ваучером за откључавање Ксилинк СДСоЦ скупа алата. СДСоЦ ваучер откључава једногодишњу лиценцу и може се користити само са Арти З1. Након истека лиценце, свака верзија СДСоЦ-а која је објављена током овог периода од годину дана може наставити да се користи неограничено. За више информација о куповини погледајте страницу производа Арти З7 (http://store.digilentinc.com/artyz7-apsoc-zynq-7000-development-board-for-makers-and-hobbyists/).
Приликом куповине могуће је додати и мицроСД картицу, 12В 3А напајање и микро УСБ кабл по потреби.
Имајте на уму да због мањег ФПГА у Зинк-7010, није баш погодан за употребу у СДСоЦ-у за апликације за уграђену визију. Препоручујемо људима да купе Арти З7-20 ако су заинтересовани за ове врсте апликација.
Разлике од ПИНК-З1
Арти З7-20 дели потпуно исти СоЦ са ПИНК-З1. Што се тиче карактеристика, Арти З7-20 недостаје улаз за микрофон, али додаје дугме за ресетовање по укључењу. Софтвер написан за ПИНК-З1 треба да ради непромењен са изузетком микрофонског улаза, чији ФПГА пин остаје неповезан.
Софтверска подршка
Арти З7 је у потпуности компатибилан са Ксилинк-овим Вивадо Десигн Суитеом високих перформанси. Овај скуп алата спаја ФПГА логички дизајн и уграђени развој АРМ софтвера у једноставан за коришћење, интуитиван ток дизајна. Може се користити за пројектовање система било које сложености, од комплетног оперативног система који покреће више серверских апликација у тандему, до једноставног голог програма који контролише неке ЛЕД диоде.
Такође је могуће третирати Зинк АП СоЦ као самостални ФПГА за оне који нису заинтересовани да користе процесор у свом дизајну. Од издања Вивада 2015.4, функције Логиц Анализер и Хигх-левел Синтхесис Вивадо-а су бесплатне за све WebПАЦК мета, што укључује Арти З7. Логички анализатор помаже у логици за отклањање грешака, а ХЛС алат вам омогућава да преведете Ц код директно у ХДЛ.
Зинк платформе су погодне за уградњу Линук мета, а Арти З7 није изузетак. Да би вам помогао да започнете, Дигилент нуди Петалинук пројекат који ће вас брзо покренути са Линук системом. За више информација погледајте Ресурсни центар Арти З7 (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start).
Арти З7 се такође може користити у Ксилинк-овом СДСоЦ окружењу, које вам омогућава да са лакоћом дизајнирате ФПГА убрзане програме и видео цевоводе у потпуно Ц/Ц++ окружењу. За више информација о СДСоЦ, погледајте Ксилинк СДСоЦ сајт
(https://www.xilinx.com/products/design-tools/software-zone/sdsoc.html). Дигилент ће објавити платформу за видео са подршком за Линук на време за издање СДСоЦ 2017.1. Имајте на уму да су због мањег ФПГА у Арти З7-10 само врло основне демонстрације видео обраде укључене у ту платформу. Дигилент препоручује Арти З7-20 за оне који су заинтересовани за обраду видео записа.
Они који су упознати са старијим Ксилинк ИСЕ/ЕДК скуповима алата пре него што је Вивадо изашао, такође могу изабрати да користе Арти З7 у том скупу алата. Дигилент нема много материјала да то подржи, али увек можете затражити помоћ на Дигилент Форум (https://forum.digilentinc.com).
Повер Супплиес
Арти З7 се може напајати са Дигилент УСБ-ЈTAG-УАРТ порт (Ј14) или из неког другог типа извора напајања као што је батерија или екстерно напајање. Јумпер ЈП5 (близу прекидача за напајање) одређује који се извор напајања користи.
УСБ 2.0 порт може да испоручи максимално 0.5 А струје у складу са спецификацијама. Ово би требало да обезбеди довољно снаге за мање сложене дизајне. Захтевније апликације, укључујући оне које покрећу више периферних плоча или других УСБ уређаја, могу захтевати више енергије него што УСБ порт може да обезбеди. У овом случају, потрошња енергије ће се повећати све док је УСБ хост не ограничи. Ово ограничење доста варира између произвођача рачунара домаћина и зависи од многих фактора. Када је у тренутној граници, једном волtagШине падају испод своје номиналне вредности, Зинк се ресетује сигналом за ресетовање по укључењу и потрошња енергије се враћа на вредност у стању мировања. Такође, неке апликације ће можда морати да раде без повезивања на УСБ порт рачунара. У овим случајевима може се користити екстерно напајање или батерија.
Спољашње напајање (нпр. зидна брадавица) се може користити тако што ћете га укључити у утичницу за напајање (Ј18) и поставити краткоспојник ЈП5 на “РЕГ”. Напајање мора да користи коаксијални, централно-позитивни утикач унутрашњег пречника од 2.1 мм и да испоручује 7ВДЦ до 15ВДЦ. Одговарајуће залихе се могу купити у Дигиленту webсајту или преко добављача каталога као што је ДигиКеи. Напајање волtagе изнад 15ВДЦ може изазвати трајно оштећење. Одговарајуће екстерно напајање је укључено у Арти З7 прибор.
Слично коришћењу екстерног напајања, батерија се може користити за напајање Арти З7 тако што ћете је прикључити на конектор за штит и поставити краткоспојник ЈП5 на „РЕГ“. Позитивни терминал батерије мора бити повезан на пин са ознаком „ВИН“ на Ј7, а негативни терминал мора бити повезан на пин са ознаком ГНД () на Ј7.
Уграђени Текас Инструментс ТПС65400 ПМУ ствара потребна напајања од 3.3 В, 1.8 В, 1.5 В и 1.0 В из главног улаза за напајање. Табела 1.1 пружа додатне информације (типичне струје јако зависе од Зинк конфигурације и дате вредности су типичне за средње величине/брзине).
Арти З7 нема прекидач за напајање, тако да када је извор напајања повезан и изабран са ЈП5, увек ће бити укључен. Да бисте ресетовали Зинк без искључивања и поновног повезивања напајања, може се користити црвено дугме СРСТ. ЛЕД индикатор напајања () (ЛД13) је укључен када све шине напајања достигну своју номиналну запреминуtage.
| Снабдевање | Цирцуитс | Current (max/typical) |
| 3.3В | ФПГА И/О, УСБ портови, сатови, Етхернет, СД слот, флеш, ХДМИ | 1.6А/0.1А до 1.5А |
| 1.0В | ФПГА, Етхернет језгро | 2.6А/0.2А до 2.1А |
| 1.5В | ДДР3 | 1.8А/0.1А до 1.2А |
| 1.8В | ФПГА помоћни, Етхернет И/О, УСБ контролер | 1.8А/0.1А до 0.6А |
Табела 1.1. Арти З7 напајања.
Зинк АПСоЦ архитектура
Зинк АПСоЦ је подељен на два различита подсистема: Систем за обраду (ПС) и Програмабилну логику (ПЛ). Слика 2.1 показује прекоview Зинк АПСоЦ архитектуре, са светлозеленом бојом ПС и жутом ПЛ. Имајте на уму да ПЦИе Ген2 контролер и Мулти-гигабитни примопредајници нису доступни на Зинк-7020 или Зинк-7010 уређајима. 
(https://reference.digilentinc.com/_detail/zybo/zyng1.png?id=reference%3Aprogrammable-logic%3Aarty-z7%3Areference-manual)
Слика 2.1 Зинк АПСоЦ архитектура
ПЛ је скоро идентичан Ксилинк 7-серији Артик ФПГА, осим што садржи неколико наменских портова и магистрала које га чврсто повезују са ПС-ом. ПЛ такође не садржи исти конфигурациони хардвер као типични ФПГА серије 7, и мора бити конфигурисан или директно од стране процесора или преко ЈTAG лука.
ПС се састоји од многих компоненти, укључујући јединицу за обраду апликација (АПУ, која укључује 2 Цортек-А9 процесора), интерконекцију напредне архитектуре сабирнице микроконтролера (АМБА), ДДР3 меморијски контролер и разне периферне контролере са њиховим улазима и излазима мултиплексираним на 54 наменска пинови (звани Мултиплекед И/О, или МИО пинови). Периферијски контролери који немају своје улазе и излазе повезане на МИО пинове могу уместо тога да усмере свој И/О кроз ПЛ, преко Ектендед-МИО (ЕМИО) интерфејса. Периферијски контролери су повезани са процесорима као славе преко АМБА интерконекције и садрже контролне регистре за читање/уписивање који се могу адресирати у меморијском простору процесора. Програмабилна логика је такође повезана на интерконекцију као славе, а дизајни могу имплементирати више језгара у ФПГА ткиву од којих свако такође садржи адресабилне контролне регистре. Штавише, језгра имплементирана у ПЛ могу покренути прекиде у процесорима (везе које нису приказане на слици 3) и извршити ДМА приступе ДДР3 меморији.
Постоје многи аспекти Зинк АПСоЦ архитектуре који су ван оквира овог документа. За потпун и детаљан опис, погледајте Зинк технички референтни приручник уг585-Зинк-7000ТРМ [ПДФ]
Табела 2.1 приказује спољне компоненте повезане на МИО пинове Арти З7. Зинк унапред подешене поставке File пронађено на Арти З7 ресурсни центар (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start) може да се увезе у ЕДК и Вивадо Десигнс да би правилно конфигурисао ПС за рад са овим периферним уређајима.
| МИО 500 3.3 В | Периферије |
| Пин | ЕНЕТ 0 | СПИ Фласх | УСБ 0 | Штит | УАРТ 0 |
| 0 (Н/Ц) | |||||
| 1 | CS () | ||||
| 2 | ДК0 | ||||
| 3 | ДК1 | ||||
| 4 | ДК2 | ||||
| 5 | ДК3 | ||||
| 6 | СЦЛК () | ||||
| 7 (Н/Ц) | |||||
| 8 | СЛЦК ФБ | ||||
| 9 | Етхернет Ресет | ||||
| 10 | Етхернет прекид | ||||
| 11 | УСБ преко струје | ||||
| 12 | Схиелд Ресет | ||||
| 13 (Н/Ц) | |||||
| 14 | УАРТ улаз | ||||
| 15 | УАРТ излаз |
| МИО 501 1.8В | Периферије | ||
| Пин | ЕНЕТ 0 | УСБ 0 | СДИО 0 |
| 16 | ТКСЦК | ||
| 17 | ТКСД0 | ||
| 18 | ТКСД1 | ||
| 19 | ТКСД2 | ||
| 20 | ТКСД3 | ||
| 21 | ТКСЦТЛ | ||
| 22 | РКСЦК | ||
| 23 | РКСД0 | ||
| 24 | РКСД1 | ||
| 25 | РКСД2 | ||
| 26 | РКСД3 | ||
| 27 | РКСЦТЛ | ||
| 28 | ДАТА4 | ||
| 29 | ДИР | ||
| 30 | СТП | ||
| 31 | НКСТ | ||
| 32 | ДАТА0 | ||
| 33 | ДАТА1 | ||
| 34 | ДАТА2 | ||
| 35 | ДАТА3 | ||
| 36 | ЦЛК | ||
| 37 | ДАТА5 | ||
| 38 | ДАТА6 | ||
| 39 | ДАТА7 | ||
| 40 | ЦЦЛК | ||
| 41 | ЦМД | ||
| 42 | D0 | ||
| 43 | D1 | ||
| 44 | D2 | ||
| 45 | D3 | ||
| 46 | РЕСЕТН | ||
| 47 | CD | ||
| 48 (Н/Ц) | |||
| 49 (Н/Ц) | |||
| 50 (Н/Ц) | |||
| 51 (Н/Ц) | |||
| 52 | МДЦ | ||
| 53 | МДИО |
Зинк Цонфигуратион
За разлику од Ксилинк ФПГА уређаја, АПСоЦ уређаји као што је Зинк-7020 су дизајнирани око процесора, који делује као главни за програмабилну логичку структуру и све друге периферне уређаје на чипу у систему за обраду. Ово узрокује да Зинк процес покретања буде сличнији микроконтролеру него ФПГА. Овај процес укључује учитавање процесора и извршавање Зинк Боот Имаге-а, који укључује Фирст Сtagе Боотлоадер (ФСБЛ), битстреам за конфигурисање програмабилне логике (опционо) и корисничка апликација. Процес покретања је подељен на три сtagес:
Stagе 0
Након што се Арти З7 укључи или се Зинк ресетује (у софтверу или притиском на СРСТ), један од процесора (ЦПУ0) почиње да извршава интерни део кода само за читање који се зове БоотРОМ. Ако и само ако је Зинк управо укључен, БоотРОМ ће прво закључати стање пинова режима у регистар режима (пинови режима су причвршћени за ЈП4 на Арти З7). Ако се БоотРОМ извршава због догађаја ресетовања, тада пинови режима нису закључани и користи се претходно стање регистра режима. То значи да је Арти З7 потребан циклус напајања да региструје било какву промену у краткоспојнику режима програмирања (ЈП4). Затим, БоотРОМ копира ФСБЛ из облика непромјењиве меморије специфициране у регистру режима у 256 КБ интерне РАМ-а () унутар АПУ-а (назване Он-Цхип Мемори, или ОЦМ). ФСБЛ мора бити умотан у Зинк Боот Имаге да би га БоотРОМ правилно копирао. Последња ствар коју БоотРОМ ради је да предаје извршење ФСБЛ-у у ОЦМ-у.
Stagе 1
Током овог сtagе, ФСБЛ прво завршава конфигурисање ПС компоненти, као што је ДДР меморијски контролер. Затим, ако је ток битова присутан у Зинк Боот Имаге-у, он се чита и користи за конфигурисање ПЛ-а. Коначно, корисничка апликација се учитава у меморију из Зинк Боот Имаге-а и извршавање се предаје њој.
Stagе 2
Последњи сtagе је извршење корисничке апликације коју је учитао ФСБЛ. Ово може бити било која врста програма, од једноставног дизајна „Хелло Ворлд“ до другог Сtagе Боот лоадер који се користи за покретање оперативног система као што је Линук. За детаљније објашњење процеса покретања, погледајте Поглавље 6 Зинк технички референтни приручник (Подршка [ПДФ]).
Зинк Боот Имаге је креиран на основу Вивадо и Ксилинк Софтваре Девелопмент Кит (Ксилинк СДК). За информације о креирању ове слике погледајте доступну Ксилинк документацију за ове алате.
Арти З7 подржава три различита режима покретања: мицроСД, Куад СПИ Фласх и ЈTAG. Режим покретања се бира помоћу краткоспојника Моде (ЈП4), који утиче на стање пинова конфигурације Зинк након укључивања. Слика 3.1 приказује како су пинови конфигурације Зинк повезани на Арти З7.
(https://reference.digilentinc.com/_detail/reference/programmable-logic/arty-z7/arty-z7-config.png?d=reference%3Aprogrammable-ogic%3Aartyz7%3Areference-manual)
Слика 3.1. Арти З7 конфигурациони пинови.
Три режима покретања су описана у следећим одељцима.
мицроСД режим покретања
Арти З7 подржава покретање са мицроСД картице уметнуте у конектор Ј9. Следећи поступак ће вам омогућити да покренете Зинк са мицроСД-а са стандардном Зинк Боот Имаге креираном помоћу Ксилинк алата:
- Форматирајте мицроСД картицу помоћу ФАТ32 file система.
- Копирајте Зинк Боот Имаге креирану помоћу Ксилинк СДК-а на мицроСД картицу.
- Преименујте Зинк Боот Имаге на мицроСД картици у БООТ.бин.
- Избаците мицроСД картицу из рачунара и уметните је у конектор Ј9 на Арти З7.
- Прикључите извор напајања на Арти З7 и изаберите га помоћу ЈП5.
- Поставите један краткоспојник на ЈП4, кратко спојите две горње игле (означене са „СД“).
- Укључите плочу. Плоча ће сада покренути слику на мицроСД картици.
Куад СПИ режим покретања
Арти З7 има уграђени 16МБ Куад-СПИ Фласх са којег Зинк може да се покрене. Документација доступна од Ксилинк-а описује како се користи Ксилинк СДК за програмирање Зинк Боот Имаге-а у Фласх уређај прикључен на Зинк. Када се Куад СПИ Фласх учита са Зинк Боот Имаге-ом, можете пратити следеће кораке за покретање са њега:
- Прикључите извор напајања на Арти З7 и изаберите га помоћу ЈП5.
- Поставите један краткоспојник на ЈП4, кратко спојите два средишња пина (са ознаком "КСПИ").
- Укључите плочу. Плоча ће сада покренути слику сачувану у Куад СПИ флешу.
JTAG Боот Моде
Када се постави у ЈTAG режиму покретања, процесор ће сачекати док софтвер не учита хост рачунар користећи Ксилинк алате. Након што је софтвер учитан, могуће је или пустити софтвер да почне да се извршава, или корачати кроз њега ред по ред користећи Ксилинк СДК.
Такође је могуће директно конфигурисати ПЛ преко ЈTAG, независно од процесора. Ово се може урадити помоћу Вивадо хардверског сервера.
Арти З7 је конфигурисан за покретање у Цасцадед ЈTAG режим, који омогућава приступ ПС преко истог ЈTAG лука као ПЛ. Такође је могуће покренути Арти З7 у Индепендент ЈTAG режим учитавањем краткоспојника у ЈП2 и кратким спојем. Ово ће довести до тога да ПС неће бити доступан са уграђеног ЈTAG кола, а само ПЛ ће бити видљив у ланцу скенирања. Да бисте приступили ПС преко ЈTAG док је у независној ЈTAG режиму, корисници ће морати да усмеравају сигнале за ПЈTAG периферију преко ЕМИО-а и користите спољни уређај за комуникацију са њим.
Куад СПИ Фласх
Арти З7 има Куад СПИ серијски НОР блиц. На овој плочи се користи Спансион С25ФЛ128С. Мулти-И/О СПИ Фласх меморија се користи за обезбеђивање непроменљивог кода и складиштења података. Може се користити за иницијализацију ПС подсистема као и за конфигурисање ПЛ подсистема. Релевантни атрибути уређаја су:
- 16 МБ ()
- к1, к2 и к4 подршка
- Брзине магистрале до 104 МХз (), подржавајући Зинк конфигурацијске стопе @ 100 МХз (). У Куад СПИ режиму, ово значи 400Мбс
- Напаја се од 3.3В
СПИ Фласх се повезује на Зинк-7000 АПСоЦ и подржава Куад СПИ интерфејс. Ово захтева везу са одређеним пиновима у МИО банци 0/500, посебно МИО[1:6,8] као што је наведено у Зинк листи података. Користи се Куад-СПИ режим повратне спреге, тако да је кспи_сцлк_фб_оут/МИО[8] остављен да се слободно пребацује и повезан је само на 20К пулл-уп отпорник на 3.3В. Ово омогућава Куад СПИ фреквенцију такта већу од ФКСПИЦЛК2 (погледајте Зинк технички референтни приручник
( уг585-Зинк-7000-ТРМ [ПДФ]) за више о овоме).
ДДР меморија
Арти З7 укључује ИС43ТР16256А-125КБЛ ДДР3 меморијске компоненте које стварају један ранг, 16-битни широк интерфејс и укупно 512МиБ капацитета. ДДР3 је повезан са контролером чврсте меморије у процесорском подсистему (ПС), као што је наведено у Зинк документацији.
ПС укључује интерфејс АКСИ меморијског порта, ДДР контролер, придружени ПХИ и наменску И/О банку. Подржане су брзине ДДР3 меморијског интерфејса до 533 МХз ()/1066 Мбпс¹.
Арти З7 је рутиран са импедансом трага од 40 ома (+/-10%) за једностране сигнале, а диференцијални сат и стробоскопи постављени на 80 ома (+/-10%). Функција која се зове ДЦИ (Дигитално контролисана импеданса) се користи за усклађивање снаге погона и импедансе завршетка ПС пинова са импедансом трага. На страни меморије, сваки чип калибрише свој завршетак на матрици и снагу погона користећи отпорник од 240 ома на ЗК пину.
Због распореда, две групе бајтова података (ДК[0-7], ДК[8-15]) су замењене. На исти начин, битови података унутар група бајтова су такође замењени. Ове промене су транспарентне за корисника. Током целог процеса пројектовања, поштоване су смернице Ксилинк ПЦБ-а.
И меморијски чипови и ПС ДДР банка се напајају из напајања од 1.5 В. Референца средње тачке од 0.75В је креирана једноставним отпорником и доступна је Зинк-у као екстерна референца.
За правилан рад, неопходно је да је ПС меморијски контролер правилно конфигурисан. Подешавања се крећу од стварног укуса меморије до кашњења праћења на плочи. За вашу удобност, Зинк унапред подешена подешавања file за Арти З7 је обезбеђен на ресурсни центар
(https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start) и аутоматски конфигурише ИП језгро Зинк Процессинг Система са исправним параметрима.
За најбоље перформансе ДДР3, ДРАМ обука је омогућена за нивелисање писања, читање капије и опције ока за читање података у ПС Цонфигуратион Тоол у Ксилинк алатима. Обуку се врши динамички од стране контролера како би се у обзир узела кашњења на плочи, варијације процеса и термални помак. Оптималне почетне вредности за процес обуке су кашњења плоче (кашњења ширења) за одређене меморијске сигнале.
Кашњења на плочи су специфицирана за сваку од група бајтова. Ови параметри су специфични за плочу и израчунати су из извештаја о дужини трагова ПЦБ-а. Вредности кашњења од ДКС до ЦЛК и кашњења плоче су израчунате посебно према дизајну ПЦБ меморијског интерфејса Арти З7.
За више детаља о раду меморијског контролера погледајте Ксилинк Зинк технички референтни приручник ( уг585-Зинк-7000-ТРМ [ПДФ]).
¹Максимална стварна фреквенција такта је 525 МХз () на Арти З7 због ПЛЛ ограничења.
УСБ УАРТ мост (серијски порт)
Арти З7 укључује ФТДИ ФТ2232ХК УСБ-УАРТ мост (прикључен на конектор Ј14) који вам омогућава да користите рачунарске апликације за
комуницирају са плочом користећи стандардне команде ЦОМ порта (или ТТИ интерфејс у Линук-у). Драјвери се аутоматски инсталирају у Виндовс-у и новијим верзијама Линук-а. Подаци серијског порта се размењују са Зинк-ом помоћу двожичног серијског порта (ТКСД/РКСД). Након што су управљачки програми инсталирани, И/О команде се могу користити са рачунара усмерене на ЦОМ порт за производњу серијског саобраћаја података на Зинк пиновима. Порт је везан за ПС (МИО) пинове и може се користити у комбинацији са УАРТ контролером.
Зинк унапред подешене поставке file (доступно у Арти З7 ресурсни центар (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start))
брине о мапирању исправних МИО пинова на УАРТ 0 контролер и користи следеће подразумеване параметре протокола: 115200 брзина преноса, 1 стоп бит, без парности, 8-битна дужина карактера.
Две уграђене ЛЕД лампице статуса пружају визуелну повратну информацију о саобраћају који тече кроз порт: ЛЕД за пренос () (ЛД11) и ЛЕД за пријем () (ЛД10). Називи сигнала који наговештавају правац су са тачке-view ДТЕ (Дата Терминал Екуипмент), у овом случају ПЦ.
ФТ2232ХК се такође користи као контролер за Дигилент УСБ-ЈTAG кола, али УСБ-УАРТ и УСБ-ЈTAG функције се понашају потпуно независно једна од друге. Програмери заинтересовани за коришћење УАРТ функционалности ФТ2232 у оквиру свог дизајна не морају да брину о ЈTAG кола која ометају УАРТ пренос података, и обрнуто. Комбинација ове две карактеристике у једном уређају омогућава да се Арти З7 програмира, комуницира са њим преко УАРТ-а и напаја са рачунара повезаног са једним Мицро УСБ каблом.
ДТР сигнал са УАРТ контролера на ФТ2232ХК је повезан са МИО12 Зинк уређаја преко ЈП1. Ако се Ардуино ИДЕ портира да ради са Арти З7, овај краткоспојник може бити кратко спојен и МИО12 би се могао користити за постављање Арти З7 у стање „спреман за пријем нове скице“. Ово би опонашало понашање типичних Ардуино ИДЕ покретача.
слот за мицроСД
Арти З7 обезбеђује МицроСД слот (Ј9) за трајно складиштење екстерне меморије, као и за покретање Зинк-а. Утор је повезан са банком 1/501 МИО[40-47], укључујући детекцију картице. На страни ПС-а, периферни СДИО 0 је мапиран на ове пинове и контролише комуникацију са СД картицом. Пиноут се може видети у табели 7.1. Периферијски контролер подржава 1-битни и 4-битни СД режим преноса, али не подржава СПИ режим. На основу Зинк технички референтни приручник ( Подршка [ПДФ] ), СДИО хост режим је једини подржани режим.
| Назив сигнала | Опис | Зинк Пин | Пин за СД слот |
| СД_Д0 | Подаци[0] | МИО42 | 7 |
| СД_Д1 | Подаци[1] | МИО43 | 8 |
| СД_Д2 | Подаци[2] | МИО44 | 1 |
| СД_Д3 | Подаци[3] | МИО45 | 2 |
| СД_ЦЦЛК | Сат | МИО40 | 5 |
| СД_ЦМД | Цомманд | МИО41 | 3 |
| СД_ЦД | Цард Детецт | МИО47 | 9 |
Табела 7.1. мицроСД пиноут
СД слот се напаја од 3.3 В, али је повезан преко МИО банке 1/501 (1.8 В). Стога, ТИ ТКСС02612 мењач нивоа врши овај превод. ТКСС02612 је заправо 2-портни СДИО порт експандер, али се користи само његова функција померања нивоа. Шема повезивања може се видети на слици 7.1. Мапирањем исправних пинова и конфигурисањем интерфејса управљају Арти 7 Зинк унапред подешавања file, доступно на Арти З7 ресурсни центар (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start).
(https://reference.digilentinc.com/_detail/reference/programmable-logic/arty-z7/arty-z7-microsd.png?id=reference%3Aprogrammable-logic%3Aartyz7%3Areference-manual)
Слика 7.1. сигнали за мицроСД слот
Подржане су и картице мале и велике брзине, а максимална фреквенција такта је 50 МХз (). Картица класе 4 или боља је
препоручено.
Погледајте одељак 3.1 за информације о томе како да покренете систем са СД картице. За више информација, консултујте Зинк технички референтни приручник ( уг585-Зинк-7000-ТРМ [ПДФ]).
УСБ Хост
Арти З7 имплементира један од два доступна ПС УСБ ОТГ интерфејса на Зинк уређају. Мицроцхип УСБ3320 УСБ 2.0 примопредајни чип са 8-битним АЛПИ интерфејсом се користи као ПХИ. ПХИ има комплетан ХС-УСБ физички фронт-енд који подржава брзине до 480Мбс. ПХИ је повезан са МИО банком 1/501, која се напаја на 1.8В. Усб0 периферија се користи на ПС, повезана преко МИО[28-39]. УСБ ОТГ интерфејс је конфигурисан да делује као уграђени хост. Режими УСБ ОТГ и УСБ уређаја нису подржани.
Арти З7 је технички „уграђени хост“ јер не обезбеђује потребних 150 µФ капацитивности на ВБУС-у који је потребан да би се квалификовао као хост опште намене. Могуће је модификовати Арти З7 тако да буде у складу са захтевима УСБ хоста опште намене тако што се Ц41 учита са кондензатором од 150 µФ. Само они који имају искуства у лемљењу малих компоненти на ПЦБ-има треба да покушају ову прераду. Многи УСБ периферни уређаји ће радити сасвим добро без учитавања Ц41. Било да је Арти З7 конфигурисан као уграђени хост или хост опште намене, може да обезбеди 500 мА на 5В ВБУС линији. Имајте на уму да учитавање Ц41 може довести до ресетовања Арти З7 приликом покретања уграђеног Линук-а док се напаја са УСБ порта, без обзира на то да ли је било који УСБ уређај повезан на главни порт. Ово је узроковано ударном струјом коју Ц41 изазива када је УСБ хост контролер омогућен и ВБУС прекидач за напајање (ИЦ9) укључен.
Имајте на уму да ако ваш дизајн користи УСБ Хост порт (уграђени или опште намене), онда Арти З7 треба да се напаја преко батерије или зидног адаптера који може да обезбеди више енергије (као што је онај који је укључен у Арти З7 прибор).
Етхернет ПХИ
Арти З7 користи Реалтек РТЛ8211Е-ВЛ ПХИ за имплементацију 10/100/1000 Етхернет порта за мрежну везу. ПХИ се повезује са МИО банком 501 (1.8В) и повезује се са Зинк-7000 АПСоЦ преко РГМИИ за податке и МДИО за управљање. Сигнали помоћног прекида (ИНТБ) и ресетовања (ПХИРСТБ) се повезују на МИО пинове МИО10 и МИО9, респективно.
Слика 9.1. Етхернет ПХИ сигнали
Након укључивања, ПХИ почиње са омогућеним аутоматским преговарањем, оглашавањем брзине везе 10/100/1000 и пуним дуплексом. Ако је повезан партнер који подржава Етхернет, ПХИ аутоматски успоставља везу са њим, чак и када Зинк није конфигурисан.
Две ЛЕД индикатора статуса су уграђене у близини РЈ-45 конектора који указује на саобраћај (ЛД9) и важеће стање везе (ЛД8). Табела 9.1 приказује подразумевано понашање.
| Функција | Десигнатор | Држава | Опис |
| ЛИНК | ЛД8 | Стеади Он | Линк 10/100/1000 |
| Трепћући 0.4с УКЉУЧЕНО, 2с ИСКЉУЧЕНО | Линк, енергетски ефикасан Етхернет (ЕЕЕ) режим | ||
| АЦТ | ЛД9 | Трепћући | Пренос или пријем |
Табела 9.1. ЛЕД диоде статуса Етхернета.
Зинк укључује два независна Гигабит Етхернет контролера. Они имплементирају 10/100/1000 халф/фулл-дуплек Етхернет МАЦ. Од ова два, ГЕМ 0 се може мапирати на МИО пинове на које је повезан ПХИ. Пошто се МИО банка напаја од 1.8В, РГМИИ интерфејс користи 1.8В ХСТЛ драјвере класе 1. За овај И/О стандард, екстерна референца од 0.9 В је обезбеђена у банци 501 (ПС_МИО_ВРЕФ). Мапирањем исправних пинова и конфигурисањем интерфејса рукују Арти З7 Зинк Пресетс file, доступно на Арти З7 ресурсни центар (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start).
Иако би подразумевана конфигурација укључивања ПХИ-а могла бити довољна у већини апликација, МДИО магистрала је доступна за управљање. РТЛ8211Е-ВЛ је додељена 5-битна адреса 00001 на МДИО магистрали. Са једноставним командама за читање и писање регистра, информације о статусу се могу прочитати или променити конфигурацију. Реалтек ПХИ прати стандардну мапу регистара за основну конфигурацију.
РГМИИ спецификација захтева одлагање сата пријема (РКСЦ) и преноса (ТКСЦ) у односу на сигнале података (РКСД[0:3], РКСЦТЛ и ТКСД[0:3], ТКСЦТЛ). Смернице Ксилинк ПЦБ-а такође захтевају да се ово одлагање дода. РТЛ8211Е-ВЛ је способан да убаци кашњење од 2нс и на ТКСЦ и на РКСЦ тако да трагови на плочи не морају да буду дужи.
ПХИ се тактује са истих 50 МХз () осцилатор који тактира Зинк ПС. Паразитни капацитет два оптерећења је довољно низак да се покреће из једног извора.
На Етхернет мрежи, сваком чвору је потребна јединствена МАЦ адреса. У ту сврху, једнократно програмабилни (ОТП) регион Куад-СПИ блица је фабрички програмиран са 48-битним глобално јединственим ЕУИ-48/64™ компатибилним идентификатором. Опсег ОТП адреса [0к20;0к25] садржи идентификатор при чему је први бајт у редоследу бајтова преноса на најнижој адреси. Погледајте на Подаци за флеш меморију (http://www.cypress.com/file/177966/download) за информације о томе како да приступите ОТП регионима. Када користите Петалинук, ово се аутоматски обрађује у У-боот-учитавачу, а Линук систем се аутоматски конфигурише да користи ову јединствену МАЦ адресу.
За више информација о коришћењу Гигабит Етхернет МАЦ-а, погледајте Зинк технички референтни приручник
( уг585-Зинк-7000-ТРМ [ПДФ]).
ХДМИ
Арти З7 садржи два ХДМИ порта без баферовања: један изворни порт Ј11 (излаз) и један улазни порт Ј10 (улаз). Оба порта користе ХДМИ конекторе типа А са сигналима података и такта који су терминирани и повезани директно на Зинк ПЛ.
И ХДМИ и ДВИ системи користе исти стандард ТМДС сигнализације, директно подржан од стране Зинк ПЛ корисничке И/О инфраструктуре. Такође, ХДМИ извори су уназад компатибилни са ДВИ умиваоницима, и обрнуто. Стога се једноставни пасивни адаптери (доступни у већини продавница електронике) могу користити за управљање ДВИ монитором или прихватање ДВИ улаза. ХДМИ прикључак укључује само дигиталне сигнале, тако да је могућ само ДВИ-Д режим.
19-пински ХДМИ конектори укључују три диференцијална канала података, један диференцијални сат, пет канала ГНД () конекције, једножична сабирница за контролу потрошачке електронике (ЦЕЦ), двожична сабирница Дисплаи Дата Цханнел (ДДЦ) која је у суштини И2Ц магистрала, Хот Плуг Детецт (ХПД) сигнал, 5В сигнал који може да испоручи до 50мА , и један резервисани (РЕС) пин. Сви сигнали без напајања су повезани на Зинк ПЛ са изузетком РЕС-а.
| Pin/Signal | Ј11 (извор) | Ј10 (судопер) | ||
| Опис | ФПГА пин | Опис | ФПГА пин | |
| Д[2]_П, Д[2]_Н | Излаз података | Ј18, Х18 | Унос података | Н20, П20 |
| Д[1]_П, Д[1]_Н | Излаз података | К19, Ј19 | Унос података | Т20, У20 |
| Д[0]_П, Д[0]_Н | Излаз података | К17, К18 | Унос података | В20, В20 |
| ЦЛК_П, ЦЛК_Н | Излаз сата | ЛКСНУМКС, ЛКСНУМКС | Унос сата | Н18, П19 |
| ЦЕЦ | Двосмерна контрола потрошачке електронике (опционо) | Г15 | Двосмерна контрола потрошачке електронике (опционо) | Х17 |
| СЦЛ, СДА | ДДЦ двосмерни (опционо) | М17, М18 | ДДЦ бидирецтионал | У14, У15 |
| ХПД/ХПА | Улаз за откривање врућег прикључка (обрнути, опционо) | Р19 | Хот-плуг ассерт излаз | Т19 |
Табела 10.1. Опис и додела ХДМИ пинова.
ТМДС сигнали
ХДМИ/ДВИ је интерфејс за дигитални видео стрим велике брзине који користи диференцијалну сигнализацију са минималним прелазом (ТМДС). Да би се било који од ХДМИ портова правилно користио, у Зинк ПЛ мора бити уграђен предајник или пријемник усклађен са стандардом. Детаљи имплементације су изван обима овог приручника. Погледајте видео-библиотеку ИП Цоре репозиториј на Дигилент ГитХуб (https://github.com/Digilent) за готову референтну ИП адресу.
Помоћни сигнали
Кад год је судопер спреман и жели да објави своје присуство, он повезује пин за напајање 5В0 на пин ХПД. На Арти З7, ово се ради тако што се појача сигнал Хот Плуг Ассерт. Имајте на уму да ово треба да се уради само након што је подређени ДДЦ канал имплементиран у Зинк ПЛ и спреман за пренос података приказа.
Дисплаи Дата Цханнел, или ДДЦ, је колекција протокола који омогућавају комуникацију између екрана (синк) и графичког адаптера (извор). ДДЦ2Б варијанта је заснована на И2Ц, при чему је главни магистрални извор извор, а подређени магистрални пријемник. Када извор детектује висок ниво на ХПД пину, он поставља упит за пријемник преко ДДЦ магистрале за видео могућности. Одређује да ли је судопер способан за ДВИ или ХДМИ и које резолуције су подржане. Тек након тога почиње видео пренос. За више информација погледајте ВЕСА Е-ДДЦ спецификације.
Цонсумер Елецтроницс Цонтрол, или ЦЕЦ, је опциони протокол који омогућава да се контролне поруке прослеђују преко ХДМИ ланца између различитих производа. Уобичајени случај употребе је да ТВ преноси контролне поруке које потичу са универзалног даљинског управљача на ДВР или сателитски пријемник. То је једножични протокол на нивоу од 3.3 В који је повезан са Зинк ПЛ корисничким И/О пином. Жица се може контролисати на начин отвореног одвода, што омогућава више уређаја који деле заједничку ЦЕЦ жицу. Погледајте ЦЕЦ додатак спецификацијама ХДМИ 1.3 или новијим за више информација.
Извори сата
Арти З7 нуди 50 МХз () сат на Зинк ПС_ЦЛК улаз, који се користи за генерисање тактова за сваки од ПС подсистема. 50 МХз () улаз омогућава процесору да ради на максималној фреквенцији од 650 МХз () и ДДР3 меморијски контролер да ради на максимално 525 МХз () (1050 Мбпс). Арти З7 Зинк унапред подешени file доступно на Арти З7 ресурсни центар (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start) може да се увезе у ИП језгро Зинк Процессинг Систем у Вивадо пројекту да би се Зинк правилно конфигурисао за рад са 50 МХз () улазни сат.
ПС има наменски ПЛЛ који може да генерише до четири референтна такта, сваки са подесивим фреквенцијама, који се могу користити за тактирање прилагођене логике имплементиране у ПЛ. Поред тога, Арти З7 обезбеђује екстерни 125 МХз () референтни сат директно на пин Х16 ПЛ. Екстерни референтни такт омогућава да се ПЛ користи потпуно независно од ПС-а, што може бити корисно за једноставне апликације које не захтевају процесор.
ПЛ Зинк-а такође укључује ММЦМ и ПЛЛ који се могу користити за генерисање тактова са прецизним фреквенцијама и фазним односима. Било који од четири ПС референтна такта или 125 МХз () екстерни референтни сат се може користити као улаз за ММЦМ и ПЛЛ. Арти З7-10 укључује 2 ММЦМ-а и 2 ПЛЛ-а, а Арти З7-20 укључује 4 ММЦМ-а и 4 ПЛЛ-а. За потпуни опис могућности Зинк ПЛ ресурса за тактирање, погледајте „Кориснички водич за ресурсе за тактирање серије 7 ФПГА“ који је доступан од Ксилинк-а.
Слика 11.1 приказује шему такта која се користи на Арти З7. Имајте на уму да се излаз референтног такта из Етхернет ПХИ-а користи као 125 МХз () референтни сат за ПЛ, како би се смањили трошкови укључивања наменског осцилатора за ову сврху. Имајте на уму да ће ЦЛК125 бити онемогућен када се Етхернет ПХИ (ИЦ1) задржи у хардверском ресетовању тако што ће ПХИРСТБ сигнал смањити.
Слика 11.1. Арти З7 такт.
Основни И/О
Арти З7 плоча укључује две тробојне ЛЕД диоде, 2 прекидача, 4 тастера и 4 појединачне ЛЕД диоде као што је приказано на слици 12.1. Дугмад и клизни прекидачи су повезани на Зинк ПЛ преко серијских отпорника да би се спречило оштећење услед ненамерних кратких спојева (могло би да дође до кратког споја ако је ФПГА пин додељен тастеру или клизном прекидачу ненамерно дефинисан као излаз). Четири тастера су „тренутни“ прекидачи који обично генеришу ниски излаз када су у мировању, а високи само када се притисну. Клизни прекидачи генеришу константне високе или ниске улазе у зависности од њиховог положаја.
Слика 12.1. Арти З7 ГПИО ().
Четири појединачне високоефикасне ЛЕД диоде су анодно повезане са Зинк ПЛ преко отпорника од 330 ома, тако да ће се укључити када логички висок гласtagе се примењује на њихов одговарајући И/О пин. Додатне ЛЕД лампице које нису доступне кориснику указују на укључење, статус ПЛ програмирања и статус УСБ и Етхернет порта.
Тробојне ЛЕД диоде
Арти З7 плоча садржи две тробојне ЛЕД диоде. Свака тробојна ЛЕД () има три улазна сигнала који покрећу катоде три мање унутрашње ЛЕД диоде: једну црвену, једну плаву и једну зелену. Високо активирање сигнала који одговара једној од ових боја ће осветлити унутрашњост ЛЕД (). Улазне сигнале покреће Зинк ПЛ преко транзистора, који инвертује сигнале. Стога, да осветлите три боје ЛЕД (), одговарајући сигнали морају бити високи. Тробојна ЛЕД () ће емитовати боју која зависи од комбинације унутрашњих ЛЕД диода које се тренутно светле. Фор екampле, ако се црвени и плави сигнали возе високо, а зелени ниско, тробојни ЛЕД () емитоваће љубичасту боју.
Дигилент снажно препоручује употребу модулације ширине импулса (ПВМ) приликом покретања тробојних ЛЕД диода. Довођење било којег од улаза на стабилну логичку '1' ће резултирати ЛЕД () бити осветљен на непријатно јаком нивоу. Ово можете избећи тако што ћете обезбедити да ниједан од тробојних сигнала не буде покретан са више од 50% радног циклуса. Коришћење ПВМ такође у великој мери проширује потенцијалну палету боја тробојне ЛЕД диоде. Појединачно подешавање радног циклуса сваке боје између 50% и 0% узрокује да различите боје буду осветљене различитим интензитетом, омогућавајући приказивање практично било које боје.
Моно аудио излаз
Уграђени аудио прикључак (Ј13) покреће Саллен-Кеи Буттервортх Лов-пасс филтер 4. реда који обезбеђује моно аудио излаз. Коло нископропусног филтера приказано је на слици 14.1. Улаз филтера (АУД_ПВМ) је повезан на Зинк ПЛ пин Р18. Дигитални улаз ће обично бити импулсно-ширински модулисан (ПВМ) или модулисан густином импулса (ПДМ) сигнал отвореног одвода који производи ФПГА. Сигнал треба да буде низак за логичку '0' и остављен у високој импеданси за логичку '1'. Уграђени пулл-уп отпорник на чисту аналогну шину од 3.3 В ће успоставити одговарајућу волtagе за логику '1'. Нископропусни филтер на улазу ће деловати као филтер за реконструкцију за претварање дигиталног сигнала модулисаног ширином импулса у аналогни волtagе на аудио излазу.
(Слика 13.1. Аудио излазно коло.
Сигнал за искључивање звука (АУД_СД) се користи за утишавање аудио излаза. Повезан је на Зинк ПЛ пин Т17. Да би се користио аудио излаз, овај сигнал мора бити доведен до логичког високог нивоа.
Фреквенцијски одзив СК Буттервортх Лов-Пасс филтера је приказан на слици 13.2. Анализа АЦ кола је урађена помоћу НИ Мултисим 12.0.
Слика 13.2. Фреквентни одзив аудио излаза.
Пулсно-ширинска модулација
Ширинско модулисани сигнал (ПВМ) је ланац импулса на некој фиксној фреквенцији, при чему сваки импулс потенцијално има различиту ширину. Овај дигитални сигнал се може проћи кроз једноставан нископропусни филтер који интегрише дигитални таласни облик да би произвео аналогни вол.tagе пропорционално просечној ширини импулса у неком интервалу (интервал је одређен граничном фреквенцијом од 3дБ нископропусног филтера и фреквенцијом импулса). Фор екampда, ако су импулси високи у просеку од 10% доступног периода импулса, онда ће интегратор произвести аналогну вредност која је 10% Вдд волtagе. Слика 13.1.1 приказује таласни облик представљен као ПВМ сигнал.
Слика 13.1.1. ПВМ Вавеформ.
ПВМ сигнал мора бити интегрисан да би се дефинисао аналогни волtagе. Фреквенција нископропусног филтера 3дБ треба да буде ред величине нижа од ПВМ фреквенције тако да се енергија сигнала на ПВМ фреквенцији филтрира из сигнала. Фор екampАко аудио сигнал мора да садржи до 5 кХз информација о фреквенцији, онда би фреквенција ПВМ требало да буде најмање 50 кХз (а по могућности чак и виша). Генерално, у погледу верности аналогног сигнала, што је већа ПВМ фреквенција, то боље. Слика 13.1.2 приказује приказ ПВМ интегратора који производи излазну запреминуtagе интеграцијом низа импулса. Обратите пажњу на излазни сигнал филтера стабилног стања ampОднос литуде према Вдд је исти као радни циклус ширине импулса (радни циклус је дефинисан као време високог пулса подељено са временом пулсног прозора).
Figure 13.1.2. PWM Output Voltage.
Ресетуј изворе
Ресетовање по укључењу
Зинк ПС подржава екстерне сигнале за ресетовање по укључењу. Ресетовање по укључењу је главно ресетовање целог чипа. Овај сигнал ресетује сваки регистар у уређају који може да се ресетује. Арти З7 покреће овај сигнал из ПГООД сигнала регулатора снаге ТПС65400 како би држао систем у ресетовању док сва напајања не буду исправна.
Прекидач са дугметом за програм
Прекидач ПРОГ, означен као ПРОГ, укључује Зинк ПРОГ_Б. Ово ресетује ПЛ и доводи до поништавања потврђивања ДОНЕ. ПЛ ће остати неконфигурисан док га не репрограмира процесор или преко ЈTAG.
Ресетовање подсистема процесора
Ресетовање спољног система, означено као СРСТ, ресетује Зинк уређај без ометања окружења за отклањање грешака. Фор екampда, претходне тачке прекида које је поставио корисник остају важеће након ресетовања система. Због безбедносних разлога, ресетовање система брише сав меморијски садржај унутар ПС-а, укључујући ОЦМ. ПЛ се такође брише током ресетовања система. Ресетовање система не доводи до поновног постављања иглица за везивање режима покретањаampЛЕД.
Дугме СРСТ такође изазива преклапање сигнала ЦК_РСТ како би се покренуло ресетовање на било ком причвршћеном штиту.
Пмод Портс
Пмод портови су 2×6, под правим углом, женски конектори од 100 мил размака који се спајају са стандардним 2×6 пин заглављима. Сваки 12-пински Пмод порт обезбеђује два 3.3В ВЦЦ () сигнала (пинови 6 и 12), два сигнала уземљења (пинови 5 и 11) и осам логичких сигнала, као што је приказано на слици 15.1. Тхе ВЦЦ () и Пинови за уземљење могу да испоруче до 1А струје, али се мора водити рачуна да се не прекорачи било који од буџета напајања уграђених регулатора или екстерног напајања (погледајте ограничења струје шине од 3.3 В наведена у одељку „Напајање“) .
(https://reference.digilentinc.com/_detail/reference/programmable-logic/arty-z7/arty-z7-pmod.png?id=reference%3Aprogrammable-logic%3Aartyz7%3Areference-manual)
Слика 15.1. Пмод дијаграм порта
Дигилент производи велику колекцију Пмод помоћних плоча које се могу причврстити на Пмод конекторе за проширење да додају готове функције као што су А/Д, Д/А, драјвери мотора, сензори и друге функције. Види ввв.дигилентинц.цом (http://www.digilentinc.com) за више информација.
Сваки Пмод порт који се налази на Дигилент ФПГА плочама спада у једну од четири категорије: стандардни, МИО повезан, КСАДЦ или брзи. Арти З7 има два Пмод порта, од којих су оба типа велике брзине. Следећи одељак описује тип Пмод порта велике брзине.
Пмодс велике брзине
Пмодови велике брзине имају своје сигнале података усмерене као диференцијалне парове усклађене са импедансом за максималне брзине пребацивања. Имају јастучиће за учитавање отпорника за додатну заштиту, али Арти З7 се испоручује са њима напуњеним као шантови од 0 ома. Са ранжираним серијским отпорницима, ови Пмодови не нуде заштиту од кратких спојева, али омогућавају много веће брзине пребацивања. Сигнали су упарени са суседним сигналима у истом реду: пинови 1 и 2, пинови 3 и 4, пинови 7 и 8 и пинови 9 и 10.
Трагови се рутирају 100 ома (+/- 10%) диференцијала.
Ако се пинови на овом порту користе као једнострани сигнали, спрегнути парови могу показати преслушавање. У апликацијама где је ово забринутост, један од сигнала треба да буде уземљен (одстрани га ниско од ФПГА) и да користи његов пар за сигнал на крају сигнала.
Пошто Пмодови велике брзине имају шантове од 0 ома уместо заштитних отпорника, оператер мора да предузме мере предострожности да осигура да не изазову кратке спојеве.
Ардуино/цхипКИТ штитни конектор
Арти З7 се може повезати са стандардним Ардуино и цхипКИТ штитовима да би се додала проширена функционалност. Посебна пажња је посвећена приликом дизајнирања Арти З7 како би се осигурало да је компатибилан са већином Ардуино и цхипКИТ штитова на тржишту. Заштитни конектор има 49 пинова повезаних на Зинк ПЛ за дигитални И/О опште намене на Арти З7-20 и 26 на Арти З7-10. Због флексибилности ФПГА, могуће је користити ове пинове за скоро све, укључујући дигитално читање/уписивање, СПИ везе, УАРТ везе, И2Ц везе и ПВМ. Шест од ових пинова (означених АН0-АН5) се такође могу користити као једнострани аналогни улази са улазним опсегом од 0В-3.3В, а још шест (означених АН6-11) се могу користити као диференцијални аналогни улази.
Напомена: Арти З7 није компатибилан са штитовима који емитују дигиталне или аналогне сигнале од 5В. Забадање пинова на Арти З7 штитном конектору изнад 5В може довести до оштећења Зинк-а.
(https://reference.digilentinc.com/_media/reference/programmable-logic/arty-z7/arty-z7-shield.png)
Слика 16.1. Дијаграм пинова штита.
| Пин Наме | Функција штита | Арти З7 Цоннецтион |
| ИОКСНУМКС–ИОКСНУМКС | И/О пинови опште намене | Погледајте одељак под насловом „Схиелд Дигитал И/О“ |
| ИОКСНУМКС–ИОКСНУМКС, А (ИО42) | Арти З7-20 И/О пинови опште намене | Погледајте одељак под насловом „Схиелд Дигитал И/О“ |
| СЦЛ | И2Ц сат | Погледајте одељак под насловом „Схиелд Дигитал И/О“ |
| СДА | И2Ц подаци | Погледајте одељак под насловом „Схиелд Дигитал И/О“ |
| СЦЛК () | СПИ Цлоцк | Погледајте одељак под насловом „Схиелд Дигитал И/О“ |
| МОСИ () | Излаз СПИ података | Погледајте одељак под насловом „Схиелд Дигитал И/О“ |
| МИСО () | СПИ подаци у | Погледајте одељак под насловом „Схиелд Дигитал И/О“ |
| SS | СПИ Славе Селецт | Погледајте одељак под насловом „Схиелд Дигитал И/О“ |
| A0–A5 | Једнострани аналогни улаз | Погледајте одељак под насловом „Схиелд Аналог И/О“ |
| A6–А11 | Диференцијални аналогни улаз | Погледајте одељак под насловом „Схиелд Аналог И/О“ |
| Пин Наме | Функција штита | Арти З7 Цоннецтион |
| В_П, В_Н | Наменски диференцијални аналогни улаз | Погледајте одељак под насловом „Схиелд Аналог И/О“ |
| КСГНД | КСАДЦ Аналог Гроунд | Повезано са мрежом која се користи за покретање КСАДЦ референтног уземљења на Зинк-у (ВРЕФН) |
| КСВРЕФ | КСАДЦ Аналог Волtagе Референца | Повезан на 1.25 В, 25мА шину која се користи за погон КСАДЦ волtagреференца на Зинк (ВРЕФП) |
| Н/Ц | Није повезан | Није повезан |
| ИОРЕФ | Дигитал И/О Волtagе референца | Повезано на Арти З7 3.3В Повер Раил (погледајте одељак „Напајање“) |
| РСТ | Ресетујте на Схиелд | Повезано на црвено дугме „СРСТ“ и МИО пин 12 на Зинк-у. Када је ЈП1 кратко спојен, он је такође повезан са ДТР сигналом ФТДИ УСБ-УАРТ моста. |
| 3В3 | 3.3В Повер Раил | Повезано на Арти З7 3.3В Повер Раил (погледајте одељак „Напајање“) |
| 5В0 | 5.0В Повер Раил | Повезано на Арти З7 5.0В Повер Раил (погледајте одељак „Напајање“) |
| ГНД (), G | Гроунд | Повезан са земаљском равнином Арти З7 |
| ВИН | Повер Инпут | Повезано паралелно са конектором за екстерно напајање (Ј18). |
Табела 16.1. Описи пинова штита.
Схиелд Дигитал И/О
Пинови повезани директно на Зинк ПЛ могу се користити као улази или излази опште намене. Ови пинови укључују И2Ц, СПИ и И/О пинове опште намене. Између ФПГА и дигиталних И/О пинова постоје серијски отпорници од 200 ома који помажу да се обезбеди заштита од случајних кратких спојева (са изузетком АН5-АН0 сигнала, који немају серијске отпорнике, и АН6-АН12 сигнала, који имају Отпорници серије 100 ома). Апсолутни максимум и препоручени радни обимtagПодаци за ове игле су наведени у табели испод.
ИО26-ИО41 и А (ИО42) нису доступни на Арти З7-10. Такође, АН0-АН5 се не може користити као дигитални И/О на Арти З7-10. То је због тога што је на Зинк-7010 доступно мање И/О пинова него на Зинк-7020.
| Абсолуте Минимум Волtage | Препоручена минимална радна волtage | Препоручена максимална радна запреминаtage | Апсолутни максимум Волtage | |
| Поверед | -0.4 В | -0.2 В | 3.4 В | 3.75 В |
| Без напајања | -0.4 В | Н/А | Н/А | 0.55 В |
Табела 16.1.1. Схиелд Дигитал Волtagес. За више информација о електричним карактеристикама пинова повезаних на Зинк ПЛ, погледајте Зинк-7000 датасхеет
(ds187-XC7Z010-XC7Z020-Data-Sheet) из Ксилинка.
Схиелд Аналог И/О
Пинови са ознаком А0-А11 и В_П/В_Н се користе као аналогни улази за КСАДЦ модул Зинк-а. Зинк очекује да се улази у распону од 0-1 В. На пиновима означеним А0-А5 користимо екстерно коло да смањимо улазну запреминуtagе од 3.3В. Ово коло је приказано на слици 16.2.1. Ово коло омогућава КСАДЦ модулу да прецизно измери било коју запреминуtagе између 0В и 3.3В (у односу на Арти З7 ГНД ()) који се примењује на било коју од ових иглица. Ако желите да користите пинове са ознаком А0-А5 као дигиталне улазе или излазе, они су такође повезани директно на Зинк ПЛ пре кола отпорничког разделника (такође приказаног на слици 16.2.1) на Арти З7-20. Ова додатна веза није направљена на Арти З7-10, због чега се ови сигнали могу користити само као аналогни улази на тој варијанти.
(https://reference.digilentinc.com/_media/reference/programmable-logic/arty-z7/arty-z7-shield-an.png)
Слика 16.2.1. Једноструки аналогни улази.
Пинови са ознаком А6-А11 су директно повезани са 3 пара пинова са аналогним могућностима на Зинк ПЛ преко филтера за снижавање. Ово коло је приказано на слици 16.2.2. Ови парови пинова се могу користити као диференцијални аналогни улази са волtagе разлика између 0-1В. Парни бројеви су повезани са позитивним пиновима пара, а непарни бројеви су повезани са негативним пиновима (тако да А6 и А7 формирају аналогни улазни пар при чему је А6 позитиван, а А7 негативан). Имајте на уму да иако су јастучићи за кондензатор присутни, они нису напуњени за ове пинове. Пошто се пинови ФПГА са аналогним могућностима такође могу користити као нормални дигитални ФПГА пинови, могуће је користити и ове пинове за дигитални И/О.
Пинови означени са В_П и В_Н повезани су на ВП_0 и ВН_0 наменске аналогне улазе ФПГА. Овај пар пинова се такође може користити као диференцијални аналогни улаз са волtagе између 0-1В, али се не могу користити као дигитални И/О. Кондензатор у колу приказаном на слици 16.2.2 за овај пар пинова је напуњен на Арти З7.
Слика 16.2.2. Диференцијални аналогни улази.
КСАДЦ језгро у оквиру Зинк-а је двоканални 12-битни аналогно-дигитални претварач који може да ради на 1 МСПС. Било који канал може да се покреће било којим од аналогних улаза повезаних на штитне пинове. КСАДЦ језгро се контролише и приступа му из корисничког дизајна преко порта за динамичку реконфигурацију (ДРП). ДРП такође омогућава приступ волtagМонитори који су присутни на свакој од ФПГА шина за напајање и температурни сензор који је интерни у ФПГА. За више информација о коришћењу КСАДЦ језгра, погледајте Ксилинк документ под насловом „7 Сериес ФПГАс анд Зинк-7000 Алл Программабле СоЦ КСАДЦ Дуал 12-Бит 1 МСПС Аналог-то-Дигитал Цонвертер”. Такође је могуће приступити КСАДЦ језгру директно користећи ПС, преко „ПС-КСАДЦ“ интерфејса. Овај интерфејс је у потпуности описан у 30. поглављу Зинк
Технички референтни приручник ( уг585-Зинк-7000-ТРМ [ПДФ]). рм (https://reference.digilentinc.com/tag/rm?do=showtag&tag=rm), док (https://reference.digilentinc.com/tag/doc?do=showtag&tag=doc), арти-з7
(https://reference.digilentinc.com/tag/arty-z7?do=showtag&tag=arty-z7)
Претплатите се на наш билтен
| Име |
| Презиме |
| Адреса е-поште |
| Наши партнери Универзитет Ксилинк Програм (https://store.digilentinc.com/partneuniversity-program/) Тецхнологи Партнерс (https://store.digilentinc.com/technolpartners/) Дистрибутери (https://store.digilentinc.com/ourdistributors/) |
Техничка подршка Форум (https://forum.digilentinc.com) Референце Вики (https://reference.digilentinc.com) Контактирајте нас (https://store.digilentinc.com/contactus/) |
| Информације о клијенту(https://youtube.com/user/digilentinc) ФАК(https://resource.digilentinc.com/verify) Информације о продавници (https://store.digilentinc.com/store-info/) |
Подаци о компанији
О нама |
Документи / Ресурси
 |
ДИГИЛЕНТ Девелопмент Боард Арти З7 [пдф] Упутство за употребу Развојни одбор Арти З7 |
