Mwongozo wa Arty Z7 Rejea
Arty Z7 ni jukwaa la maendeleo linalotumiwa tayari iliyoundwa iliyoundwa karibu na Zynq-7000 ™ All Programmable System-on-Chip (AP SoC) kutoka Xilinx. Usanifu wa Zynq-7000 unaunganisha vizuri-msingi, 650 MHz () ARM Cortex-A9 processor na Xilinx 7-mfululizo wa Field Programmable Gate Array (FPGA) mantiki. Uoanishaji huu unapeana uwezo wa kuzunguka processor yenye nguvu na seti ya kipekee ya vifaa na vidhibiti vilivyoainishwa na programu, iliyoundwa na wewe kwa programu lengwa.
Vifaa vya vifaa vya Vivado, Petalinux, na SDSoC kila moja hutoa njia inayoweza kufikiwa kati ya kufafanua seti yako ya pembeni ya kawaida na kuleta utendakazi wake hadi kwa Linux OS () au programu ya chuma iliyo wazi inayoendesha processor. Kwa wale wanaotafuta uzoefu wa jadi wa muundo wa dijiti, inawezekana pia kupuuza wasindikaji wa ARM na kupanga FPGA ya Zynq kama vile ungefanya Xilinx FPGA nyingine yoyote. Digilent hutoa vifaa na rasilimali kadhaa kwa Arty Z7 ambayo itakupa kasi na kutumia zana yako ya chaguo haraka.
Mwongozo wa Arty Z7 Rejea [Reference.Digilentinc]
Pakua Mwongozo huu wa Marejeo
- Mwongozo huu wa kumbukumbu bado haupatikani kwa kupakuliwa.
Vipengele
Msindikaji wa ZYNQ
- 650MHz processor mbili-msingi ya Cortex-A9
- Mdhibiti wa kumbukumbu ya DDR3 na njia 8 za DMA na Utendaji 4 wa Utendaji wa AXI3 bandari za Watumwa
- Watawala wa pembeni wa bandwidth ya juu: 1G Ethernet, USB 2.0, SDIO
- Mdhibiti wa pembeni wa bandwidth ya chini: SPI, UART, CAN, I2C
- Inapangiliwa kutoka kwa JTAG, Quad-SPI flash, na kadi ya MicroSD
- Mantiki inayopangwa sawa na Artix-7 FPGA
Kumbukumbu
- 512MB DDR3 na basi 16-bit @ 1050Mbps
- 16MB Quad-SPI Flash na kiwanda kilichopangwa 48-bit kimataifa kipekee EUI-48/64 ™ kitambulisho kinachofaa
- yanayopangwa microSD
Nguvu
- Inatumiwa kutoka kwa USB au chanzo chochote cha nguvu cha nje cha 7V-15V
USB na Ethernet
- Gigabit Ethernet PHY
- USB-JTAG Mipangilio ya programu
- Daraja la USB-UART
- USB OTG PHY (inasaidia mwenyeji tu)
Sauti na Video
- Bandari ya kuzama ya HDMI (ingizo)
- Bandari ya chanzo ya HDMI (pato)
- PWM inayoendeshwa na pato la sauti la sauti na jack ya 3.5mm
Swichi, Bonyeza-vifungo, na LEDs
- Vifungo 4 vya kushinikiza
- 2 swichi za slaidi
- 4 LEDs
- Taa 2 za RGB
Viunganishi vya upanuzi
- Bandari mbili za Pmod
- 16 Jumla ya FPGA I / O
- Kiunganishi cha Arduino / chipKIT Shield
- Hadi 49 Jumla ya FPGA I / O (angalia jedwali hapa chini)
- 6 pembejeo za Analog kwa XADC za kumaliza moja kwa moja
- 4 tofauti 0-1.0V pembejeo za Analog kwa XADC
Chaguzi za Ununuzi
Arty Z7 inaweza kununuliwa na Zynq-7010 au Zynq-7020 iliyopakiwa. Aina hizi mbili za bidhaa za Arty Z7 zinajulikana kama Arty Z7-10 na Arty Z7-20, mtawaliwa. Wakati nyaraka za Digilent zinaelezea utendaji ambao ni kawaida kwa anuwai zote hizi, hurejelewa kwa pamoja kama "Arty Z7". Wakati wa kuelezea kitu ambacho ni kawaida tu kwa lahaja fulani, lahaja itaitwa wazi kwa jina lake.
Tofauti pekee kati ya Arty Z7-10 na Arty Z7-20 ni uwezo wa sehemu ya Zynq na kiwango cha I / O kinachopatikana kwenye kiunganishi cha ngao. Wasindikaji wa Zynq wote wana uwezo sawa, lakini -20 ina FPGA ya ndani kubwa mara 3 kuliko -10. Tofauti kati ya anuwai hizi ni muhtasari hapa chini:
| Tofauti ya Bidhaa | Arty Z7-10 | Arty Z7-20 |
| Sehemu ya Zynq | XC7Z010-1CLG400C | XC7Z020-1CLG400C |
| 1 MSPS On-chip ADC () | Ndiyo | Ndiyo |
| Meza za Kutafuta (LUTs) | 17,600 | 53,200 |
| Flip-Flops | 35,200 | 106,400 |
| Zuia RAM () | 270 KB | 630 KB |
| Tiles za Usimamizi wa Saa | 2 | 4 |
| Ngao Inayopatikana I/O | 26 | 49 |
Kwenye Arty Z7-10, safu ya ndani ya ngao ya dijiti (IO26-IO41) na IOA (pia inajulikana kama IO42) haijaunganishwa na FPGA, na A0-A5 inaweza kutumika tu kama pembejeo za analog. Hii haitaathiri utendaji wa ngao nyingi zilizopo za Arduino, kwa sababu wengi hawatumii safu hii ya ndani ya ishara za dijiti.
Bodi inaweza kununuliwa kusimama peke yake au na vocha ya kufungua zana ya vifaa vya Xilinx SDSoC. Vocha ya SDSoC inafungua leseni ya mwaka 1 na inaweza kutumika tu na Arty Z7. Baada ya leseni kuisha, toleo lolote la SDSoC ambalo lilitolewa katika kipindi hiki cha mwaka 1 linaweza kuendelea kutumiwa bila kikomo. Kwa habari zaidi juu ya ununuzi, angalia Ukurasa wa Bidhaa ya Arty Z7 (http://store.digilentinc.com/artyz7-apsoc-zynq-7000-development-board-for-makers-and-hobbyists/).
Wakati wa ununuzi, inawezekana pia kuongeza kadi ya MicroSD, usambazaji wa umeme wa 12V 3A, na kebo ndogo ya USB inahitajika.
Kumbuka kuwa kwa sababu ya FPGA ndogo katika Zynq-7010, haifai sana kutumika katika SDSoC kwa matumizi ya maono yaliyopachikwa. Tunapendekeza watu wanunue Arty Z7-20 ikiwa wanavutiwa na aina hizi za programu.
Tofauti kutoka PYNQ-Z1
Sehemu ya Z7-20 inashiriki SoC sawa na PYNQ-Z1. Kipengele-busara, Arty Z7-20 inakosa uingizaji wa kipaza sauti, lakini inaongeza kitufe cha Kurekebisha Nguvu. Programu iliyoandikwa kwa PYNQ-Z1 inapaswa kutumika bila kubadilika isipokuwa pembejeo ya maikrofoni, ambayo pini ya FPGA imesalia bila kuunganishwa.
Usaidizi wa Programu
Arty Z7 inaendana kikamilifu na Xilinx's Vivado Design Suite ya hali ya juu. Seti hii ya zana inashughulikia muundo wa mantiki wa FPGA na ukuzaji wa programu ya ARM iliyoingia katika matumizi rahisi, ya mtiririko wa kubuni. Inaweza kutumika kwa kubuni mifumo ya ugumu wowote, kutoka kwa mfumo kamili wa uendeshaji unaotumia programu nyingi za seva sanjari, chini ya programu rahisi isiyo na chuma ambayo inadhibiti taa zingine za LED.
Inawezekana pia kutibu Zynq AP SoC kama FPGA iliyosimama kwa wale ambao hawapendi kutumia processor katika muundo wao. Kuanzia kutolewa kwa Vivado 2015.4, Logic Analyzer na Vipengele vya Usanidi wa kiwango cha juu vya Vivado ni huru kutumia kwa wote WebMalengo ya PACK, ambayo ni pamoja na Arty Z7. Logic Analyzer inasaidia na mantiki ya utatuzi, na zana ya HLS hukuruhusu kukusanya nambari ya C moja kwa moja kwenye HDL.
Majukwaa ya Zynq yanafaa kupachikwa malengo ya Linux, na Arty Z7 sio ubaguzi. Ili kukusaidia kuanza, Digilent hutoa mradi wa Petalinux ambao utakuwezesha kufanya kazi na mfumo wa Linux haraka. Kwa habari zaidi, angalia Kituo cha Rasilimali cha Z7 (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start).
Arty Z7 pia inaweza kutumika katika mazingira ya Xilinx ya SDSoC, ambayo hukuruhusu kubuni mipango ya kasi ya FPGA na bomba za video kwa urahisi katika mazingira ya C / C ++ kabisa. Kwa habari zaidi juu ya SDSoC, angalia Tovuti ya Xilinx SDSoC
(https://www.xilinx.com/products/design-tools/software-zone/sdsoc.html). Digilent itakuwa ikitoa jukwaa lenye uwezo wa Video na msaada wa Linux kwa wakati wa kutolewa kwa SDSoC 2017.1. Kumbuka kuwa kwa sababu ya FPGA ndogo kwenye Arty Z7-10, ni demos za msingi tu za usindikaji video zilizojumuishwa na jukwaa hilo. Digilent inapendekeza Arty Z7-20 kwa wale wanaopenda usindikaji wa video.
Wale wanaojua vifaa vya zamani vya Xilinx ISE / EDK kutoka kabla ya Vivado kutolewa pia wanaweza kuchagua kutumia Arty Z7 kwenye zana hiyo ya vifaa. Digilent haina vifaa vingi vya kuunga mkono hii, lakini unaweza kuomba msaada kila wakati kwenye Mkutano wa Digilent (https://forum.digilentinc.com).
Ugavi wa Nguvu
Arty Z7 inaweza kuwezeshwa kutoka kwa Digilent USB-JTAG-UART bandari (J14) au kutoka kwa aina nyingine ya chanzo cha nguvu kama vile betri au usambazaji wa umeme wa nje. Jumper JP5 (karibu na swichi ya nguvu) huamua ni chanzo gani cha nguvu kinachotumiwa.
Bandari ya USB 2.0 inaweza kutoa kiwango cha juu cha 0.5A ya sasa kulingana na vipimo. Hii inapaswa kutoa nguvu ya kutosha kwa muundo wa chini wa utata. Programu zinazohitaji zaidi, pamoja na yoyote ambayo huendesha bodi nyingi za pembeni au vifaa vingine vya USB, inaweza kuhitaji nguvu zaidi kuliko bandari ya USB inayoweza kutoa. Katika kesi hii, matumizi ya nguvu yataongezeka hadi yatakapopunguzwa na mwenyeji wa USB. Kikomo hiki kinatofautiana sana kati ya watengenezaji wa kompyuta za mwenyeji na inategemea mambo mengi. Ukiwa katika kikomo cha sasa, mara voltagReli zinaingia chini ya thamani yao ya jina, Zynq imewekwa tena na ishara ya Power-on Reset na matumizi ya nguvu hurudi kwa thamani yake ya uvivu. Pia, programu zingine zinaweza kuhitaji kukimbia bila kushikamana na bandari ya USB ya PC. Katika visa hivi, umeme wa nje au betri inaweza kutumika.
Usambazaji wa umeme wa nje (kwa mfano wart ya ukuta) inaweza kutumika kwa kuiingiza kwenye jack ya nguvu (J18) na kuweka jumper JP5 kuwa "REG". Ugavi lazima utumie kuziba, kipenyo cha ndani cha kipenyo cha ndani cha 2.1mm, na upeleke 7VDC kwa 15VDC. Vifaa vinavyofaa vinaweza kununuliwa kutoka kwa Digilent webtovuti au kupitia wauzaji wa katalogi kama DigiKey. Ugavi wa umeme voltages juu 15VDC inaweza kusababisha uharibifu wa kudumu. Ugavi unaofaa wa nje umejumuishwa na vifaa vya vifaa vya Arty Z7.
Sawa na kutumia usambazaji wa umeme wa nje, betri inaweza kutumika kuwezesha Arty Z7 kwa kuiunganisha kwa kiunganishi cha ngao na kuweka jumper JP5 kwa "REG". Kituo kinachofaa cha betri lazima kiunganishwe kwenye pini iliyoandikwa "VIN" kwenye J7, na kituo hasi lazima kiunganishwe na pini iliyoitwa GND () kwenye J7.
Vifaa vya ndani vya Texas TPS65400 PMU huunda vifaa vinavyohitajika 3.3V, 1.8V, 1.5V, na 1.0V kutoka kwa pembejeo kuu ya umeme. Jedwali 1.1 hutoa habari ya ziada (mikondo ya kawaida hutegemea sana usanidi wa Zynq na maadili yaliyotolewa ni mfano wa saizi ya kati / miundo ya kasi).
Arty Z7 haina swichi ya nguvu, kwa hivyo wakati chanzo cha umeme kimeunganishwa na kuchaguliwa na JP5 kitatumiwa kila wakati. Ili kuweka tena Zynq bila kukata na kuunganisha usambazaji wa umeme, kifungo nyekundu cha SRST kinaweza kutumika. Kiashiria cha nguvu cha LED () (LD13) kimewashwa wakati reli zote za usambazaji zinafikia ujazo wao wa majinatage.
| Ugavi | Mizunguko | Current (max/typical) |
| 3.3V | FPGA I / O, bandari za USB, Saa, Ethernet, Slot ya SD, Flash, HDMI | 1.6A / 0.1A hadi 1.5A |
| 1.0V | FPGA, Kiwango cha Ethernet | 2.6A / 0.2A hadi 2.1A |
| 1.5V | DDR3 | 1.8A / 0.1A hadi 1.2A |
| 1.8V | FPGA Msaidizi, Ethernet I / O, Mdhibiti wa USB | 1.8A / 0.1A hadi 0.6A |
Jedwali 1.1. Vifaa vya umeme vya Z7.
Usanifu wa Zynq APSoC
Zynq APSoC imegawanywa katika mifumo miwili tofauti: Mfumo wa Usindikaji (PS) na Logic inayoweza kusanidiwa (PL). Kielelezo 2.1 kinaonyesha juuview ya usanifu wa Zynq APSoC, na rangi ya kijani kibichi PS na PL kwa manjano. Kumbuka kuwa mtawala wa PCIe Gen2 na transceivers za Multi-gigabit hazipatikani kwenye vifaa vya Zynq-7020 au Zynq-7010. 
(https://reference.digilentinc.com/_detail/zybo/zyng1.png?id=reference%3Aprogrammable-logic%3Aarty-z7%3Areference-manual)
Kielelezo 2.1 Usanifu wa Zynq APSoC
PL iko karibu sawa na Xilinx 7-mfululizo Artix FPGA, isipokuwa kwamba ina bandari kadhaa za kujitolea na mabasi ambayo yanaifunga kwa nguvu kwa PS. PL pia haina vifaa vya usanidi sawa na FPGA ya mfululizo-7, na inapaswa kusanidiwa moja kwa moja na processor au kupitia JTAG bandari.
PS ina vifaa vingi, pamoja na Kitengo cha Usindikaji wa Maombi (APU, ambayo ni pamoja na wasindikaji 2 wa Cortex-A9), Advanced Microcontroller Bus Architecture (AMBA) Interconnect, Mdhibiti wa Kumbukumbu ya DDR3, na watawala anuwai wa pembejeo na pembejeo na matokeo yao yameongezwa kwa 54 pini (iitwayo Multiplexed I / O, au pini za MIO). Watawala wa pembeni ambao hawana pembejeo zao na matokeo yaliyounganishwa na pini za MIO wanaweza badala yao kupeleka I / O yao kupitia PL, kupitia kiolesura cha Extended-MIO (EMIO). Vidhibiti vya pembeni vimeunganishwa na wasindikaji kama watumwa kupitia unganisho la AMBA na vyenye rejista za kusoma zinazoweza kusomeka / kuandikwa ambazo zinaweza kushughulikiwa katika nafasi ya kumbukumbu ya wasindikaji. Mantiki inayoweza kupangiliwa pia imeunganishwa na unganisho kama mtumwa, na miundo inaweza kutekeleza cores nyingi kwenye kitambaa cha FPGA ambacho kila moja pia ina rejista za kudhibiti zinazoweza kushughulikiwa. Kwa kuongezea, cores zilizotekelezwa kwenye PL zinaweza kusababisha usumbufu kwa wasindikaji (unganisho ambalo halijaonyeshwa kwenye Mtini. 3) na kufanya ufikiaji wa DMA kwenye kumbukumbu ya DDR3.
Kuna mambo mengi ya usanifu wa Zynq APSoC ambao uko zaidi ya upeo wa waraka huu. Kwa maelezo kamili na kamili, rejelea Mwongozo wa Marejeo ya Ufundi wa Zynq ug585-Zynq-7000TRM [PDF]
Jedwali 2.1 linaonyesha vifaa vya nje vilivyounganishwa na pini za MIO za Arty Z7. Zynq Presets File kupatikana kwenye Kituo cha Rasilimali cha Z7 (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start) inaweza kuingizwa katika EDK na Vivado Designs ili kusanidi vizuri PS kufanya kazi na vifaa hivi.
| MIO 500 3.3 V | Vifaa vya pembeni |
| Bandika | ENET 0 | Kiwango cha SPI | USB 0 | Ngao | UART 0 |
| 0 (N / C) | |||||
| 1 | CS () | ||||
| 2 | DQ0 | ||||
| 3 | DQ1 | ||||
| 4 | DQ2 | ||||
| 5 | DQ3 | ||||
| 6 | SCLK () | ||||
| 7 (N / C) | |||||
| 8 | SLCK FB | ||||
| 9 | Upangaji wa Ethernet | ||||
| 10 | Usumbufu wa Ethernet | ||||
| 11 | USB Zaidi ya Sasa | ||||
| 12 | Rudisha Ngao | ||||
| 13 (N / C) | |||||
| 14 | Uingizaji wa UART | ||||
| 15 | Pato la UART |
| MIO 501 1.8V | Vifaa vya pembeni | ||
| Bandika | ENET 0 | USB 0 | SDIO 0 |
| 16 | TXCK | ||
| 17 | 0 | ||
| 18 | 1 | ||
| 19 | 2 | ||
| 20 | 3 | ||
| 21 | TXCTL | ||
| 22 | RXCK | ||
| 23 | RXD0 | ||
| 24 | RXD1 | ||
| 25 | RXD2 | ||
| 26 | RXD3 | ||
| 27 | RXCTL | ||
| 28 | DATA4 | ||
| 29 | DIR | ||
| 30 | STP | ||
| 31 | NXT | ||
| 32 | DATA0 | ||
| 33 | DATA1 | ||
| 34 | DATA2 | ||
| 35 | DATA3 | ||
| 36 | CLK | ||
| 37 | DATA5 | ||
| 38 | DATA6 | ||
| 39 | DATA7 | ||
| 40 | CCLK | ||
| 41 | CMD | ||
| 42 | D0 | ||
| 43 | D1 | ||
| 44 | D2 | ||
| 45 | D3 | ||
| 46 | RUDISHA | ||
| 47 | CD | ||
| 48 (N / C) | |||
| 49 (N / C) | |||
| 50 (N / C) | |||
| 51 (N / C) | |||
| 52 | MDC | ||
| 53 | MDIO |
Usanidi wa Zynq
Tofauti na vifaa vya Xilinx FPGA, vifaa vya APSoC kama Zynq-7020 vimeundwa karibu na processor, ambayo hufanya kama bwana wa kitambaa cha mantiki kinachoweza kupangwa na vifaa vingine vyote vya mfumo wa usindikaji. Hii inasababisha mchakato wa Zynq boot kuwa sawa na ile ya mdhibiti mdogo kuliko FPGA. Utaratibu huu unajumuisha processor kupakia na kutekeleza Zynq Boot Image, ambayo ni pamoja na Kwanza Stage Bootloader (FSBL), mkondo kidogo wa kusanidi mantiki inayoweza kupangwa (hiari), na programu tumizi ya mtumiaji. Mchakato wa buti umegawanywa katika s tatutages:
Stage 0
Baada ya Zty Arty kuwezeshwa au Zynq inarejeshwa (katika programu au kwa kubonyeza SRST), mmoja wa wasindikaji (CPU7) anaanza kutekeleza kipande cha ndani cha nambari ya kusoma tu inayoitwa BootROM. Ikiwa na ikiwa tu Zynq imewashwa tu, BootROM itaweka kwanza hali ya pini za modi kwenye rejista ya modi (pini za modi zimeambatanishwa na JP0 kwenye Arty Z4). Ikiwa BootROM inatekelezwa kwa sababu ya hafla ya kuweka upya, basi pini za hali hazijawekwa, na hali ya zamani ya sajili ya hali inatumiwa. Hii inamaanisha kuwa Arty Z7 inahitaji mzunguko wa nguvu kusajili mabadiliko yoyote katika mfumo wa programu ya kuruka (JP7). Ifuatayo, BootROM inakili FSBL kutoka kwa aina ya kumbukumbu isiyo na msimamo iliyoainishwa na rejista ya modi hadi 4 KB ya RAM ya ndani () ndani ya APU (iitwayo On-Chip Memory, au OCM). FSBL lazima ifungwe kwenye Picha ya Boot ya Zynq ili BootROM iiinakili vizuri. Jambo la mwisho ambalo BootROM hufanya ni kupeana utekelezaji kwa FSBL katika OCM.
Stage 1
Wakati wa stage, FSBL inamaliza kwanza kusanidi vifaa vya PS, kama vile mtawala wa kumbukumbu ya DDR. Halafu, ikiwa mkondo mdogo uko kwenye Picha ya Zynq Boot, inasomwa na hutumiwa kusanidi PL. Mwishowe, programu ya mtumiaji imepakiwa kwenye kumbukumbu kutoka kwa Picha ya Zynq Boot, na utekelezaji hutolewa kwake.
Stage 2
S ya mwishotage ni utekelezaji wa programu ya mtumiaji ambayo ilipakiwa na FSBL. Hii inaweza kuwa aina yoyote ya mpango, kutoka kwa muundo rahisi wa "Hello World" hadi S Secondtage Lo loader kutumika boot mfumo wa uendeshaji kama Linux. Kwa ufafanuzi kamili zaidi wa mchakato wa buti, rejea Sura ya 6 ya Mwongozo wa Marejeo ya Ufundi wa Zynq (Msaada [PDF]).
Picha ya Zynq Boot imeundwa kuimba Vivado na Xilinx Software Development Kit (Xilinx SDK). Kwa habari juu ya kuunda picha hii tafadhali rejelea nyaraka zinazopatikana za Xilinx kwa zana hizi.
Arty Z7 inasaidia modes tatu tofauti za boot: microSD, Quad SPI Flash, na JTAG. Hali ya buti imechaguliwa kwa kutumia jumper ya Mode (JP4), ambayo huathiri hali ya pini za usanidi wa Zynq baada ya kuwasha. Kielelezo 3.1 kinaonyesha jinsi pini za usanidi wa Zynq zimeunganishwa kwenye Arty Z7.
(https://reference.digilentinc.com/_detail/reference/programmable-logic/arty-z7/arty-z7-config.png?d=reference%3Aprogrammable-ogic%3Aartyz7%3Areference-manual)
Kielelezo 3.1. Pini za usanidi wa Z7.
Njia tatu za buti zimeelezewa katika sehemu zifuatazo.
Njia ya Boot ya MicroSD
Arty Z7 inasaidia booting kutoka kwa kadi ya MicroSD iliyoingizwa kwenye kontakt J9. Utaratibu ufuatao utakuruhusu kufungua Zynq kutoka kwa MicroSD na Picha ya kawaida ya Zynq Boot iliyoundwa na zana za Xilinx:
- Fomati kadi ya MicroSD na FAT32 file mfumo.
- Nakili Picha ya Zynq Boot iliyoundwa na Xilinx SDK kwenye kadi ya MicroSD.
- Badilisha jina la Picha ya Zynq Boot kwenye kadi ya MicroSD kuwa BOOT.bin.
- Ondoa kadi ya MicroSD kutoka kwa kompyuta yako na uiingize kwenye kontakt J9 kwenye Arty Z7.
- Ambatisha chanzo cha nguvu kwa Arty Z7 na uchague kwa kutumia JP5.
- Weka jumper moja kwenye JP4, ukipunguza pini mbili za juu (zilizoandikwa "SD").
- Washa bodi. Bodi sasa itaanza picha kwenye kadi ya MicroSD.
Hali ya Boot ya Quad SPI
Arty Z7 ina onboard 16MB Quad-SPI Flash ambayo Zynq inaweza boot kutoka. Nyaraka zinazopatikana kutoka kwa Xilinx zinaelezea jinsi ya kutumia Xilinx SDK kupanga Picha ya Zynq Boot kwenye kifaa cha Flash kilichounganishwa na Zynq. Mara baada ya Quad SPI Flash kupakiwa na Picha ya Zynq Boot, hatua zifuatazo zinaweza kufuatwa kuanza kutoka kwake:
- Ambatisha chanzo cha nguvu kwa Arty Z7 na uchague kwa kutumia JP5.
- Weka jumper moja kwenye JP4, ukipunguza pini mbili za kituo (kilichoitwa "QSPI").
- Washa bodi. Bodi sasa itaanza picha iliyohifadhiwa kwenye Quad SPI flash.
JTAG Hali ya Boot
Wakati umewekwa katika JTAG hali ya boot, processor itasubiri hadi programu ipakishwe na kompyuta mwenyeji kwa kutumia zana za Xilinx. Baada ya programu kupakiwa, inawezekana kuruhusu programu ianze kutekeleza, au kuipitia kupitia mstari kwa kutumia Xilinx SDK.
Inawezekana pia kusanidi moja kwa moja PL juu ya JTAG, huru ya processor. Hii inaweza kufanywa kwa kutumia Vivado Hardware Server.
Arty Z7 imewekwa boot katika Cascaded JTAG mode, ambayo inaruhusu PS kupatikana kupitia J yule yuleTAG bandari kama PL. Inawezekana pia kuanzisha Arty Z7 katika Independent JTAG mode kwa kupakia jumper katika JP2 na kuifupisha. Hii itasababisha PS haipatikani kutoka kwenye ubao JTAG mzunguko, na PL tu itaonekana kwenye mnyororo wa skana. Kupata PS juu ya JTAG wakati akiwa huru JTAG mode, watumiaji watalazimika kupeleka ishara kwa PJTAG pembeni juu ya EMIO, na tumia kifaa cha nje kuwasiliana nayo.
Kiwango cha Quad SPI
Arty Z7 ina Quad SPI serial NOR flash. Sp25 S128FLXNUMXS hutumiwa kwenye bodi hii. Kumbukumbu ya Multi-I / O SPI Flash hutumiwa kutoa nambari isiyo tete na uhifadhi wa data. Inaweza kutumika kuanzisha mfumo mdogo wa PS na pia kusanidi mfumo mdogo wa PL. Sifa za kifaa husika ni:
- MB 16 ()
- x1, x2, na x4 msaada
- Kasi ya basi hadi 104 MHz (), ikisaidia viwango vya usanidi wa Zynq @ 100 MHz (). Katika hali ya Quad SPI, hii inatafsiriwa kuwa 400Mbs
- Inatumiwa kutoka 3.3V
Kiwango cha SPI huunganisha na Zynq-7000 APSoC na inasaidia interface ya Quad SPI. Hii inahitaji unganisho na pini maalum katika Benki ya MIO 0/500, haswa MIO [1: 6,8] kama ilivyoainishwa kwenye Jalada la Zynq. Njia ya maoni ya Quad-SPI hutumiwa, kwa hivyo qspi_sclk_fb_out / MIO [8] imesalia ili kugeuza kwa uhuru na imeunganishwa tu kwa kontena la kuvuta-20K hadi 3.3V. Hii inaruhusu mzunguko wa saa ya Quad SPI kubwa kuliko FQSPICLK2 (Tazama mwongozo wa Zynq Rejea ya Ufundi
( ug585-Zynq-7000-TRM [PDF]) kwa zaidi juu ya hili).
Kumbukumbu ya DDR
Arty Z7 inajumuisha vifaa vya kumbukumbu vya IS43TR16256A-125KBL DDR3 vinavyounda safu moja, kiolesura cha 16-bit pana, na jumla ya uwezo wa 512MiB. DDR3 imeunganishwa na mtawala wa kumbukumbu ngumu katika Mfumo wa Programu ya Usindikaji (PS), kama ilivyoainishwa katika hati ya Zynq.
PS inajumuisha kiolesura cha bandari ya kumbukumbu ya AXI, mtawala wa DDR, PHY inayohusishwa, na benki ya I / O iliyojitolea. Kiunga-kumbukumbu cha DDR3 kasi hadi 533 MHz () / 1066 Mbps zinasaidiwa are.
Arty Z7 ilipelekwa na 40 ohms (+/- 10%) ya ufuatiliaji wa impedance kwa ishara zilizoisha, na saa ya kutofautisha na strobes zilizowekwa hadi 80 ohms (+/- 10%). Kipengele kinachoitwa DCI (Impedance iliyodhibitiwa kwa dijiti) hutumiwa kulinganisha nguvu ya kuendesha na kukomesha impedance ya pini za PS kwa athari ya athari. Kwa upande wa kumbukumbu, kila chip hurekebisha kukomesha kwake kufa na kusukuma nguvu kwa kutumia kontena la 240-ohm kwenye pini ya ZQ.
Kwa sababu ya mpangilio, vikundi viwili vya data byte (DQ [0-7], DQ [8-15]) vilibadilishwa. Kwa athari sawa, bits za data ndani ya vikundi vya byte zilibadilishwa pia. Mabadiliko haya ni wazi kwa mtumiaji. Wakati wa mchakato mzima wa muundo, miongozo ya Xilinx PCB ilifuatwa.
Chips zote mbili za kumbukumbu na benki ya PS DDR zinaendeshwa kutoka kwa usambazaji wa 1.5V. Marejeleo ya katikati ya kiwango cha 0.75V imeundwa na kigawanya rahisi cha kupinga na inapatikana kwa Zynq kama kumbukumbu ya nje.
Kwa utendaji mzuri, ni muhimu kwamba mtawala wa kumbukumbu ya PS amesanidiwa vizuri. Mipangilio hutoka kwa ladha halisi ya kumbukumbu hadi ucheleweshaji wa bodi. Kwa urahisi wako, mipangilio ya Zynq file kwa Arty Z7 hutolewa kwenye kituo cha rasilimali
(https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start) na husanidi kiatomati msingi wa Mfumo wa Usindikaji wa Zynq na vigezo sahihi.
Kwa utendaji bora wa DDR3, mafunzo ya DRAM yamewezeshwa kwa kusawazisha kuandika, kusoma lango, na kusoma chaguzi za jicho la data katika Zana ya Usanidi wa PS katika zana za Xilinx. Mafunzo hufanywa kwa nguvu na mtawala kuhesabu ucheleweshaji wa bodi, tofauti za mchakato na utelezaji wa mafuta. Maadili bora ya kuanza kwa mchakato wa mafunzo ni ucheleweshaji wa bodi (ucheleweshaji wa uenezaji) kwa ishara fulani za kumbukumbu.
Ucheleweshaji wa bodi umeainishwa kwa kila kikundi cha baiti. Vigezo hivi ni maalum kwa bodi na vilihesabiwa kutoka kwa ripoti za urefu wa ufuatiliaji wa PCB. Thamani za DQS kwa ucheleweshaji wa CLK na ucheleweshaji wa Bodi zimehesabiwa haswa kwa muundo wa PCB wa kielelezo cha Arty Z7
Kwa maelezo zaidi juu ya operesheni ya mtawala kumbukumbu, rejelea Xilinx Mwongozo wa Marejeo ya Ufundi wa Zynq ( ug585-Zynq-7000-TRM [PDF]).
Upeo wa saa halisi ni 525 MHz () kwenye Arty Z7 kwa sababu ya kiwango cha juu cha PLL.
Daraja la UART la USB (Port Port)
Arty Z7 inajumuisha daraja la FTDI FT2232HQ USB-UART (iliyounganishwa na kontakt J14) ambayo hukuruhusu kutumia programu za PC kwa
wasiliana na bodi kwa kutumia maagizo ya kawaida ya bandari ya COM (au kiolesura cha TTY katika Linux). Madereva huwekwa kiotomatiki kwenye Windows na matoleo mapya ya Linux. Takwimu za bandari ya seria hubadilishwa na Zynq kwa kutumia bandari ya serial ya waya mbili (TXD / RXD). Baada ya madereva kusanikishwa, maagizo ya I / O yanaweza kutumiwa kutoka kwa PC iliyoelekezwa kwa bandari ya COM ili kutoa trafiki ya data ya serial kwenye pini za Zynq. Bandari imefungwa na pini za PS (MIO) na inaweza kutumika pamoja na mtawala wa UART.
Zynq zilizowekwa mapema file (inapatikana katika Kituo cha Rasilimali cha Z7 (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start))
hujali ramani ya pini sahihi za MIO kwa mtawala wa UART 0 na hutumia vigezo vifuatavyo vya itifaki: 115200 kiwango cha baud, 1 stop kidogo, hakuna usawa, urefu wa tabia 8-bit.
LED mbili za hali ya bodi hutoa maoni ya kuona juu ya trafiki inayopita bandarini: transmit LED () (LD11) na LED ya kupokea () (LD10). Majina ya ishara ambayo yanamaanisha mwelekeo ni kutoka hatua-ya-view ya DTE (Data Terminal Equipment), katika kesi hii PC.
FT2232HQ pia hutumiwa kama mtawala wa Digilent USB-JTAG mzunguko, lakini USB-UART na USB-JTAG kazi zinajitegemea kabisa. Waandaaji wanaopenda kutumia utendaji wa UART wa FT2232 ndani ya muundo wao hawana haja ya kuwa na wasiwasi juu ya JTAG mizunguko inayoingilia uhamishaji wa data ya UART, na kinyume chake. Mchanganyiko wa huduma hizi mbili kwenye kifaa kimoja huruhusu Arty Z7 kusanidiwa, kuwasiliana na kupitia UART, na kuwezeshwa kutoka kwa kompyuta iliyounganishwa na kebo moja ya Micro USB.
Ishara ya DTR kutoka kwa mtawala wa UART kwenye FT2232HQ imeunganishwa na MIO12 ya kifaa cha Zynq kupitia JP1. Iwapo IDE ya Arduino inapaswa kusafirishwa kufanya kazi na Arty Z7, jumper hii inaweza kupunguzwa na MIO12 inaweza kutumika kuweka Arty Z7 katika "tayari kupokea mchoro mpya". Hii ingeiga tabia ya waendeshaji wa kawaida wa Arduino IDE.
Slot MicroSD
Arty Z7 hutoa slot ya MicroSD (J9) kwa uhifadhi wa kumbukumbu isiyo ya kawaida na vile vile kupiga Zynq. Yanayopangwa ni waya kwa Benki ya 1/501 MIO [40-47], pamoja na Kadi ya Kugundua. Kwa upande wa PS, SDIO ya pembeni imewekwa kwenye pini hizi na inadhibiti mawasiliano na kadi ya SD. Pinout inaweza kuonekana katika Jedwali 0. Mdhibiti wa pembeni anaunga mkono njia za uhamisho za 7.1-bit na 1- bit lakini haunga mkono hali ya SPI. Kulingana na Mwongozo wa Marejeo ya Ufundi wa Zynq ( Msaada [PDF]), Hali ya mwenyeji wa SDIO ndiyo hali pekee inayoungwa mkono.
| Jina la Ishara | Maelezo | Pin ya Zynq | Siri ya SD Yanayopangwa |
| SD_D0 | Takwimu [0] | MIO42 | 7 |
| SD_D1 | Takwimu [1] | MIO43 | 8 |
| SD_D2 | Takwimu [2] | MIO44 | 1 |
| SD_D3 | Takwimu [3] | MIO45 | 2 |
| SD_CCLK | Saa | MIO40 | 5 |
| SD_CMD | Amri | MIO41 | 3 |
| SD_CD | Kugundua Kadi | MIO47 | 9 |
Jedwali 7.1. pinout ya microSD
Slot ya SD inawezeshwa kutoka 3.3V lakini imeunganishwa kupitia MIO Bank 1/501 (1.8V). Kwa hivyo, shifter ya kiwango cha TI TXS02612 hufanya tafsiri hii. TXS02612 kwa kweli ni bandari ya SDIO ya bandari 2, lakini ni kazi yake tu ya kubadilisha kiwango inayotumika. Mchoro wa unganisho unaweza kuonekana kwenye Mchoro 7.1. Kuweka ramani kwa pini sahihi na kusanidi kiolesura hushughulikiwa na mipangilio ya Arty 7 Zynq file, inapatikana kwenye Kituo cha Rasilimali cha Z7 (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start).
(https://reference.digilentinc.com/_detail/reference/programmable-logic/arty-z7/arty-z7-microsd.png?id=reference%3Aprogrammable-logic%3Aartyz7%3Areference-manual)
Kielelezo 7.1. ishara za slot za MicroSD
Kadi zote za kasi na za kasi zinaungwa mkono, kiwango cha juu cha saa ni 50 MHz (). Kadi ya darasa la 4 au bora ni
ilipendekeza.
Rejea kifungu cha 3.1 kwa habari juu ya jinsi ya kuanza kutoka kwa kadi ya SD. Kwa habari zaidi, wasiliana na Mwongozo wa Marejeo ya Ufundi wa Zynq ( ug585-Zynq-7000-TRM [PDF]).
Mpangishi wa USB
Arty Z7 hutumia moja wapo ya njia mbili zinazopatikana za PS USB OTG kwenye kifaa cha Zynq. Chip ya Transceiver Chip ya Microchip USB3320 USB 2.0 iliyo na kiolesura cha 8-bit ALPI hutumiwa kama PHY. PHY ina kasi kamili ya HS-USB Physical Front-End inayounga mkono hadi 480Mbs. PHY imeunganishwa na MIO Bank 1/501, ambayo ina nguvu kwa 1.8V. Pembeni ya usb0 hutumiwa kwenye PS, iliyounganishwa kupitia MIO [28-39]. Kiolesura cha USB OTG kimeundwa kutenda kama mpangishaji aliyepachikwa. Njia za vifaa vya USB OTG na USB hazihimiliwi.
Arty Z7 ni mtaalam "mpachikaji aliyepachikwa" kwa sababu haitoi 150 µF ya uwezo kwenye VBUS inayohitajika kuhitimu kama mwenyeji wa kusudi la jumla. Inawezekana kurekebisha Arty Z7 ili iweze kufuata mahitaji ya jumla ya kushughulikia USB kwa kupakia C41 na capacitor ya 150 41F. Ni wale tu ambao wana uzoefu wa kuuza sehemu ndogo kwenye PCB wanapaswa kujaribu kufanya upya. Vifaa vingi vya pembeni vya USB vitafanya kazi vizuri bila kupakia C7. Ikiwa Arty Z500 imesanidiwa kama mwenyeji uliopachikwa au mwenyeji wa kusudi la jumla, inaweza kutoa 5 mA kwenye laini ya 41V VBUS. Kumbuka kuwa kupakia C7 kunaweza kusababisha Arty Z41 kuweka upya wakati wa kuwasha Linux iliyowekwa ndani wakati inaendeshwa kutoka bandari ya USB, bila kujali ikiwa kifaa chochote cha USB kimeunganishwa kwenye bandari ya mwenyeji. Hii inasababishwa na sasa ya kukimbilia ambayo C9 husababisha wakati mtawala wa mwenyeji wa USB amewezeshwa na swichi ya nguvu ya VBUS (ICXNUMX) imewashwa.
Kumbuka kuwa ikiwa muundo wako unatumia bandari ya Usimamizi wa USB (iliyoingia au kusudi la jumla), basi Arty Z7 inapaswa kuwezeshwa kupitia adapta ya betri au ukuta inayoweza kutoa nguvu zaidi (kama ile iliyojumuishwa kwenye vifaa vya vifaa vya Arty Z7).
Ethernet PHY
Arty Z7 hutumia Realtek RTL8211E-VL PHY kutekeleza bandari ya Ethernet ya 10/100/1000 kwa unganisho la mtandao. PHY inaunganisha na MIO Bank 501 (1.8V) na miingiliano kwa Zynq-7000 APSoC kupitia RGMII ya data na MDIO ya usimamizi. Usumbufu wa msaidizi (INTB) na kuweka upya (PHYRSTB) ishara huunganisha kwenye pini za MIO MIO10 na MIO9, mtawaliwa.
Kielelezo 9.1. Ishara za Ethernet PHY
Baada ya kujiongezea nguvu, PHY huanza na Majadiliano Kiotomatiki kuwezeshwa, matangazo ya kasi ya kiunganishi cha 10/100/1000 na duplex kamili. Ikiwa kuna mshirika aliye na uwezo wa Ethernet aliyeunganishwa, PHY huanzisha kiunga kiotomatiki nayo, hata na Zynq haijasanidiwa.
LED mbili za kiashiria cha hali ziko ndani ya bodi karibu na kontakt RJ-45 inayoonyesha trafiki (LD9) na hali halali ya kiunga (LD8). Jedwali 9.1 linaonyesha tabia ya msingi.
| Kazi | Mbuni | Jimbo | Maelezo |
| KIUNGO | LD8 | Iendelee Kudumu | Unganisha 10/100/1000 |
| Kupepesa 0.4s ON, 2s OFF | Kiungo, Njia ya Ethernet yenye ufanisi wa Nishati (EEE) | ||
| ACT | LD9 | blinking | Kusambaza au Kupokea |
Jedwali 9.1. LED za hali ya Ethernet.
Zynq inashirikisha Watawala wawili huru wa Gigabit Ethernet. Wanatekeleza 10/100/1000 nusu / kamili-duplex Ethernet MAC. Kati ya hizi mbili, GEM 0 inaweza kupangwa kwa pini za MIO ambapo PHY imeunganishwa. Kwa kuwa benki ya MIO inaendeshwa kutoka 1.8V, kiolesura cha RGMII kinatumia madereva 1.8V HSTL Class 1. Kwa kiwango hiki cha I / O, kumbukumbu ya nje ya 0.9V hutolewa katika benki 501 (PS_MIO_VREF). Ramani ya pini sahihi na kusanidi kiolesura hushughulikiwa na Arty Z7 Zynq Presets file, inapatikana kwenye Kituo cha Rasilimali cha Z7 (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start).
Ingawa usanidi chaguo-msingi wa nguvu ya PHY unaweza kuwa wa kutosha katika matumizi mengi, basi ya MDIO inapatikana kwa usimamizi. RTL8211E-VL imepewa anwani ya 5-bit 00001 kwenye basi ya MDIO. Kwa rejista rahisi ya kusoma na kuandika amri, habari ya hali inaweza kusomwa nje au usanidi kubadilishwa. PHY ya Realtek inafuata ramani ya sajili ya kiwango cha tasnia kwa usanidi wa kimsingi.
Uainishaji wa RGMII unahitaji kupokea (RXC) na kusambaza saa (TXC) kucheleweshwa kulingana na ishara za data (RXD [0: 3], RXCTL na TXD [0: 3], TXCTL). Miongozo ya Xilinx PCB pia inahitaji ucheleweshaji huu kuongezwa. RTL8211E-VL ina uwezo wa kuingiza ucheleweshaji wa 2ns kwenye TXC na RXC ili athari za bodi hazihitaji kufanywa kuwa ndefu.
PHY imefungwa kutoka 50 sawa MHz () oscillator ambayo inafungua Zynq PS. Uwezo wa vimelea wa mizigo miwili ni mdogo wa kutosha kuendeshwa kutoka chanzo kimoja.
Kwenye mtandao wa Ethernet, kila node inahitaji anwani ya kipekee ya MAC. Ili kufikia mwisho huu, eneo linaloweza kupangwa kwa wakati mmoja (OTP) la Quad-SPI flash limepangwa kwenye kiwanda na kitambulisho cha EUI-48/48 ™ cha 64-bit ulimwenguni. Masafa ya anwani ya OTP [0x20; 0x25] yana kitambulisho na baiti ya kwanza katika agizo la baiti ya maambukizi iko kwenye anwani ya chini kabisa. Rejea Takwimu ya kumbukumbu ya Flash (http://www.cypress.com/file/177966/download) kwa habari juu ya jinsi ya kufikia mikoa ya OTP. Unapotumia Petalinux, hii inashughulikiwa kiatomati kwenye boot-loader ya U-boot, na mfumo wa Linux umesanidiwa kiatomati kutumia anwani hii ya kipekee ya MAC.
Kwa habari zaidi juu ya kutumia Gigabit Ethernet MAC, rejea Mwongozo wa Marejeo ya Ufundi wa Zynq
( ug585-Zynq-7000-TRM [PDF]).
HDMI
Arty Z7 ina bandari mbili za HDMI ambazo hazijafunikwa: bandari moja ya chanzo J11 (pato), na bandari moja ya kuzama J10 (pembejeo). Bandari zote mbili hutumia aina ya HDMI- Vifurushi vyenye data na ishara za saa zimesimamishwa na kuunganishwa moja kwa moja na Zynq PL.
Mifumo yote ya HDMI na DVI hutumia kiwango sawa cha kuashiria TMDS, inayoungwa mkono moja kwa moja na miundombinu ya I / O ya mtumiaji wa Zynq PL. Pia, vyanzo vya HDMI vinapatana nyuma na kuzama kwa DVI, na kinyume chake. Kwa hivyo, adapta rahisi za kupita (zinazopatikana katika duka nyingi za elektroniki) zinaweza kutumiwa kuendesha mfuatiliaji wa DVI au kukubali uingizaji wa DVI. Kipokezi cha HDMI kinajumuisha tu ishara za dijiti, kwa hivyo tu hali ya DVI-D inawezekana.
Viunganishi vya pini 19 vya HDMI ni pamoja na njia tatu za data tofauti, chaneli moja ya saa tano tofauti GND () unganisho, basi ya waya moja ya Udhibiti wa Elektroniki za Watumiaji (CEC), basi ya waya mbili ya Display Data Channel (DDC) ambayo kimsingi ni basi ya I2C, ishara ya Moto Plug Detect (HPD), ishara ya 5V inayoweza kutoa hadi 50mA , na pini moja iliyohifadhiwa (RES). Ishara zote zisizo za nguvu zimefungwa kwa Zynq PL isipokuwa RES.
| Pin/Signal | J11 (chanzo) | J10 (kuzama) | ||
| Maelezo | FPGA pini | Maelezo | FPGA pini | |
| D [2] _P, D [2] _N | Pato la data | J18, H18 | Ingizo la data | N20, P20 |
| D [1] _P, D [1] _N | Pato la data | K19, J19 | Ingizo la data | T20, U20 |
| D [0] _P, D [0] _N | Pato la data | K17, K18 | Ingizo la data | V20, W20 |
| CLK_P, CLK_N | Pato la saa | L16, L17 | Ingizo la saa | N18, P19 |
| CEC | Udhibiti wa Elektroniki za Watumiaji (kwa hiari) | G15 | Udhibiti wa Elektroniki za Watumiaji (kwa hiari) | H17 |
| SCL, SDA | Dire bidirectional (hiari) | M17, M18 | Uelekezaji wa DDC | U14, U15 |
| HPD / HPA | Moto-kuziba kugundua pembejeo (inverted, hiari) | R19 | Pato la kuziba moto-moto | T19 |
Jedwali 10.1. Maelezo ya pini ya HDMI na mgawo.
Ishara za TMDS
HDMI / DVI ni kiolesura cha mkondo wa mkondo wa dijiti cha kasi sana kinachotumia ishara ya kutofautisha ya mpito (TMDS). Ili kutumia vizuri bandari yoyote ya HDMI, mtumaji au mpokeaji anayefuata kiwango anahitaji kutekelezwa katika Zynq PL. Maelezo ya utekelezaji yako nje ya upeo wa mwongozo huu. Angalia video ya maktaba ya IP Core kwenye faili ya Digitent GitHub (https://github.com/Digilent) kwa IP ya rejea inayotumiwa tayari.
Ishara za msaidizi
Wakati wowote kuzama iko tayari na inataka kutangaza uwepo wake, inaunganisha pini ya usambazaji ya 5V0 kwenye pini ya HPD. Kwenye Arty Z7, hii inafanywa kwa kuendesha ishara ya Moto Plug Assert juu. Kumbuka hii inapaswa kufanywa tu baada ya mtumwa wa kituo cha DDC kutekelezwa katika Zynq PL na yuko tayari kusambaza data ya kuonyesha.
Kituo cha Takwimu za Kuonyesha, au DDC, ni mkusanyiko wa itifaki zinazowezesha mawasiliano kati ya onyesho (kuzama) na adapta ya picha (chanzo). Tofauti ya DDC2B inategemea I2C, bwana wa basi ndiye chanzo na mtumwa wa basi kuzama. Chanzo kinapogundua kiwango cha juu kwenye pini ya HPD, inauliza kuzama juu ya basi la DDC kwa uwezo wa video. Inabainisha ikiwa kuzama kuna DVI au uwezo wa HDMI na ni maazimio gani yanayoungwa mkono. Baadaye tu ndipo usambazaji wa video utaanza. Rejea maelezo ya VESA E-DDC kwa habari zaidi.
Udhibiti wa Elektroniki za Watumiaji, au CEC, ni itifaki ya hiari ambayo inaruhusu ujumbe wa kudhibiti kupitishwa kwenye mnyororo wa HDMI kati ya bidhaa tofauti. Kesi ya kawaida ya matumizi ni ujumbe wa kudhibiti kupitisha Runinga unaotokana na kijijini kwa mpokeaji wa DVR au mpokeaji wa setilaiti. Ni itifaki ya waya moja kwa kiwango cha 3.3V iliyounganishwa na pini ya I / O ya Zynq PL. Waya inaweza kudhibitiwa kwa mtindo wazi wa kuruhusu vifaa vingi kugawana waya wa kawaida wa CEC. Rejelea nyongeza ya CEC ya HDMI 1.3 au maelezo ya baadaye kwa habari zaidi.
Vyanzo vya Saa
Arty Z7 hutoa 50 MHz () saa kwa pembejeo ya Zynq PS_CLK, ambayo hutumiwa kutengeneza saa kwa kila mfumo-mfumo wa PS. 50 MHz () pembejeo inaruhusu processor kufanya kazi kwa kiwango cha juu cha 650 MHz () na mtawala wa kumbukumbu ya DDR3 kufanya kazi kwa kiwango cha juu cha 525 MHz () (1050 Mbps). Mapema Z7 Zynq Presets file inapatikana kwenye Kituo cha Rasilimali cha Z7 (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start) inaweza kuingizwa kwenye msingi wa Mfumo wa Usindikaji wa Zynq katika mradi wa Vivado kusanidi vizuri Zynq kufanya kazi na 50 MHz () saa ya kuingiza.
PS ina PLL iliyojitolea inayoweza kutoa hadi saa nne za rejeleo, kila moja ikiwa na masafa ya kutulia, ambayo inaweza kutumika kutazama mantiki ya kawaida inayotekelezwa katika PL. Kwa kuongezea, Arty Z7 hutoa 125 ya nje MHz () saa ya kumbukumbu moja kwa moja kubandika H16 ya PL. Saa ya kumbukumbu ya nje inaruhusu PL itumike kabisa bila msaada wa PS, ambayo inaweza kuwa na faida kwa programu rahisi ambazo hazihitaji processor.
PL ya Zynq pia inajumuisha MMCM na PLL ambazo zinaweza kutumiwa kutengeneza saa zilizo na masafa sahihi na uhusiano wa awamu. Saa zozote nne za kumbukumbu za PS au 125 MHz () saa ya kumbukumbu ya nje inaweza kutumika kama pembejeo kwa MMCMs na PLLs. Arty Z7-10 inajumuisha 2 MMCM na 2 PLL, na Arty Z7-20 ni pamoja na 4 za MMCM na 4 za PLL. Kwa maelezo kamili ya uwezo wa rasilimali za saa za Zynq PL, rejelea "Miongozo 7 ya Mfumo wa Mtumiaji wa Kufunga Rasilimali za FPGAs" inayopatikana kutoka Xilinx.
Kielelezo 11.1 kinaelezea mpango wa saa uliotumika kwenye Arty Z7. Kumbuka kuwa pato la saa ya kumbukumbu kutoka kwa Ethernet PHY hutumiwa kama 125 MHz () saa ya kumbukumbu kwa PL, ili kupunguza gharama ya kujumuisha oscillator ya kujitolea kwa kusudi hili. Kumbuka kuwa CLK125 italemazwa wakati Ethernet PHY (IC1) itafanyika katika usanidi wa vifaa kwa kuendesha ishara ya chini ya PHYRSTB.
Kielelezo 11.1. Saa Z7 ya saa.
Msingi I / O
Bodi ya Arty Z7 inajumuisha LED mbili za rangi tatu, swichi 2, vifungo 4 vya kushinikiza, na LED 4 za kibinafsi kama inavyoonyeshwa kwenye Kielelezo 12.1. Vifungo vya kushinikiza na swichi za slaidi zimeunganishwa na Zynq PL kupitia vipinga mfululizo ili kuzuia uharibifu kutoka kwa mizunguko fupi isiyoweza kutambulika (mzunguko mfupi unaweza kutokea ikiwa pini ya FPGA iliyopewa kitufe cha kushinikiza au swichi ya slaidi ilifafanuliwa kama pato). Vifungo vinne vya kusukuma ni swichi za "kitambo" ambazo kawaida hutoa pato la chini wanapokuwa wamepumzika, na pato kubwa wakati tu wanapobanwa. Swichi za slaidi hutengeneza pembejeo za juu au za chini kila wakati kulingana na msimamo wao.
Kielelezo 12.1. Arty Z7 GPIO ().
LED nne zenye ufanisi wa hali ya juu zimeunganishwa kwa anode na Zynq PL kupitia vipinga 330-ohm, kwa hivyo zitawasha wakati mantiki ya vol voltage inatumika kwa pini yao ya I / O. LED za ziada ambazo hazipatikani kwa watumiaji zinaonyesha nguvu, hali ya programu ya PL, na hali ya bandari ya USB na Ethernet.
LED za rangi tatu
Bodi ya Arty Z7 ina LED mbili za rangi tatu. Kila rangi tatu LED () ina ishara tatu za kuingiza ambazo zinaendesha cathode za LED tatu ndogo za ndani: nyekundu moja, bluu moja, na kijani kibichi. Kuendesha ishara inayolingana na moja ya rangi hizi juu kutaangazia ya ndani LED (). Ishara za kuingiza zinaendeshwa na Zynq PL kupitia transistor, ambayo inverts ishara. Kwa hivyo, kuwasha rangi tatu LED (), ishara zinazofanana zinahitaji kuendeshwa juu. Rangi-tatu LED () itatoa rangi inayotegemea mchanganyiko wa LED za ndani ambazo kwa sasa zinaangazwa. Kwa example, ikiwa ishara nyekundu na hudhurungi zinaendeshwa juu na kijani kinasukumwa chini, rangi tatu LED () itatoa rangi ya zambarau.
Digilent inapendekeza sana utumiaji wa mpangilio wa upana wa mapigo (PWM) wakati wa kuendesha mwangaza wa rangi tatu. Kuendesha pembejeo yoyote kwa mantiki thabiti '1' itasababisha LED () kuangazwa kwa kiwango kisicho na raha mkali. Unaweza kuepuka hii kwa kuhakikisha kuwa hakuna ishara yoyote ya rangi tatu inayoendeshwa na zaidi ya mzunguko wa ushuru wa 50%. Kutumia PWM pia kunapanua sana rangi inayowezekana ya rangi iliyoongozwa na rangi tatu. Kwa kibinafsi kurekebisha mzunguko wa ushuru wa kila rangi kati ya 50% na 0% husababisha rangi tofauti kuangazwa kwa nguvu tofauti, ikiruhusu karibu rangi yoyote kuonyeshwa.
Pato la Sauti ya Mono
Jack ya sauti ya ndani (J13) inaendeshwa na Kichujio cha Agizo la Sallen-Key Butterworth Low-pass ambacho kinatoa pato la sauti ya mono. Mzunguko wa kichujio cha kupitisha chini unaonyeshwa kwenye Mchoro 4. Uingizaji wa kichujio (AUD_PWM) umeunganishwa na Zynq PL pin R14.1. Uingizaji wa dijiti kwa kawaida utakuwa upanaji wa mapigo (PWM) au msongamano wa mapigo (PDM) ishara ya kukimbia wazi iliyotolewa na FPGA. Ishara inahitaji kusukumwa chini kwa mantiki '18' na kushoto kwa hali ya juu kwa mantiki '0'. Kontena la kuvuta-kwenye bodi kwa reli safi ya analog 1V itaanzisha ujazo sahihitage kwa mantiki '1'. Kichujio cha kupitisha chini kwenye pembejeo kitatumika kama kichujio cha ujenzi ili kubadilisha ishara ya dijiti ya upana wa mpigo kuwa voli ya analogtage kwenye pato la sauti ya sauti.
(Kielelezo 13.1. Mzunguko wa Pato la Sauti.
Ishara ya kufunga Sauti (AUD_SD) hutumiwa kunyamazisha pato la sauti. Imeunganishwa na Zynq PL pin T17. Ili kutumia pato la sauti, ishara hii lazima iendeshwe kwa mantiki ya juu.
Jibu la mzunguko wa Kichujio cha chini cha SK Butterworth kinaonyeshwa kwenye Mchoro 13.2. Uchunguzi wa AC wa mzunguko unafanywa kwa kutumia NI Multisim 12.0.
Kielelezo 13.2. Jibu la Mzunguko wa Pato la Sauti.
Moduli ya Upana wa Pulse
Ishara ya upana wa upana (PWM) ni mlolongo wa kunde kwa masafa fulani, na kila kunde kunaweza kuwa na upana tofauti. Ishara hii ya dijiti inaweza kupitishwa kupitia kichujio rahisi cha kupita chini ambacho kinaunganisha muundo wa wimbi la dijiti ili kutoa vol ya analogtage sawia na wastani wa upana wa kunde kwa muda fulani (muda umedhamiriwa na masafa ya kukatwa ya 3dB ya kichungi cha kupitisha chini na masafa ya kunde). Kwa example, ikiwa kunde ni kubwa kwa wastani wa 10% ya kipindi cha mapigo kinachopatikana, basi kiunganishi kitatoa thamani ya analog ambayo ni 10% ya vol ya Vddtage. Kielelezo 13.1.1 kinaonyesha umbo la mawimbi linalowakilishwa kama ishara ya PWM.
Kielelezo 13.1.1. Fomu ya Mganda wa PWM.
Ishara ya PWM lazima iunganishwe kufafanua vol ya analogtage. Kichujio cha kupita cha chini cha 3dB kinapaswa kuwa amri ya kiwango cha chini kuliko masafa ya PWM ili nishati ya ishara kwenye masafa ya PWM ichujwa kutoka kwa ishara. Kwa example, ikiwa ishara ya sauti lazima iwe na hadi 5 kHz ya habari ya masafa, basi mzunguko wa PWM unapaswa kuwa angalau 50 kHz (na ikiwezekana hata zaidi). Kwa ujumla, kwa suala la uaminifu wa ishara ya analog, kiwango cha juu cha PWM, ni bora zaidi. Kielelezo 13.1.2 kinaonyesha uwakilishi wa kiunganishi cha PWM kinachozalisha voltage kwa kuunganisha treni ya kunde. Kumbuka ishara ya pato ya kichujio cha hali ya utulivu ampuwiano wa litude kwa Vdd ni sawa na mzunguko wa ushuru wa mapigo (mzunguko wa wajibu hufafanuliwa kama wakati wa mapigo-juu iliyogawanywa na wakati wa mapigo-dirisha).
Figure 13.1.2. PWM Output Voltage.
Weka upya Vyanzo
Kuweka tena nguvu
Zynq PS inasaidia ishara za nje za kuweka upya nguvu. Kuweka upya nguvu ni kuweka upya kwa chip nzima. Ishara hii huweka upya kila rejista kwenye kifaa kinachoweza kuwekwa upya. Arty Z7 inaendesha ishara hii kutoka kwa ishara ya PGOOD ya mdhibiti wa nguvu wa TPS65400 ili kushikilia mfumo kuweka upya hadi vifaa vyote vya umeme viwe halali.
Kitufe cha Kubonyeza Kitufe cha Programu
Kitufe cha kushinikiza cha PROG, kilichoitwa PROG, na kugeuza Zynq PROG_B. Hii inabadilisha PL na inasababisha KUFANYIWA kusisitizwa. PL itabaki bila kusanifiwa hadi itengenezwe tena na processor au kupitia JTAG.
Upyaji wa Mfumo wa Usindikaji
Usanidi wa mfumo wa nje, ulioitwa SRST, huweka upya kifaa cha Zynq bila kuvuruga mazingira ya utatuzi. Kwa example, mapumziko ya awali yaliyowekwa na mtumiaji hubaki halali baada ya kuweka upya mfumo. Kwa sababu ya wasiwasi wa usalama, kuweka upya mfumo kunafuta yaliyomo kwenye kumbukumbu, pamoja na OCM. PL pia inafutwa wakati wa kuweka upya mfumo. Kuweka upya kwa mfumo hakusababisha pini za kufunga hali ya boot kuwa re-sampkuongozwa.
Kitufe cha SRST pia husababisha ishara ya CK_RST kugeuza ili kusababisha kuweka upya kwenye ngao zozote zilizounganishwa.
Bandari za Pmod
Bandari za Pmod ni 2 × 6, pembe ya kulia, viunganisho vya kike vyenye mililita 100 ambavyo hushirikiana na vichwa vya kawaida vya 2 × 6. Kila bandari ya Pmod ya pini 12 hutoa 3.3V mbili VCC () ishara (pini 6 na 12), ishara mbili za chini (pini 5 na 11), na ishara nane za mantiki, kama inavyoonyeshwa kwenye Kielelezo 15.1. The VCC () pini za ardhini zinaweza kutoa hadi 1A ya sasa, lakini utunzaji lazima uchukuliwe usizidi bajeti yoyote ya nguvu ya wasimamizi wa ndani au usambazaji wa umeme wa nje (angalia mipaka ya sasa ya reli ya 3.3V iliyoorodheshwa katika sehemu ya "Vifaa vya Umeme") .
(https://reference.digilentinc.com/_detail/reference/programmable-logic/arty-z7/arty-z7-pmod.png?id=reference%3Aprogrammable-logic%3Aartyz7%3Areference-manual)
Kielelezo 15.1. Mchoro wa Bandari ya Pmod
Digilent hutoa mkusanyiko mkubwa wa bodi za vifaa vya Pmod ambazo zinaweza kushikamana na viunganishi vya Pmod ili kuongeza kazi zilizopangwa tayari kama A / D's, D / A's, madereva ya magari, sensorer, na kazi zingine. Tazama www.digilentinc.com (http://www.digilentinc.com) kwa taarifa zaidi.
Kila bandari ya Pmod inayopatikana kwenye bodi za Digilent FPGA iko katika moja ya aina nne: kiwango, MIO iliyounganishwa, XADC, au kasi kubwa. Arty Z7 ina bandari mbili za Pmod, ambazo zote ni aina ya kasi. Sehemu ifuatayo inaelezea aina ya kasi ya bandari ya Pmod.
Pmods za kasi
Pmods za kasi sana zinarekebishwa kwa ishara zao za data kama impedance inalingana na jozi tofauti kwa kasi kubwa ya kubadili. Zinayo pedi za kupakia vipingaji kwa ulinzi ulioongezwa, lakini meli za Arty Z7 zilizo na shehena kama 0-Ohm shunts. Pamoja na vipinga mfululizo kusitishwa, hizi Pmods hazitoi kinga yoyote dhidi ya mizunguko fupi lakini huruhusu kasi ya kugeuza haraka sana. Ishara zimeunganishwa na ishara zilizo karibu katika safu moja: pini 1 na 2, pini 3 na 4, pini 7 na 8, na pini 9 na 10.
Athari hupitishwa tofauti ya ohms 100 (+/- 10%).
Ikiwa pini kwenye bandari hii hutumiwa kama ishara moja-iliyomalizika, jozi zilizounganishwa zinaweza kuonyesha njia kuu. Katika programu ambazo hii ni wasiwasi, moja ya ishara inapaswa kuwekwa chini (iendeshe chini kutoka FPGA) na utumie jozi yake kwa ishara inayomalizika kwa ishara.
Kwa kuwa Pmods za kasi zina vizuizi vya 0-ohm badala ya kinga za kinga, mwendeshaji lazima achukue tahadhari kuhakikisha kuwa hazisababishi kaptula yoyote.
Kiunganishi cha Ngao ya Arduino / chipKIT
Arty Z7 inaweza kushikamana na ngao za kawaida za Arduino na chipKIT kuongeza utendaji uliopanuliwa. Huduma maalum ilichukuliwa wakati wa kubuni Arty Z7 ili kuhakikisha kuwa inaambatana na ngao nyingi za Arduino na chipKIT kwenye soko. Kiunganishi cha ngao kina pini 49 zilizounganishwa na Zynq PL kwa kusudi la jumla la I / O ya Dijiti kwenye Arty Z7-20 na 26 kwenye Arty Z7-10. Kwa sababu ya kubadilika kwa FPGAs, inawezekana kutumia pini hizi kwa karibu kila kitu pamoja na kusoma / kuandika kwa dijiti, unganisho la SPI, unganisho la UART, unganisho la I2C, na PWM. Pini sita za pini hizi (zilizoitwa AN0-AN5) zinaweza pia kutumika kama pembejeo za analog moja zilizoisha na anuwai ya 0V- 3.3V, na nyingine sita (iliyoitwa AN6-11) inaweza kutumika kama pembejeo tofauti za analog.
Kumbuka: Arty Z7 haiendani na ngao ambazo hutoa 5V ishara za dijiti au analog. Pini za kuendesha gari kwenye kontakt ya ngao ya Arty Z7 juu ya 5V inaweza kusababisha uharibifu wa Zynq.
(https://reference.digilentinc.com/_media/reference/programmable-logic/arty-z7/arty-z7-shield.png)
Kielelezo 16.1. Mchoro wa Pin ya Ngao.
| Bandika jina | Kazi ya Ngao | Uunganisho wa Zty |
| IO0–IO13 | Pini za I / O za jumla | Angalia Sehemu inayoitwa "Shield Digital I / O" |
| IO26–IO41, A (IO42) | Pesa Z7-20 pini za I / O za jumla | Angalia Sehemu inayoitwa "Shield Digital I / O" |
| SCL | Saa ya I2C | Angalia Sehemu inayoitwa "Shield Digital I / O" |
| SDA | Takwimu za I2C | Angalia Sehemu inayoitwa "Shield Digital I / O" |
| SCLK () | Saa ya SPI | Angalia Sehemu inayoitwa "Shield Digital I / O" |
| MOSI () | Takwimu za SPI nje | Angalia Sehemu inayoitwa "Shield Digital I / O" |
| MISO () | Takwimu za SPI katika | Angalia Sehemu inayoitwa "Shield Digital I / O" |
| SS | Chagua Mtumwa wa SPI | Angalia Sehemu inayoitwa "Shield Digital I / O" |
| A0–A5 | Ingizo la Analog ya Mwisho Moja | Tazama Sehemu inayoitwa "Shield Analog I / O" |
| A6–A11 | Uingizaji tofauti wa Analog | Tazama Sehemu inayoitwa "Shield Analog I / O" |
| Bandika jina | Kazi ya Ngao | Uunganisho wa Zty |
| V_P, V_N | Ingizo la Kujitolea la Analog Tofauti | Tazama Sehemu inayoitwa "Shield Analog I / O" |
| XGND | Uwanja wa Analog wa XADC | Imeunganishwa na wavu uliotumiwa kuendesha kumbukumbu ya ardhi ya XADC kwenye Zynq (VREFN) |
| XVREF | Analogi ya XADC Voltage Marejeo | Imeunganishwa na 1.25 V, 25mA reli inayotumika kuendesha voliti ya XADCtagrejeleo juu ya Zynq (VREFP) |
| N/C | Haijaunganishwa | Haijaunganishwa |
| IOREF | Dijitali I / O Voltage kumbukumbu | Imeunganishwa na Arty Z7 3.3V Reli ya Umeme (Tazama sehemu ya "Vifaa vya Umeme") |
| RST | Rudisha kwa Shield | Imeunganishwa na kitufe nyekundu cha "SRST" na pini ya MIO 12 ya Zynq. Wakati JP1 imepunguzwa, pia imeunganishwa na ishara ya DTR ya daraja la FTDI USB-UART. |
| 3V3 | 3.3V Reli ya Umeme | Imeunganishwa na Arty Z7 3.3V Reli ya Umeme (Tazama sehemu ya "Vifaa vya Umeme") |
| 5V0 | 5.0V Reli ya Umeme | Imeunganishwa na Arty Z7 5.0V Reli ya Umeme (Tazama sehemu ya "Vifaa vya Umeme") |
| GND (), G | Ardhi | Imeunganishwa na ndege ya chini ya Arty Z7 |
| VIN | Ingizo la Nguvu | Imeunganishwa sambamba na kontakt ya usambazaji wa umeme wa nje (J18). |
Jedwali 16.1. Maelezo ya Ngao ya Pini.
Shield Dijitali I / O
Pini zilizounganishwa moja kwa moja na Zynq PL zinaweza kutumika kama pembejeo au matokeo ya jumla. Pini hizi ni pamoja na I2C, SPI, na pini za I / O za kusudi la jumla. Kuna vipinga 200 mfululizo kati ya FPGA na pini za I / O za dijiti kusaidia kutoa kinga dhidi ya mizunguko fupi ya bahati mbaya (isipokuwa ishara za AN5-AN0, ambazo hazina vipinga mfululizo, na ishara za AN6-AN12, ambazo zina Vipinga vya safu ya 100 Ohm). Kiwango cha juu kabisa na kilichopendekezwa cha voltages kwa pini hizi zimeainishwa kwenye jedwali hapa chini.
IO26-IO41 na A (IO42) hazipatikani kwenye Arty Z7-10. Pia, AN0-AN5 haiwezi kutumika kama Digital I / O kwenye Arty Z7-10. Hii ni kwa sababu pini chache za I / O zinapatikana kwenye Zynq-7010 kuliko Zynq-7020.
| Kiwango cha chini kabisa cha Voltage | Kiwango cha chini cha Uendeshaji kilichopendekezwatage | Kiwango cha juu cha Uendeshaji kilichopendekezwatage | Kiwango cha juu kabisa cha Voltage | |
| Inaendeshwa | -0.4 V | -0.2 V | 3.4 V | 3.75 V |
| Haijawashwa | -0.4 V | N/A | N/A | 0.55 V |
Jedwali 16.1.1. Shield Digital VoltagKwa habari zaidi juu ya sifa za umeme za pini zilizounganishwa na Zynq PL, tafadhali angalia Jedwali la Zynq-7000
(ds187-XC7Z010-XC7Z020-Data-Sheet) kutoka Xilinx.
Anwani ya Ngao I / O
Pini zilizoandikwa A0-A11 na V_P / V_N hutumiwa kama pembejeo za analog kwa moduli ya XADC ya Zynq. Zynq inatarajia kuwa pembejeo zinaanzia 0-1 V. Kwenye pini zilizoandikwa A0-A5 tunatumia mzunguko wa nje kupunguza kiwango cha pembejeotage kutoka 3.3V. Mzunguko huu umeonyeshwa kwenye Kielelezo 16.2.1. Mzunguko huu unaruhusu moduli ya XADC kupima kwa usahihi voltage kati ya 0V na 3.3V (jamaa na Arty Z7's GND ()) ambayo hutumiwa kwa yoyote ya pini hizi. Ikiwa unataka kutumia pini zilizoandikwa A0-A5 kama pembejeo au matokeo ya Dijiti, pia zimeunganishwa moja kwa moja na Zynq PL kabla ya mzunguko wa mgawanyiko wa kontena (pia umeonyeshwa kwenye Kielelezo 16.2.1) kwenye Arty Z7-20. Uunganisho huu wa ziada haukufanywa kwenye Arty Z7-10, ndiyo sababu ishara hizi zinaweza kutumika tu kama pembejeo za analog kwenye lahaja hiyo.
(https://reference.digilentinc.com/_media/reference/programmable-logic/arty-z7/arty-z7-shield-an.png)
Kielelezo 16.2.1. Pembejeo za Analog za Mwisho Moja.
Pini zilizoandikwa A6-A11 zimeunganishwa moja kwa moja na jozi 3 za pini zenye uwezo wa Analog kwenye Zynq PL kupitia kichujio kinachopinga. Mzunguko huu umeonyeshwa kwenye Kielelezo 16.2.2. Jozi hizi za pini zinaweza kutumika kama pembejeo tofauti za analog na voltage tofauti kati ya 0-1V. Nambari hata zimeunganishwa na pini nzuri za jozi na nambari zisizo za kawaida zimeunganishwa na pini hasi (kwa hivyo A6 na A7 huunda jozi ya kuingiza analog na A6 kuwa chanya na A7 kuwa hasi). Kumbuka kuwa ingawa pedi za capacitor zipo, hazipakwi kwa pini hizi. Kwa kuwa pini zenye uwezo wa Analog za FPGA pia zinaweza kutumika kama pini za kawaida za dijiti za FPGA, inawezekana pia kutumia pini hizi kwa I / O ya Dijiti.
Pini zilizoandikwa V_P na V_N zimeunganishwa na VP_0 na VN_0 pembejeo za analog za FPGA. Pini hizi pia zinaweza kutumika kama pembejeo ya analog tofauti na voltage kati ya 0-1V, lakini haziwezi kutumiwa kama I / O ya Dijitali. Capacitor katika mzunguko ulioonyeshwa kwenye Mchoro 16.2.2 kwa pini hizi zimepakiwa kwenye Arty Z7.
Kielelezo 16.2.2. Pembejeo tofauti za Analog.
Kiini cha XADC ndani ya Zynq ni kibadilishaji chenye njia-mbili cha kubadilisha-dijiti ya dijiti-12-yenye uwezo wa kufanya kazi kwa 1 MSPS. Njia yoyote inaweza kuendeshwa na pembejeo yoyote ya analogi iliyounganishwa na pini za ngao. Msingi wa XADC unadhibitiwa na kupatikana kutoka kwa muundo wa mtumiaji kupitia Bandari ya Usanidi wa Dynamic (DRP). DRP pia inatoa ufikiaji wa voltagwachunguzi ambao wapo kwenye kila reli ya umeme ya FPGA, na sensorer ya joto ambayo ni ya ndani kwa FPGA. Kwa habari zaidi juu ya kutumia msingi wa XADC, rejea hati ya Xilinx yenye jina la "7 Series FPGAs and Zynq-7000 All Programmable SoC XADC Dual 12-Bit 1 MSPS Analog-to-Digital Converter". Inawezekana pia kupata msingi wa XADC moja kwa moja ukitumia PS, kupitia kiunga cha "PS-XADC". Muunganisho huu umeelezewa kwa ukamilifu katika sura ya 30 ya Zynq
Mwongozo wa Marejeo ya Kiufundi ( ug585-Zynq-7000-TRM [PDF]). rm (https://reference.digilentinc.com/tag/rm?do=showtag&tag=rm, hati (https://reference.digilentinc.com/tag/doc?do=showtag&tag=doc), sanaa-z7
(https://reference.digilentinc.com/tag/arty-z7?do=showtag&tag=arty-z7)
Jiandikishe kwa Jarida letu
| Jina la kwanza |
| Jina la mwisho |
| Anwani ya Barua Pepe |
| Washirika wetu Chuo Kikuu cha Xilinx Mpango (https://store.digilentinc.com/partneuniversity-program/) Washirika wa Teknolojia (https://store.digilentinc.com/technolpartners/) Wasambazaji (https://store.digilentinc.com/ourdistributors/) |
Msaada wa Kiufundi Jukwaa (https://forum.digilentinc.com) Wiki ya Marejeo (https://reference.digilentinc.com) Wasiliana Nasi (https://store.digilentinc.com/contactus/) |
| Taarifa kwa Wateja(https://youtube.com/user/digilentinc) Maswali Yanayoulizwa Sana (https://resource.digilentinc.com/verify) Maelezo ya Hifadhi (https://store.digilentinc.com/store-info/) |
Taarifa za Kampuni
Kuhusu Sisi |
Nyaraka / Rasilimali
 |
BODI YA MAENDELEO YA BUSARA Arty Z7 [pdf] Mwongozo wa Mtumiaji Bodi ya Maendeleo Arty Z7 |
