Manwal nga Reperensya sa Arty Z7
Ang Arty Z7 usa ka andam-gamiton nga plataporma sa pagpalambo nga gidisenyo sa palibot sa Zynq-7000™ All Programmable System-on-Chip (AP SoC) gikan sa Xilinx. Ang Zynq-7000 nga arkitektura hugot nga naghiusa sa usa ka dual-core, 650 MHz () ARM Cortex-A9 processor nga adunay Xilinx 7-series Field Programmable Gate Array (FPGA) logic. Kini nga pagpares naghatag sa abilidad sa paglibot sa usa ka gamhanan nga processor nga adunay usa ka talagsaon nga set sa software-defined peripheral ug controllers, nga gipahaom nimo alang sa target nga aplikasyon.
Ang Vivado, Petalinux, ug SDSoC nga mga toolset matag usa naghatag ug usa ka dali nga maduolan nga agianan tali sa pagtino sa imong naandan nga peripheral set ug pagdala sa pagpaandar niini hangtod sa usa ka Linux OS () o bare metal nga programa nga nagdagan sa processor. Para sa mga nangita og mas tradisyonal nga digital logic design nga kasinatian, posible usab nga ibaliwala ang ARM processors ug iprograma ang Zynq's FPGA sama sa imong buhaton sa bisan unsang Xilinx FPGA. Naghatag ang Digilent og daghang mga materyales ug kahinguhaan para sa Arty Z7 nga makapahimo kanimo ug dali nga magamit sa imong gipili nga himan.
Arty Z7 Reference Manual [Reference.Digilentinc]
I-download Kini nga Reference Manual
- Kini nga reference nga manwal dili pa magamit alang sa pag-download.
Mga bahin
ZYNQ Processor
- 650MHz dual-core Cortex-A9 processor
- DDR3 memory controller nga adunay 8 DMA channels ug 4 High Performance AXI3 Slave ports
- High-bandwidth peripheral controllers: 1G Ethernet, USB 2.0, SDIO
- Ubos nga bandwidth nga peripheral controller: SPI, UART, CAN, I2C
- Programmable gikan sa JTAG, Quad-SPI flash, ug microSD card
- Programmable logic nga katumbas sa Artix-7 FPGA
Memorya
- 512MB DDR3 nga adunay 16-bit bus @ 1050Mbps
- 16MB Quad-SPI Flash nga adunay giprograma sa pabrika nga 48-bit nga talagsaon sa tibuok kalibutan nga EUI-48/64 ™ compatible identifier
- microSD slot
Gahum
- Gipadagan gikan sa USB o bisan unsang 7V-15V nga gigikanan sa gahum sa gawas
USB ug Ethernet
- Gigabit Ethernet PHY
- USB-JTAG Programming circuitry
- USB-UART nga tulay
- USB OTG PHY (nagsuporta sa host lamang)
Audio ug Video
- HDMI sink port (input)
- HDMI tinubdan port (output)
- PWM nga gimaneho sa mono audio output nga adunay 3.5mm jack
Mga switch, Push-button, ug LED
- 4 push-button
- 2 slide switch
- 4 nga mga LED
- 2 RGB LEDs
Mga Konektor sa Pagpalapad
- Duha ka Pmod port
- 16 Kinatibuk-ang FPGA I/O
- Arduino/chipKIT Shield connector
- Hangtod sa 49 Total FPGA I/O (tan-awa ang lamesa sa ubos)
- 6 Single-ended 0-3.3V Analog inputs sa XADC
- 4 Differential 0-1.0V Analog input sa XADC
Mga Opsyon sa Pagpamalit
Ang Arty Z7 mahimong mapalit gamit ang Zynq-7010 o Zynq-7020 nga gikarga. Kining duha ka mga variant sa produkto sa Arty Z7 gitawag nga Arty Z7-10 ug Arty Z7-20, matag usa. Kung ang dokumentasyon sa Digilent naghulagway sa pagpaandar nga kasagaran sa duha niini nga mga variant, gitawag kini nga kolektibo nga "Arty Z7". Kung naghulagway sa usa ka butang nga kasagaran lamang sa usa ka piho nga variant, ang variant klaro nga tawgon sa ngalan niini.
Ang bugtong kalainan tali sa Arty Z7-10 ug Arty Z7-20 mao ang mga kapabilidad sa Zynq nga bahin ug ang gidaghanon sa I/O nga anaa sa shield connector. Ang mga processor sa Zynq parehong adunay parehas nga kapabilidad, apan ang -20 adunay mga 3 ka beses nga mas dako nga internal nga FPGA kaysa sa -10. Ang mga kalainan tali sa duha nga mga variant gi-summarize sa ubos:
| Variant sa Produkto | Arty Z7-10 | Arty Z7-20 |
| Bahin sa Zynq | XC7Z010-1CLG400C | XC7Z020-1CLG400C |
| 1 MSPS On-chip ADC () | Oo | Oo |
| Mga Talaan sa Pagpangita (LUTs) | 17,600 | 53,200 |
| Flip-Flops | 35,200 | 106,400 |
| Block RAM () | 270 KB | 630 KB |
| Mga Tile sa Pagdumala sa Orasan | 2 | 4 |
| Anaa nga Shield I/O | 26 | 49 |
Sa Arty Z7-10, ang sulod nga laray sa digital shield (IO26-IO41) ug IOA (gitawag usab nga IO42) dili konektado sa FPGA, ug ang A0-A5 magamit lamang isip analog inputs. Dili kini makaapekto sa pagpaandar sa kadaghanan sa mga Arduino nga mga taming, tungod kay ang kadaghanan wala mogamit niining sulod nga linya sa mga digital signal.
Ang board mahimong mapalit nga stand-alone o adunay voucher aron maablihan ang Xilinx SDSoC toolset. Ang SDSoC voucher mag-abli og 1 ka tuig nga lisensya ug magamit lang sa Arty Z7. Pagkahuman sa lisensya, bisan unsang bersyon sa SDSoC nga gipagawas sa niining 1 ka tuig nga yugto mahimong magpadayon nga magamit hangtod sa hangtod. Alang sa dugang nga impormasyon sa pagpalit, tan-awa ang Arty Z7 Product Page (http://store.digilentinc.com/artyz7-apsoc-zynq-7000-development-board-for-makers-and-hobbyists/).
Sa panahon sa pagpalit, mahimo usab nga idugang ang usa ka microSD card, 12V 3A nga suplay sa kuryente, ug micro USB cable kung gikinahanglan.
Timan-i nga tungod sa mas gamay nga FPGA sa Zynq-7010, kini dili kaayo haum nga gamiton sa SDSoC alang sa embedded vision applications. Girekomenda namon ang mga tawo nga mopalit sa Arty Z7-20 kung interesado sila sa kini nga mga klase sa aplikasyon.
Mga kalainan gikan sa PYNQ-Z1
Gipaambit ni Arty Z7-20 ang eksaktong parehas nga SoC sa PYNQ-Z1. Maalamon sa bahin, ang Arty Z7-20 nawala ang input sa mikropono, apan nagdugang usa ka buton nga Pag-reset sa Power-on. Ang software nga gisulat para sa PYNQ-Z1 kinahanglang dili mausab gawas sa microphone input, kansang FPGA pin wala makonektar.
Suporta sa Software
Ang Arty Z7 hingpit nga nahiuyon sa high-performance nga Vivado Design Suite sa Xilinx. Kini nga toolset nagsagol sa FPGA logic design ug naka-embed nga ARM software development ngadto sa usa ka dali gamiton, intuitive design flow. Magamit kini alang sa pagdesinyo sa mga sistema sa bisan unsang pagkakomplikado, gikan sa usa ka kompleto nga operating system nga nagpadagan sa daghang mga aplikasyon sa server nga managsama, hangtod sa usa ka yano nga programa nga wala’y metal nga nagkontrol sa pipila ka mga LED.
Posible usab ang pagtratar sa Zynq AP SoC isip usa ka standalone nga FPGA alang niadtong dili interesado sa paggamit sa processor sa ilang disenyo. Sa pagpagawas sa Vivado 2015.4, ang Logic Analyzer ug High-level Synthesis nga mga bahin sa Vivado libre nga magamit alang sa tanan. WebAng mga target sa PACK, nga naglakip sa Arty Z7. Ang Logic Analyzer nagtabang sa pag-debug sa logic, ug ang HLS nga himan nagtugot kanimo sa pag-compile sa C code direkta ngadto sa HDL.
Ang mga platform sa Zynq angayan nga ma-embed nga mga target sa Linux, ug ang Arty Z7 dili eksepsiyon. Aron matabangan ka nga makasugod, ang Digilent naghatag usa ka proyekto sa Petalinux nga makapahimo kanimo ug dali nga magamit sa usa ka sistema sa Linux. Para sa dugang nga impormasyon, tan-awa ang Arty Z7 Resource Center (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start).
Ang Arty Z7 mahimo usab nga magamit sa Xilinx's SDSoC environment, nga nagtugot kanimo sa pagdesinyo sa FPGA accelerated nga mga programa ug mga video pipeline nga dali sa usa ka hingpit nga C/C++ nga palibot. Para sa dugang nga impormasyon sa SDSoC, tan-awa ang Xilinx SDSoC Site
(https://www.xilinx.com/products/design-tools/software-zone/sdsoc.html). Ang Digilent magpagawas sa usa ka plataporma nga makahimo sa Video nga adunay suporta sa Linux sa oras alang sa pagpagawas sa SDSoC 2017.1. Timan-i nga tungod sa gamay nga FPGA sa Arty Z7-10, ang sukaranan ra nga mga demo sa pagproseso sa video ang gilakip sa kana nga plataporma. Girekomenda sa Digilent ang Arty Z7-20 alang sa mga interesado sa pagproseso sa video.
Kadtong pamilyar sa mas karaan nga Xilinx ISE/EDK toolset gikan sa wala pa gipagawas ang Vivado mahimo usab nga mopili nga gamiton ang Arty Z7 sa kana nga toolset. Ang Digilent walay daghang materyal nga makasuporta niini, apan mahimo ka kanunay nga mangayo og tabang sa Digilent nga Forum (https://forum.digilentinc.com).
Mga suplay sa kuryente
Ang Arty Z7 mahimong magamit gikan sa Digilent USB-JTAG-UART port (J14) o gikan sa ubang matang sa power source sama sa battery o external power supply. Ang Jumper JP5 (duol sa switch sa kuryente) nagtino kung unsang gigikanan sa kuryente ang gigamit.
Ang usa ka USB 2.0 port makahatag sa labing taas nga 0.5A nga kasamtangan sumala sa mga detalye. Kini kinahanglan nga maghatag igong gahum alang sa ubos nga pagkakomplikado nga mga disenyo. Ang mas lisud nga mga aplikasyon, lakip ang bisan unsa nga nagmaneho sa daghang mga peripheral board o uban pang mga aparato sa USB, mahimong magkinahanglan og dugang nga gahum kaysa mahatag sa USB port. Sa kini nga kaso, ang konsumo sa kuryente modaghan hangtod nga kini limitado sa USB host. Kini nga limitasyon magkalainlain kaayo tali sa mga tiggama sa host computer ug nagdepende sa daghang mga hinungdan. Sa diha nga sa kasamtangan nga limitasyon, sa higayon nga ang voltagAng mga riles mous-os ubos sa ilang nominal nga kantidad, ang Zynq gi-reset pinaagi sa Power-on Reset nga signal ug ang konsumo sa kuryente mobalik sa idle value niini. Usab, ang ubang mga aplikasyon mahimong kinahanglan nga modagan nga dili konektado sa USB port sa PC. Niini nga mga higayon, ang usa ka eksternal nga suplay sa kuryente o baterya mahimong magamit.
Ang eksternal nga suplay sa kuryente (eg wall wart) mahimong gamiton pinaagi sa pag-plug niini sa power jack (J18) ug pag-set sa jumper nga JP5 ngadto sa "REG". Ang suplay kinahanglang mogamit ug coax, center-positive 2.1mm internal-diameter plug, ug maghatod sa 7VDC ngadto sa 15VDC. Ang angay nga mga suplay mahimong mapalit gikan sa Digilent website o pinaagi sa mga vendor sa katalogo sama sa DigiKey. suplay sa kuryente voltagang labaw sa 15VDC mahimong hinungdan sa permanenteng kadaot. Ang usa ka angay nga eksternal nga suplay sa kuryente gilakip sa Arty Z7 accessory kit.
Sama sa paggamit sa usa ka eksternal nga suplay sa kuryente, ang usa ka baterya mahimong magamit sa pagpaandar sa Arty Z7 pinaagi sa paglakip niini sa shield connector ug pagbutang sa jumper JP5 sa "REG". Ang positibo nga terminal sa baterya kinahanglan nga konektado sa pin nga adunay label nga "VIN" sa J7, ug ang negatibo nga terminal kinahanglan nga konektado sa pin nga adunay label nga GND () sa J7.
Ang onboard nga Texas Instruments TPS65400 PMU nagmugna sa gikinahanglan nga 3.3V, 1.8V, 1.5V, ug 1.0V nga mga suplay gikan sa main power input. Ang talaan 1.1 naghatag ug dugang nga impormasyon (tipikal nga mga sulog nagdepende pag-ayo sa Zynq configuration ug ang mga value nga gihatag kay kasagaran sa medium size/speed nga mga disenyo).
Ang Arty Z7 walay switch sa kuryente, mao nga kung ang usa ka tinubdan sa kuryente konektado ug gipili sa JP5 kini kanunay nga ma-on. Aron i-reset ang Zynq nga dili i-disconnect ug i-reconnect ang power supply, ang red SRST button mahimong gamiton. Ang power indicator LED () (LD13) anaa sa dihang ang tanang supply rails moabot sa ilang nominal voltage.
| Suplay | Mga sirkito | Current (max/typical) |
| 3.3V | FPGA I/O, USB port, Orasan, Ethernet, SD slot, Flash, HDMI | 1.6A/0.1A ngadto sa 1.5A |
| 1.0V | FPGA, Ethernet Core | 2.6A/0.2A ngadto sa 2.1A |
| 1.5V | DDR3 | 1.8A/0.1A ngadto sa 1.2A |
| 1.8V | FPGA Auxiliary, Ethernet I/O, USB Controller | 1.8A/0.1A ngadto sa 0.6A |
Talaan 1.1. Mga suplay sa kuryente sa Arty Z7.
Arkitektura sa Zynq APSoC
Ang Zynq APSoC gibahin sa duha ka managlahing subsystem: Ang Processing System (PS) ug ang Programmable Logic (PL). Ang Figure 2.1 nagpakita sa usa ka overview sa Zynq APSoC nga arkitektura, nga adunay kolor nga PS nga light green ug ang PL sa yellow. Timan-i nga ang PCIe Gen2 controller ug Multi-gigabit transceiver dili magamit sa Zynq-7020 o Zynq-7010 device. 
(https://reference.digilentinc.com/_detail/zybo/zyng1.png?id=reference%3Aprogrammable-logic%3Aarty-z7%3Areference-manual)
Figure 2.1 Zynq APSoC nga arkitektura
Ang PL halos parehas sa usa ka Xilinx 7-series Artix FPGA, gawas nga kini adunay daghang mga dedikado nga mga pantalan ug mga bus nga hugot nga gihiusa kini sa PS. Ang PL wala usab maglangkob sa parehas nga hardware sa pag-configure sama sa usa ka tipikal nga 7-serye nga FPGA, ug kinahanglan kini nga i-configure direkta sa processor o pinaagi sa JTAG pantalan.
Ang PS naglangkob sa daghang mga sangkap, lakip ang Application Processing Unit (APU, nga naglakip sa 2 Cortex-A9 processors), Advanced Microcontroller Bus Architecture (AMBA) Interconnect, DDR3 Memory controller, ug lain-laing mga peripheral controllers uban sa ilang mga inputs ug outputs multiplexed ngadto sa 54 nga gipahinungod. mga pin (gitawag nga Multiplexed I/O, o MIO pins). Ang peripheral controllers nga walay inputs ug outputs nga konektado sa MIO pins mahimo hinuong rota sa ilang I/O pinaagi sa PL, pinaagi sa Extended-MIO (EMIO) interface. Ang peripheral controllers konektado sa mga processor isip mga ulipon pinaagi sa AMBA interconnect ug adunay mga readable/writable control registers nga ma-address sa memory space sa mga processor. Ang programmable logic konektado usab sa interconnect isip usa ka ulipon, ug ang mga disenyo mahimong mag-implementar og daghang mga cores sa FPGA nga panapton nga ang matag usa usab adunay mga addressable control registers. Dugang pa, ang mga core nga gipatuman sa PL mahimong maka-trigger sa mga interrupts sa mga processor (koneksyon nga wala gipakita sa Fig. 3) ug makahimo sa DMA accesses sa DDR3 memory.
Adunay daghang mga aspeto sa Zynq APSoC nga arkitektura nga lapas sa sakup niini nga dokumento. Alang sa kompleto ug bug-os nga paghulagway, tan-awa ang Zynq Technical Reference nga manwal ug585-Zynq-7000TRM [PDF]
Ang talaan 2.1 naghulagway sa mga eksternal nga sangkap nga konektado sa MIO pin sa Arty Z7. Ang Zynq Preset File makita sa Arty Z7 Resource Center (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start) mahimong ma-import ngadto sa EDK ug Vivado Designs aron hustong i-configure ang PS aron magamit kini nga mga peripheral.
| MIO 500 3.3 V | Mga peripheral |
| Pin | ENET 0 | SPI Flash | USB 0 | taming | UART 0 |
| 0 (N/C) | |||||
| 1 | CS () | ||||
| 2 | DQ0 | ||||
| 3 | DQ1 | ||||
| 4 | DQ2 | ||||
| 5 | DQ3 | ||||
| 6 | SCLK () | ||||
| 7 (N/C) | |||||
| 8 | SLCK FB | ||||
| 9 | Pag-reset sa Ethernet | ||||
| 10 | Pag-interrupt sa Ethernet | ||||
| 11 | USB Over Current | ||||
| 12 | Pag-reset sa Shield | ||||
| 13 (N/C) | |||||
| 14 | UART Input | ||||
| 15 | UART Output |
| MIO 501 1.8V | Mga peripheral | ||
| Pin | ENET 0 | USB 0 | SDIO 0 |
| 16 | TXCK | ||
| 17 | TXD0 | ||
| 18 | TXD1 | ||
| 19 | TXD2 | ||
| 20 | TXD3 | ||
| 21 | TXCTL | ||
| 22 | RXCK | ||
| 23 | RXD0 | ||
| 24 | RXD1 | ||
| 25 | RXD2 | ||
| 26 | RXD3 | ||
| 27 | RXCTL | ||
| 28 | DATA4 | ||
| 29 | Giklaro ni DIR | ||
| 30 | STP | ||
| 31 | NXT | ||
| 32 | DATA0 | ||
| 33 | DATA1 | ||
| 34 | DATA2 | ||
| 35 | DATA3 | ||
| 36 | CLK | ||
| 37 | DATA5 | ||
| 38 | DATA6 | ||
| 39 | DATA7 | ||
| 40 | CCLK | ||
| 41 | CMD | ||
| 42 | D0 | ||
| 43 | D1 | ||
| 44 | D2 | ||
| 45 | D3 | ||
| 46 | RESETN | ||
| 47 | CD | ||
| 48 (N/C) | |||
| 49 (N/C) | |||
| 50 (N/C) | |||
| 51 (N/C) | |||
| 52 | MDC | ||
| 53 | MDIO |
Pag-configure sa Zynq
Dili sama sa Xilinx FPGA nga mga aparato, ang mga aparato sa APSoC sama sa Zynq-7020 gidisenyo sa palibot sa processor, nga naglihok ingon usa ka master sa programmable logic fabric ug tanan nga uban pang on-chip peripheral sa sistema sa pagproseso. Kini ang hinungdan sa proseso sa Zynq boot nga mas susama sa usa ka microcontroller kay sa usa ka FPGA. Kini nga proseso naglakip sa pagkarga sa processor ug pag-execute sa Zynq Boot Image, nga naglakip sa First Stage Bootloader (FSBL), usa ka bitstream alang sa pag-configure sa programmable logic (opsyonal), ug usa ka user application. Ang proseso sa boot gibuak sa tulo ka stages:
Stage 0
Human mapaandar ang Arty Z7 o ma-reset ang Zynq (sa software o pinaagi sa pagpindot sa SRST), usa sa mga processor (CPU0) magsugod sa pagpatuman sa internal nga piraso sa read-only code nga gitawag og BootROM. Kung ug kung ang Zynq bag-o lang gipaandar, ang BootROM una nga mag-latch sa estado sa mga pin sa mode sa rehistro sa mode (ang mga pin sa mode gilakip sa JP4 sa Arty Z7). Kung ang BootROM gipatuman tungod sa usa ka panghitabo sa pag-reset, nan ang mga pin sa mode wala ma-latch, ug ang miaging kahimtang sa mode register gigamit. Kini nagpasabot nga ang Arty Z7 nagkinahanglan og power cycle aron marehistro ang bisan unsang kausaban sa programming mode jumper (JP4). Sunod, ang BootROM mokopya sa usa ka FSBL gikan sa porma sa non-volatile memory nga gitakda sa mode register ngadto sa 256 KB sa internal RAM () sulod sa APU (gitawag nga On-Chip Memory, o OCM). Ang FSBL kinahanglang maputos sa Zynq Boot Image aron ang BootROM makakopya niini sa husto. Ang katapusang butang nga gibuhat sa BootROM mao ang pagtugyan sa pagpatay sa FSBL sa OCM.
Stage 1
Atol niini nga stage, unang nahuman sa FSBL ang pag-configure sa mga sangkap sa PS, sama sa DDR memory controller. Dayon, kung ang usa ka bitstream anaa sa Zynq Boot Image, kini gibasa ug gigamit sa pag-configure sa PL. Sa katapusan, ang aplikasyon sa gumagamit gikarga sa panumduman gikan sa Zynq Boot Image, ug ang pagpatay gihatag niini.
Stage 2
Ang kataposang stage mao ang pagpatuman sa aplikasyon sa user nga gikarga sa FSBL. Mahimo kini nga bisan unsang klase sa programa, gikan sa usa ka yano nga disenyo sa "Hello World" hangtod sa usa ka Second Stage Boot loader gigamit sa pag-boot sa usa ka operating system sama sa Linux. Alang sa mas bug-os nga pagpatin-aw sa proseso sa pag-boot, tan-awa ang Kapitulo 6 sa Zynq Technical Reference manual (Suporta [PDF]).
Ang Zynq Boot Image gimugna gikan sa Vivado ug Xilinx Software Development Kit (Xilinx SDK). Alang sa kasayuran sa paghimo niini nga imahe palihug tan-awa ang magamit nga dokumentasyon sa Xilinx alang sa kini nga mga himan.
Ang Arty Z7 nagsuporta sa tulo ka lainlaing boot mode: microSD, Quad SPI Flash, ug JTAG. Ang boot mode gipili gamit ang Mode jumper (JP4), nga makaapekto sa estado sa Zynq configuration pins human sa power-on. Ang Figure 3.1 naghulagway kung giunsa ang Zynq configuration pin konektado sa Arty Z7.
(https://reference.digilentinc.com/_detail/reference/programmable-logic/arty-z7/arty-z7-config.png?d=reference%3Aprogrammable-ogic%3Aartyz7%3Areference-manual)
Hulagway 3.1. Arty Z7 configuration pins.
Ang tulo ka boot mode gihulagway sa mosunod nga mga seksyon.
microSD Boot Mode
Gisuportahan sa Arty Z7 ang pag-boot gikan sa usa ka microSD card nga gisulud sa konektor nga J9. Ang mosunod nga pamaagi magtugot kanimo sa pag-boot sa Zynq gikan sa microSD gamit ang usa ka standard nga Zynq Boot Image nga gihimo gamit ang Xilinx nga mga himan:
- I-format ang microSD card gamit ang FAT32 file sistema.
- Kopyaha ang Zynq Boot Image nga gihimo gamit ang Xilinx SDK sa microSD card.
- Usba ang ngalan sa Zynq Boot Image sa microSD card ngadto sa BOOT.bin.
- Ipagawas ang microSD card gikan sa imong computer ug isulod kini sa connector J9 sa Arty Z7.
- I-attach ang power source sa Arty Z7 ug pilia kini gamit ang JP5.
- Ibutang ang usa ka jumper sa JP4, ipamubo ang duha ka tumoy nga mga pin (gibutangan og "SD").
- I-on ang pisara. Ang board karon mag-boot sa imahe sa microSD card.
Quad SPI Boot Mode
Ang Arty Z7 adunay onboard nga 16MB Quad-SPI Flash diin ang Zynq mahimong mag-boot. Ang dokumentasyon nga makuha gikan sa Xilinx naghulagway unsaon paggamit ang Xilinx SDK sa pagprograma sa Zynq Boot Image ngadto sa Flash device nga gilakip sa Zynq. Sa higayon nga ang Quad SPI Flash na-load na sa Zynq Boot Image, ang mosunod nga mga lakang mahimong sundan aron ma-boot gikan niini:
- I-attach ang power source sa Arty Z7 ug pilia kini gamit ang JP5.
- Ibutang ang usa ka jumper sa JP4, ipamubo ang duha ka center pin (gibutangan og "QSPI").
- I-on ang pisara. Ang board karon mag-boot sa imahe nga gitipigan sa Quad SPI flash.
JTAG Boot Mode
Sa dihang gibutang sa JTAG boot mode, ang processor maghulat hangtud nga ang software ma-load sa usa ka host computer gamit ang Xilinx tools. Human ma-load ang software, posible nga tugotan ang software nga magsugod sa pagpatuman, o laktawan kini nga linya pinaagi sa linya gamit ang Xilinx SDK.
Posible usab nga direkta nga i-configure ang PL sa JTAG, independente sa processor. Mahimo kini gamit ang Vivado Hardware Server.
Ang Arty Z7 gi-configure aron mag-boot sa Cascaded JTAG mode, nga nagtugot sa PS nga ma-access pinaagi sa samang JTAG pantalan isip PL. Posible usab nga i-boot ang Arty Z7 sa Independent JTAG mode pinaagi sa pagkarga sa usa ka jumper sa JP2 ug pagpamubo niini. Kini ang hinungdan nga ang PS dili ma-access gikan sa onboard nga JTAG circuitry, ug ang PL ra ang makita sa kadena sa pag-scan. Aron ma-access ang PS sa JTAG samtang sa independente nga JTAG mode, ang mga tiggamit kinahanglan nga ruta sa mga signal alang sa PJTAG peripheral sa ibabaw sa EMIO, ug gamita ang usa ka eksternal nga aparato aron makigkomunikar niini.
Quad SPI Flash
Ang Arty Z7 adunay usa ka Quad SPI serial NOR flash. Ang Spansion S25FL128S gigamit niini nga board. Ang Multi-I/O SPI Flash memory gigamit sa paghatag ug non-volatile code ug data storage. Mahimo kining gamiton sa pagsugod sa PS subsystem ingon man sa pag-configure sa PL subsystem. Ang may kalabutan nga mga hiyas sa device mao ang:
- 16 MB ()
- x1, x2, ug x4 nga suporta
- Ang katulin sa bus hangtod sa 104 MHz (), nagsuporta sa mga rate sa pagsumpo sa Zynq @ 100 MHz (). Sa Quad SPI mode, kini gihubad ngadto sa 400Mbs
- Gipadagan gikan sa 3.3V
Ang SPI Flash nagkonektar sa Zynq-7000 APSoC ug nagsuporta sa Quad SPI interface. Nagkinahanglan kini og koneksyon sa piho nga mga pin sa MIO Bank 0/500, ilabi na sa MIO[1:6,8] ingon nga gilatid sa Zynq datasheet. Quad-SPI feedback mode gigamit, sa ingon qspi_sclk_fb_out/MIO [8] gibiyaan nga gawasnon nga mag-toggle ug konektado lamang sa usa ka 20K pull-up resistor sa 3.3V. Gitugotan niini ang usa ka Quad SPI nga frequency sa orasan nga mas dako kaysa FQSPICLK2 (Tan-awa ang Zynq Technical Reference nga manwal
( ug585-Zynq-7000-TRM [PDF]) alang sa dugang bahin niini).
Memorya sa DDR
Ang Arty Z7 naglakip sa IS43TR16256A-125KBL DDR3 nga mga sangkap sa memorya nga naghimo sa usa ka ranggo, 16-bit nga lapad nga interface, ug usa ka kinatibuk-an nga 512MiB nga kapasidad. Ang DDR3 konektado sa hard memory controller sa Processor Subsystem (PS), ingon nga gilatid sa Zynq documentation.
Ang PS naglakip sa usa ka AXI memory port interface, usa ka DDR controller, ang kaubang PHY, ug usa ka dedikado nga I/O nga bangko. Ang interface sa memorya sa DDR3 nagpadali hangtod sa 533 MHz ()/1066 Mbps gisuportahan¹.
Ang Arty Z7 gi-ruta nga adunay 40 ohms (+/-10%) trace impedance alang sa single-ended signal, ug ang differential clock ug strobes gibutang sa 80 ohms (+/-10%). Ang usa ka bahin nga gitawag DCI (Digitally Controlled Impedance) gigamit aron ipares ang kusog sa drive ug impedance sa pagtapos sa mga PS pin sa trace impedance. Sa bahin sa memorya, ang matag chip nag-calibrate sa on-die nga pagtapos niini ug kusog sa pagmaneho gamit ang 240-ohm resistor sa ZQ pin.
Tungod sa mga rason sa layout, ang duha ka data byte nga grupo (DQ[0-7], DQ[8-15]) gibaylo. Sa parehas nga epekto, ang mga bits sa datos sa sulod sa mga grupo sa byte gibaylo usab. Kini nga mga pagbag-o klaro sa tiggamit. Atol sa tibuok proseso sa disenyo, ang Xilinx PCB nga mga giya gisunod.
Ang mga memory chips ug ang PS DDR bank gipaandar gikan sa 1.5V nga suplay. Ang tunga-tunga nga punto nga reperensiya sa 0.75V gimugna sa usa ka yano nga resistor divider ug anaa sa Zynq isip usa ka eksternal nga reperensiya.
Alang sa husto nga operasyon, hinungdanon nga ang PS memory controller ma-configure sa husto. Ang mga setting gikan sa aktuwal nga lami sa memorya hangtod sa mga paglangan sa pagsubay sa board. Para sa imong kasayon, ang Zynq preset file kay ang Arty Z7 gihatag sa sentro sa kahinguhaan
(https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start) ug awtomatiko nga gi-configure ang Zynq Processing System IP core nga adunay husto nga mga parameter.
Alang sa labing maayo nga pasundayag sa DDR3, ang pagbansay sa DRAM gipagana alang sa pag-leveling sa pagsulat, pagbasa sa ganghaan, ug pagbasa sa mga kapilian sa mata sa datos sa PS Configuration Tool sa Xilinx nga mga himan. Ang pagbansay gihimo sa dinamikong paagi sa controller aron sa pag-asoy sa mga pagkalangan sa board, mga kausaban sa proseso ug thermal drift. Ang labing maayo nga mga kantidad sa pagsugod alang sa proseso sa pagbansay mao ang mga paglangan sa board (paglangay sa pagpadaghan) alang sa pipila nga mga signal sa memorya.
Ang mga paglangan sa board gitakda alang sa matag usa sa mga byte nga grupo. Kini nga mga parameter espesipiko sa board ug gikalkulo gikan sa mga taho sa gitas-on sa pagsubay sa PCB. Ang mga bili sa DQS ngadto sa CLK Delay ug Board Delay espesipikong kalkulado sa Arty Z7 memory interface sa disenyo sa PCB.
Alang sa dugang nga mga detalye sa operasyon sa memory controller, tan-awa ang Xilinx Zynq Technical Reference manual ( ug585-Zynq-7000-TRM [PDF]).
¹Ang pinakataas nga aktuwal nga frequency sa orasan mao ang 525 MHz () sa Arty Z7 tungod sa limitasyon sa PLL.
USB UART Bridge (Serial Port)
Ang Arty Z7 naglakip sa usa ka FTDI FT2232HQ USB-UART bridge (gilakip sa connector J14) nga nagtugot kanimo sa paggamit sa mga aplikasyon sa PC sa
makigkomunikar sa board gamit ang standard COM port commands (o ang TTY interface sa Linux). Ang mga drayber awtomatik nga na-install sa Windows ug mas bag-ong mga bersyon sa Linux. Ang data sa serial port giilisan sa Zynq gamit ang two-wire serial port (TXD/RXD). Human ma-install ang mga drayber, ang mga I/O commands mahimong gamiton gikan sa PC nga gitumong ngadto sa COM port aron makahimo og serial data traffic sa Zynq pins. Ang pantalan gihigot sa PS (MIO) nga mga pin ug mahimong gamiton sa kombinasyon sa UART controller.
Ang Zynq preset file (anaa sa Arty Z7 Resource Center (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start))
nag-atiman sa pagmapa sa hustong MIO pins ngadto sa UART 0 controller ug naggamit sa mosunod nga default protocol parameters: 115200 baud rate, 1 stop bit, walay parity, 8-bit character length.
Duha ka on-board status LEDs naghatag og biswal nga feedback sa trapiko nga nagdagayday sa pantalan: ang transmit LED () (LD11) ug ang receive LED () (LD10). Ang mga ngalan sa signal nga nagpasabot sa direksyon gikan sa punto-sa-view sa DTE (Data Terminal Equipment), sa niini nga kaso ang PC.
Ang FT2232HQ gigamit usab isip controller alang sa Digilent USB-JTAG circuitry, apan ang USB-UART ug USB-JTAG ang mga gimbuhaton molihok nga hingpit nga independente sa usag usa. Ang mga programmer nga interesado sa paggamit sa UART functionality sa FT2232 sulod sa ilang disenyo dili kinahanglan nga mabalaka mahitungod sa JTAG circuitry nga nakabalda sa mga pagbalhin sa datos sa UART, ug vice versa. Ang kombinasyon niining duha ka mga feature ngadto sa usa ka device nagtugot sa Arty Z7 nga maprograma, makigkomunikar pinaagi sa UART, ug powered gikan sa usa ka computer nga gilakip sa usa ka Micro USB cable.
Ang DTR signal gikan sa UART controller sa FT2232HQ konektado sa MIO12 sa Zynq device pinaagi sa JP1. Kung ang Arduino IDE i-port aron magtrabaho kauban ang Arty Z7, kini nga jumper mahimong mub-on ug ang MIO12 mahimong magamit aron ibutang ang Arty Z7 sa usa ka "andam nga makadawat usa ka bag-ong sketch" nga estado. Kini mosundog sa kinaiya sa kasagaran nga Arduino IDE boot-loaders.
microSD Slot
Ang Arty Z7 naghatag og MicroSD slot (J9) alang sa non-volatile external memory storage ingon man sa pag-boot sa Zynq. Ang slot kay wired sa Bank 1/501 MIO[40-47], lakip ang Card Detect. Sa bahin sa PS, ang peripheral SDIO 0 gimapa sa kini nga mga pin ug gikontrol ang komunikasyon sa SD card. Ang pinout makita sa Table 7.1. Ang peripheral controller nagsuporta sa 1-bit ug 4-bit nga SD transfer modes apan wala mosuporta sa SPI mode. Base sa Zynq Technical Reference manual ( Suporta [PDF]), Ang SDIO host mode mao ra ang gisuportahan nga mode.
| Ngalan sa Signal | Deskripsyon | Zynq Pin | SD Slot Pin |
| SD_D0 | Data[0] | MIO42 | 7 |
| SD_D1 | Data[1] | MIO43 | 8 |
| SD_D2 | Data[2] | MIO44 | 1 |
| SD_D3 | Data[3] | MIO45 | 2 |
| SD_CCLK | Relo | MIO40 | 5 |
| SD_CMD | Sugo | MIO41 | 3 |
| SD_CD | Card Detect | MIO47 | 9 |
Talaan 7.1. microSD pinout
Ang SD slot gipaandar gikan sa 3.3V apan konektado pinaagi sa MIO Bank 1/501 (1.8V). Busa, ang TI TXS02612 level shifter naghimo niini nga paghubad. Ang TXS02612 sa pagkatinuod usa ka 2-port SDIO port expander, apan ang level shifter function ra ang gigamit. Ang diagram sa koneksyon makita sa Figure 7.1. Ang pagmapa sa husto nga mga pin ug pag-configure sa interface gidumala sa mga preset nga Arty 7 Zynq file, anaa sa Arty Z7 Resource Center (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start).
(https://reference.digilentinc.com/_detail/reference/programmable-logic/arty-z7/arty-z7-microsd.png?id=reference%3Aprogrammable-logic%3Aartyz7%3Areference-manual)
Hulagway 7.1. mga signal sa microSD slot
Parehong low-speed ug high-speed nga mga kard gisuportahan, ang pinakataas nga frequency sa orasan mao ang 50 MHz (). Ang Class 4 card o mas maayo kay
girekomendar.
Tan-awa ang seksyon 3.1 alang sa kasayuran kung giunsa ang pag-boot gikan sa usa ka SD card. Para sa dugang nga impormasyon, konsultaha ang Zynq Technical Reference manual ( ug585-Zynq-7000-TRM [PDF]).
USB Host
Ang Arty Z7 nagpatuman sa usa sa duha ka magamit nga PS USB OTG interface sa Zynq device. Usa ka Microchip USB3320 USB 2.0 Transceiver Chip nga adunay 8-bit ALPI interface ang gigamit isip PHY. Ang PHY adunay kompleto nga HS-USB Physical Front-End nga nagsuporta sa katulin nga hangtod sa 480Mbs. Ang PHY konektado sa MIO Bank 1/501, nga gipaandar sa 1.8V. Ang usb0 peripheral gigamit sa PS, konektado pinaagi sa MIO [28-39]. Ang USB OTG interface gi-configure aron molihok isip usa ka embedded host. Ang USB OTG ug USB device modes dili suportado.
Ang Arty Z7 sa teknikal usa ka "naka-embed nga host" tungod kay wala kini maghatag sa gikinahanglan nga 150 µF nga kapasidad sa VBUS nga gikinahanglan aron mahimong kuwalipikado isip usa ka host sa kinatibuk-ang katuyoan. Posible nga usbon ang Arty Z7 aron kini makasunod sa kinatibuk-ang katuyoan nga kinahanglanon sa USB host pinaagi sa pagkarga sa C41 nga adunay 150 µF capacitor. Ang mga eksperyensiyado lamang sa pagsolda sa gagmay nga mga sangkap sa mga PCB ang kinahanglan nga mosulay niini nga pagtrabaho pag-usab. Daghang mga USB peripheral nga aparato ang molihok nga maayo nga wala magkarga sa C41. Kung ang Arty Z7 gi-configure ingon usa ka naka-embed nga host o usa ka host sa kinatibuk-ang katuyoan, makahatag kini 500 mA sa linya sa 5V VBUS. Timan-i nga ang pag-load sa C41 mahimong hinungdan nga ang Arty Z7 ma-reset kung mag-boot ang naka-embed nga Linux samtang gipaandar gikan sa USB port, bisan kung adunay USB device nga konektado sa host port. Kini tungod sa in-rush nga kasamtangan nga gipahinabo sa C41 kung ang USB host controller gipagana ug ang VBUS power switch (IC9) gi-on.
Timan-i nga kung ang imong disenyo naggamit sa USB Host port (naka-embed o kinatibuk-ang katuyoan), nan ang Arty Z7 kinahanglan nga gipaandar pinaagi sa usa ka baterya o wall adapter nga makahimo sa paghatag og dugang nga gahum (sama sa usa nga gilakip sa Arty Z7 accessory kit).
Ethernet PHY
Ang Arty Z7 naggamit ug Realtek RTL8211E-VL PHY aron ipatuman ang 10/100/1000 Ethernet port para sa koneksyon sa network. Ang PHY nagkonektar sa MIO Bank 501 (1.8V) ug nag-interface sa Zynq-7000 APSoC pinaagi sa RGMII alang sa datos ug MDIO alang sa pagdumala. Ang auxiliary interrupt (INTB) ug reset (PHYRSTB) signal nagkonektar sa MIO pins MIO10 ug MIO9, matag usa.
Hulagway 9.1. Mga signal sa Ethernet PHY
Human sa power-up, ang PHY magsugod sa Auto-Negotiation enabled, advertising 10/100/1000 link speeds ug full-duplex. Kung adunay usa ka kauban nga adunay kapabilidad sa Ethernet nga konektado, ang PHY awtomatik nga maghimo usa ka link niini, bisan kung ang Zynq wala ma-configure.
Duha ka status indicator LED ang on-board duol sa RJ-45 connector nga nagpaila sa traffic (LD9) ug balido nga link-state (LD8). Ang talaan 9.1 nagpakita sa default nga kinaiya.
| Kalihokan | Tiglaraw | Estado | Deskripsyon |
| LINK | LD8 | Padayon Sa | Link 10/100/1000 |
| Pagkidlap 0.4s ON, 2s OFF | Link, Energy Efficient Ethernet (EEE) mode | ||
| BUHAT | LD9 | Pagkuplak | Pagpasa o Pagdawat |
Talaan 9.1. Mga LED nga status sa Ethernet.
Ang Zynq naglakip sa duha ka independente nga Gigabit Ethernet Controllers. Nagpatuman sila og 10/100/1000 half/full-duplex Ethernet MAC. Niining duha, ang GEM 0 mahimong mapa sa MIO pins diin konektado ang PHY. Tungod kay ang MIO bank gipaandar gikan sa 1.8V, ang RGMII interface naggamit sa 1.8V HSTL Class 1 nga mga drayber. Alang niining I/O standard, ang external reference sa 0.9V gihatag sa bank 501 (PS_MIO_VREF). Ang pagmapa sa husto nga mga pin ug pag-configure sa interface gidumala sa Arty Z7 Zynq Presets file, anaa sa Arty Z7 Resource Center (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start).
Bisan tuod ang default power-up configuration sa PHY mahimong igo sa kadaghanan sa mga aplikasyon, ang MDIO bus anaa alang sa pagdumala. Ang RTL8211E-VL gi-assign sa 5-bit address 00001 sa MDIO bus. Uban sa yano nga pagrehistro sa pagbasa ug pagsulat nga mga sugo, ang impormasyon sa status mahimong basahon o mausab ang configuration. Ang Realtek PHY nagsunod sa usa ka industriya-standard nga mapa sa rehistro alang sa batakang pag-configure.
Ang espesipikasyon sa RGMII nagtawag alang sa pagdawat (RXC) ug pagpasa sa orasan (TXC) nga malangan kalabot sa mga signal sa datos (RXD[0:3], RXCTL ug TXD[0:3], TXCTL). Ang mga giya sa Xilinx PCB nagkinahanglan usab niini nga paglangan nga idugang. Ang RTL8211E-VL makahimo sa pagsal-ot sa usa ka 2ns nga paglangan sa TXC ug RXC aron ang mga pagsubay sa board dili na kinahanglan nga himoon pa.
Ang PHY gi-orasan gikan sa samang 50 MHz () oscillator nga nag-oras sa Zynq PS. Ang parasitic capacitance sa duha ka mga load igo nga ubos aron madala gikan sa usa ka tinubdan.
Sa usa ka Ethernet network, ang matag node nanginahanglan usa ka talagsaon nga MAC address. Alang niini, ang one-time-programmable (OTP) nga rehiyon sa Quad-SPI flash na-program na sa pabrika nga adunay 48-bit nga globally unique nga EUI-48/64™ compatible identifier. Ang OTP address range [0x20;0x25] naglangkob sa identifier nga ang unang byte sa transmission byte order anaa sa pinakaubos nga adres. Tan-awa ang Flash memory datasheet (http://www.cypress.com/file/177966/download) alang sa impormasyon kon unsaon pag-access sa mga rehiyon sa OTP. Kung gigamit ang Petalinux, awtomatiko kini nga gidumala sa U-boot boot-loader, ug ang sistema sa Linux awtomatikong gi-configure aron magamit kining talagsaon nga MAC address.
Alang sa dugang nga impormasyon sa paggamit sa Gigabit Ethernet MAC, tan-awa ang Zynq Technical Reference nga manwal
( ug585-Zynq-7000-TRM [PDF]).
HDMI
Ang Arty Z7 naglangkob sa duha ka wala ma-buffer nga HDMI port: usa ka source port J11 (output), ug usa ka sink port J10 (input). Ang duha nga mga pantalan naggamit sa HDMI type- A nga mga sudlanan nga adunay data ug mga signal sa orasan nga natapos ug direktang konektado sa Zynq PL.
Parehong HDMI ug DVI nga sistema naggamit sa parehas nga TMDS signaling standard, direkta nga gisuportahan sa Zynq PL's user I/O infrastructure. Usab, ang mga gigikanan sa HDMI pabalik nga nahiuyon sa mga lababo sa DVI, ug vice versa. Busa, ang yano nga passive adapters (anaa sa kadaghanan sa mga tindahan sa elektroniko) mahimong magamit sa pagmaneho sa usa ka monitor sa DVI o pagdawat usa ka input sa DVI. Ang HDMI receptacle naglakip lang sa digital signal, mao nga DVI-D mode ra ang posible.
Ang 19-pin HDMI connectors naglakip sa tulo ka differential data channels, usa ka differential clock channel lima GND () koneksyon, usa ka-wire nga Consumer Electronics Control (CEC) nga bus, usa ka duha ka-wire nga Display Data Channel (DDC) bus nga usa ka I2C bus, usa ka Hot Plug Detect (HPD) nga signal, usa ka 5V nga signal nga makahimo sa paghatud hangtod sa 50mA , ug usa ka reserved (RES) pin. Ang tanan nga non-power signal kay wired sa Zynq PL gawas sa RES.
| Pin/Signal | J11 (tinubdan) | J10 (lababo) | ||
| Deskripsyon | FPGA pin | Deskripsyon | FPGA pin | |
| D[2]_P, D[2]_N | Output sa datos | J18, H18 | Pag-input sa datos | N20, P20 |
| D[1]_P, D[1]_N | Output sa datos | K19, J19 | Pag-input sa datos | T20, U20 |
| D[0]_P, D[0]_N | Output sa datos | K17, K18 | Pag-input sa datos | V20, W20 |
| CLK_P, CLK_N | Output sa orasan | L16, L17 | Pag-input sa orasan | N18, P19 |
| CEC | Consumer Electronics Control bidirectional (opsyonal) | G15 | Consumer Electronics Control bidirectional (opsyonal) | H17 |
| SCL, SDA | DDC bidirectional (opsyonal) | M17, M18 | DDC bidirectional | U14, U15 |
| HPD/HPA | Ang hot-plug detect input (balit-ad, opsyonal) | R19 | Hot-plug assert nga output | T19 |
Talaan 10.1. Deskripsyon ug assignment sa HDMI pin.
Mga Signal sa TMDS
Ang HDMI/DVI usa ka high-speed digital video stream interface gamit ang transition-minimized differential signaling (TMDS). Aron magamit sa hustong paagi ang bisan hain sa mga HDMI port, ang usa ka standard-compliant nga transmitter o receiver kinahanglan nga ipatuman sa Zynq PL. Ang mga detalye sa pagpatuman kay gawas sa sakup niini nga manwal. Tan-awa ang video-library IP Core repository sa Digilent GitHub (https://github.com/Digilent) para sa andam-gamiton nga reference IP.
Mga signal sa auxiliary
Sa matag higayon nga ang usa ka lababo andam na ug gusto nga ipahibalo ang presensya niini, kini nagkonektar sa 5V0 supply pin ngadto sa HPD pin. Sa Arty Z7, gihimo kini pinaagi sa pagmaneho sa taas nga signal sa Hot Plug Assert. Timan-i nga kini kinahanglan lamang nga buhaton human ang usa ka DDC channel nga ulipon na-implementar sa Zynq PL ug andam sa pagpadala sa display data.
Ang Display Data Channel, o DDC, usa ka koleksyon sa mga protocol nga makahimo sa komunikasyon tali sa display (sink) ug graphics adapter (source). Ang DDC2B nga variant gibase sa I2C, ang bus master mao ang tinubdan ug ang bus slave ang lababo. Kung ang usa ka tinubdan nakamatikod sa usa ka taas nga lebel sa HPD pin, gipangutana niini ang lababo sa DDC bus alang sa mga kapabilidad sa video. Gitino niini kung ang lababo kay DVI o HDMI-kaya ug unsa nga mga resolusyon ang gisuportahan. Pagkahuman ra magsugod ang pagpasa sa video. Tan-awa ang mga detalye sa VESA E-DDC para sa dugang nga impormasyon.
Ang Consumer Electronics Control, o CEC, usa ka opsyonal nga protocol nga nagtugot sa pagkontrol sa mga mensahe nga ipasa sa usa ka HDMI chain tali sa lain-laing mga produkto. Usa ka komon nga kaso sa paggamit mao ang usa ka TV nga nagpasa sa mga mensahe sa pagkontrol nga naggikan sa usa ka universal remote ngadto sa usa ka DVR o satellite receiver. Kini usa ka one-wire protocol sa 3.3V nga lebel nga konektado sa usa ka Zynq PL user I/O pin. Ang wire mahimong kontrolado sa usa ka open-drain nga paagi nga nagtugot sa daghang mga himan nga nagpaambit sa usa ka komon nga CEC wire. Tan-awa ang CEC addendum sa HDMI 1.3 o sa ulahi nga mga detalye alang sa dugang nga impormasyon.
Mga gigikanan sa Orasan
Naghatag ang Arty Z7 og 50 MHz () orasan sa Zynq PS_CLK input, nga gigamit sa paghimo sa mga orasan alang sa matag usa sa mga subsystem sa PS. Ang 50 MHz () Ang input nagtugot sa processor sa pag-operate sa pinakataas nga frequency nga 650 MHz () ug ang DDR3 memory controller nga mo-operate sa maximum nga 525 MHz () (1050 Mbps). Ang Arty Z7 Zynq Preset file anaa sa Arty Z7 Resource Center (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start) mahimong ma-import ngadto sa Zynq Processing System IP core sa usa ka proyekto sa Vivado aron hustong i-configure ang Zynq aron magtrabaho uban sa 50 MHz () input nga orasan.
Ang PS adunay gipahinungod nga PLL nga makahimo sa pagmugna hangtod sa upat ka mga reperensya nga orasan, ang matag usa adunay mga na-settable nga frequency, nga magamit sa orasan nga naandan nga lohika nga gipatuman sa PL. Dugang pa, ang Arty Z7 naghatag usa ka eksternal nga 125 MHz () reference nga orasan direkta sa pin H16 sa PL. Ang eksternal nga reperensya nga orasan nagtugot sa PL nga magamit nga hingpit nga independente sa PS, nga mahimong mapuslanon alang sa yano nga mga aplikasyon nga wala magkinahanglan usa ka processor.
Ang PL sa Zynq naglakip usab sa MMCM's ug PLL's nga mahimong magamit sa pagmugna og mga orasan nga adunay tukma nga frequency ug phase relationships. Bisan asa sa upat ka PS reference nga mga orasan o ang 125 MHz () ang eksternal nga reperensya nga orasan mahimong magamit ingon usa ka input sa mga MMCM ug PLL. Ang Arty Z7-10 naglakip sa 2 MMCM's ug 2 PLL's, ug ang Arty Z7-20 naglakip sa 4 MMCM's ug 4 PLL's. Para sa bug-os nga paghulagway sa mga kapabilidad sa Zynq PL clocking resources, tan-awa ang "7 Series FPGAs Clocking Resources User Guide" nga anaa gikan sa Xilinx.
Ang Figure 11.1 naglatid sa clocking scheme nga gigamit sa Arty Z7. Timan-i nga ang reference clock output gikan sa Ethernet PHY gigamit isip 125 MHz () reference nga orasan sa PL, aron maputol ang gasto sa paglakip sa usa ka gipahinungod nga oscillator alang niini nga katuyoan. Hinumdumi nga ang CLK125 ma-disable kung ang Ethernet PHY (IC1) gihimo sa pag-reset sa hardware pinaagi sa pagpaubos sa signal sa PHYRSTB.
Hulagway 11.1. Arty Z7 nga orasan.
Panguna nga I/O
Ang Arty Z7 board naglakip sa duha ka tri-color nga LED, 2 switch, 4 pushbuttons, ug 4 ka indibidwal nga LEDs sama sa gipakita sa Figure 12.1. Ang mga pushbutton ug slide switch konektado sa Zynq PL pinaagi sa mga serye nga resistor aron malikayan ang kadaot gikan sa wala tuyoa nga mga short circuit (mahimo mahitabo ang usa ka short circuit kung ang usa ka FPGA pin nga gi-assign sa usa ka push button o slide switch wala tuyoa nga gihubit isip output). Ang upat ka mga pushbutton kay "makadiyot" nga mga switch nga kasagarang makamugna og ubos nga output kon sila nagpahulay, ug usa ka taas nga output lamang kon kini gipugos. Ang mga slide switch makamugna kanunay nga taas o ubos nga mga input depende sa ilang posisyon.
Hulagway 12.1. Arty Z7 GPIO ().
Ang upat ka indibidwal nga high-efficiency LEDs kay anode-connected sa Zynq PL pinaagi sa 330-ohm resistors, mao nga kini mo-on kung ang usa ka logic high vol.tage gipadapat sa ilang tagsa-tagsa nga I/O pin. Ang dugang nga mga LED nga dili ma-access sa user nagpaila sa power-on, PL programming status, ug USB ug Ethernet port status.
Tri-Color nga mga LED
Ang Arty Z7 board adunay duha ka tri-color nga LED. Ang matag tri-kolor LED () adunay tulo ka input signal nga nagduso sa mga cathodes sa tulo ka gagmay nga internal nga mga LED: usa ka pula, usa ka asul, ug usa ka berde. Ang pagmaneho sa signal nga katumbas sa usa niini nga mga kolor nga taas ang modan-ag sa internal LED (). Ang input signal gimaneho sa Zynq PL pinaagi sa usa ka transistor, nga nagbalit-ad sa mga signal. Busa, sa kahayag sa tri-kolor LED (), ang katugbang nga mga signal kinahanglan nga mamaneho nga taas. Ang tri-kolor LED () mopagawas sa usa ka kolor nga nagsalig sa kombinasyon sa mga internal nga LEDs nga sa pagkakaron nagdan-ag. Kay example, kon ang pula ug asul nga mga signal nga giabog hatag-as ug berde nga giabog ubos, ang tri-kolor LED () mopagawas ug purpura nga kolor.
Si Digilent kusganong nagrekomenda sa paggamit sa pulse-width modulation (PWM) kung nagmaneho sa tri-color nga mga LED. Ang pagmaneho sa bisan unsang mga input sa usa ka makanunayon nga lohika '1' moresulta sa LED () nga nagdan-ag sa usa ka dili komportable nga hayag nga lebel. Mahimo nimong malikayan kini pinaagi sa pagsiguro nga walay bisan usa sa mga tri-kolor nga mga signal nga gimaneho nga adunay labaw sa 50% nga siklo sa katungdanan. Ang paggamit sa PWM labi usab nga nagpalapad sa potensyal nga paleta sa kolor sa tri-color nga gipangulohan. Ang tagsa-tagsa nga pag-adjust sa siklo sa katungdanan sa matag kolor tali sa 50% ug 0% maoy hinungdan nga ang lain-laing mga kolor madan-agan sa lain-laing mga intensidad, nga nagtugot sa halos bisan unsang kolor nga ipakita.
Mono Audio Output
Ang onboard audio jack (J13) gimaneho sa Sallen-Key Butterworth Low-pass 4th Order Filter nga naghatag og mono audio output. Ang sirkito sa low-pass filter gipakita sa Figure 14.1. Ang input sa filter (AUD_PWM) konektado sa Zynq PL pin R18. Ang usa ka digital input kasagaran usa ka pulse-width modulated (PWM) o pulse density modulated (PDM) open-drain signal nga gihimo sa FPGA. Ang signal kinahanglan nga gimaneho ubos alang sa logic '0' ug ibilin sa high-impedance alang sa logic '1'. Ang on-board pull-up resistor sa usa ka limpyo nga analog 3.3V rail magtukod sa tukma nga voltage para sa lohika '1'. Ang low-pass filter sa input molihok isip usa ka reconstruction filter aron mabag-o ang pulse-width modulated digital signal ngadto sa analog vol.tage sa output sa audio jack.
(Hulagway 13.1. Audio Output Circuit.
Ang Audio shut-down signal (AUD_SD) gigamit aron mute sa audio output. Kini konektado sa Zynq PL pin T17. Aron magamit ang audio output, kini nga signal kinahanglan nga madala sa taas nga lohika.
Ang frequency nga tubag sa SK Butterworth Low-Pass Filter gipakita sa Figure 13.2. Ang AC analysis sa circuit gihimo gamit ang NI Multisim 12.0.
Hulagway 13.2. Audio Output Frequency Response.
Pulse-Width Modulation
Ang pulse-width-modulated (PWM) nga signal usa ka kadena sa mga pulso sa pila ka pirmi nga frequency, nga ang matag pulso lagmit adunay lainlain nga gilapdon. Kini nga digital signal mahimong ipasa pinaagi sa usa ka yano nga low-pass filter nga nag-integrate sa digital waveform aron makahimo og analog voltage proporsyonal sa kasagaran nga pulso-lapad sa pipila ka agwat (ang agwat gitino sa 3dB cut-off frequency sa low-pass filter ug ang pulse frequency). Kay example, kung ang mga pulso taas alang sa usa ka average nga 10% sa magamit nga panahon sa pulso, nan ang usa ka integrator maghimo usa ka analog nga kantidad nga 10% sa Vdd vol.tage. Ang Figure 13.1.1 nagpakita sa usa ka waveform nga girepresentahan isip PWM signal.
Hulagway 13.1.1. PWM Waveform.
Ang signal sa PWM kinahanglan nga i-integrate aron mahibal-an ang usa ka analog voltage. Ang low-pass filter 3dB frequency kinahanglan nga usa ka order sa magnitude nga mas ubos kaysa PWM frequency aron ang signal energy sa PWM frequency masala gikan sa signal. Kay example, kung ang usa ka signal sa audio kinahanglan nga adunay hangtod sa 5 kHz sa frequency nga impormasyon, nan ang PWM frequency kinahanglan nga labing menos 50 kHz (ug mas maayo nga mas taas pa). Sa kinatibuk-an, sa termino sa analog signal fidelity, mas taas ang PWM frequency, mas maayo. Ang Figure 13.1.2 nagpakita sa representasyon sa usa ka PWM integrator nga naghimo ug output voltage pinaagi sa paghiusa sa pulse train. Matikdi ang steady-state nga filter output signal ampAng ratio sa litude ngadto sa Vdd parehas sa pulse-width nga duty cycle (duty cycle kay gihubit isip pulse-high time nga gibahin sa pulse-window time).
Figure 13.1.2. PWM Output Voltage.
I-reset ang Mga Gigikanan
Pag-reset sa Power-on
Ang Zynq PS nagsuporta sa external power-on reset signals. Ang power-on reset mao ang master reset sa tibuok chip. Kini nga signal nag-reset sa matag rehistro sa device nga makahimo sa pag-reset. Ang Arty Z7 nagmaneho niini nga signal gikan sa PGOOD signal sa TPS65400 power regulator aron mapadayon ang sistema sa pag-reset hangtod ang tanan nga mga suplay sa kuryente balido.
Program Push Button Switch
Usa ka PROG push switch, gimarkahan nga PROG, nag-toggle sa Zynq PROG_B. Gi-reset niini ang PL ug hinungdan nga ang DONE ma-de-asserted. Ang PL magpabilin nga wala ma-configure hangtod nga kini ma-reprogram sa processor o pinaagi sa JTAG.
Pag-reset sa Subsystem sa Proseso
Ang eksternal nga pag-reset sa sistema, nga gimarkahan og SRST, nag-reset sa Zynq device nga dili makadisturbo sa debug nga palibot. Kay exampUg, ang nangaging mga breakpoints nga gitakda sa user nagpabiling balido human sa pag-reset sa sistema. Tungod sa mga kabalaka sa seguridad, ang pag-reset sa sistema mapapas ang tanan nga sulud sa memorya sa sulod sa PS, lakip ang OCM. Ang PL ma-clear usab sa panahon sa pag-reset sa sistema. Ang pag-reset sa sistema dili hinungdan nga ang boot mode strapping pins mahimong re-sampgipangulohan
Ang SRST nga buton nagpahinabo usab sa CK_RST nga signal nga mag-toggle aron ma-trigger ang pag-reset sa bisan unsang gilakip nga mga taming.
Mga pantalan sa Pmod
Ang mga pantalan sa Pmod mao ang 2 × 6, tuo nga anggulo, 100-mil nga gilay-on nga mga konektor sa babaye nga kauban sa standard nga 2 × 6 nga mga header sa pin. Ang matag 12-pin Pmod port naghatag og duha ka 3.3V VCC () signal (pin 6 ug 12), duha ka Ground signal (pin 5 ug 11), ug walo ka logic signal, sama sa gipakita sa Figure 15.1. Ang VCC () ug Ground pins mahimong maghatod sa 1A sa kasamtangan, apan ang pag-amping kinahanglan nga buhaton nga dili molapas sa bisan unsang mga badyet sa kuryente sa onboard regulators o sa gawas nga suplay sa kuryente (tan-awa ang 3.3V rail current limits nga gilista sa seksyon nga "Power Supplies") .
(https://reference.digilentinc.com/_detail/reference/programmable-logic/arty-z7/arty-z7-pmod.png?id=reference%3Aprogrammable-logic%3Aartyz7%3Areference-manual)
Hulagway 15.1. Pmod Port Diagram
Naghimo ang Digilent og daghang koleksyon sa mga Pmod accessory boards nga mahimong maglakip sa mga konektor sa pagpalapad sa Pmod aron makadugang mga andam nga gimbuhaton sama sa A / D, D / A, mga drayber sa motor, sensor, ug uban pang mga gimbuhaton. Tan-awa www.digilentinc.com (http://www.digilentinc.com) para sa dugang impormasyon.
Ang matag Pmod port nga makita sa Digilent FPGA boards nahulog sa usa sa upat ka mga kategorya: standard, MIO konektado, XADC, o high-speed. Ang Arty Z7 adunay duha ka Pmod port, nga pareho niini ang high-speed type. Ang mosunod nga seksyon naghulagway sa high-speed nga matang sa Pmod port.
High-Speed Pmods
Ang High-speed nga Pmods adunay ilang mga signal sa datos nga gi-ruta ingon nga impedance nga gipares sa mga pares nga magkalainlain alang sa labing kadaghan nga katulin sa pagbalhin. Adunay sila mga pad alang sa pagkarga sa mga resistor alang sa dugang nga proteksyon, apan ang Arty Z7 nga mga barko nga adunay kini nga gikarga ingon nga 0-Ohm shunt. Sa pag-shunted sa mga serye nga mga resistor, kini nga mga Pmod wala maghatag proteksyon batok sa mga mubu nga sirkito apan gitugotan ang labi ka paspas nga mga tulin sa pagbalhin. Ang mga signal gipares sa kasikbit nga mga signal sa parehas nga laray: mga pin 1 ug 2, mga pin 3 ug 4, mga pin 7 ug 8, ug mga pin 9 ug 10.
Ang mga pagsubay gipaagi sa 100 ohms (+/- 10%) nga pagkalainlain.
Kung ang mga pin sa kini nga pantalan gigamit ingon usa ka katapusan nga mga signal, ang mga pares nga kauban mahimong magpakita sa crosstalk. Sa mga aplikasyon diin kini usa ka kabalaka, ang usa sa mga signal kinahanglan nga i-ground (ipadpad kini sa ubos gikan sa FPGA) ug gamiton ang pares niini alang sa signal-ended signal.
Tungod kay ang High-Speed Pmods adunay 0-ohm shunt imbes nga mga resistor sa proteksyon, ang operator kinahanglan nga mag-amping aron masiguro nga dili kini hinungdan sa bisan unsang shorts.
Arduino/chipKIT Shield Connector
Ang Arty Z7 mahimong konektado sa standard Arduino ug chipKIT nga mga taming aron makadugang sa dugang nga gamit. Espesyal nga pag-atiman ang gihimo samtang nagdesinyo sa Arty Z7 aron masiguro nga kini nahiuyon sa kadaghanan sa Arduino ug chipKIT nga mga taming sa merkado. Ang shield connector adunay 49 pins nga konektado sa Zynq PL para sa general-purpose Digital I/O sa Arty Z7-20 ug 26 sa Arty Z7-10. Tungod sa pagka-flexible sa mga FPGA, posible nga gamiton kini nga mga pin para sa halos bisan unsang butang lakip ang digital read/write, SPI connections, UART connections, I2C connections, ug PWM. Unom niini nga mga pin (gimarkahan nga AN0-AN5) mahimo usab nga gamiton isip single-ended analog inputs nga adunay input range nga 0V- 3.3V, ug laing unom (gibutangan og AN6-11) mahimong gamiton isip differential analog inputs.
Mubo nga sulat: Ang Arty Z7 dili compatible sa mga taming nga nagpagawas sa 5V digital o analog signal. Ang pagmaneho sa mga pin sa Arty Z7 shield connector nga labaw sa 5V mahimong hinungdan sa kadaot sa Zynq.
(https://reference.digilentinc.com/_media/reference/programmable-logic/arty-z7/arty-z7-shield.png)
Hulagway 16.1. Shield Pin Diagram.
| Ngalan sa Pin | Pag-andar sa Shield | Koneksyon sa Arty Z7 |
| IO0–IO13 | Kinatibuk-ang katuyoan sa I/O pin | Tan-awa ang Seksyon nga giulohan og “Shield Digital I/O” |
| IO26–IO41, A (IO42) | Arty Z7-20 Kinatibuk-ang katuyoan sa I/O pin | Tan-awa ang Seksyon nga giulohan og “Shield Digital I/O” |
| SCL | I2C nga orasan | Tan-awa ang Seksyon nga giulohan og “Shield Digital I/O” |
| SDA | I2C nga datos | Tan-awa ang Seksyon nga giulohan og “Shield Digital I/O” |
| SCLK () | SPI nga Orasan | Tan-awa ang Seksyon nga giulohan og “Shield Digital I/O” |
| MOSI () | Gipagawas ang SPI Data | Tan-awa ang Seksyon nga giulohan og “Shield Digital I/O” |
| MISO () | SPI Data sa | Tan-awa ang Seksyon nga giulohan og “Shield Digital I/O” |
| SS | Pagpili sa Ulipon sa SPI | Tan-awa ang Seksyon nga giulohan og “Shield Digital I/O” |
| A0–A5 | Single-Ended Analog Input | Tan-awa ang Seksyon nga giulohan og “Shield Analog I/O” |
| A6–A11 | Differential nga Analog Input | Tan-awa ang Seksyon nga giulohan og “Shield Analog I/O” |
| Ngalan sa Pin | Pag-andar sa Shield | Koneksyon sa Arty Z7 |
| V_P, V_N | Gipahinungod nga Differential Analog Input | Tan-awa ang Seksyon nga giulohan og “Shield Analog I/O” |
| XGND | XADC Analog Ground | Konektado sa pukot nga gigamit sa pagmaneho sa XADC ground reference sa Zynq (VREFN) |
| XVREF | XADC Analog Voltage Pakisayran | Konektado sa 1.25 V, 25mA rail nga gigamit sa pagmaneho sa XADC voltage reference sa Zynq (VREFP) |
| N/C | Dili Konektado | Dili Konektado |
| IOREF | Digital I/O Voltage reference | Konektado sa Arty Z7 3.3V Power Rail (Tan-awa ang seksyon sa "Power Supplies") |
| RST | I-reset sa Shield | Konektado sa pula nga "SRST" nga buton ug MIO pin 12 sa Zynq. Kung ang JP1 gipamubu, kini usab konektado sa DTR signal sa FTDI USB-UART nga tulay. |
| 3V3 | 3.3V Power Rail | Konektado sa Arty Z7 3.3V Power Rail (Tan-awa ang seksyon sa "Power Supplies") |
| 5V0 | 5.0V Power Rail | Konektado sa Arty Z7 5.0V Power Rail (Tan-awa ang seksyon sa "Power Supplies") |
| GND (), G | Yuta | Konektado sa Ground plane sa Arty Z7 |
| VIN | Gahum nga Input | Konektado sa parallel sa external power supply connector (J18). |
Talaan 16.1. Mga Deskripsyon sa Shield Pin.
Shield Digital I/O
Ang mga pin nga konektado direkta sa Zynq PL mahimong gamiton isip mga input o output sa kinatibuk-ang katuyoan. Kini nga mga pin naglakip sa I2C, SPI, ug kinatibuk-ang katuyoan nga I/O nga mga pin. Adunay 200 Ohm series resistors tali sa FPGA ug sa digital I/O pins aron makatabang sa paghatag og proteksyon batok sa aksidenteng short circuits (gawas sa AN5-AN0 signals, nga walay series resistors, ug sa AN6-AN12 signals, nga adunay 100 Ohm serye resistors). Ang hingpit nga maximum ug girekomendar nga operating voltages alang niini nga mga lagdok gilatid sa lamesa sa ubos.
Ang IO26-IO41 ug A (IO42) dili ma-access sa Arty Z7-10. Usab, ang AN0-AN5 dili mahimong gamiton isip Digital I/O sa Arty Z7-10. Kini tungod sa mas gamay nga I/O pin nga anaa sa Zynq-7010 kaysa sa Zynq-7020.
| Hingpit nga Minimum Voltage | Girekomenda nga Minimum Operating Voltage | Girekomenda nga Maximum Operating Voltage | Hingpit nga Maximum Voltage | |
| Gipaandar | -0.4 V | -0.2 V | 3.4 V | 3.75 V |
| Wala'y gahum | -0.4 V | N/A | N/A | 0.55 V |
Talaan 16.1.1. Shield Digital Voltages.Alang sa dugang impormasyon sa electrical nga mga kinaiya sa mga lagdok konektado sa Zynq PL, palihog tan-awa ang Ang kasayuran sa App sa Zynq-7000
(ds187-XC7Z010-XC7Z020-Data-Sheet) gikan sa Xilinx.
Shield Analog I/O
Ang mga pin nga gimarkahan og A0-A11 ug V_P/V_N gigamit isip analog input sa XADC module sa Zynq. Gilauman sa Zynq nga ang mga input gikan sa 0-1 V. Sa mga pin nga gimarkahan nga A0-A5 naggamit kami usa ka eksternal nga sirkito aron maminusan ang input voltage gikan sa 3.3V. Kini nga sirkito gipakita sa Figure 16.2.1. Kini nga sirkito nagtugot sa XADC module sa tukma nga pagsukod sa bisan unsang voltage tali sa 0V ug 3.3V (relasyon sa Arty Z7's GND ()) nga gipadapat sa bisan hain niini nga mga lagdok. Kung gusto nimo gamiton ang mga pin nga gimarkahan nga A0-A5 isip mga Digital input o output, direkta usab kini nga konektado sa Zynq PL sa wala pa ang resistor divider circuit (gipakita usab sa Figure 16.2.1) sa Arty Z7-20. Kini nga dugang nga koneksyon wala gihimo sa Arty Z7-10, mao nga kini nga mga signal magamit ra ingon mga analog input sa kana nga variant.
(https://reference.digilentinc.com/_media/reference/programmable-logic/arty-z7/arty-z7-shield-an.png)
Hulagway 16.2.1. Single-Ended Analog Inputs.
Ang mga pin nga gimarkahan nga A6-A11 direktang konektado sa 3 nga mga parisan sa analog capable pins sa Zynq PL pinaagi sa anti-aliasing filter. Kini nga sirkito gipakita sa Figure 16.2.2. Kini nga mga parisan sa mga lagdok mahimong gamiton ingon nga differential analog inputs nga adunay voltage kalainan tali sa 0-1V. Ang bisan nga mga numero konektado sa positibo nga mga pin sa pares ug ang mga katingad-an nga mga numero konektado sa negatibo nga mga lagdok (mao nga ang A6 ug A7 usa ka analog input nga pares nga adunay A6 nga positibo ug A7 nga negatibo). Timan-i nga bisan kung naa ang mga pad alang sa kapasitor, wala kini gikarga alang niini nga mga pin. Tungod kay ang analog-capable nga mga pin sa FPGA mahimo usab nga gamiton sama sa normal nga digital FPGA pins, posible usab nga gamiton kini nga mga pin para sa Digital I/O.
Ang mga pin nga adunay label nga V_P ug V_N konektado sa VP_0 ug VN_0 nga gipahinungod nga analog input sa FPGA. Kini nga parisan sa mga lagdok mahimo usab nga gamiton isip usa ka differential analog input nga adunay voltage tali sa 0-1V, apan dili kini magamit isip Digital I/O. Ang kapasitor sa sirkito nga gipakita sa Figure 16.2.2 alang niini nga parisan sa mga lagdok gikarga sa Arty Z7.
Hulagway 16.2.2. Nagkalainlain nga Analog Input.
Ang XADC core sulod sa Zynq usa ka dual-channel 12-bit analog-to-digital converter nga makahimo sa pag-operate sa 1 MSPS. Ang bisan unsang channel mahimong madala sa bisan unsang analog input nga konektado sa mga shield pin. Ang XADC core kontrolado ug ma-access gikan sa usa ka user design pinaagi sa Dynamic Reconfiguration Port (DRP). Ang DRP naghatag usab og access sa voltage monitor nga anaa sa matag usa sa FPGA's power rails, ug usa ka temperatura sensor nga anaa sa sulod sa FPGA. Para sa dugang nga impormasyon sa paggamit sa XADC core, tan-awa ang Xilinx nga dokumento nga giulohan og "7 Series FPGAs ug Zynq-7000 All Programmable SoC XADC Dual 12-Bit 1 MSPS Analog-to-Digital Converter". Posible usab nga ma-access ang XADC core direkta gamit ang PS, pinaagi sa "PS-XADC" interface. Kini nga interface gihulagway sa bug-os sa kapitulo 30 sa Zynq
Teknikal nga Reperensya nga manwal ( ug585-Zynq-7000-TRM [PDF]). rm (https://reference.digilentinc.com/tag/rm?do=showtag&tag=rm), doc (https://reference.digilentinc.com/tag/doc?do=showtag&tag=doc), arte-z7
(https://reference.digilentinc.com/tag/arty-z7?do=showtag&tag=arty-z7)
Mag-subscribe sa among Newsletter
| Unang Ngalan |
| Apelyido |
| Email Address |
| Atong mga Kasosyo Unibersidad sa Xilinx Programa (https://store.digilentinc.com/partneuniversity-program/) Mga Kasosyo sa Teknolohiya (https://store.digilentinc.com/technolpartners/) Mga distributor (https://store.digilentinc.com/ourdistributors/) |
Teknikal nga Suporta Forum (https://forum.digilentinc.com) Reperensya nga Wiki (https://reference.digilentinc.com) Kontaka Kami (https://store.digilentinc.com/contactus/) |
| Impormasyon sa Kustomer(https://youtube.com/user/digilentinc) FAQ(https://resource.digilentinc.com/verify) Impormasyon sa tindahan (https://store.digilentinc.com/store-info/) |
Impormasyon sa Kompanya
Mahitungod Kanato |
Mga Dokumento / Mga Kapanguhaan
 |
DIGILENT Development Board Arty Z7 [pdf] Manwal sa Gumagamit Development Board Arty Z7 |
