Manual Rujukan Arty Z7
Arty Z7 adalah platform pengembangan yang siap digunakan yang dirancang di sekitar Zynq-7000 ™ All Programmable System-on-Chip (AP SoC) dari Xilinx. Senibina Zynq-7000 mengintegrasikan pemproses dual-core, 650 MHz () ARM Cortex-A9 dengan logik Xilinx 7-Series Field Programmable Gate Array (FPGA). Pasangan ini memberikan kemampuan untuk mengelilingi pemproses yang kuat dengan satu set periferal dan pengawal yang ditentukan oleh perisian yang unik, disesuaikan oleh anda untuk aplikasi sasaran.
Peranti Vivado, Petalinux, dan SDSoC masing-masing menyediakan jalan yang dapat didekati antara menentukan set periferal tersuai anda dan membawanya ke OS Linux () atau program bare metal yang berjalan pada pemproses. Bagi mereka yang mencari pengalaman reka bentuk logik digital yang lebih tradisional, anda juga boleh mengabaikan pemproses ARM dan memprogram FPGA Zynq seperti yang anda lakukan dengan Xilinx FPGA lain. Digilent menyediakan sebilangan bahan dan sumber daya untuk Arty Z7 yang akan membuat anda dapat menggunakan alat pilihan anda dengan cepat.
Manual Rujukan Arty Z7 [Reference.Digilentinc]
Muat turun Manual Rujukan Ini
- Manual rujukan ini belum tersedia untuk dimuat turun.
Ciri-ciri
Pemproses ZYNQ
- Pemproses Cortex-A650 dwi-teras 9MHz
- Pengawal memori DDR3 dengan 8 saluran DMA dan 4 port Slave AXI3 Berprestasi Tinggi
- Pengawal periferal lebar jalur tinggi: 1G Ethernet, USB 2.0, SDIO
- Pengawal periferal lebar jalur rendah: SPI, UART, CAN, I2C
- Boleh diprogramkan dari JTAG, Flash Quad-SPI, dan kad microSD
- Logik yang boleh diprogramkan setara dengan Artix-7 FPGA
Ingatan
- 512MB DDR3 dengan bas 16-bit @ 1050Mbps
- 16MB Quad-SPI Flash dengan pengecam serasi EUI-48/48 ™ unik 64-bit yang diprogramkan oleh kilang
- slot microSD
kuasa
- Dikuasakan dari USB atau mana-mana sumber kuasa luaran 7V-15V
USB dan Ethernet
- Gigabit Ethernet PHY
- USB-JTAG Litar pengaturcaraan
- Jambatan USB-UART
- USB OTG PHY (menyokong hos sahaja)
Audio dan Video
- Port sink HDMI (input)
- Port sumber HDMI (output)
- Output audio mono didorong PWM dengan bicu 3.5mm
Suis, butang tekan, dan LED
- 4 butang tekan
- 2 suis slaid
- 4 LED
- 2 LED RGB
Penyambung Perluasan
- Dua port Pmod
- 16 Jumlah FPGA I / O
- Penyambung Arduino / chipKIT Shield
- Hingga 49 Jumlah FPGA I / O (lihat jadual di bawah)
- 6 Input analog 0-3.3V tunggal ke XADC
- 4 Input analog 0-1.0V pembezaan ke XADC
Pilihan Pembelian
Arty Z7 boleh dibeli dengan Zynq-7010 atau Zynq-7020 yang dimuatkan. Kedua-dua varian produk Arty Z7 ini masing-masing disebut sebagai Arty Z7-10 dan Arty Z7-20. Apabila dokumentasi Digilent menerangkan fungsi yang umum untuk kedua varian ini, mereka disebut secara kolektif sebagai "Arty Z7". Ketika menerangkan sesuatu yang hanya umum untuk varian tertentu, varian tersebut akan disebut secara jelas dengan namanya.
Satu-satunya perbezaan antara Arty Z7-10 dan Arty Z7-20 adalah kemampuan bahagian Zynq dan jumlah I / O yang terdapat pada penyambung perisai. Kedua-dua pemproses Zynq mempunyai keupayaan yang sama, tetapi -20 mempunyai FPGA dalaman kira-kira 3 kali lebih besar daripada -10. Perbezaan antara dua varian tersebut diringkaskan di bawah:
| Varian Produk | Berseni Z7-10 | Berseni Z7-20 |
| Bahagian Zynq | XC7Z010-1CLG400C | XC7Z020-1CLG400C |
| 1 MSPS On-chip ADC () | ya | ya |
| Jadual Carian (LUT) | 17,600 | 53,200 |
| Selipar | 35,200 | 106,400 |
| Sekat RAM () | 270 KB | 630 KB |
| Jubin Pengurusan Jam | 2 | 4 |
| Perisai yang ada I/O | 26 | 49 |
Pada Arty Z7-10, baris dalaman perisai digital (IO26-IO41) dan IOA (juga disebut sebagai IO42) tidak disambungkan ke FPGA, dan A0-A5 hanya dapat digunakan sebagai input analog. Ini tidak akan mempengaruhi fungsi kebanyakan pelindung Arduino yang ada, kerana kebanyakannya tidak menggunakan barisan isyarat digital ini.
Papan boleh dibeli secara berdiri sendiri atau dengan baucar untuk membuka kunci alat Xilinx SDSoC. Baucar SDSoC membuka lesen 1 tahun dan hanya boleh digunakan dengan Arty Z7. Selepas lesen tamat, sebarang versi SDSoC yang dikeluarkan selama 1 tahun ini dapat terus digunakan selama-lamanya. Untuk maklumat lebih lanjut mengenai pembelian, lihat Halaman Produk Arty Z7 (http://store.digilentinc.com/artyz7-apsoc-zynq-7000-development-board-for-makers-and-hobbyists/).
Pada saat pembelian, Anda juga dapat menambahkan kartu microSD, catu daya 12V 3A, dan kabel mikro USB jika diperlukan.
Perhatikan bahawa kerana FPGA yang lebih kecil di Zynq-7010, ia tidak begitu sesuai digunakan di SDSoC untuk aplikasi penglihatan tertanam. Kami mengesyorkan orang ramai membeli Arty Z7-20 jika mereka berminat dengan jenis aplikasi ini.
Perbezaan dari PYNQ-Z1
Arty Z7-20 berkongsi SoC yang sama dengan PYNQ-Z1. Dari segi ciri, Arty Z7-20 tidak mempunyai input mikrofon, tetapi menambah butang Power-on Reset. Perisian yang ditulis untuk PYNQ-Z1 seharusnya tidak berubah kecuali input mikrofon, yang pin FPGA dibiarkan tidak tersambung.
Sokongan Perisian
Arty Z7 sepenuhnya serasi dengan Vivado Design Suite berprestasi tinggi Xilinx. Set alat ini menggabungkan reka bentuk logik FPGA dan pengembangan perisian ARM ke dalam aliran reka bentuk yang mudah digunakan dan intuitif. Ini dapat digunakan untuk merancang sistem dari kerumitan apa pun, dari sistem operasi lengkap yang menjalankan banyak aplikasi pelayan secara berurutan, hingga program logam kosong yang mengendalikan beberapa LED.
Anda juga boleh menganggap Zynq AP SoC sebagai FPGA mandiri bagi mereka yang tidak berminat menggunakan pemproses dalam reka bentuk mereka. Pada keluaran Vivado 2015.4, Logic Analyzer dan ciri Sintesis Tahap Tinggi Vivado bebas digunakan untuk semua WebSasaran PACK, yang merangkumi Arty Z7. Penganalisis Logik membantu dengan logik debug, dan alat HLS membolehkan anda menyusun kod C terus ke HDL.
Platform Zynq sangat sesuai untuk dijadikan sasaran Linux, dan Arty Z7 tidak terkecuali. Untuk membantu anda memulakan, Digilent menyediakan projek Petalinux yang akan membuat anda dapat menjalankan dan menjalankan sistem Linux dengan cepat. Untuk maklumat lebih lanjut, lihat Pusat Sumber Arty Z7 (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start).
Arty Z7 juga dapat digunakan di lingkungan SDSoC Xilinx, yang memungkinkan anda merancang program dan saluran video dipercepat FPGA dengan mudah di lingkungan C / C ++ sepenuhnya. Untuk maklumat lebih lanjut mengenai SDSoC, lihat Laman Web Xilinx SDSoC
(https://www.xilinx.com/products/design-tools/software-zone/sdsoc.html). Digilent akan mengeluarkan platform berkemampuan Video dengan sokongan Linux tepat pada masanya untuk pelepasan SDSoC 2017.1. Perhatikan bahawa kerana FPGA yang lebih kecil di Arty Z7-10, hanya demo pemprosesan video yang sangat asas disertakan dengan platform tersebut. Digilent mengesyorkan Arty Z7-20 untuk mereka yang berminat dalam pemprosesan video.
Mereka yang biasa dengan alat alat Xilinx ISE / EDK yang lebih lama sebelum Vivado dilancarkan juga boleh memilih untuk menggunakan Arty Z7 dalam set alat tersebut. Digilent tidak mempunyai banyak bahan untuk menyokong ini, tetapi anda selalu boleh meminta bantuan di Forum Digilent (https://forum.digilentinc.com).
Bekalan Kuasa
Arty Z7 boleh digerakkan dari Digilent USB-JTAG-UART port (J14) atau dari beberapa jenis sumber kuasa lain seperti bateri atau bekalan kuasa luaran. Jumper JP5 (berhampiran suis kuasa) menentukan sumber kuasa yang digunakan.
Port USB 2.0 dapat memberikan arus maksimum 0.5A mengikut spesifikasi. Ini harus memberi kekuatan yang cukup untuk reka bentuk kerumitan yang lebih rendah. Aplikasi yang lebih menuntut, termasuk yang memacu pelbagai papan periferal atau peranti USB lain, mungkin memerlukan lebih banyak kuasa daripada yang disediakan oleh port USB. Dalam kes ini, penggunaan kuasa akan meningkat sehingga dibatasi oleh host USB. Had ini banyak berbeza antara pengeluar komputer hos dan bergantung kepada banyak faktor. Apabila berada dalam had semasa, sekali voltagRel menurun di bawah nilai nominalnya, Zynq ditetapkan semula oleh isyarat Power-on Reset dan penggunaan kuasa kembali ke nilai terbiar. Juga, beberapa aplikasi mungkin perlu dijalankan tanpa disambungkan ke port USB PC. Dalam keadaan seperti ini, bekalan kuasa atau bateri luaran dapat digunakan.
Bekalan kuasa luaran (misalnya kutil dinding) dapat digunakan dengan memasukkannya ke soket kuasa (J18) dan menetapkan jumper JP5 ke "REG". Bekalan mesti menggunakan palam berdiameter 2.1 mm positif pusat, dan memberikan 7VDC hingga 15VDC. Bekalan yang sesuai boleh dibeli dari Digilent weblaman web atau melalui vendor katalog seperti DigiKey. Bekalan kuasa voltagmelebihi 15VDC boleh menyebabkan kerosakan kekal. Bekalan kuasa luaran yang sesuai disertakan dengan kit aksesori Arty Z7.
Sama seperti menggunakan catu daya luaran, bateri dapat digunakan untuk mengaktifkan Arty Z7 dengan melampirkannya ke penyambung perisai dan menetapkan jumper JP5 ke "REG". Terminal positif bateri mesti disambungkan ke pin berlabel "VIN" pada J7, dan terminal negatif mesti disambungkan ke pin berlabel GND () pada J7.
Texas Instruments TPS65400 PMU onboard membuat bekalan 3.3V, 1.8V, 1.5V, dan 1.0V yang diperlukan dari input kuasa utama. Jadual 1.1 memberikan maklumat tambahan (arus khas sangat bergantung pada konfigurasi Zynq dan nilai yang diberikan adalah tipikal dari reka bentuk saiz / kelajuan sederhana).
Arty Z7 tidak mempunyai suis kuasa, jadi apabila sumber kuasa disambungkan dan dipilih dengan JP5 ia akan sentiasa dihidupkan. Untuk menetapkan semula Zynq tanpa memutuskan dan menyambung semula bekalan kuasa, butang SRST merah boleh digunakan. LED penunjuk daya () (LD13) menyala apabila semua rel bekalan mencapai jumlah nominalnyatage.
| Bekalan | litar | Current (max/typical) |
| 3.3V | FPGA I / O, port USB, Jam, Ethernet, slot SD, Flash, HDMI | 1.6A / 0.1A hingga 1.5A |
| 1.0V | FPGA, Teras Ethernet | 2.6A / 0.2A hingga 2.1A |
| 1.5V | DDR3 | 1.8A / 0.1A hingga 1.2A |
| 1.8V | FPGA Auxiliary, Ethernet I / O, USB Controller | 1.8A / 0.1A hingga 0.6A |
Jadual 1.1. Bekalan kuasa Arty Z7.
Senibina Zynq APSoC
Zynq APSoC terbahagi kepada dua subsistem yang berbeza: Sistem Pemprosesan (PS) dan Logik yang Boleh Diprogramkan (PL). Rajah 2.1 menunjukkan kelebihanview seni bina Zynq APSoC, dengan PS berwarna hijau muda dan PL berwarna kuning. Perhatikan bahawa pengawal PCIe Gen2 dan transceiver Multi-gigabit tidak tersedia pada peranti Zynq-7020 atau Zynq-7010. 
(https://reference.digilentinc.com/_detail/zybo/zyng1.png?id=reference%3Aprogrammable-logic%3Aarty-z7%3Areference-manual)
Gambar 2.1 Senibina Zynq APSoC
PL hampir sama dengan Artix FPGA siri Xilinx 7, kecuali ia mengandungi beberapa port dan bas khusus yang menghubungkannya dengan PS. PL juga tidak mengandungi perkakasan konfigurasi yang sama dengan FPGA siri 7 biasa, dan ia mesti dikonfigurasikan sama ada secara langsung oleh pemproses atau melalui JTAG pelabuhan.
PS terdiri daripada banyak komponen, termasuk Unit Pemprosesan Aplikasi (APU, yang merangkumi 2 pemproses Cortex-A9), Interkoneksi Bus Mikrokontroler Lanjutan (AMBA), Pengawal memori DDR3, dan pelbagai pengawal periferal dengan input dan outputnya berlipat ganda hingga 54 khusus pin (dipanggil Multiplexed I / O, atau MIO pin). Pengawal periferal yang tidak mempunyai input dan output yang disambungkan ke pin MIO sebaliknya dapat mengarahkan I / O mereka melalui PL, melalui antara muka Extended-MIO (EMIO). Pengawal periferal disambungkan ke pemproses sebagai hamba melalui interkoneksi AMBA dan mengandungi daftar kawalan yang dapat dibaca / boleh ditulis yang dapat dialamatkan di ruang memori pemproses. Logik yang dapat diprogramkan juga dihubungkan ke interkoneksi sebagai hamba, dan reka bentuk dapat menerapkan beberapa teras dalam kain FPGA yang masing-masing juga berisi daftar kontrol yang dapat dialamatkan. Selanjutnya, teras yang diimplementasikan dalam PL dapat mencetuskan gangguan pada pemproses (sambungan tidak ditunjukkan dalam Gambar 3) dan melakukan akses DMA ke memori DDR3.
Terdapat banyak aspek seni bina Zynq APSoC yang berada di luar ruang lingkup dokumen ini. Untuk keterangan yang lengkap dan lengkap, rujuk pada Manual Rujukan Teknikal Zynq ug585-Zynq-7000TRM [PDF]
Jadual 2.1 menggambarkan komponen luaran yang disambungkan ke pin MIO Arty Z7. Pratetap Zynq File ditemui pada Pusat Sumber Arty Z7 (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start) boleh diimport ke dalam Reka Bentuk EDK dan Vivado untuk mengkonfigurasi PS agar berfungsi dengan periferal ini dengan betul.
| MIO 500 3.3 V | Peranti |
| Pin | ENET 0 | Kilat SPI | USB 0 | Perisai | UART 0 |
| 0 (N / C) | |||||
| 1 | CS () | ||||
| 2 | DQ0 | ||||
| 3 | DQ1 | ||||
| 4 | DQ2 | ||||
| 5 | DQ3 | ||||
| 6 | SCLK () | ||||
| 7 (N / C) | |||||
| 8 | SLCK FB | ||||
| 9 | Tetapkan Semula Ethernet | ||||
| 10 | Gangguan Ethernet | ||||
| 11 | USB Lebih Semasa | ||||
| 12 | Reset Perisai | ||||
| 13 (N / C) | |||||
| 14 | Input UART | ||||
| 15 | Keluaran UART |
| MIO 501 1.8V | Peranti | ||
| Pin | ENET 0 | USB 0 | SDIO 0 |
| 16 | TXCK | ||
| 17 | TXD0 | ||
| 18 | TXD1 | ||
| 19 | TXD2 | ||
| 20 | TXD3 | ||
| 21 | TXCTL | ||
| 22 | RXCK | ||
| 23 | RXD0 | ||
| 24 | RXD1 | ||
| 25 | RXD2 | ||
| 26 | RXD3 | ||
| 27 | RXCTL | ||
| 28 | DATA4 | ||
| 29 | DIR | ||
| 30 | STP | ||
| 31 | NXT | ||
| 32 | DATA0 | ||
| 33 | DATA1 | ||
| 34 | DATA2 | ||
| 35 | DATA3 | ||
| 36 | CLK | ||
| 37 | DATA5 | ||
| 38 | DATA6 | ||
| 39 | DATA7 | ||
| 40 | CCLK | ||
| 41 | CMD | ||
| 42 | D0 | ||
| 43 | D1 | ||
| 44 | D2 | ||
| 45 | D3 | ||
| 46 | RESETN | ||
| 47 | CD | ||
| 48 (N / C) | |||
| 49 (N / C) | |||
| 50 (N / C) | |||
| 51 (N / C) | |||
| 52 | MDC | ||
| 53 | MDIO |
Konfigurasi Zynq
Tidak seperti peranti Xilinx FPGA, peranti APSoC seperti Zynq-7020 direka di sekitar pemproses, yang berfungsi sebagai induk kepada struktur logik yang dapat diprogramkan dan semua periferal on-chip lain dalam sistem pemprosesan. Ini menyebabkan proses boot Zynq lebih serupa dengan proses mikrokontroler daripada FPGA. Proses ini melibatkan pemproses memuat dan melaksanakan Zynq Boot Image, yang merangkumi First Stage Bootloader (FSBL), aliran bit untuk mengkonfigurasi logik yang dapat diprogramkan (pilihan), dan aplikasi pengguna. Proses boot dibahagikan kepada tiga stages:
Stage 0
Setelah Arty Z7 dihidupkan atau Zynq diset semula (dalam perisian atau dengan menekan SRST), salah satu pemproses (CPU0) mula melaksanakan sekeping dalaman kod baca sahaja yang disebut BootROM. Jika dan hanya jika Zynq baru dihidupkan, BootROM akan terlebih dahulu memasukkan keadaan pin mod ke dalam daftar mod (pin mod dilampirkan ke JP4 pada Arty Z7). Sekiranya BootROM dijalankan karena peristiwa reset, maka mod mod tidak terkunci, dan keadaan daftar mod sebelumnya digunakan. Ini bermaksud bahawa Arty Z7 memerlukan kitaran kuasa untuk mendaftarkan sebarang perubahan pada jumper mod pengaturcaraan (JP4). Seterusnya, BootROM menyalin FSBL dari bentuk memori tidak mudah berubah yang ditentukan oleh daftar mod ke RAM dalaman 256 KB () dalam APU (disebut On-Chip Memory, atau OCM). FSBL mesti dibungkus dalam Zynq Boot Image agar BootROM menyalinnya dengan betul. Perkara terakhir yang dilakukan oleh BootROM adalah menyerahkan pelaksanaan kepada FSBL di OCM.
Stage 1
Semasa s initage, FSBL pertama kali selesai mengkonfigurasi komponen PS, seperti pengawal memori DDR. Kemudian, jika bitstream terdapat dalam Zynq Boot Image, ia dibaca dan digunakan untuk mengkonfigurasi PL. Akhirnya, aplikasi pengguna dimuat ke dalam memori dari Zynq Boot Image, dan pelaksanaan diserahkan kepadanya.
Stage 2
Yang terakhir stage adalah pelaksanaan aplikasi pengguna yang dimuat oleh FSBL. Ini boleh jadi jenis program, dari reka bentuk "Hello World" yang sederhana hingga S Keduatage Boot loader digunakan untuk boot sistem operasi seperti Linux. Untuk penjelasan yang lebih mendalam mengenai proses boot, rujuk Bab 6 Manual Rujukan Teknikal Zynq (Sokongan [PDF]).
Zynq Boot Image dibuat menyanyikan Vivado dan Xilinx Software Development Kit (Xilinx SDK). Untuk maklumat mengenai pembuatan gambar ini, sila rujuk dokumentasi Xilinx yang tersedia untuk alat ini.
Arty Z7 menyokong tiga mod boot yang berbeza: microSD, Quad SPI Flash, dan JTAG. Mod but dipilih menggunakan Mode jumper (JP4), yang mempengaruhi keadaan pin konfigurasi Zynq setelah dihidupkan. Rajah 3.1 menggambarkan bagaimana pin konfigurasi Zynq disambungkan pada Arty Z7.
(https://reference.digilentinc.com/_detail/reference/programmable-logic/arty-z7/arty-z7-config.png?d=reference%3Aprogrammable-ogic%3Aartyz7%3Areference-manual)
Rajah 3.1. Pin konfigurasi Arty Z7.
Ketiga-tiga mod but dijelaskan dalam bahagian berikut.
Mod Boot microSD
Arty Z7 menyokong boot dari kad microSD yang dimasukkan ke dalam penyambung J9. Prosedur berikut akan membolehkan anda boot Zynq dari microSD dengan Zynq Boot Image standard yang dibuat dengan alat Xilinx:
- Format kad microSD dengan FAT32 file sistem.
- Salin Zynq Boot Image yang dibuat dengan Xilinx SDK ke kad microSD.
- Namakan semula Zynq Boot Image pada kad microSD kepada BOOT.bin.
- Keluarkan kad microSD dari komputer anda dan masukkan ke dalam penyambung J9 di Arty Z7.
- Pasang sumber kuasa ke Arty Z7 dan pilih menggunakan JP5.
- Letakkan pelompat tunggal pada JP4, pintaskan dua pin atas (berlabel "SD").
- Hidupkan papan. Papan sekarang akan mem-boot gambar pada kad microSD.
Mod Boot Quad SPI
Arty Z7 mempunyai 16MB Quad-SPI Flash onboard dari mana Zynq boleh boot. Dokumentasi yang tersedia dari Xilinx menerangkan cara menggunakan Xilinx SDK untuk memprogramkan Zynq Boot Image ke dalam peranti Flash yang terpasang pada Zynq. Setelah Quad SPI Flash dimuat dengan Zynq Boot Image, langkah-langkah berikut dapat diikuti untuk boot daripadanya:
- Pasang sumber kuasa ke Arty Z7 dan pilih menggunakan JP5.
- Letakkan pelompat tunggal pada JP4, pendekkan dua pin tengah (berlabel "QSPI").
- Hidupkan papan. Papan sekarang akan mem-boot gambar yang disimpan dalam flash Quad SPI.
JTAG Mod But
Semasa ditempatkan di JTAG mod but, pemproses akan menunggu sehingga perisian dimuat oleh komputer hos menggunakan alat Xilinx. Setelah perisian dimuat, memungkinkan untuk membiarkan perisian mulai dijalankan, atau melangkah ke baris demi baris menggunakan Xilinx SDK.
Anda juga boleh mengkonfigurasi PL secara langsung dari JTAG, bebas dari pemproses. Ini boleh dilakukan dengan menggunakan Vivado Hardware Server.
Arty Z7 dikonfigurasi untuk boot di Cascaded JTAG mod, yang membolehkan PS diakses melalui J yang samaTAG pelabuhan sebagai PL. Anda juga boleh boot Arty Z7 di Independent JTAG mod dengan memuat jumper dalam JP2 dan memendekkannya. Ini akan menyebabkan PS tidak dapat diakses dari J onboardTAG litar, dan hanya PL yang dapat dilihat dalam rantai imbasan. Untuk mengakses PS melalui JTAG semasa berada di J bebasTAG mod, pengguna perlu mengarahkan isyarat untuk PJTAG periferal melalui EMIO, dan gunakan peranti luaran untuk berkomunikasi dengannya.
Flash Quad SPI
Arty Z7 dilengkapi dengan flash NOR bersiri Quad SPI. Spansion S25FL128S digunakan pada papan ini. Memori Multi-I / O SPI Flash digunakan untuk menyediakan kod dan penyimpanan data yang tidak mudah berubah. Ia dapat digunakan untuk menginisialisasi subsistem PS dan juga mengkonfigurasi subsistem PL. Atribut peranti yang berkaitan adalah:
- 16 MB ()
- sokongan x1, x2, dan x4
- Bas berkelajuan hingga 104 MHz (), menyokong kadar konfigurasi Zynq @ 100 MHz (). Dalam mod Quad SPI, ini diterjemahkan menjadi 400Mbs
- Dikuasakan dari 3.3V
SPI Flash menyambung ke Zynq-7000 APSoC dan menyokong antara muka Quad SPI. Ini memerlukan sambungan ke pin tertentu di MIO Bank 0/500, khususnya MIO [1: 6,8] seperti yang digariskan dalam lembar data Zynq. Mod maklum balas Quad-SPI digunakan, oleh itu qspi_sclk_fb_out / MIO [8] dibiarkan bertukar secara bebas dan hanya disambungkan ke resistor penarik 20K hingga 3.3V. Ini membolehkan frekuensi jam Quad SPI lebih besar daripada FQSPICLK2 (Lihat manual Rujukan Teknikal Zynq
( ug585-Zynq-7000-TRM [PDF]) untuk lebih lanjut mengenai perkara ini).
Memori DDR
Arty Z7 merangkumi komponen memori DDR43 IS16256TR125A-3KBL yang mencipta satu peringkat, antara muka lebar 16-bit, dan kapasiti total 512MiB. DDR3 disambungkan ke pengawal memori keras di Subsistem Prosesor (PS), seperti yang digariskan dalam dokumentasi Zynq.
PS menggabungkan antara muka port memori AXI, pengawal DDR, PHY yang berkaitan, dan bank I / O khusus. Antara muka memori DDR3 berkelajuan hingga 533 MHz () / 1066 Mbps disokong¹.
Arty Z7 diarahkan dengan impedans jejak 40 ohm (+/- 10%) untuk isyarat satu hujung, dan jam dan strob pembezaan ditetapkan ke 80 ohm (+/- 10%). Ciri yang disebut DCI (Digitally Controlled Impedance) digunakan untuk memadankan kekuatan pemacu dan impedans penamatan dari pin PS dengan jejak impedans. Di sisi memori, setiap cip mengkalibrasi penamatan on-die dan kekuatan pemacu menggunakan perintang 240-ohm pada pin ZQ.
Oleh kerana sebab susun atur, dua kumpulan bait data (DQ [0-7], DQ [8-15]) ditukar. Untuk kesan yang sama, bit data di dalam kumpulan bait juga ditukar. Perubahan ini telus kepada pengguna. Selama keseluruhan proses reka bentuk, panduan Xilinx PCB diikuti.
Cip memori dan PS DDR bank dikuasakan dari bekalan 1.5V. Rujukan titik tengah 0.75V dibuat dengan pembahagi perintang sederhana dan tersedia untuk Zynq sebagai rujukan luaran.
Untuk pengoperasian yang betul, adalah mustahak bahawa pengawal memori PS dikonfigurasikan dengan betul. Tetapan berkisar dari rasa memori sebenar hingga kelewatan jejak papan. Untuk kemudahan anda, pratetap Zynq file untuk Arty Z7 disediakan di pusat sumber
(https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start) dan secara automatik mengkonfigurasi teras IP Sistem Pemprosesan Zynq dengan parameter yang betul.
Untuk prestasi DDR3 terbaik, latihan DRAM diaktifkan untuk meratakan tulis, membaca pintu, dan membaca pilihan mata data dalam Alat Konfigurasi PS di alat Xilinx. Latihan dilakukan secara dinamik oleh pengawal untuk mengambil kira kelewatan papan, variasi proses dan arus termal. Nilai permulaan yang optimum untuk proses latihan adalah kelewatan papan (kelewatan penyebaran) untuk isyarat memori tertentu.
Kelewatan papan ditentukan untuk setiap kumpulan bait. Parameter ini khusus papan dan dihitung dari laporan panjang jejak PCB. Nilai DQS to CLK Delay dan Board Delay dikira khusus untuk reka bentuk PCB antara muka memori Arty Z7.
Untuk maklumat lebih lanjut mengenai operasi pengawal memori, rujuk Xilinx Manual Rujukan Teknikal Zynq ( ug585-Zynq-7000-TRM [PDF]).
Frequency Frekuensi jam sebenar maksimum ialah 525 MHz () pada Arty Z7 kerana had PLL.
Jambatan USB UART (Port Bersiri)
Arty Z7 merangkumi jambatan USB-UART FTDI FT2232HQ (terpasang pada penyambung J14) yang membolehkan anda menggunakan aplikasi PC untuk
berkomunikasi dengan papan menggunakan perintah port COM standard (atau antara muka TTY di Linux). Pemacu dipasang secara automatik di Windows dan versi Linux yang lebih baru. Data port bersiri ditukar dengan Zynq menggunakan port bersiri dua wayar (TXD / RXD). Setelah pemacu dipasang, arahan I / O dapat digunakan dari PC yang diarahkan ke port COM untuk menghasilkan lalu lintas data bersiri pada pin Zynq. Port diikat pada pin PS (MIO) dan boleh digunakan bersama dengan pengawal UART.
Pratetap Zynq file (tersedia dalam Pusat Sumber Arty Z7 (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start))
mengurus pemetaan pin MIO yang betul ke pengawal UART 0 dan menggunakan parameter protokol lalai berikut: kadar baud 115200, bit berhenti 1, tiada pariti, panjang watak 8-bit.
Dua LED status on-board memberikan maklum balas visual mengenai lalu lintas yang mengalir melalui port: LED transmit () (LD11) dan LED penerimaan () (LD10). Nama isyarat yang menunjukkan arah adalah dari sudut-view DTE (Data Terminal Equipment), dalam kes ini PC.
FT2232HQ juga digunakan sebagai pengawal untuk Digilent USB-JTAG litar, tetapi USB-UART dan USB-JTAG fungsi berperilaku sepenuhnya secara bebas antara satu sama lain. Pengaturcara yang berminat untuk menggunakan fungsi UART FT2232 dalam reka bentuk mereka tidak perlu risau tentang JTAG litar mengganggu pemindahan data UART, dan sebaliknya. Kombinasi kedua-dua ciri ini ke dalam satu peranti membolehkan Arty Z7 diprogramkan, dikomunikasikan dengan melalui UART, dan digerakkan dari komputer yang disambungkan dengan kabel USB Mikro tunggal.
Isyarat DTR dari pengawal UART pada FT2232HQ disambungkan ke MIO12 peranti Zynq melalui JP1. Sekiranya Arduino IDE diarahkan untuk bekerja dengan Arty Z7, pelompat ini dapat dipendekkan dan MIO12 dapat digunakan untuk menempatkan Arty Z7 dalam keadaan "siap menerima sketsa baru". Ini akan meniru tingkah laku boot Arloadino IDE khas.
Slot microSD
Arty Z7 menyediakan slot MicroSD (J9) untuk penyimpanan memori luaran yang tidak mudah berubah serta boot Zynq. Slot disambungkan ke Bank 1/501 MIO [40-47], termasuk Card Detect. Di sisi PS, SDIO 0 dipetakan ke pin ini dan mengawal komunikasi dengan kad SD. Pinout dapat dilihat pada Jadual 7.1. Pengawal periferal menyokong mod pemindahan SD 1-bit dan 4-bit tetapi tidak menyokong mod SPI. Berdasarkan pada Manual Rujukan Teknikal Zynq ( Sokongan [PDF]), Mod host SDIO adalah satu-satunya mod yang disokong.
| Nama Isyarat | Penerangan | Pin Zynq | Pin Slot SD |
| SD_D0 | Data [0] | MIO42 | 7 |
| SD_D1 | Data [1] | MIO43 | 8 |
| SD_D2 | Data [2] | MIO44 | 1 |
| SD_D3 | Data [3] | MIO45 | 2 |
| SD_CCLK | jam | MIO40 | 5 |
| SD_CMD | Perintah | MIO41 | 3 |
| SD_CD | Kad Mengesan | MIO47 | 9 |
Jadual 7.1. pinout microSD
Slot SD dikuasakan dari 3.3V tetapi dihubungkan melalui MIO Bank 1/501 (1.8V). Oleh itu, pengubah tahap TI TXS02612 melakukan terjemahan ini. TXS02612 sebenarnya adalah pengembang port SDIO 2-port, tetapi hanya fungsi shifter levelnya yang digunakan. Gambar rajah sambungan dapat dilihat pada Rajah 7.1. Memetakan pin yang betul dan mengkonfigurasi antara muka dikendalikan oleh pratetap Arty 7 Zynq file, terdapat di Pusat Sumber Arty Z7 (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start).
(https://reference.digilentinc.com/_detail/reference/programmable-logic/arty-z7/arty-z7-microsd.png?id=reference%3Aprogrammable-logic%3Aartyz7%3Areference-manual)
Rajah 7.1. isyarat slot microSD
Kedua-dua kad berkelajuan rendah dan berkelajuan tinggi disokong, frekuensi jam maksimum adalah 50 MHz (). Kad Kelas 4 atau lebih baik adalah
disyorkan.
Rujuk bahagian 3.1 untuk maklumat mengenai cara boot dari kad SD. Untuk maklumat lebih lanjut, rujuk di Manual Rujukan Teknikal Zynq ( ug585-Zynq-7000-TRM [PDF]).
Hos USB
Arty Z7 menerapkan salah satu daripada dua antara muka PS USB OTG yang tersedia pada peranti Zynq. Cip Transceiver Microchip USB3320 USB 2.0 dengan antara muka ALPI 8-bit digunakan sebagai PHY. PHY mempunyai kelajuan sokongan front-End Fizikal HS-USB lengkap hingga 480Mbs. PHY disambungkan ke MIO Bank 1/501, yang dikuasakan pada 1.8V. Periferal usb0 digunakan pada PS, dihubungkan melalui MIO [28-39]. Antara muka USB OTG dikonfigurasi untuk bertindak sebagai hos terbenam. Mod peranti USB OTG dan USB tidak disokong.
Arty Z7 secara teknis adalah "host tertanam" kerana tidak memberikan kapasiti 150 µF yang diperlukan pada VBUS yang diperlukan untuk memenuhi syarat sebagai host tujuan umum. Adalah mungkin untuk mengubah Arty Z7 agar memenuhi syarat host USB tujuan umum dengan memuatkan C41 dengan kapasitor 150 µF. Hanya mereka yang berpengalaman menyolder komponen kecil pada PCB yang boleh mencuba kerja semula ini. Banyak peranti persisian USB akan berfungsi dengan baik tanpa memuatkan C41. Sama ada Arty Z7 dikonfigurasikan sebagai hos tertanam atau hos tujuan umum, ia dapat menyediakan 500 mA pada garis VBUS 5V. Perhatikan bahawa memuatkan C41 boleh menyebabkan Arty Z7 diset semula semasa boot Linux tertanam semasa digerakkan dari port USB, tidak kira apakah ada peranti USB yang disambungkan ke port host. Ini disebabkan oleh arus masuk yang menyebabkan C41 apabila pengawal hos USB diaktifkan dan suis kuasa VBUS (IC9) dihidupkan.
Perhatikan bahawa jika reka bentuk anda menggunakan port USB Host (tertanam atau tujuan umum), maka Arty Z7 harus dihidupkan melalui bateri atau penyesuai dinding yang mampu memberikan lebih banyak kuasa (seperti yang disertakan dalam kit aksesori Arty Z7).
Ethernet PHY
Arty Z7 menggunakan Realtek RTL8211E-VL PHY untuk melaksanakan port Ethernet 10/100/1000 untuk sambungan rangkaian. PHY menyambung ke MIO Bank 501 (1.8V) dan bersambung ke Zynq-7000 APSoC melalui RGMII untuk data dan MDIO untuk pengurusan. Isyarat interrupt tambahan (INTB) dan reset (PHYRSTB) masing-masing menyambung ke pin MIO MIO10 dan MIO9.
Rajah 9.1. Isyarat PHY Ethernet
Setelah power-up, PHY dimulakan dengan Auto-Negotiation diaktifkan, mengiklankan 10/100/1000 kelajuan pautan dan dupleks penuh. Sekiranya ada rakan kongsi Ethernet yang bersambung, PHY secara automatik membuat pautan dengannya, walaupun Zynq tidak dikonfigurasi.
Dua LED penunjuk status berada di atas kapal berhampiran penyambung RJ-45 yang menunjukkan lalu lintas (LD9) dan keadaan pautan yang sah (LD8). Jadual 9.1 menunjukkan tingkah laku lalai.
| Fungsi | Pereka | negeri | Penerangan |
| PAUTAN | LD8 | Tetap Hidup | Pautan 10/100/1000 |
| Berkelip 0.4s ON, 2s OFF | Pautan, mod Ethernet Cekap Tenaga (EEE) | ||
| BERTINDAK | LD9 | Berkelip-kelip | Menghantar atau Menerima |
Jadual 9.1. LED status Ethernet.
Zynq menggabungkan dua Pengawal Gigabit Ethernet bebas. Mereka melaksanakan Ethernet MAC 10/100/1000 separuh / penuh. Dari kedua-dua ini, GEM 0 dapat dipetakan ke pin MIO di mana PHY disambungkan. Oleh kerana bank MIO dikuasakan dari 1.8V, antara muka RGMII menggunakan pemacu HSTL Kelas 1.8 1V. Untuk standard I / O ini, rujukan luaran 0.9V disediakan di bank 501 (PS_MIO_VREF). Memetakan pin yang betul dan mengkonfigurasi antara muka dikendalikan oleh Arty Z7 Zynq Presets file, terdapat di Pusat Sumber Arty Z7 (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start).
Walaupun konfigurasi power-up default PHY mungkin mencukupi di kebanyakan aplikasi, bus MDIO tersedia untuk pengurusan. RTL8211E-VL diberikan alamat 5-bit 00001 pada bas MDIO. Dengan perintah membaca dan menulis daftar yang mudah, maklumat status dapat dibaca atau konfigurasi diubah. Realtek PHY mengikuti peta daftar standard industri untuk konfigurasi asas.
Spesifikasi RGMII meminta jam penerimaan (RXC) dan transmisi (TXC) ditangguhkan berbanding dengan isyarat data (RXD [0: 3], RXCTL dan TXD [0: 3], TXCTL). Garis panduan PCB Xilinx juga memerlukan penundaan ini ditambahkan. RTL8211E-VL mampu memasukkan kelewatan 2ns pada kedua TXC dan RXC sehingga jejak papan tidak perlu dibuat lebih lama.
PHY dicatatkan dari 50 yang sama MHz () pengayun yang menggegarkan Zynq PS. Kapasitansi parasit dari dua beban cukup rendah untuk didorong dari satu sumber.
Pada rangkaian Ethernet, setiap nod memerlukan alamat MAC yang unik. Untuk tujuan ini, kawasan satu kali yang dapat diprogramkan (OTP) pada denyar Quad-SPI telah diprogramkan di kilang dengan pengecam serasi EUI-48/48 ™ 64-bit yang unik di seluruh dunia. Julat alamat OTP [0x20; 0x25] mengandungi pengecam dengan bait pertama dalam urutan bait penghantaran berada di alamat terendah. Merujuk kepada Lembaran data memori kilat (http://www.cypress.com/file/177966/download) untuk maklumat mengenai cara mengakses wilayah OTP. Semasa menggunakan Petalinux, ini dikendalikan secara automatik dalam boot-loader U-boot, dan sistem Linux dikonfigurasi secara automatik untuk menggunakan alamat MAC unik ini.
Untuk maklumat lebih lanjut mengenai penggunaan Gigabit Ethernet MAC, rujuk ke Manual Rujukan Teknikal Zynq
( ug585-Zynq-7000-TRM [PDF]).
HDMI
Arty Z7 mengandungi dua port HDMI yang tidak dibeli: satu port sumber J11 (output), dan satu port sink J10 (input). Kedua-dua port menggunakan wadah HDMI jenis-A dengan isyarat data dan jam dihentikan dan disambungkan terus ke Zynq PL.
Kedua-dua sistem HDMI dan DVI menggunakan standard isyarat TMDS yang sama, disokong secara langsung oleh infrastruktur I / O pengguna Zynq PL. Juga, sumber HDMI serasi dengan sinki DVI, dan sebaliknya. Oleh itu, penyesuai pasif mudah (tersedia di kebanyakan kedai elektronik) boleh digunakan untuk menggerakkan monitor DVI atau menerima input DVI. Bekas HDMI hanya merangkumi isyarat digital, jadi hanya mod DVI-D yang boleh dilakukan.
Penyambung HDMI 19-pin merangkumi tiga saluran data pembezaan, satu saluran jam pembezaan lima GND () sambungan, bas Kawalan Elektronik Pengguna satu wayar (CEC), bas Saluran Data Paparan dua wayar (DDC) yang pada dasarnya adalah bas I2C, isyarat Hot Plug Detect (HPD), isyarat 5V yang mampu menyampaikan sehingga 50mA , dan satu pin (RES) terpelihara. Semua isyarat bukan kuasa disambungkan ke Zynq PL kecuali RES.
| Pin/Signal | J11 (sumber) | J10 (sinki) | ||
| Penerangan | FPGA pin | Penerangan | FPGA pin | |
| D [2] _P, D [2] _N | Keluaran data | J18, H18 | Input data | N20, P20 |
| D [1] _P, D [1] _N | Keluaran data | K19, J19 | Input data | T20, U20 |
| D [0] _P, D [0] _N | Keluaran data | K17, K18 | Input data | V20, W20 |
| CLK_P, CLK_N | Output jam | L16, L17 | Input jam | N18, P19 |
| CEC | Kawalan Elektronik Pengguna dua arah (pilihan) | G15 | Kawalan Elektronik Pengguna dua arah (pilihan) | H17 |
| SCL, SDA | DDC dua arah (pilihan) | M17, M18 | DDC dua arah | U14, U15 |
| HPD / HPA | Input pengesan palam panas (terbalik, pilihan) | R19 | Output tegasan panas | T19 |
Jadual 10.1. Penerangan dan tugasan pin HDMI.
Isyarat TMDS
HDMI / DVI adalah antara muka aliran video digital berkelajuan tinggi menggunakan isyarat pembezaan yang dimalarkan peralihan (TMDS). Untuk menggunakan salah satu port HDMI dengan betul, pemancar atau penerima yang mematuhi standard perlu dilaksanakan di Zynq PL. Perincian pelaksanaan berada di luar skop manual ini. Lihat repositori IP Core perpustakaan video di Digilent GitHub (https://github.com/Digilent) untuk IP rujukan yang siap digunakan.
Isyarat bantu
Apabila sinki siap dan ingin mengumumkan kehadirannya, ia menghubungkan pin bekalan 5V0 ke pin HPD. Pada Arty Z7, ini dilakukan dengan menggerakkan isyarat Hot Plug Assert tinggi. Perhatikan bahawa ini hanya boleh dilakukan setelah hamba saluran DDC telah dilaksanakan di Zynq PL dan siap untuk menghantar data paparan.
Saluran Data Paparan, atau DDC, adalah kumpulan protokol yang memungkinkan komunikasi antara paparan (sink) dan penyesuai grafik (sumber). Varian DDC2B didasarkan pada I2C, master bus menjadi sumber dan bas menjadi wastafel. Apabila sumber mengesan tahap tinggi pada pin HPD, ia meminta sinki bas DDC untuk keupayaan video. Ini menentukan sama ada sinki berkemampuan DVI atau HDMI dan resolusi apa yang disokong. Hanya selepas itu akan bermula penghantaran video. Rujuk spesifikasi VESA E-DDC untuk maklumat lebih lanjut.
Consumer Electronics Control, atau CEC, adalah protokol pilihan yang membolehkan mesej kawalan disebarkan pada rantai HDMI antara produk yang berbeza. Kes penggunaan biasa adalah mesej kawalan pemutaran TV yang berasal dari alat kawalan jauh universal ke penerima DVR atau satelit. Ini adalah protokol satu wayar pada tahap 3.3V yang disambungkan ke pin I / O pengguna Zynq PL. Kawat boleh dikendalikan dengan cara longkang terbuka yang membolehkan banyak peranti berkongsi wayar CEC biasa. Rujuk kepada tambahan CEC HDMI 1.3 atau spesifikasi yang lebih baru untuk maklumat lebih lanjut.
Sumber Jam
Arty Z7 menyediakan 50 MHz () jam ke input Zynq PS_CLK, yang digunakan untuk menghasilkan jam untuk setiap subsistem PS. 50 MHz () input membolehkan pemproses beroperasi pada frekuensi maksimum 650 MHz () dan pengawal memori DDR3 untuk beroperasi pada maksimum 525 MHz () (1050 Mbps). Pratetap Arty Z7 Zynq file terdapat pada Pusat Sumber Arty Z7 (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start) boleh diimport ke inti IP Sistem Pemprosesan Zynq dalam projek Vivado untuk mengkonfigurasi Zynq dengan betul untuk berfungsi dengan 50 MHz () jam input.
PS mempunyai PLL khusus yang mampu menghasilkan hingga empat jam rujukan, masing-masing dengan frekuensi yang dapat diatur, yang dapat digunakan untuk mencatat logik khusus yang dilaksanakan di PL. Selain itu, Arty Z7 menyediakan 125 luaran MHz () jam rujukan terus ke pin H16 dari PL. Jam rujukan luaran membolehkan PL digunakan sepenuhnya bebas dari PS, yang boleh berguna untuk aplikasi sederhana yang tidak memerlukan pemproses.
PL Zynq juga merangkumi MMCM dan PLL yang dapat digunakan untuk menghasilkan jam dengan frekuensi tepat dan hubungan fasa. Mana-mana empat jam rujukan PS atau 125 MHz () jam rujukan luaran boleh digunakan sebagai input kepada MMCM dan PLL. Arty Z7-10 merangkumi 2 MMCM dan 2 PLL, dan Arty Z7-20 merangkumi 4 MMCM dan 4 PLL. Untuk penerangan lengkap mengenai kemampuan sumber jam Zynq PL, rujuk pada "Panduan Pengguna Sumber 7 Jam FPGA" yang tersedia dari Xilinx.
Rajah 11.1 menggariskan skema penjadualan yang digunakan pada Arty Z7. Perhatikan bahawa output jam rujukan dari Ethernet PHY digunakan sebagai 125 MHz () jam rujukan ke PL, untuk mengurangkan kos termasuk pengayun khusus untuk tujuan ini. Perlu diingat bahawa CLK125 akan dilumpuhkan apabila Ethernet PHY (IC1) ditahan dalam tetapan semula perkakasan dengan mendorong isyarat PHYRSTB rendah.
Rajah 11.1. Arty Z7 mencatat masa.
I / O asas
Papan Arty Z7 merangkumi dua LED tiga warna, 2 suis, 4 butang tekan, dan 4 LED individu seperti yang ditunjukkan dalam Rajah 12.1. Tombol tekan dan suis slaid disambungkan ke perintang siri Zynq PL untuk mengelakkan kerosakan dari litar pintas yang tidak disengajakan (litar pintas boleh berlaku jika pin FPGA yang diberikan pada butang tekan atau suis slaid secara tidak sengaja didefinisikan sebagai output). Empat tombol tekan adalah suis "sesaat" yang biasanya menghasilkan output rendah ketika mereka sedang rehat, dan output tinggi hanya ketika mereka ditekan. Suis slaid menghasilkan input tinggi atau rendah berterusan bergantung pada kedudukannya.
Rajah 12.1. Arty Z7 GPIO ().
Empat LED kecekapan tinggi individu disambungkan anod ke Zynq PL melalui perintang 330 ohm, jadi mereka akan menyala apabila logik tinggitage digunakan pada pin I / O masing-masing. LED tambahan yang tidak dapat diakses pengguna menunjukkan power-on, status pengaturcaraan PL, dan status port USB dan Ethernet.
LED Tri-Warna
Papan Arty Z7 mengandungi dua LED tiga warna. Setiap tri-warna LED () mempunyai tiga isyarat input yang mendorong katod tiga LED dalaman yang lebih kecil: satu merah, satu biru, dan satu hijau. Memacu isyarat yang sesuai dengan salah satu warna ini akan menerangi dalaman LED (). Isyarat input didorong oleh Zynq PL melalui transistor, yang membalikkan isyarat. Oleh itu, untuk menyalakan warna tri LED (), isyarat yang sepadan perlu dipacu tinggi. Warna tiga LED () akan memancarkan warna bergantung pada gabungan LED dalaman yang sedang diterangi. Untuk bekasampjika isyarat merah dan biru digerakkan tinggi dan hijau digerakkan rendah, warna tiga LED () akan memancarkan warna ungu.
Digilent sangat mengesyorkan penggunaan modulasi lebar nadi (PWM) ketika menggerakkan LED tiga warna. Memacu salah satu input ke logik yang stabil '1' akan menghasilkan LED () diterangi pada tahap terang yang tidak selesa. Anda boleh mengelakkannya dengan memastikan bahawa tidak ada isyarat tri-warna yang dipacu dengan lebih daripada 50% kitaran tugas. Menggunakan PWM juga meluaskan potensi warna palet tri-color led. Menyelaraskan kitaran tugas setiap warna secara individu antara 50% dan 0% menyebabkan warna yang berbeza diterangi pada intensiti yang berbeza, sehingga memungkinkan hampir semua warna ditampilkan.
Keluaran Audio Mono
Jack audio onboard (J13) didorong oleh Sallen-Key Butterworth Low-pass 4th Order Filter yang memberikan output audio mono. Litar penapis lulus rendah ditunjukkan dalam Rajah 14.1. Input penapis (AUD_PWM) disambungkan ke pin Zynq PL R18. Input digital biasanya berupa sinyal longkang terbuka modulasi lebar denyut (PWM) atau modulasi kepadatan nadi (PDM) yang dihasilkan oleh FPGA. Isyarat perlu didorong rendah untuk logik '0' dan dibiarkan dalam impedans tinggi untuk logik '1'. Perintang penarik atas papan ke rel 3.3V analog yang bersih akan membentuk jilid yang betultage untuk logik '1'. Penapis lulus rendah pada input akan berfungsi sebagai penapis rekonstruksi untuk menukar isyarat digital termodulasi lebar nadi menjadi analog analogtage pada output bicu audio.
(Rajah 13.1. Litar Keluaran Audio.
Sinyal penutupan Audio (AUD_SD) digunakan untuk mematikan output audio. Ia disambungkan ke pin Zynq PL T17. Untuk menggunakan output audio, isyarat ini mesti didorong ke logik tinggi.
Tindak balas frekuensi Penapis Lulus Rendah SK Butterworth ditunjukkan dalam Rajah 13.2. Analisis AC litar dilakukan menggunakan NI Multisim 12.0.
Rajah 13.2. Respons Frekuensi Output Audio.
Modulasi Pulse-Lebar
Sinyal berdenyut lebar-dimodulasi (PWM) adalah rantai denyut pada beberapa frekuensi tetap, dengan setiap nadi berpotensi memiliki lebar yang berbeza. Isyarat digital ini dapat disalurkan melalui penapis lorong rendah sederhana yang menyatukan bentuk gelombang digital untuk menghasilkan vol analogtagBerkadaran dengan rata-rata lebar nadi selama beberapa selang (selang ditentukan oleh frekuensi pemotongan 3dB dari saringan lulus rendah dan frekuensi nadi). Untuk bekasampjika pulsa tinggi rata-rata 10% dari jangka masa nadi yang tersedia, maka integrator akan menghasilkan nilai analog iaitu 10% daripada Vdd voltage. Rajah 13.1.1 menunjukkan bentuk gelombang yang diwakili sebagai isyarat PWM.
Rajah 13.1.1. Bentuk Gelombang PWM.
Isyarat PWM mesti disatukan untuk menentukan vol analogtage. Frekuensi 3dB penapis lulus rendah mestilah urutan magnitud lebih rendah daripada frekuensi PWM sehingga tenaga isyarat pada frekuensi PWM ditapis dari isyarat. Untuk bekasampJika isyarat audio mesti mengandungi maklumat frekuensi hingga 5 kHz, maka frekuensi PWM sekurang-kurangnya 50 kHz (dan lebih disukai lebih tinggi). Secara amnya, dari segi kesetiaan isyarat analog, semakin tinggi frekuensi PWM, semakin baik. Rajah 13.1.2 menunjukkan perwakilan penyepadu PWM yang menghasilkan output voltage dengan mengintegrasikan denyut nadi. Perhatikan isyarat output penapis keadaan tetap ampnisbah lintang ke Vdd adalah sama dengan kitaran tugas lebar nadi (kitaran tugas ditakrifkan sebagai masa tinggi nadi dibahagi dengan masa tetingkap nadi).
Figure 13.1.2. PWM Output Voltage.
Tetapkan semula Sumber
Tetapkan Semula Kuasa
Zynq PS menyokong isyarat tetapan semula kuasa luaran. Reset power-on adalah reset utama keseluruhan cip. Isyarat ini menetapkan semula setiap daftar dalam peranti yang dapat diset semula. Arty Z7 menggerakkan isyarat ini dari isyarat PGOOD dari pengatur kuasa TPS65400 untuk memastikan sistem diatur semula sehingga semua bekalan kuasa sah.
Suis Butang Tekan Program
Suis tekan PROG, berlabel PROG, menukar Zynq PROG_B. Ini menetapkan semula PL dan menyebabkan SELESAI dinyahtegaskan. PL akan tetap tidak dikonfigurasi sehingga diprogram ulang oleh pemproses atau melalui JTAG.
Reset Subsistem Pemproses
Tetapan semula sistem luaran, dilabel SRST, menetapkan semula peranti Zynq tanpa mengganggu persekitaran debug. Untuk bekasampNamun, titik putus sebelumnya yang ditetapkan oleh pengguna tetap berlaku setelah sistem diset semula. Kerana masalah keselamatan, tetapan semula sistem akan menghapus semua kandungan memori dalam PS, termasuk OCM. PL juga dibersihkan semasa tetapan semula sistem. Penetapan semula sistem tidak menyebabkan pin pengikat mod boot semulaampdiketuai.
Butang SRST juga menyebabkan isyarat CK_RST beralih untuk mencetuskan semula pada perisai yang terpasang.
Pelabuhan Pmod
Pelabuhan Pmod adalah 2 × 6, sudut kanan, penyambung wanita jarak 100 mil yang sesuai dengan header pin 2 × 6 standard. Setiap port Pmod 12-pin menyediakan dua 3.3V VCC () isyarat (pin 6 dan 12), dua isyarat Ground (pin 5 dan 11), dan lapan isyarat logik, seperti yang ditunjukkan dalam Rajah 15.1. The VCC () dan pin Ground dapat menghasilkan arus hingga 1A, tetapi harus berhati-hati agar tidak melebihi anggaran kuasa pengatur onboard atau bekalan kuasa luaran (lihat had arus rel 3.3V yang disenaraikan di bahagian "Bekalan Kuasa") .
(https://reference.digilentinc.com/_detail/reference/programmable-logic/arty-z7/arty-z7-pmod.png?id=reference%3Aprogrammable-logic%3Aartyz7%3Areference-manual)
Rajah 15.1. Diagram Pelabuhan Pmod
Digilent menghasilkan koleksi papan aksesori Pmod yang banyak yang dapat dipasang pada penyambung pengembangan Pmod untuk menambah fungsi siap pakai seperti A / D, D / A, pemandu motor, sensor, dan fungsi lain. Lihat www.digilentinc.com (http://www.digilentinc.com) untuk maklumat lanjut.
Setiap port Pmod yang terdapat di papan Digilent FPGA tergolong dalam salah satu daripada empat kategori: standard, MIO connect, XADC, atau high-speed. Arty Z7 mempunyai dua port Pmod, kedua-duanya adalah jenis berkelajuan tinggi. Bahagian berikut menerangkan jenis port Pmod berkelajuan tinggi.
Pmod Berkelajuan Tinggi
Pmod berkelajuan tinggi mempunyai isyarat data mereka disalurkan sebagai impedans yang dipadankan dengan pasangan pembeza untuk kelajuan beralih maksimum. Mereka mempunyai pad untuk memuatkan perintang untuk perlindungan tambahan, tetapi Arty Z7 kapal dengan ini dimuat sebagai 0-Ohm. Dengan perintang siri yang dihilangkan, Pmod ini tidak memberikan perlindungan terhadap litar pintas tetapi memungkinkan untuk menukar kelajuan yang lebih pantas. Isyarat dipasangkan ke isyarat bersebelahan dalam baris yang sama: pin 1 dan 2, pin 3 dan 4, pin 7 dan 8, dan pin 9 dan 10.
Jejak diarahkan pembezaan 100 ohm (+/- 10%).
Sekiranya pin di port ini digunakan sebagai isyarat hujung tunggal, pasangan berpasangan mungkin menunjukkan crosstalk. Dalam aplikasi yang menjadi perhatian ini, salah satu isyarat harus dibumikan (menggerakkannya rendah dari FPGA) dan menggunakan pasangannya untuk isyarat yang berakhir dengan isyarat.
Oleh kerana Pmod Berkelajuan Tinggi mempunyai shunt 0-ohm dan bukannya perintang perlindungan, pengendali mesti mengambil langkah berjaga-jaga untuk memastikannya tidak menyebabkan celana pendek.
Penyambung Perisai Arduino / chipKIT
Arty Z7 boleh disambungkan ke pelindung Arduino dan chipKIT standard untuk menambahkan fungsi yang lebih panjang. Perhatian khusus diambil semasa merancang Arty Z7 untuk memastikannya sesuai dengan sebahagian besar pelindung Arduino dan chipKIT di pasaran. Penyambung perisai mempunyai 49 pin yang disambungkan ke Zynq PL untuk I / O Digital untuk umum pada Arty Z7-20 dan 26 pada Arty Z7-10. Oleh kerana fleksibiliti FPGA, anda mungkin menggunakan pin ini untuk apa sahaja termasuk membaca / menulis digital, sambungan SPI, sambungan UART, sambungan I2C, dan PWM. Enam dari pin ini (berlabel AN0-AN5) juga dapat digunakan sebagai input analog ujung tunggal dengan julat input 0V- 3.3V, dan enam lagi (berlabel AN6-11) dapat digunakan sebagai input analog berbeza.
Catatan: Arty Z7 tidak serasi dengan perisai yang mengeluarkan isyarat digital atau analog 5V. Pin pemacu pada penyambung pelindung Arty Z7 di atas 5V boleh menyebabkan kerosakan pada Zynq.
(https://reference.digilentinc.com/_media/reference/programmable-logic/arty-z7/arty-z7-shield.png)
Rajah 16.1. Rajah Pin Perisai.
| Nama Pin | Fungsi Perisai | Sambungan Arty Z7 |
| IO0–IO13 | Pin I / O tujuan am | Lihat Bahagian bertajuk "Shield Digital I / O" |
| IO26–IO41, A (IO42) | Arty Z7-20 Pin I / O tujuan am | Lihat Bahagian bertajuk "Shield Digital I / O" |
| SCL | Jam I2C | Lihat Bahagian bertajuk "Shield Digital I / O" |
| SDA | Data I2C | Lihat Bahagian bertajuk "Shield Digital I / O" |
| SCLK () | Jam SPI | Lihat Bahagian bertajuk "Shield Digital I / O" |
| MOSI () | Data SPI keluar | Lihat Bahagian bertajuk "Shield Digital I / O" |
| MISO () | Data SPI di | Lihat Bahagian bertajuk "Shield Digital I / O" |
| SS | Pilih Budak SPI | Lihat Bahagian bertajuk "Shield Digital I / O" |
| A0–A5 | Input Analog Berakhir Tunggal | Lihat Bahagian bertajuk "Shield Analog I / O" |
| A6–A11 | Input Analog Pembezaan | Lihat Bahagian bertajuk "Shield Analog I / O" |
| Nama Pin | Fungsi Perisai | Sambungan Arty Z7 |
| V_P, V_N | Input Analog Pembezaan Khusus | Lihat Bahagian bertajuk "Shield Analog I / O" |
| XGND | Tanah Analog XADC | Disambungkan ke jaring yang digunakan untuk memacu rujukan tanah XADC di Zynq (VREFN) |
| XVREF | Analog XADC Voltage Rujukan | Terhubung ke 1.25 V, rel 25mA digunakan untuk menggerakkan XADC voltage rujukan mengenai Zynq (VREFP) |
| N/C | Tidak Bersambung | Tidak Bersambung |
| IOREF | Digital I / O Voltage rujukan | Bersambung ke Arty Z7 3.3V Power Rail (Lihat bahagian "Bekalan Kuasa") |
| RST | Tetapkan semula ke Perisai | Disambungkan ke butang "SRST" merah dan pin MIO 12 Zynq. Apabila JP1 dipendekkan, ia juga disambungkan ke isyarat DTR jambatan FTDI USB-UART. |
| 3V3 | Rel Tenaga 3.3V | Bersambung ke Arty Z7 3.3V Power Rail (Lihat bahagian "Bekalan Kuasa") |
| 5V0 | Rel Tenaga 5.0V | Bersambung ke Arty Z7 5.0V Power Rail (Lihat bahagian "Bekalan Kuasa") |
| GND (), G | tanah | Disambungkan ke satah Tanah Arty Z7 |
| VIN | Input Kuasa | Bersambung selari dengan penyambung bekalan kuasa luaran (J18). |
Jadual 16.1. Huraian Pin Perisai.
Shield Digital I / O
Pin yang dihubungkan terus ke Zynq PL boleh digunakan sebagai input atau output tujuan umum. Pin ini merangkumi pin I2C, SPI, dan I / O tujuan am. Terdapat 200 perintang siri Ohm antara FPGA dan pin I / O digital untuk membantu memberikan perlindungan daripada litar pintas yang tidak disengajakan (kecuali isyarat AN5-AN0, yang tidak mempunyai perintang siri, dan isyarat AN6-AN12, yang mempunyai Perintang siri 100 Ohm). Vol. Operasi maksimum dan disyorkan mutlaktages untuk pin ini digariskan dalam jadual di bawah.
IO26-IO41 dan A (IO42) tidak dapat diakses di Arty Z7-10. Juga, AN0-AN5 tidak dapat digunakan sebagai Digital I / O pada Arty Z7-10. Ini disebabkan pin I / O yang lebih sedikit tersedia pada Zynq-7010 daripada pada Zynq-7020.
| Vol. Minimum Mutlaktage | Vol. Operasi Minimum yang Disyorkantage | Vol. Operasi Maksimum yang Disyorkantage | Vol. Maksimum Mutlaktage | |
| Dikuasakan | -0.4 V | -0.2 V | 3.4 V | 3.75 V |
| Tidak berkuasa | -0.4 V | T/A | T/A | 0.55 V |
Jadual 16.1.1. Shield Digital Voltages. Untuk maklumat lebih lanjut mengenai ciri elektrik pin yang disambungkan ke Zynq PL, sila lihat Lembaran data Zynq-7000
(ds187-XC7Z010-XC7Z020-Data-Sheet) dari Xilinx.
Perisai I / O Analog
Pin berlabel A0-A11 dan V_P / V_N digunakan sebagai input analog ke modul XADC Zynq. The Zynq menjangkakan bahawa input berkisar antara 0-1 V. Pada pin berlabel A0-A5 kami menggunakan litar luaran untuk menurunkan volume inputtage dari 3.3V. Litar ini ditunjukkan dalam Rajah 16.2.1. Litar ini membolehkan modul XADC mengukur secara tepat sebarang jilidtagantara 0V dan 3.3V (berbanding dengan Arty Z7's GND ()) yang digunakan pada mana-mana pin ini. Sekiranya anda ingin menggunakan pin berlabel A0-A5 sebagai input atau output Digital, ia juga disambungkan terus ke Zynq PL sebelum litar pembahagi perintang (juga ditunjukkan dalam Rajah 16.2.1) pada Arty Z7-20. Sambungan tambahan ini tidak dibuat pada Arty Z7-10, sebab itulah isyarat ini hanya dapat digunakan sebagai input analog pada varian tersebut.
(https://reference.digilentinc.com/_media/reference/programmable-logic/arty-z7/arty-z7-shield-an.png)
Rajah 16.2.1. Input Analog Berakhir Tunggal.
Pin berlabel A6-A11 disambungkan terus ke 3 pasang pin mampu analog pada Zynq PL melalui penapis anti-aliasing. Litar ini ditunjukkan dalam Rajah 16.2.2. Pasangan pin ini boleh digunakan sebagai input analog berbeza dengan voltage perbezaan antara 0-1V. Nombor genap dihubungkan ke pin positif pasangan dan nombor ganjil disambungkan ke pin negatif (jadi A6 dan A7 membentuk pasangan input analog dengan A6 positif dan A7 negatif). Perhatikan bahawa walaupun pad untuk kapasitor ada, mereka tidak dimuatkan untuk pin ini. Oleh kerana pin FPGA yang berupaya analog juga dapat digunakan seperti pin FPGA digital biasa, juga mungkin menggunakan pin ini untuk Digital I / O.
Pin berlabel V_P dan V_N dihubungkan ke input analog khas FPGA VP_0 dan VN_0. Pasangan pin ini juga dapat digunakan sebagai input analog pembeza dengan voltagantara 0-1V, tetapi tidak dapat digunakan sebagai Digital I / O. Kapasitor dalam litar yang ditunjukkan dalam Rajah 16.2.2 untuk pasangan pin ini dimuatkan pada Arty Z7.
Rajah 16.2.2. Input Analog Pembezaan.
Inti XADC dalam Zynq adalah penukar analog-ke-digital 12-saluran dwi-saluran yang mampu beroperasi pada 1 MSPS. Salah satu saluran boleh didorong oleh input analog yang disambungkan ke pin pelindung. Inti XADC dikendalikan dan diakses dari reka bentuk pengguna melalui Port Konfigurasi Dinamik (DRP). DRP juga menyediakan akses ke voltage monitor yang terdapat di setiap rel daya FPGA, dan sensor suhu yang berada di dalam FPGA. Untuk maklumat lebih lanjut mengenai penggunaan teras XADC, rujuk dokumen Xilinx yang bertajuk "7 Series FPGAs dan Zynq-7000 All Programmable SoC XADC Dual 12-Bit 1 MSPS Analog-to-Digital Converter". Anda juga dapat mengakses teras XADC secara langsung menggunakan PS, melalui antara muka "PS-XADC". Antara muka ini dijelaskan secara lengkap dalam bab 30 dari Zynq
Manual Rujukan Teknikal ( ug585-Zynq-7000-TRM [PDF]). rm (https://reference.digilentinc.com/tag/rm?do=showtag&tag=rm), dokumen (https://reference.digilentinc.com/tag/doc?do=showtag&tag=doc), arty-z7
(https://reference.digilentinc.com/tag/arty-z7?do=showtag&tag=arty-z7)
Langgan Surat Berita kami
| Nama Pertama |
| Nama Akhir |
| Alamat E-mel |
| Rakan Kongsi Kami Universiti Xilinx Program (https://store.digilentinc.com/partneuniversity-program/) Rakan Kongsi Teknologi (https://store.digilentinc.com/technolpartners/) Pengedar (https://store.digilentinc.com/ourdistributors/) |
Sokongan Teknikal Forum (https://forum.digilentinc.com) Rujukan Wiki (https://reference.digilentinc.com) Hubungi Kami (https://store.digilentinc.com/contactus/) |
| Maklumat Pelanggan(https://youtube.com/user/digilentinc) Soalan Lazim (https://resource.digilentinc.com/verify) Maklumat Kedai (https://store.digilentinc.com/store-info/) |
Maklumat Syarikat
Tentang Kami |
Dokumen / Sumber
 |
Lembaga Pembangunan DIGILENT Arty Z7 [pdf] Manual Pengguna Lembaga Pembangunan Arty Z7 |
