Bordi i Zhvillimit të AX7203 FPGA

Informacioni i produktit

Manuali i përdorimit të ARTIX-7 FPGA Development Board AX7203

Versioni	Rev 1.2
Data	2023-02-23
Lirimi Nga	Rachel Zhou
Përshkrimi	Publikimi i Parë

Pjesa 1: Paraqitja e Bordit të Zhvillimit të FPGA

Bordi i zhvillimit AX7203 FPGA është një bord bazë + transportues
platformë bordi që lejon zhvillimin e përshtatshëm dytësor
duke përdorur tabelën bazë. Ai përdor një ndër-bord me shpejtësi të lartë
lidhës ndërmjet bordit bazë dhe bordit mbajtës.

Bordi mbajtës AX7203 ofron ndërfaqe të ndryshme periferike,
duke përfshirë:

• 1 ndërfaqe PCIex4
• 2 ndërfaqe Gigabit Ethernet
• 1 Ndërfaqja e daljes HDMI
• 1 Ndërfaqe e hyrjes HDMI
• 1 Ndërfaqja Uart
• 1 fole për karta SD
• Ndërfaqja e lidhësit XADC (jo e instaluar si parazgjedhje)
• Koka e zgjerimit me dy drejtime me 2 kunja
• Disa çelësa
• LED
• Qarku EEPROM

Pjesa 2: Paraqitja e Bordit Bërthamë AC7200

Bordi bazë AC7200 bazohet në serinë ARTIX-7 200T të XILINX
AC7200-2FGG484I. Është një pllakë bërthamore me performancë të lartë e përshtatshme për
komunikimi i të dhënave me shpejtësi të lartë, përpunimi i imazheve video dhe
marrja e të dhënave me shpejtësi të lartë.

Karakteristikat kryesore të tabelës bazë AC7200 përfshijnë:

• Dy copë çipa MICRON MT41J256M16HA-125 DDR3 me një
  kapacitet prej 4 Gbit secila, duke siguruar një gjerësi të autobusit të të dhënave 32-bit dhe deri në
  Gjerësia e brezit të të dhënave leximi/shkrimi 25 Gb midis FPGA dhe DDR3.
• 180 porte standarde IO të nivelit 3.3V
• 15 porte standarde IO të nivelit 1.5V
• 4 palë sinjale diferenciale RX/TX me shpejtësi të lartë GTP
• Gjatësia e barabartë dhe drejtimi diferencial i përpunimit ndërmjet
  Çipi FPGA dhe ndërfaqja
• Madhësia kompakte 45*55 (mm)

Udhëzimet e përdorimit të produktit

Për të përdorur ARTIX-7 FPGA Development Board AX7203, ndiqni këto
hapat:

1. Lidhni bordin bazë dhe bordin mbajtës duke përdorur shpejtësinë e lartë
   lidhës ndër-borde.
2. Nëse kërkohet, instaloni ndërfaqen XADC duke përdorur atë të dhënë
   lidhës.
3. Lidhni çdo pajisje periferike të dëshiruar me ndërfaqet e disponueshme
   bordi transportues, të tilla si pajisjet PCIex4, Gigabit Ethernet
   pajisje, pajisje HDMI, pajisje Uart, karta SD ose të jashtme
   kokat e zgjerimit.
4. Fuqini bordin e zhvillimit duke përdorur fuqinë e duhur
   furnizimit.

Bordi i Zhvillimit të ARTIX-7 FPGA
AX7203
Manuali i Përdoruesit

Manuali i përdorimit të ARTIX-7 FPGA Development Board AX7203
Regjistrimi i versionit

Versioni Rev 1.2

Data 2023-02-23

Publikimi nga Rachel Zhou

Përshkrimi Botimi i parë

www.alinx.com

2 / 57

Manuali i përdorimit të ARTIX-7 FPGA Development Board AX7203
Tabela e Përmbajtjes
Regjistrimi i versionit ………………………………………………………………………………………2 Pjesa 1: Paraqitja e Bordit të Zhvillimit të FPGA ………………………… ……………… 6 Pjesa 2: AC7200 Prezantimi i Bordit Bërthamë ………………………………………………..9
Pjesa 2.1: Çipi FPGA ……………………………………………………………………… 10 Pjesa 2.2: Kristali diferencial aktiv ……………………………………… …………..12 Pjesa 2.3: Ora diferenciale aktive 200 Mhz …………………………………………12 Pjesa 2.4: Kristali diferencial aktiv 148.5 Mhz ………………………………….. 13 Pjesa 2.5: DDR3 DRAM …………………………………………………………………………………………15 Pjesa 2.6: QSPI Flash ………………………………………… ………………………………19 Pjesa 2.7: Drita LED në tabelën bazë …………………………………………………. 21 Pjesa 2.8: Butoni i rivendosjes …………………………………………………………………… 22 Pjesa 2.9: JTAG Ndërfaqja ……………………………………………………………… 23 Pjesa 2.10: Ndërfaqja e fuqisë në tabelën bazë ………………………………. 24 Pjesa 2.11: Konektorët nga Bordi në Bord ………………………………………………………………………………………………………………………………………………………………………………………………………….. Pjesa 25: Furnizimi me energji elektrike ………………………………………………………… …………2.12 Pjesa 32: Diagrami i Strukturës …………………………………………………………..2.13 Pjesa 33: Tabela e transportuesit …………………………………… …………………………………………. 3 Pjesa 34: Paraqitja e bordit të transportuesit …………………………………………………… 3.1 Pjesa 34: Ndërfaqja Ethernet Gigabit ……………………………………………… 3.2 Pjesa 35: Ndërfaqja PCIe x3.3 ……………………………………………………………….. 4 Pjesa 38: Ndërfaqja e daljes HDMI…………………………………………… ………….3.4 Pjesa 40: Ndërfaqja e hyrjes HDMI ………………………………………………………3.5 Pjesa 42: Sloti i kartës SD ……………………………… …………………………………… 3.6 Pjesa 44: USB në portën serike …………………………………………………………….3.7 Pjesa 45: EEPROM 3.8LC24 … …………………………………………………………….04 Pjesa 47: Kreu i zgjerimit ……………………………………………………………… 3.9 Pjesa 48: JTAG Ndërfaqja ……………………………………………………………. 51

www.alinx.com

3 / 57

Manuali i përdorimit të ARTIX-7 FPGA Development Board AX7203
Pjesa 3.11: Ndërfaqja XADC (jo e instaluar si parazgjedhje) ……………………….. 52 Pjesa 3.12: çelësat …………………………………………………………………… …………53 Pjesa 3.13: Drita LED ……………………………………………………………………………………………………… 54 Pjesa 3.14: Furnizimi me energji elektrike ………………………… ……………………………………55

www.alinx.com

4 / 57

Manuali i përdorimit të ARTIX-7 FPGA Development Board AX7203
Kjo platformë zhvillimi ARTIX-7 FPGA (Moduli: AX7203) miraton modalitetin e tabelës bazë + tabelës mbajtëse, e cila është e përshtatshme për përdoruesit që të përdorin tabelën bazë për zhvillim dytësor.
Në hartimin e bordit transportues, ne kemi zgjeruar një sërë ndërfaqesh për përdoruesit, të tilla si 1 ndërfaqe PCIex4, 2 ndërfaqe Gigabit Ethernet, 1 ndërfaqe HDMI Output, 1 ndërfaqe hyrëse HDMI, Ndërfaqja Uart, fole për kartën SD etj. Përmbush kërkesat e përdoruesit për shkëmbimin e të dhënave me shpejtësi të lartë PCIe, përpunimin e transmetimit të videos dhe kontrollin industrial. Është një platformë zhvillimi "e gjithanshme" ARTIX-7 FPGA. Ofron mundësinë e transmetimit të videos me shpejtësi të lartë, para-validimit dhe pas aplikimit të komunikimit në rrjet dhe fibrave dhe përpunimit të të dhënave. Ky produkt është shumë i përshtatshëm për studentë, inxhinierë dhe grupe të tjera të angazhuara në zhvillimin e ARTIX-7FPGA.

www.alinx.com

5 / 57

Manuali i përdorimit të ARTIX-7 FPGA Development Board AX7203
Pjesa 1: Paraqitja e Bordit të Zhvillimit të FPGA
E gjithë struktura e bordit të zhvillimit AX7203 FPGA është trashëguar nga modeli ynë i qëndrueshëm i tabelës bazë + bordit mbajtës. Një lidhës ndër-borde me shpejtësi të lartë përdoret midis bordit bazë dhe bordit mbajtës.
Bordi bazë përbëhet kryesisht nga FPGA + 2 DDR3 + QSPI FLASH, i cili merr përsipër funksionet e përpunimit dhe ruajtjes së të dhënave me shpejtësi të lartë të FPGA, leximin dhe shkrimin e të dhënave me shpejtësi të lartë midis FPGA dhe dy DDR3, gjerësia e bitit të të dhënave është 32 bit. dhe gjerësia e brezit të të gjithë sistemit është deri në 25 Gb. /s (800M*32bit); Dy kapacitetet DDR3 janë deri në 8 Gbit, gjë që plotëson nevojën për buferë të lartë gjatë përpunimit të të dhënave. FPGA e zgjedhur është çipi XC7A200T i serisë ARTIX-7 të XILINX, në paketën BGA 484. Frekuenca e komunikimit midis XC7A200T dhe DDR3 arrin 400 Mhz dhe shpejtësia e të dhënave është 800 Mhz, e cila plotëson plotësisht nevojat e përpunimit të të dhënave me shumë kanale me shpejtësi të lartë. Përveç kësaj, XC7A200T FPGA përmban katër transmetues me shpejtësi të lartë GTP me shpejtësi deri në 6.6 Gb/s për kanal, duke e bërë atë ideal për komunikimet me fibra optike dhe komunikimet e të dhënave PCIe.
Pllaka mbajtëse AX7203 zgjeron ndërfaqen e saj të pasur periferike, duke përfshirë 1 ndërfaqe PCIex4, 2 ndërfaqe Gigabit Ethernet, 1 ndërfaqe dalje HDMI, 1 ndërfaqe hyrëse HDMI, 1 ndërfaqe Uart, 1 fole për kartën SD, ndërfaqe lidhëse XADC, zgjerim 2-pinësh me dy drejtime kokë, disa çelësa, qark LED dhe EEPROM.

www.alinx.com

6 / 57

Manuali i përdorimit të ARTIX-7 FPGA Development Board AX7203

Figura 1-1-1: Diagrami Skematik i AX7203 Nëpërmjet këtij diagrami, ju mund të shihni ndërfaqet dhe funksionet që përmban AX7203 FPGA Development Board: Artix-7 FPGA core board
Bordi bazë përbëhet nga XC7A200T + 8 Gb DDR3 + 128 Mb QSPI FLASH. Ekzistojnë dy kristale diferenciale Sitime LVDS me precizion të lartë, njëri në 200 MHz dhe tjetri në 125 MHz, duke siguruar hyrje të qëndrueshme të orës për sistemet FPGA dhe modulet GTP. Ndërfaqja PCIe x1 me 4 kanal Mbështet standardin PCI Express 2.0, ofron ndërfaqe të transmetimit të të dhënave me shpejtësi të lartë PCIe x4, shpejtësi komunikimi me një kanal deri në 5 GBaud Ndërfaqja Gigabit Ethernet me 2 kanale Ndërfaqja RJ-45 Çipi i ndërfaqes Gigabit Ethernet përdor çipin Micrel KSZ9031RNX Ether për të ofruar shërbime të komunikimit në rrjet për përdoruesit.

www.alinx.com

7 / 57

Manuali i përdorimit të ARTIX-7 FPGA Development Board AX7203
Çipi KSZ9031RNX mbështet shpejtësinë e transmetimit të rrjetit 10/100/1000 Mbps; full duplex dhe adaptive. Ndërfaqja e daljes HDMI me 1 kanale Çipi kodues SIL9134 HDMI i Silion Image është zgjedhur për të mbështetur daljen deri në 1080P@60Hz dhe për të mbështetur daljen 3D. Ndërfaqja e hyrjes HDMI me 1 kanale Është zgjedhur çipi i dekoderit SIL9013 HDMI i Silion Image, i cili mbështet hyrjen deri në 1080P@60Hz dhe mbështet daljen e të dhënave në formate të ndryshme. Ndërfaqja 1-kanale Uart në USB 1 ndërfaqe Uart në USB për komunikim me kompjuterin për korrigjimin e përdoruesit. Çipi i portës serike është çipi USB-UAR i Silicon Labs CP2102GM dhe ndërfaqja USB është ndërfaqja MINI USB. Mbajtëse e kartës Micro SD me 1 porte Mbajtëse e kartës Micro SD me 24 porte, mbështet modalitetin SD dhe modalitetin SPI EEPROM Në bord një ndërfaqe IIC EEPROM 04LC2 Porta e zgjerimit me dy drejtime me 40 kunja Porta e zgjerimit 2 mm me 40 kunja 2.54 mm mund të lidhet me ALINX të ndryshëm module (kamerë dylbi, ekran TFT LCD, moduli AD me shpejtësi të lartë, etj.). Porta e zgjerimit përmban furnizim me energji 1 kanal 5V, furnizim me energji 2 kanale 3.3V, tokëzim me 3 drejtime, portë 34 IO. JTAG Ndërfaqja Një hapësire standarde me 10 kunja 0.1 inç JTAG portet për shkarkimin dhe korrigjimin e programit FPGA. çelësa 2 çelësa; 1 çelës i rivendosjes (në tabelën bazë) Dritë LED 5 LED përdoruesi (1 në tabelën bazë dhe 4 në tabelën mbajtëse)

www.alinx.com

8 / 57

Manuali i përdorimit të ARTIX-7 FPGA Development Board AX7203
Pjesa 2: Paraqitja e Bordit Bërthamë AC7200
AC7200 (modeli i tabelës bazë, i njëjti më poshtë) Pllaka bërthamore FPGA, bazohet në serinë ARTIX-7 të XILINX 200T AC7200-2FGG484I. Është një tabelë bërthamore me performancë të lartë me shpejtësi të lartë, gjerësi bande të lartë dhe kapacitet të lartë. Është i përshtatshëm për komunikim të të dhënave me shpejtësi të lartë, përpunimin e imazheve video, marrjen e të dhënave me shpejtësi të lartë, etj.
Ky bord bërthamë AC7200 përdor dy pjesë të çipit MT41J256M16HA-125 DDR3 të MICRON-it, secila DDR ka një kapacitet prej 4 Gbit; dy çipa DDR janë të kombinuara në një gjerësi të autobusit të të dhënave 32-bit dhe gjerësia e brezit të të dhënave për lexim/shkrim ndërmjet FPGA dhe DDR3 është deri në 25 Gb; një konfigurim i tillë mund të plotësojë nevojat e përpunimit të të dhënave me gjerësi të lartë brezi.
Bordi bazë AC7200 zgjeron 180 porte standarde IO të nivelit 3.3V, 15 porte standarde IO të nivelit 1.5V dhe 4 palë sinjale diferenciale RX/TX me shpejtësi të lartë GTP. Për përdoruesit që kanë nevojë për shumë IO, ky bord bazë do të jetë një zgjedhje e mirë. Për më tepër, rrugëtimi midis çipit FPGA dhe ndërfaqes është i barabartë me gjatësi dhe përpunim diferencial, dhe madhësia e tabelës bazë është vetëm 45*55 (mm), e cila është shumë e përshtatshme për zhvillim dytësor.

www.alinx.com

9 / 57

Manuali i përdorimit ARTIX-7 FPGA Development Board AX7203 AC7200 Core Board (i përparmë View)

Bordi bërthamë AC7200 (E pasme View)
Pjesa 2.1: Çipi FPGA
Siç u përmend më lart, modeli FPGA që ne përdorim është AC7200-2FGG484I, i cili i përket serisë Artix-7 të Xilinx. Shkalla e shpejtësisë është 2, dhe klasa e temperaturës është klasa e industrisë. Ky model është një paketë FGG484 me 484 kunja. Rregullat e emërtimit të çipit Xilinx ARTIX-7 FPGA si më poshtë

Përkufizimi specifik i modelit të çipit të serisë ARTIX-7

www.alinx.com

10 /

Manuali i përdorimit të ARTIX-7 FPGA Development Board AX7203

Çipi FPGA në bord Parametrat kryesorë të çipit FPGA AC7200 janë si më poshtë

Emri Logic Cells
Slices CLB flip-flops Blloko RAMkb DSP Slices
PCIe Gen2 XADC
Klasa e shpejtësisë së transmetuesit GTP
Nota e temperaturës

Parametrat specifikë 215360 33650 269200 13140 740 1
1 XADC, 12 bit, 1 Mbps AD 4 GTP6.6 Gb/s max -2 Industriale

Sistemi i furnizimit me energji FPGA Artix-7 Furnizimet me energji FPGA janë V , CCINT V , CCBRAM V , CCAUX VCCO, VMGTAVCC dhe V . MGTAVTT VCCINT është kunja kryesore e furnizimit me energji FPGA, e cila duhet të lidhet me 1.0V; VCCBRAM është kunja e furnizimit me energji të RAM-it të bllokut FPGA, lidhet me 1.0V; VCCAUX është pin ndihmës i furnizimit me energji FPGA, lidh 1.8V; VCCO është vëlltage nga

www.alinx.com

11 /

Manuali i përdorimit të ARTIX-7 FPGA Development Board AX7203
çdo BANK e FPGA, duke përfshirë BANK0, BANK13~16, BANK34~35. Në bordin bazë AC7200 FPGA, BANK34 dhe BANK35 duhet të lidhen me DDR3, vëllimitagLidhja e BANKËS është 1.5V, dhe voltage-ja e BANKA-s tjeter eshte 3.3V. VCCO e BANK15 dhe BANK16 mundësohet nga LDO dhe mund të ndryshohet duke zëvendësuar çipin LDO. VMGTAVCC është vëllimi i furnizimittage i transmetuesit të brendshëm GTP FPGA, i lidhur me 1.0V; VMGTAVTT është voltage i transmetuesit GTP, i lidhur me 1.2V.
Sistemi Artix-7 FPGA kërkon që sekuenca e ndezjes të mundësohet nga VCCINT, më pas VCCBRAM, më pas VCCAUX dhe në fund VCCO. Nëse VCCINT dhe VCCBRAM kanë të njëjtin vëllimtage, ato mund të aktivizohen në të njëjtën kohë. Rendi i pushtetit outages është e kundërt. Sekuenca e ndezjes së transmetuesit GTP është VCCINT, pastaj VMGTAVCC, pastaj VMGTAVTT. Nëse VCCINT dhe VMGTAVCC kanë të njëjtin vëllimtage, ato mund të aktivizohen në të njëjtën kohë. Sekuenca e fikjes është pikërisht e kundërta e sekuencës së ndezjes.
Pjesa 2.2: Kristali diferencial aktiv
Pllaka bërthamore AC7200 është e pajisur me dy kristale diferenciale aktive Sitime, njëri është 200 MHz, modeli është SiT9102-200.00 MHz, ora kryesore e sistemit për FPGA dhe përdoret për të gjeneruar orën e kontrollit DDR3; tjetra është 125 MHz, modeli është SiT9102 -125 MHz, hyrja e orës referuese për transmetuesit GTP.
Pjesa 2.3: Ora diferenciale aktive 200 Mhz
G1 në figurën 3-1 është kristal diferencial aktiv 200M që ofron burimin e orës së sistemit të bordit të zhvillimit. Dalja e kristalit është e lidhur me kutinë globale të orës BANK34 MRCC (R4 dhe T4) të FPGA. Kjo orë diferenciale 200 Mhz mund të përdoret për të drejtuar logjikën e përdoruesit në FPGA. Përdoruesit mund të konfigurojnë PLL dhe DCM brenda FPGA për të gjeneruar orë të frekuencave të ndryshme.

www.alinx.com

12 /

Manuali i përdorimit të ARTIX-7 FPGA Development Board AX7203

Skema e kristalit diferencial aktiv 200 Mhz

Kristal diferencial aktiv 200 Mhz në tabelën bazë

Caktimi i pinit të orës diferenciale 200 Mhz
Emri i sinjalit SYS_CLK_P SYS_CLK_N

PIN FPGA R4 T4

Pjesa 2.4: Kristal diferencial aktiv 148.5 Mhz
G2 është kristal diferencial aktiv 148.5 Mhz, i cili është ora e hyrjes referencë e dhënë në modulin GTP brenda FPGA. Dalja e kristalit është e lidhur me kunjat e orës GTP BANK216 MGTREFCLK0P (F6) dhe MGTREFCLK0N (E6) të FPGA.

www.alinx.com

13 /

Manuali i përdorimit të ARTIX-7 FPGA Development Board AX7203

Skema e kristalit diferencial aktiv 148.5 Mhz

Kristal diferencial aktiv 1148.5 Mhz në tabelën bazë

Caktimi i pinit të orës diferenciale 125 Mhz

Emri neto

PIN FPGA

MGT_CLK0_P

F6

MGT_CLK0_N

E6

www.alinx.com

14 /

Manuali i përdorimit të ARTIX-7 FPGA Development Board AX7203

Pjesa 2.5: DDR3 DRAM

Pllaka bërthamore FPGA AC7200 është e pajisur me dy çipa Micron 4Gbit (512MB) DDR3, modeli MT41J256M16HA-125 (i pajtueshëm me MT41K256M16HA-125). DDR3 SDRAM ka një shpejtësi maksimale operimi prej 800 MHz (shkalla e të dhënave 1600 Mbps). Sistemi i memories DDR3 lidhet drejtpërdrejt me ndërfaqen e memories së BANK 34 dhe BANK35 të FPGA. Konfigurimi specifik i DDR3 SDRAM tregohet në Tabelën 4-1.

Numri i bitit U5,U6

Çipi Model MT41J256M16HA-125

Kapaciteti 256M x 16bit

Mikron i fabrikës

Konfigurimi i DDR3 SDRAM

Dizajni i harduerit të DDR3 kërkon konsideratë të rreptë të integritetit të sinjalit. Ne kemi konsideruar plotësisht rezistencën/rezistencën e terminalit që përputhet, kontrollin e rezistencës së gjurmës dhe kontrollin e gjatësisë së gjurmës në dizajnin e qarkut dhe dizajnin e PCB-ve për të siguruar funksionimin me shpejtësi të lartë dhe të qëndrueshme të DDR3.

Skema DDR3 DRAM

www.alinx.com

15 /

Manuali i përdorimit të ARTIX-7 FPGA Development Board AX7203

DDR3 në bordin kryesor

Caktimi i pinit DDR3 DRAM:

Emri neto

Emri PIN FPGA

DDR3_DQS0_P

IO_L3P_T0_DQS_AD5P_35

DDR3_DQS0_N DDR3_DQS1_P DDR3_DQS1_N DDR3_DQS2_P DDR3_DQS2_N DDR3_DQS3_P DDR3_DQS3_N
DDR3_DQ[0] DDR3_DQ [1] DDR3_DQ [2] DDR3_DQ [3] DDR3_DQ [4] DDR3_DQ [5]

IO_L3N_T0_DQS_AD5N_35 IO_L9P_T1_DQS_AD7P_35 IO_L9N_T1_DQS_AD7N_35
IO_L15P_T2_DQS_35 IO_L15N_T2_DQS_35 IO_L21P_T3_DQS_35 IO_L21N_T3_DQS_35 IO_L2P_T0_AD12P_35 IO_L5P_T0_AD13P_35 IO_L1N_T0_AD4N_35
IO_L6P_T0_35 IO_L2N_T0_AD12N_35 IO_L5N_T0_AD13N_35

www.alinx.com

FPGA P/N E1 D1 K2 J2 M1 L1 P5 P4 C2 G1 A1 F3 B2 F1
16 /

Manuali i përdorimit të ARTIX-7 FPGA Development Board AX7203

DDR3_DQ [6]

IO_L1P_T0_AD4P_35

B1

DDR3_DQ [7]

IO_L4P_T0_35

E2

DDR3_DQ [8]

IO_L11P_T1_SRCC_35

H3

DDR3_DQ [9]

IO_L11N_T1_SRCC_35

G3

DDR3_DQ [10]

IO_L8P_T1_AD14P_35

H2

DDR3_DQ [11]

IO_L10N_T1_AD15N_35

H5

DDR3_DQ [12]

IO_L7N_T1_AD6N_35

J1

DDR3_DQ [13]

IO_L10P_T1_AD15P_35

J5

DDR3_DQ [14]

IO_L7P_T1_AD6P_35

K1

DDR3_DQ [15]

IO_L12P_T1_MRCC_35

H4

DDR3_DQ [16]

IO_L18N_T2_35

L4

DDR3_DQ [17]

IO_L16P_T2_35

M3

DDR3_DQ [18]

IO_L14P_T2_SRCC_35

L3

DDR3_DQ [19]

IO_L17N_T2_35

J6

DDR3_DQ [20]

IO_L14N_T2_SRCC_35

K3

DDR3_DQ [21]

IO_L17P_T2_35

K6

DDR3_DQ [22]

IO_L13N_T2_MRCC_35

J4

DDR3_DQ [23]

IO_L18P_T2_35

L5

DDR3_DQ [24]

IO_L20N_T3_35

P1

DDR3_DQ [25]

IO_L19P_T3_35

N4

DDR3_DQ [26]

IO_L20P_T3_35

R1

DDR3_DQ [27]

IO_L22N_T3_35

N2

DDR3_DQ [28]

IO_L23P_T3_35

M6

DDR3_DQ [29]

IO_L24N_T3_35

N5

DDR3_DQ [30]

IO_L24P_T3_35

P6

DDR3_DQ [31]

IO_L22P_T3_35

P2

DDR3_DM0

IO_L4N_T0_35

D2

DDR3_DM1

IO_L8N_T1_AD14N_35

G2

DDR3_DM2

IO_L16N_T2_35

M2

DDR3_DM3

IO_L23N_T3_35

M5

DDR3_A[0]

IO_L11N_T1_SRCC_34

AA4

DDR3_A[1]

IO_L8N_T1_34

AB2

DDR3_A[2]

IO_L10P_T1_34

AA5

DDR3_A[3]

IO_L10N_T1_34

AB5

DDR3_A[4]

IO_L7N_T1_34

AB1

DDR3_A[5]

IO_L6P_T0_34

U3

www.alinx.com

17 /

Manuali i përdorimit të ARTIX-7 FPGA Development Board AX7203

DDR3_A[6] DDR3_A[7] DDR3_A[8] DDR3_A[9] DDR3_A[10] DDR3_A[11] DDR3_A[12] DDR3_A[13] DDR3_A[14] DDR3_BA[0] DDR3_BA[1] DDR3_2 DDR3_CAS DDR0_WE DDR3_ODT DDR3_RESET DDR3_CLK_P DDR3_CLK_N DDR3_CKE

IO_L5P_T0_34 IO_L1P_T0_34 IO_L2N_T0_34 IO_L2P_T0_34 IO_L5N_T0_34 IO_L4P_T0_34 IO_L4N_T0_34 IO_L1N_T0_34 IO_L6N_T0_VREF_34 IO_L9N_T1_DQS_34 IO_L9P_T1_DQS_34 IO_L11P_T1_SRCC_34 IO_L8P_T1_34 IO_L12P_T1_MRCC_34 IO_L12N_T1_MRCC_34 IO_L7P_T1_34 IO_L14N_T2_SRCC_34 IO_L15P_T2_DQS_34 IO_L3P_T0_DQS_34 IO_L3N_T0_DQS_34 IO_L14P_T2_SRCC_34

W1 T1 V2 U2 Y1 W2 Y2 U1 V3 AA3 Y3 Y4 AB3 V4 W4 AA1 U5 W6 R3 R2 T5

www.alinx.com

18 /

Manuali i përdorimit të ARTIX-7 FPGA Development Board AX7203

Pjesa 2.6: QSPI Flash

Pllaka kryesore FPGA AC7200 është e pajisur me një 128 MBit QSPI FLASH dhe modeli është W25Q256FVEI, i cili përdor 3.3V CMOS vol.tage standarde. Për shkak të natyrës jo të paqëndrueshme të QSPI FLASH, ai mund të përdoret si një pajisje boot për sistemin për të ruajtur imazhin e nisjes së sistemit. Këto imazhe përfshijnë kryesisht bit FPGA files, kodin e aplikacionit ARM, kodin bazë të aplikacionit dhe të dhëna të tjera të përdoruesit files. Janë paraqitur modelet specifike dhe parametrat përkatës të QSPI FLASH.

Pozicioni U8

Modeli N25Q128

Kapaciteti 128M Bit

Fabrika Numonyx

Specifikimi i QSPI FLASH
QSPI FLASH është i lidhur me kunjat e dedikuara të BANK0 dhe BANK14 të çipit FPGA. Pika e orës është e lidhur me CCLK0 të BANK0 dhe sinjalet e tjera të të dhënave dhe përzgjedhjes së çipit janë të lidhura me kunjat D00~D03 dhe FCS të BANK14 përkatësisht. Tregon lidhjen harduerike të QSPI Flash.

Skema e QSPI Flash Detyrat e pineve të QSPI Flash:

www.alinx.com

19 /

Manuali i përdorimit të ARTIX-7 FPGA Development Board AX7203

Emri neto QSPI_CLK QSPI_CS QSPI_DQ0 QSPI_DQ1 QSPI_DQ2 QSPI_DQ3

Emri PIN FPGA CCLK_0
IO_L6P_T0_FCS_B_14 IO_L1P_T0_D00_MOSI_14 IO_L1N_T0_D01_DIN_14
IO_L2P_T0_D02_14 IO_L2N_T0_D03_14

FPGA P/N L12 T19 P22 R22 P21 R21

QSPI në Bordin Bërthamë

www.alinx.com

20 /

Manuali i përdorimit të ARTIX-7 FPGA Development Board AX7203
Pjesa 2.7: Drita LED në tabelën bazë
Ka 3 drita LED të kuqe në tabelën bazë AC7200 FPGA, njëra prej të cilave është drita treguese e fuqisë (PWR), një është drita LED e konfigurimit (DONE) dhe një është drita LED e përdoruesit. Kur bordi kryesor është i ndezur, treguesi i fuqisë do të ndizet; kur konfigurohet FPGA, LED i konfigurimit do të ndizet. Drita LED e përdoruesit është e lidhur me IO të BANK34, përdoruesi mund të kontrollojë ndezjen dhe fikjen e dritës nga programi. Kur IO voltagE lidhur me LED-in e përdoruesit është e lartë, LED-i i përdoruesit është i fikur. Kur lidhja IO voltage është e ulët, LED-i i përdoruesit do të ndizet. Diagrami skematik i lidhjes së harduerit të dritës LED është paraqitur:

Dritat LED në tabelën kryesore Skematike

Dritat LED në caktimin e pinit të LED-ve të përdoruesit të panelit bazë

Emri i sinjalit LED1

Emri i pinit FPGA IO_L15N_T2_DQS_34

Numri i pinit FPGA W5

Përshkrimi LED i përdoruesit

www.alinx.com

21 /

Manuali i përdorimit të ARTIX-7 FPGA Development Board AX7203
Pjesa 2.8: Butoni i rivendosjes
Ekziston një buton rivendosjeje në bordin bazë AC7200 FPGA. Butoni i rivendosjes është i lidhur me IO normale të BANK34 të çipit FPGA. Përdoruesi mund të përdorë këtë buton rivendosjeje për të inicializuar programin FPGA. Kur shtypet butoni në dizajn, sinjali voltagHyrja në IO është e ulët dhe sinjali i rivendosjes është i vlefshëm; kur butoni nuk shtypet, hyrja e sinjalit në IO është e lartë. Tregohet diagrami skematik i lidhjes së butonit të rivendosjes:

Skema e butonit të rivendosjes

Butoni i rivendosjes në caktimin e kunjit të butonit të rivendosjes së tabelës bazë

Emri i sinjalit RESET_N

Emri i pinit ZYNQ IO_L17N_T2_34

Numri i pinit ZYNQ T6

Përshkrimi Rivendosja e sistemit FPGA

www.alinx.com

22 /

Manuali i përdorimit të ARTIX-7 FPGA Development Board AX7203
Pjesa 2.9: JTAG Ndërfaqja
JTAG foleja e provës J1 është e rezervuar në tabelën bazë AC7200 për JTAG shkarkimi dhe korrigjimi kur bordi bazë përdoret i vetëm. Figura është pjesa skematike e JTAG port, i cili përfshin TMS, TDI, TDO, TCK. , GND, +3.3V këto gjashtë sinjale.

JTAG Skema e ndërfaqes JTAG ndërfaqja J1 në bordin bazë AC7200 FPGA përdor një vrimë testimi me një rresht 6-pin 2.54 mm. Nëse keni nevojë të përdorni JTAG Lidhja për të korrigjuar gabimet në tabelën bazë, duhet të bashkoni një kokë pine me një rresht me 6 pin. tregon JTAG ndërfaqja J1 në bordin bazë AC7200 FPGA.
JTAG Ndërfaqja në bordin bazë

www.alinx.com

23 /

Manuali i përdorimit të ARTIX-7 FPGA Development Board AX7203
Pjesa 2.10: Ndërfaqja e fuqisë në tabelën bazë
Në mënyrë që bordi bazë AC7200 FPGA të funksionojë vetëm, bordi bazë rezervohet me ndërfaqen e fuqisë 2PIN (J3). Kur përdoruesi furnizon me energji bordin bazë përmes ndërfaqes së energjisë 2PIN (J3), ai nuk mund të furnizohet me energji përmes tabelës mbajtëse. Përndryshe, mund të ndodhë një konflikt aktual.
Ndërfaqja e energjisë në bordin bazë

www.alinx.com

24 /

Manuali i përdorimit të ARTIX-7 FPGA Development Board AX7203
Pjesa 2.11: Lidhës nga Bordi në Bord
Pllaka bërthamore ka gjithsej katër lidhëse me shpejtësi të lartë në pllakë. Pllaka bërthamore përdor katër lidhëse ndër-borde me 80 kunja për t'u lidhur me tabelën mbajtëse. Porta IO e FPGA është e lidhur me katër lidhësit me rrugëzim diferencial. Hapësira e kunjave të lidhësve është 0.5 mm, futni lidhësit në bordin e bordit në tabelën mbajtëse për komunikim të të dhënave me shpejtësi të lartë.
Pllaka bërthamore ka gjithsej katër lidhëse me shpejtësi të lartë në pllakë. Pllaka bërthamore përdor katër lidhëse ndër-borde me 80 kunja për t'u lidhur me tabelën mbajtëse. Porta IO e FPGA është e lidhur me katër lidhësit me rrugëzim diferencial. Hapësira e kunjave të lidhësve është 0.5 mm, futni lidhësit në bordin e bordit në tabelën mbajtëse për komunikim të të dhënave me shpejtësi të lartë.

Konektorët nga bordi në dërrasë CON1 Konektorët e bordit me 80 kunja CON1, të cilat përdoren për t'u lidhur
me furnizimin me energji VCCIN (+5V) dhe tokëzimin në tabelën mbajtëse, zgjasni IO-të normale të FPGA. Duhet theksuar këtu se 15 kunja CON1 janë të lidhura në portën IO të BANK34, sepse lidhja BANK34 është e lidhur me DDR3. Prandaj, vëlltagStandardi i të gjitha IO-ve të kësaj BANK34 është 1.5V. Caktimi i gjilpërave të bordit në lidhësit e bordit CON1

PIN 1 PIN1 PIN3 PIN5 PIN7 PIN9

Emri i sinjalit
VCCIN VCCIN VCCIN VCCIN GND

FPGA Pin Voltage Niveli

–

+5 V

–

+5 V

–

+5 V

–

+5 V

–

Tokë

PIN 1 PIN2 PIN4 PIN6 PIN8 PIN10

Emri i sinjalit
VCCIN VCCIN VCCIN VCCIN
GND

FPGA Pin Voltage Niveli

–

+5 V

–

+5 V

–

+5 V

–

+5 V

–

Tokë

www.alinx.com

25 /

Manuali i përdorimit të ARTIX-7 FPGA Development Board AX7203

PIN11 PIN13 PIN15 PIN17 PIN19 PIN21 PIN23 PIN25 PIN27 PIN29 PIN31 PIN33 PIN35 PIN37 PIN39 PIN41 PIN43 PIN45 PIN47 PIN49 PIN51 PIN53 PIN55 PIN57 PIN59 61

NC NC NC GND B13_L5_P B13_L5_N B13_L7_P B13_L7_P GND B13_L3_P B13_L3_N B34_L23_P B34_L23_N GND B34_L18_N B34_P18_P N XADC_VP NC NC GND B34_L19_N B34_L19_P B16_L1_N B16_L1_P GND B16_L4_N

Y13 AA14 AB11 AB12 AA13 AB13 Y8 Y7 AA6 Y6 V7 W7 M9 L10 F14 F13 E14 E13 D15

Toke 3.3V 3.3V 3.3V 3.3V Toke 3.3V 3.3V 1.5V 1.5V Toke 1.5V 1.5V 1.5V 1.5V Toke ADC ADC Toke 3.3V 3.3V 3.3V 3.3V Toke

PIN12 PIN14 PIN16 PIN18 PIN20 PIN22 PIN24 PIN26 PIN28 PIN30 PIN32 PIN34 PIN36 PIN38 PIN40 PIN42 PIN44 PIN46 PIN48 PIN50 PIN52 PIN54 PIN56 PIN58 PIN60 62

NC NC B13_L4_P B13_L4_N GND B13_L1_P B13_L1_N B13_L2_P B13_L2_N GND B13_L6_P B13_L6_N B34_L20_P B34_L20_N B34_L21_N B34_L21_N B34_N L22_N GND NC B34_L22 B34_L25_P B34_L24_N GND NC NC NC NC GND NC

AA15 AB15 Y16 AA16 AB16 AB17 W14 Y14 AB7 AB6 V8 V9 AA8 AB8 -

Tokë 3.3V 3.3V 3.3V 3.3V 3.3V 3.3V Tokë 3.3V 3.3V 1.5V 1.5V Tokë 1.5V 1.5V 1.5V 1.5V Tokë

U7

1.5 V

W9

1.5 V

Y9

1.5 V

–

Tokë

–

–

–

–

–

–

–

–

–

Tokë

–

–

www.alinx.com

26 /

Manuali i përdorimit të ARTIX-7 FPGA Development Board AX7203

Konektorët nga paneli në tabelë CON2 Kreu i lidhjes femërore 80-pinshe CON2 përdoret për të zgjatur normalen
IO i BANK13 dhe BANK14 i FPGA. VëllimitagStandardet e të dyja bankave janë 3.3V. Caktimi i gjilpërave të bordit në lidhëset e bordit CON2

CON1 Pin

Emri i sinjalit

PIN1 B13_L16_P

PIN3 B13_L16_N

PIN5 B13_L15_P

PIN7 B13_L15_N

PIN9

GND

PIN11 B13_L13_P

PIN13 B13_L13_N

PIN15 B13_L12_P

PIN17 B13_L12_N

PIN19

GND

PIN21 B13_L11_P

PIN23 B13_L11_N

PIN25 B13_L10_P

PIN27 B13_L10_N

PIN29

GND

PIN31 B13_L9_N

PIN33 B13_L9_P

PIN35 B13_L8_N

PIN37 B13_L8_P

PIN39

GND

PIN41 B14_L11_N

PIN43 B14_L11_P

PIN45 B14_L14_N

PIN47 B14_L14_P

Pin FPGA W15 W16 T14 T15 V13 V14 W11 W12 Y11 Y12 V10 W10 AA11 AA10 AB10 AA9 V20 U20 V19 V18

Vëlltage Niveli 3.3V 3.3V 3.3V 3.3V Toke 3.3V 3.3V 3.3V 3.3V Toke 3.3V 3.3V 3.3V 3.3V Toke 3.3V 3.3V 3.3V 3.3V Toke 3.3V 3.3V 3.3V 3.3V

CON1 Pin PIN2 PIN4 PIN6 PIN8 PIN10 PIN12 PIN14 PIN16 PIN18 PIN20 PIN22 PIN24 PIN26 PIN28 PIN30 PIN32 PIN34 PIN36 PIN38 PIN40 PIN42 PIN44 PIN46 PIN48

Emri i sinjalit
B14_L16_P B14_L16_N B13_L14_P B13_L14_N
GND B14_L10_P B14_L10_N B14_L8_N B14_L8_P
GND B14_L15_N B14_L15_P B14_L17_P B14_L17_N
GND B14_L6_N B13_IO0 B14_L7_N B14_L7_P
GND B14_L4_P B14_L4_N B14_L9_P B14_L9_N

FPGA Pin Voltage

Niveli

V17

3.3 V

W17

3.3 V

U15

3.3 V

V15

3.3 V

–

Tokë

AB21

3.3 V

AB22

3.3 V

AA21

3.3 V

AA20

3.3 V

–

Tokë

AB20

3.3 V

AA19

3.3 V

AA18

3.3 V

AB18

3.3 V

–

Tokë

T20

3.3 V

Y17

3.3 V

W22

3.3 V

W21

3.3 V

–

Tokë

T21

3.3 V

U21

3.3 V

Y21

3.3 V

Y22

3.3 V

www.alinx.com

27 /

Manuali i përdorimit të ARTIX-7 FPGA Development Board AX7203

PIN49 PIN51 PIN53 PIN55 PIN57 PIN59 PIN61 PIN63 PIN65 PIN67 PIN69 PIN71 PIN73 PIN75 PIN77 PIN79

GND B14_L5_N B14_L5_P B14_L18_N B14_L18_P
GND B13_L17_P B13_L17_N B14_L21_N B14_L21_P
GND B14_L22_P B14_L22_N B14_L24_N B14_L24_P
B14_IO0

R19 P19 U18 U17
T16 U16 P17 N17
P15 R16 R17 P16 P20

Tokë 3.3V 3.3V 3.3V 3.3V Tokë 3.3V 3.3V 3.3V 3.3V Tokë 3.3V 3.3V 3.3V 3.3V 3.3V

PIN50 PIN52 PIN54 PIN56 PIN58 PIN60 PIN62 PIN64 PIN66 PIN68 PIN70 PIN72 PIN74 PIN76 PIN78 PIN80

GND B14_L12_N B14_L12_P B14_L13_N B14_L13_P
GND B14_L3_N B14_L3_P B14_L20_N B14_L20_P
GND B14_L19_N B14_L19_P B14_L23_P B14_L23_N B14_IO25

W20 W19 Y19 Y18
V22 U22 T18 R18
R14 P14 N13 N14 N15

Tokë 3.3V 3.3V 3.3V 3.3V
Tokë 3.3V 3.3V 3.3V 3.3V
Tokë 3.3V 3.3V 3.3V 3.3V 3.3V

Konektorët nga bordi në tabelë CON3 Lidhësi 80-pinësh CON3 përdoret për të zgjatur IO normale të
BANK15 dhe BANK16 të FPGA. Përveç kësaj, katër JTAG sinjalet janë të lidhura edhe me tabelën mbajtëse nëpërmjet lidhësit CON3. VëllimitagStandardet e BANK15 dhe BANK16 mund të rregullohen nga një çip LDO. LDO e instaluar e paracaktuar është 3.3V. Nëse dëshironi të nxirrni nivele të tjera standarde, mund ta zëvendësoni me një LDO të përshtatshme. Caktimi i gjilpërave të bordit në lidhësit e bordit CON3

PIN CON1 PIN1 PIN3 PIN5 PIN7

Emri i sinjalit
B15_IO0 B16_IO0 B15_L4_P B15_L4_N

Pin FPGA J16 F15 G17 G18

Vëlltage Niveli

CON1 Pin

PIN3.3 2 V

PIN3.3 4 V

PIN3.3 6 V

3.3 V

PIN8

Emri i sinjalit
B15_IO25 B16_IO25 B16_L21_N B16_L21_P

FPGA Pin Voltage Niveli

M17

3.3 V

F21

3.3 V

A21

3.3 V

B21

3.3 V

www.alinx.com

28 /

Manuali i përdorimit të ARTIX-7 FPGA Development Board AX7203

PIN9 PIN11 PIN13 PIN15 PIN17 PIN19 PIN21 PIN23 PIN25 PIN27 PIN29 PIN31 PIN33 PIN35 PIN37 PIN39 PIN41 PIN43 PIN45 PIN47 PIN49 PIN51 PIN53 PIN55 PIN57 PIN PIN59

GND B15_L2_P B15_L2_N B15_L12_P B15_L12_N
GND B15_L11_P B15_L11_N B15_L1_N B15_L1_P
GND B15_L5_P B15_L5_N B15_L3_N B15_L3_P
GND B15_L19_P B15_L19_N B15_L20_P B15_L20_N
GND B15_L14_P B15_L14_N B15_L21_P B15_L21_N
GND B15_L23_P B15_L23_N B15_L22_P B15_L22_N
GND B15_L24_P

G15 G16 J19 H19
J20 J21 G13 H13
J15 H15 H14 J14
K13 K14 M13 L13
L19 L20 K17 J17 L16 K16 L14 L15 M15

Tokë 3.3V 3.3V 3.3V 3.3V
Tokë 3.3V 3.3V 3.3V 3.3V
Tokë 3.3V 3.3V 3.3V 3.3V
Tokë 3.3V 3.3V 3.3V 3.3V
Tokë 3.3V 3.3V 3.3V 3.3V Tokë 3.3V 3.3V 3.3V 3.3V Tokë 3.3V

PIN10 PIN12 PIN14 PIN16 PIN18 PIN20 PIN22 PIN24 PIN26 PIN28 PIN30 PIN32 PIN34 PIN36 PIN38 PIN40 PIN42 PIN44 PIN46 PIN48 PIN50 PIN52 PIN54 PIN56 PIN58 PIN PIN60

GND B16_L23_P B16_L23_N B16_L22_P B16_L22_N
GND B16_L24_P B16_L24_N B15_L8_N B15_L8_P
GND B15_L7_N B15_L7_P B15_L9_P B15_L9_N
GND B15_L15_N B15_L15_P B15_L6_N B15_L6_P
GND B15_L13_N B15_L13_P B15_L10_P B15_L10_N
GND B15_L18_P B15_L18_N B15_L17_N B15_L17_P
GND B15_L16_P

E21 D21 E22 D22
G21 G22 G20 H20
H22 J22 K21 K22
M22 N22 H18 H17
K19 K18 M21 L21
N20 M20 N19 N18
M18

Tokë 3.3V 3.3V 3.3V 3.3V
Tokë 3.3V 3.3V 3.3V 3.3V
Tokë 3.3V 3.3V 3.3V 3.3V
Tokë 3.3V 3.3V 3.3V 3.3V
Tokë 3.3V 3.3V 3.3V 3.3V
Tokë 3.3V 3.3V 3.3V 3.3V
Tokë 3.3V

www.alinx.com

29 /

Manuali i përdorimit të ARTIX-7 FPGA Development Board AX7203

PIN73 B15_L24_N

M16

3.3 V

PIN74 B15_L16_N

L18

3.3 V

PIN75

NC

–

PIN76

NC

–

PIN77 FPGA_TCK

V12

3.3 V

PIN78

FPGA_TDI

R13

3.3 V

PIN79 FPGA_TDO

U13

3.3 V

PIN80 FPGA_TMS

T13

3.3 V

Lidhës nga bordi në bordë CON4 Lidhësi 80-pinësh CON4 përdoret për të zgjatur IO dhe GTP normale
të dhëna me shpejtësi të lartë dhe sinjale të orës të FPGA BANK16. VëllimitagStandardi i portit IO të BANK16 mund të rregullohet nga një çip LDO. LDO e instaluar e paracaktuar është 3.3V. Nëse përdoruesi dëshiron të nxjerrë nivele të tjera standarde, ai mund të zëvendësohet nga një LDO e përshtatshme. Të dhënat e shpejtësisë së lartë dhe sinjalet e orës të GTP janë rreptësisht të diferencuara në tabelën bazë. Linjat e të dhënave janë të barabarta në gjatësi dhe mbahen në një interval të caktuar për të parandaluar ndërhyrjen e sinjalit. Caktimi i gjilpërave të bordit në lidhësit e bordit CON4

PIN CON1 PIN1 PIN3 PIN5 PIN7 PIN9 PIN11 PIN13 PIN15 PIN17 PIN19 PIN21 PIN23 PIN25 PIN27 PIN29

Emri i sinjalit
NC NC

FPGA Pin VoltagNiveli e -
–

CON1 Pin NC NC

NC

–

NC

NC

–

NC

GND NC

–

PIN10 i tokës

–

PIN12

NC

–

PIN14

GND

–

PIN16 i tokës

MGT_TX3_P

D7 PIN diferencial 18

MGT_TX3_N

C7 PIN20 diferencial

GND

–

PIN22 i tokës

MGT_RX3_P D9 PIN24 diferencial

MGT_RX3_N

C9 PIN26 diferencial

GND

– Tokë

PIN28

MGT_TX1_P

D5 PIN diferencial 30

Emri i sinjalit FPGA Pin Voltage

Niveli

–

NC

–

NC

–

NC

–

NC

GND

–

Tokë

MGT_TX2_P

B6 Diferencial

MGT_TX2_N

A6 diferencial

GND

–

Tokë

MGT_RX2_P

B10 Diferencial

MGT_RX2_N

A10 diferencial

GND

–

Tokë

MGT_TX0_P

B4 Diferencial

MGT_TX0_N

A4 diferencial

GND

–

Tokë

MGT_RX0_P

B8 Diferencial

www.alinx.com

30 /

Manuali i përdorimit të ARTIX-7 FPGA Development Board AX7203

PIN31 PIN33 PIN35 PIN37 PIN39 PIN41 PIN43 PIN45 PIN47 PIN49 PIN51 PIN53 PIN55 PIN57 PIN59 PIN61 PIN63 PIN65 PIN67 PIN69 PIN71 PIN73 PIN75 PIN77

MGT_TX1_N GND
MGT_RX1_P MGT_RX1_N
GND B16_L5_P B16_L5_N B16_L7_P B16_L7_N
GND B16_L9_P B16_L9_N B16_L11_P B16_L11_N
GND B16_L13_P B16_L13_N B16_L15_P B16_L15_N
GND B16_L17_P B16_L17_N B16_L19_P B16_L19_N
NC

C5 D11 C11 E16 D16 B15 B16 A15 A16 B17 B18 C18 C19 F18 E18 A18 A19 D20 C20 -

Tokë diferenciale
Diferencial Diferencial
Tokë 3.3V 3.3V 3.3V 3.3V
Tokë 3.3V 3.3V 3.3V 3.3V Tokë 3.3V 3.3V 3.3V 3.3V Tokë 3.3V 3.3V 3.3V 3.3V

PIN32 PIN34 PIN36 PIN38 PIN40 PIN42 PIN44 PIN46 PIN48 PIN50 PIN52 PIN54 PIN56 PIN58 PIN60 PIN62 PIN64 PIN66 PIN68 PIN70 PIN72 PIN74 PIN76 PIN78

MGT_RX0_N GND
MGT_CLK1_P MGT_CLK1_N
GND B16_L2_P B16_L2_N B16_L3_P B16_L3_N
GND B16_L10_P B16_L10_N B16_L12_P B16_L12_N
GND B16_L14_P B16_L14_N B16_L16_P B16_L16_N
GND B16_L18_P B16_L18_N B16_L20_P B16_L20_N
NC

A8 diferencial

–

Tokë

F10 Diferencial

E10 Diferencial

–

Tokë

F16

3.3 V

E17

3.3 V

C14

3.3 V

C15

3.3 V

–

Tokë

A13

3.3 V

A14

3.3 V

D17

3.3 V

C17

3.3 V

–

Tokë

E19

3.3 V

D19

3.3 V

B20

3.3 V

A20

3.3 V

–

Tokë

F19

3.3 V

F20

3.3 V

C22

3.3 V

B22

3.3 V

–

www.alinx.com

31 /

Manuali i përdorimit të ARTIX-7 FPGA Development Board AX7203
Pjesa 2.12: Furnizimi me energji elektrike
Bordi bazë AC7200 FPGA mundësohet nga DC5V nëpërmjet bordit të bartësit dhe mundësohet nga ndërfaqja J3 kur përdoret vetëm. Ju lutemi kini kujdes që të mos furnizoni energji nga ndërfaqja J3 dhe bordi mbajtës në të njëjtën kohë për të shmangur dëmtimet. Diagrami i projektimit të furnizimit me energji elektrike në tabelë është paraqitur në.

Skema e furnizimit me energji elektrike në bordin bazë

Bordi i zhvillimit mundësohet nga +5V dhe konvertohet në furnizim me energji elektrike me katër drejtime +3.3V, +1.5V, +1.8V, +1.0V përmes katër çipit të furnizimit me energji DC/DC TLV62130RGT. Rryma e daljes mund të jetë deri në 3A për kanal. VCCIO është krijuar nga një LDOSPX3819M5-3-3. VCCIO kryesisht furnizon me energji BANK15 dhe BANK16 të FPGA. Përdoruesit mund të ndryshojnë IO të BANK15,16 në vëllime të ndryshmetage standardeve duke zëvendësuar çipin e tyre LDO. 1.5V Gjeneron VTT dhe VREF voltagkërkohet nga DDR3 nëpërmjet TPS51200 të TI. Furnizimi me energji 1.8 V MGTAVTT MGTAVCC për transmetuesin GTP gjenerohet nga çipi TPS74801 i TI. Funksionet e secilës shpërndarje të energjisë janë paraqitur në tabelën e mëposhtme:

www.alinx.com

32 /

Manuali i përdorimit të ARTIX-7 FPGA Development Board AX7203

Furnizimi me energji elektrike +1.0V +1.8V +3.3V +1.5V
VREF,VTT(+0.75V) MVCCIP(+3.3V) MGTAVTT(+1.2V)
MGTVCCAUX (+1.8V)

Funksioni FPGA Core Voltage FPGA ndihmëse voltage, furnizimi me energji TPS74801 VCCIO i Bank0, Bank13 dhe Bank14 i FPGA, QSIP FLASH, Clock Crystal DDR3, Bank34 dhe Bank35 i FPGA
DDR3 FPGA Bank15, Bank16 GTP Transceiver Bank216 of FPGA GTP Transceiver Bank216 of FPGA

Për shkak se furnizimi me energji i Artix-7 FPGA ka kërkesën e sekuencës së ndezjes, në dizajnin e qarkut, ne kemi projektuar sipas kërkesave të energjisë të çipit dhe ndezja është 1.0V->1.8V->(1.5 V, 3.3V, VCCIO) dhe 1.0V-> MGTAVCC -> MGTAVTT, dizajni i qarkut për të siguruar funksionimin normal të çipit.

Pjesa 2.13: Diagrami i strukturës

www.alinx.com

33 /

Manuali i përdorimit të ARTIX-7 FPGA Development Board AX7203
Pjesa 3: Bordi transportues

Pjesa 3.1: Paraqitja e tabelës së transportuesit
Nëpërmjet prezantimit të funksionit të mëparshëm, mund të kuptoni funksionin e pjesës së bordit mbajtës
Ndërfaqja me 1 kanal PCIe x4 e transmetimit të të dhënave me shpejtësi të lartë 2-kanale 10/100M/1000M Ndërfaqja Ethernet RJ-45 Ndërfaqja e hyrjes video HDMI me 1 kanal Ndërfaqja e daljes së videos HDMI 1-kanal Ndërfaqja e komunikimit USB Uart 1 Slot për kartën SD Ndërfaqja XADA Portat e zgjerimit EEPROM me 1 kanale me 2 kunja JTAG ndërfaqe korrigjimi 2 çelësa të pavarur 4 drita LED të përdoruesit

www.alinx.com

34 /

Manuali i përdorimit të ARTIX-7 FPGA Development Board AX7203

Pjesa 3.2: Ndërfaqja Gigabit Ethernet

Bordi i zhvillimit AX7203 FPGA u siguron përdoruesve 2 kanale

Shërbimi i komunikimit të rrjetit Gigabit përmes Micrel KSZ9031RNX

Çipi Ethernet PHY. Çipi KSZ9031RNX mbështet 10/100/1000 Mbps

shpejtësia e transmetimit të rrjetit dhe komunikon me FPGA përmes GMII

ndërfaqe. KSZ9031RNX mbështet përshtatjen MDI/MDX, shpejtësi të ndryshme

përshtatje, përshtatje Master/Slave dhe mbështetje për autobusin MDIO për PHY

menaxhimi i regjistrit.

KSZ9031RNX do të zbulojë statusin e nivelit të disa IO-ve specifike

përcaktoni mënyrën e tyre të punës pas ndezjes. Tabela 3-1-1 përshkruan

Informacioni i parazgjedhur i konfigurimit pasi të jetë ndezur çipi GPHY.

Udhëzimet e pinit të konfigurimit

Vlera e konfigurimit

PHYAD[2:0] CLK125_EN
SELRGV AN[1:0] RX Vonesa TX Vonesa

Modaliteti MDIO/MDC PHY Adresa 3.3V, 2.5V, 1.5/1.8V voltage përzgjedhja Konfigurimi i negociatave automatike
Ora RX 2 s me vonesë Ora TX 2 s vonon përzgjedhjen RGMII ose GMII

Adresa PHY 011 3.3V
(10/100/1000M) GMII me vonesë adaptive

Tabela 3-2-1: Vlera e paracaktuar e konfigurimit të çipit PHY

Kur rrjeti është i lidhur me Gigabit Ethernet, transmetimi i të dhënave të FPGA dhe çipit PHY KSZ9031RNX komunikohet përmes autobusit GMII, ora e transmetimit është 125 Mhz. Ora e marrjes E_RXC sigurohet nga çipi PHY, ora e transmetimit E_GTXC sigurohet nga FPGA dhe të dhënat janë sampudhëhequr në skajin në rritje të orës.
Kur rrjeti është i lidhur me 100M Ethernet, transmetimi i të dhënave të FPGA dhe çipit PHY KSZ9031RNX komunikohet përmes autobusit GMII, ora e transmetimit është 25Mhz. Ora e marrjes E_RXC sigurohet nga çipi PHY, ora e transmetimit E_GTXC sigurohet nga FPGA dhe të dhënat janë

www.alinx.com

35 /

Manuali i Përdoruesit ARTIX-7 FPGA Development Board AX7203 sampudhëhequr në skajin në rritje të orës.
Figura 3-2-1: Skema e ndërfaqes Gigabit Ethernet

Figura 3-3-2: Ndërfaqja Gigabit Ethernet në tabelën Carrier

www.alinx.com

36 /

Manuali i përdorimit të ARTIX-7 FPGA Development Board AX7203

Detyrat e pinit të çipit Gigabit Ethernet PHY1 janë si më poshtë

Emri i sinjalit E1_GTXC E1_TXD0 E1_TXD1 E1_TXD2 E1_TXD3 E1_TXEN E1_RXC E1_RXD0 E1_RXD1 E1_RXD2 E1_RXD3 E1_RXDV E1_MDC E1_RXD1

Numri i pinit FPGA E18 C20 D20 A19 A18 F18 B17 A16 B18 C18 C19 A15 B16 B15 D16

Përshkrimi Ora e transmetimit PHY1 RGMII
PHY1 Biti i transmetimit të të dhënave0 PHY1 Biti i transmetimit të të dhënave1 PHY1 biti i transmetimit të të dhënave2 PHY1 Transmetimi i të dhënave bit3 PHY1 Transmetimi Aktivizo sinjalin PHY1 RGMII Ora e marrjes PHY1 Biti i pranimit të të dhënave0 PHY1 Merr i të dhënave Bit1 PHY1 Merr të dhëna të vlefshme 2 Bit bllokoj PHY1 Management Të dhënat
Sinjali i rivendosjes PHY1

Detyrat e pinit të çipit Gigabit Ethernet PHY2 janë si më poshtë

Emri i sinjalit E2_GTXC E2_TXD0 E2_TXD1 E2_TXD2 E2_TXD3 E2_TXEN E2_RXC E2_RXD0 E2_RXD1 E2_RXD2 E2_RXD3 E2_RXDV E2_MDC E2_RXD2

Numri i pinit FPGA A14 E17 C14 C15 A13 D17 E19 A20 B20 D19 C17 F19 F20 C22 B22

Përshkrimi Ora e transmetimit PHY2 RGMII
PHY2 Biti i transmetimit të të dhënave0 PHY2 Biti i transmetimit të të dhënave1 PHY2 biti i transmetimit të të dhënave2 PHY2 Transmetimi i të dhënave bit3 PHY2 Transmetimi Aktivizo sinjalin PHY2 RGMII Ora e marrjes PHY2 Biti i pranimit të të dhënave0 PHY2 Merr i të dhënave Bit1 PHY2 Merr të dhëna të vlefshme 2 Bit bllokoj PHY2 Management Të dhënat
Sinjali i rivendosjes PHY2

www.alinx.com

37 /

Manuali i përdorimit të ARTIX-7 FPGA Development Board AX7203
Pjesa 3.3: Ndërfaqja PCIe x4
Bordi i zhvillimit AX7203 FPGA ofron një ndërfaqe PCIe x4 të transferimit të të dhënave me shpejtësi të lartë të shkallës industriale. Ndërfaqja e kartës PCIE përputhet me specifikimet standarde elektrike të kartës PCIe dhe mund të përdoret drejtpërdrejt në folenë x4 PCIe të një kompjuteri normal.
Sinjalet e transmetimit dhe të marrjes së ndërfaqes PCIe lidhen drejtpërdrejt me transmetuesin GTP të FPGA. Katër kanalet e sinjaleve TX dhe RX janë të lidhura me FPGA në sinjale diferenciale dhe shpejtësia e komunikimit me një kanal mund të jetë deri në 5G gjerësi brezi. Ora e referencës PCIe i jepet bordit të zhvillimit AX7203 FPGA nga foleja PCIe e PC me një frekuencë të orës referencë prej 100 Mhz.
Diagrami i projektimit të ndërfaqes PCIe të bordit të zhvillimit AX7203 FPGA është paraqitur në Figurën 3-3-1, ku sinjali i transmetimit TX dhe sinjali i orës referencë CLK janë të lidhur në modalitetin e bashkuar AC.

Figura 3-3-1: Skema PCIex4

www.alinx.com

38 /

Manuali i përdorimit të ARTIX-7 FPGA Development Board AX7203

Figura 3-3-2: PCIex4 në tabelën Carrier

Caktimi i pinit të ndërfaqes PCIex4:

Emri i sinjalit

Pin FPGA

PCIE_RX0_P

D11

PCIE_RX0_N

C11

PCIE_RX1_P

B8

PCIE_RX1_N

A8

PCIE_RX2_P

B10

PCIE_RX2_N

A10

PCIE_RX3_P

D9

PCIE_RX3_N

C9

PCIE_TX0_P

D5

PCIE_TX0_N

C5

PCIE_TX1_P

B4

PCIE_TX1_N

A4

PCIE_TX2_P

B6

PCIE_TX2_N

A6

PCIE_TX3_P

D7

PCIE_TX3_N

C7

PCIE_CLK_P

F10

PCIE_CLK_N

E10

Përshkrimi i Kanalit PCIE 0 merr të dhëna pozitive Kanali PCIE 0 Marrë të dhënash Kanal 1 negativ PCIE Marrë të dhëna Kanali 1 pozitiv PCIE Marrë të dhëna negative Kanali 2 PCIE Marrë të dhëna pozitive Kanali 2 PCIE Marrë të dhëna negative Kanali 3 PCIE Marrë të dhëna negative Kanal 3 PCIE merr të dhëna pozitive Kanali 0 Transmetimi i të dhënave pozitiv PCIE Kanali 0 Transmetimi i të dhënave negative PCIE Kanali 1 Transmetimi i të dhënave pozitiv PCIE Kanali 1 Transmetimi i të dhënave negative PCIE Kanali 2 Transmetimi i të dhënave pozitiv PCIE Kanali 2 Transmetimi i të dhënave negative PCIE Kanali 3 Transmetimi i të dhënave pozitive Kanali 3 Transmetimi i të dhënave negative
Ora e referencës PCIE Pozitive Ora e referencës PCIE Negative

www.alinx.com

39 /

Manuali i përdorimit të ARTIX-7 FPGA Development Board AX7203
Pjesa 3.4: Ndërfaqja e daljes HDMI
Ndërfaqja e daljes HDMI, zgjidhni çipin kodues SIL9134 HDMI (DVI) të Silion Image, mbështetje deri në dalje 1080P@60Hz, mbështetje për daljen 3D.
Ndërfaqja e konfigurimit IIC e SIL9134 është gjithashtu e lidhur me IO të FPGA. SIL9134 është inicializuar dhe kontrolluar nga programimi FPGA. Lidhja harduerike e ndërfaqes së daljes HDMI tregohet në figurën 3-4-1.

Figura 3-4-1: Skema e daljes HDMI

Figura 3-4-1: Dalja HDMI në tabelën Carrier

www.alinx.com

40 /

Manuali i përdorimit të ARTIX-7 FPGA Development Board AX7203

Caktimi i pinit të hyrjes HDMI:
Emri i sinjalit 9134_nRESET
9134_CLK 9134_HS 9134_VS 9134_DE 9134_D[0] 9134_D[1] 9134_D[2] 9134_D[3] 9134_D[4] 9134_D [5] 9134_6] 9134 7_D[9134] 8_D[9134] 9_D[ 9134] 10_D[9134] 11_D[9134] 12_D[9134] 13_D[9134] 14_D[9134] 15_D[9134] 16_D[9134] 17_D[9134] 18_D [9134_19] 9134] 20_D[9134]

Pin FPGA J19 M13 T15 T14 V13 V14 H14 J14 K13 K14 L13 L19 L20 K17 J17 L16 K16 L14 L15 M15 M16 L18 M18 N18 N19 M20 N20 L21 M21

www.alinx.com

41 /

Manuali i përdorimit të ARTIX-7 FPGA Development Board AX7203
Pjesa 3.5: Ndërfaqja e hyrjes HDMI
Ndërfaqja e daljes HDMI, zgjidhni çipin e dekoderit SIL9013 HDMI të Silion Image, mbështet hyrjen deri në 1080P@60Hz dhe mbështet daljen e të dhënave në formate të ndryshme.
Ndërfaqja e konfigurimit IIC e SIL9013 është e lidhur me IO të FPGA. SIL9013 inicializohet dhe kontrollohet përmes programimit FPGA. Lidhja harduerike e ndërfaqes hyrëse HDMI tregohet në figurën 3-5-1.

Figura 3-5-1: Skema e hyrjes HDMI

Figura 3-5-2: Hyrja HDMI në tabelën Carrier

www.alinx.com

42 /

Manuali i përdorimit të ARTIX-7 FPGA Development Board AX7203

Caktimi i pinit të hyrjes HDMI:
Emri i sinjalit 9013_nRESET
9013_CLK 9013_HS 9013_VS 9013_DE 9013_D[0] 9013_D[1] 9013_D[2] 9013_D[3] 9013_D[4] 9013_D [5] 9013_6] 9013 7_D[9013] 8_D[9013] 9_D[ 9013] 10_D[9013] 11_D[9013] 12_D[9013] 13_D[9013] 14_D[9013] 15_D[9013] 16_D[9013] 17_D[9013] 18_D [9013_19] 9013] 20_D[9013]

Numri i pinit FPG H19 K21 K19 K18 H17 H18 N22 M22 K22 J22 H22 H20 G20 G22 G21 D22 E22 D21 E21 B21 A21 F21 M17 J16 F15 G17 G18 G15 G16

www.alinx.com

43 /

Manuali i përdorimit të ARTIX-7 FPGA Development Board AX7203
Pjesa 3.6: Vendi i kartës SD
Karta SD (Secure Digital Memory Card) është një kartë memorie e bazuar në procesin e memories flash gjysmëpërçuese. Ai u përfundua në 1999 nga koncepti japonez i udhëhequr nga Panasonic, dhe pjesëmarrësit Toshiba dhe SanDisk të Shteteve të Bashkuara kryen kërkime dhe zhvillim të konsiderueshëm. Në vitin 2000, këto kompani filluan Shoqatën SD (Secure Digital Association), e cila ka një formacion të fortë dhe tërhoqi një numër të madh shitësish. Këto përfshijnë IBM, Microsoft, Motorola, NEC, Samsung dhe të tjerë. Të drejtuara nga këta prodhues kryesorë, kartat SD janë bërë karta e kujtesës më e përdorur në pajisjet dixhitale të konsumatorit.
Karta SD është një pajisje ruajtëse shumë e zakonshme. Karta SD e zgjeruar mbështet modalitetin SPI dhe modalitetin SD. Karta SD e përdorur është një kartë MicroSD. Diagrami skematik është paraqitur në figurën 3-6-1.

Figura 3-6-1: Skema e kartës SD

www.alinx.com

44 /

Manuali i përdorimit të ARTIX-7 FPGA Development Board AX7203

Figura 3-6-2: Vendi i kartës SD në tabelën Carrier

Caktimi i kunjit të folesë së kartës SD:
Emri i sinjalit SD_CLK SD_CMD SD_CD_N SD_DAT0 SD_DAT1 SD_DAT2 SD_DAT3

Modaliteti SD

PIN FPGA AB12 AB11 F14 AA13 AB13 Y13 AA14

Pjesa 3.7: USB në portën serike
Bordi i zhvillimit AX7203 FPGA përfshin çipin USB-UAR të Silicon Labs CP2102GM. Ndërfaqja USB përdor ndërfaqen MINI USB. Mund të lidhet me portën USB të kompjuterit të sipërm për komunikim të të dhënave serike me një kabllo USB. Diagrami skematik i dizajnit të qarkut USB Uart është paraqitur në Figurën 3-7-1:

www.alinx.com

45 /

Manuali i Përdoruesit ARTIX-7 FPGA Development Board AX7203 Figura 3-7-1: Skema e portit USB në portën serike

Figura 3-7-2: USB në portin serik në tabelën Carrier
Dy tregues LED (LED3 dhe LED4) janë vendosur për sinjalin e portës serike dhe ekrani mëndafshi në PCB është TX dhe RX, që tregon se porta serike ka transmetim ose marrjen e të dhënave, siç tregohet në figurën 3-3-3 në vijim.

Figura 3-7-3: Skema e treguesve LED të komunikimit me portin serik

www.alinx.com

46 /

Manuali i përdorimit të ARTIX-7 FPGA Development Board AX7203

Caktimi i pinit USB në portën serike:
Emri i sinjalit UART1_RXD UART1_TXD

PIN FPGA P20 N15

Pjesa 3.8: EEPROM 24LC04
Pllaka mbajtëse AX7013 përmban një EEPROM, modeli 24LC04, dhe ka një kapacitet prej 4Kbit (2*256*8bit). Ai përbëhet nga dy blloqe 256-byte dhe komunikon nëpërmjet autobusit IIC. EEPROM në bord është për të mësuar se si të komunikoni me autobusin IIC. Sinjali I2C i EEPROM është i lidhur me portën BANK14 IO në anën FPGA. Figura 3-8-1 më poshtë tregon dizajnin e EEPROM

Figura 3-8-1: Skema EEPROM

Figura 3-8-2: EEPROM në tabelën Carrier

www.alinx.com

47 /

Manuali i përdorimit të ARTIX-7 FPGA Development Board AX7203

Caktimi i pinit EEPROM
Emri neto EEPROM_I2C_SCL EEPROM_I2C_SDA

PIN FPGA F13 E14

Pjesa 3.9: Kreu i zgjerimit
Pllaka mbajtëse është e rezervuar me dy porte standarde zgjerimi me 0.1 kunja J40 dhe J11 me hapësirë ​​13 inç, të cilat përdoren për të lidhur modulet ALINX ose qarkun e jashtëm të krijuar nga përdoruesi. Porta e zgjerimit ka 40 sinjale, nga të cilat furnizim me energji 1-kanalësh 5V, furnizim me 2 kanale 3.3 V, tokëzim me 3 kanale dhe 34 IO. Mos e lidhni direkt IO direkt me pajisjen 5V për të shmangur djegien e FPGA. Nëse dëshironi të lidhni pajisje 5V, duhet të lidhni çipin e konvertimit të nivelit.
Një rezistencë 33 ohm është e lidhur në seri midis portës së zgjerimit dhe lidhjes FPGA për të mbrojtur FPGA nga volumi i jashtëmtage ose aktuale. Qarku i portës së zgjerimit (J11) është paraqitur në figurën 3-9-1.

Figura 3-9-1: Skema e kokës së zgjerimit J11

www.alinx.com

48 /

Manuali i përdorimit të ARTIX-7 FPGA Development Board AX7203
Figura 3-9-2 detajonte portën e zgjerimit J4 në tabelën e transportuesit. Pin1 dhe Pin2 të portës së zgjerimit janë shënuar tashmë në tabelë.

Figura 3-9-2: Koka e zgjerimit J11 në tabelën Carrier

Caktimi i pinit të kokës së zgjerimit J11

Numri i pinit

Pin FPGA

Numri i pinit

Pin FPGA

1

GND

2

+5 V

3

P16

4

R17

5

R16

6

P15

7

N17

8

P17

9

U16

10

T16

11

U17

12

U18

13

P19

14

R19

15

V18

16

V19

17

U20

18

V20

19

AA9

20

AB10

21

AA10

22

AA11

23

W10

24

V10

25

Y12

26

Y11

27

W12

28

W11

29

AA15

30

AB15

31

Y16

32

AA16

33

AB16

34

AB17

35

W14

36

Y14

37

GND

38

GND

39

+3.3 V

40

+3.3 V

www.alinx.com

49 /

Manuali i përdorimit të ARTIX-7 FPGA Development Board AX7203

Figura 3-9-3: Skema e kokës së zgjerimit J13
Figura 3-9-4 detajonte portën e zgjerimit J13 në tabelën e transportuesit. Pin1 dhe Pin2 të portës së zgjerimit janë shënuar tashmë në tabelë.

Figura 3-9-4: Koka e zgjerimit J13 në tabelën mbajtëse

Caktimi i pinit të kokës së zgjerimit J13

Numri i pinit

Pin FPGA

1

GND

3

W16

5

V17

7

U15

Pini numër 2 4 6 8

Pin FPGA +5V W15 W17 V15

www.alinx.com

50 /

Manuali i përdorimit të ARTIX-7 FPGA Development Board AX7203

9

AB21

10

AB22

11

AA21

12

AA20

13

AB20

14

AA19

15

AA18

16

AB18

17

T20

18

Y17

19

W22

20

W21

21

T21

22

U21

23

Y21

24

Y22

25

W20

26

W19

27

Y19

28

Y18

29

V22

30

U22

31

T18

32

R18

33

R14

34

P14

35

N13

36

N14

37

GND

38

GND

39

+3.3 V

40

+3.3 V

Pjesa 3.10: JTAG Ndërfaqja
AJTAG ndërfaqja është e rezervuar në tabelën mbajtëse AX7203 FPGA për shkarkimin e programeve FPGA ose firmware në FLASH. Për të parandaluar dëmtimin e çipit FPGA të shkaktuar nga mbyllja e nxehtë, një diodë mbrojtëse i shtohet JTAG sinjal për të siguruar që vëlltage i sinjalit është brenda intervalit të pranuar nga FPGA për të shmangur dëmtimin e çipit FPGA.

Figura 3-10-1: JTAG Skema e ndërfaqes

www.alinx.com

51 /

Manuali i përdorimit të ARTIX-7 FPGA Development Board AX7203
Figura 3-10-2: JTAG Ndërfaqja në tabelën mbajtëse
Kini kujdes që të mos shkëmbeni nxehtë kur JTAG kablloja është e lidhur dhe e shkëputur.
Pjesa 3.11: Ndërfaqja XADC (jo e instaluar si parazgjedhje)
Pllaka mbajtëse AX7203 ka një ndërfaqe të zgjeruar të lidhësit XADC dhe lidhësi përdor një kunj me dy rreshta 2×8 0.1 inç. Ndërfaqja XADC shtrin tre palë ndërfaqe të hyrjes diferenciale ADC në konvertuesin analog në dixhital 12-bit 1Msps të FPGA. Një palë ndërfaqesh diferenciale është e lidhur me kanalin e dedikuar të hyrjes analoge diferenciale VP/VN të FPGA, dhe dy çiftet e tjera janë të lidhura në mënyrë diferenciale me kanalet e hyrjes analoge ndihmëse (kanali analog 0 dhe kanali analog 9). Figura 3-11-1 tregon një filtër anti-aliasing të projektuar për tre hyrje diferenciale XADC.

Figura 3-11-1: Skema e filtrit Anti-Aliasing

www.alinx.com

52 /

Manuali i përdorimit të ARTIX-7 FPGA Development Board AX7203

Figura 3-11-2: Skema e lidhësit XADC

Figura 3-11-3: Konektori XADC në tabelën Carrier

Caktimi i pinit XADC

Ndërfaqja XADC

Hyrja e pinit FPGA ampgjeresi

Përshkrimi

12 56 910

VP_0 : L10 VN_0 : M9 AD9P : J15 AD9N : H15 AD0P : H13 AD0N : G13

Kanali i hyrjes XADC specifik 1V FPGA nga maja në majë

Maja në majë 1V Maja në majë 1V

Kanali i hyrjes XADC 9 i asistuar nga FPGA (mund të përdoret si IO normale)
Kanali i hyrjes XADC 0 i asistuar nga FPGA (mund të përdoret si IO normale)

Pjesa 3.12: çelësat
Pllaka mbajtëse AX7203 FPGA përmban dy çelësa përdoruesi KEY1~KEY2. Të gjithë çelësat janë të lidhur me IO normale të FPGA. Çelësi është aktiv i ulët. Kur shtypet tasti, hyrja IO voltage i FPGA është i ulët. Kur nuk shtypet asnjë tast, hyrja IO voltage i FPGA është i lartë. Qarku i pjesës kryesore është paraqitur në figurën 3-12-1.

www.alinx.com

53 /

Manuali i përdorimit të ARTIX-7 FPGA Development Board AX7203

Figura 3-12-1: Skema kryesore

Figura 3-13-2: Dy çelësa në tabelën Carrier

çelësat Pin Caktimi
Emri i rrjetit KEY1 KEY2

PIN FPGA J21 E13

Pjesa 3.13: Drita LED
Ka shtatë LED të kuqe në tabelën mbajtëse AX7203 FPGA, njëra prej të cilave është treguesi i energjisë (PWR), dy janë tregues të marrjes dhe transmetimit të të dhënave USB Uart dhe katër janë dritat LED të përdoruesve (LED1~LED4). Kur bordi është i ndezur, treguesi i energjisë do të ndizet; Përdoruesi LED1~LED4 janë të lidhur me IO normale të FPGA. Kur IO voltagE lidhur me LED-në e përdoruesit është konfiguruar në nivel të ulët, LED-i i përdoruesit ndizet. Kur IO i lidhur voltage është konfiguruar si nivel i lartë, LED i përdoruesit do të fiket. Të

www.alinx.com

54 /

Manuali i përdorimit të ARTIX-7 FPGA Development Board AX7203
Diagrami skematik i lidhjes harduerike të LED-ve të përdoruesit është paraqitur në figurën 3-13-1.

Figura 3-13-1: Skema e LED-ve të përdoruesit

Figura 3-13-2: LED-të e përdoruesit në tabelën Carrier

Caktimi i pinit të dritave LED të përdoruesit
Emri i sinjalit LED1 LED2 LED3 LED4

PIN FPGA B13 C13 D14 D15

Pjesa 3.14: Furnizimi me energji elektrike
Fuqia hyrëse voltage i bordit të zhvillimit AX7203 FPGA është DC12V. Bordi i zhvillimit gjithashtu mbështet energjinë nga ndërfaqja PCIe dhe mbështet furnizimin me energji direkte nga furnizimi me energji i shasisë ATX (12V).

www.alinx.com

55 /

Manuali i përdorimit të ARTIX-7 FPGA Development Board AX7203
Figura 3-14-1: Metoda e furnizimit me energji elektrike për AX7203 FPGA Board Bordi mbajtës FPGA konverton volin +12Vtage në furnizimin me energji elektrike me katër drejtime +5V, +3.3V, +1.8V dhe +1.2V përmes çipit të furnizimit me energji DC/DC me 4 kanale MP1482. Përveç kësaj, furnizimi me energji +5V në tabelën mbajtëse FPGA furnizon me energji bordin bazë AC7100B FPGA përmes lidhësit ndër-borde. Dizajni i furnizimit me energji elektrike në zgjerim është paraqitur në Figurën 3-14-2.

Figura 3-14-2: Skema e furnizimit me energji elektrike në tabelën Carrier

www.alinx.com

56 /

Manuali i Përdoruesit ARTIX-7 FPGA Development Board AX7203 Figura 3-14-3: Qarku i furnizimit me energji elektrike në tabelën Carrier

www.alinx.com

57 /

Dokumentet / Burimet

Bordi i zhvillimit të ALINX AX7203 FPGA [pdf] Manuali i Përdoruesit Bordi i Zhvillimit të AX7203 FPGA, AX7203, Bordi i Zhvillimit të FPGA, Bordi i Zhvillimit, Bordi

Referencat

• Manuali i Përdoruesit