AX7203 FPGA Komisyon Konsèy Devlopman
Enfòmasyon sou pwodwi
ARTIX-7 FPGA Devlopman Komisyon Konsèy AX7203 Manyèl Itilizatè
| Version | Rev. 1.2 |
|---|---|
| Dat | 2023-02-23 |
| Lage pa | Rachèl Zhou |
| Deskripsyon | Premye Lage |
Pati 1: Entwodiksyon Komisyon Konsèy Devlopman FPGA
Komisyon Konsèy devlopman AX7203 FPGA se yon tablo debaz + konpayi asirans
platfòm tablo ki pèmèt pou devlopman segondè pratik
lè l sèvi avèk tablo debaz la. Li itilize yon gwo vitès entè-tablo
konektè ant tablo debaz la ak tablo konpayi asirans lan.
Komite konpayi asirans AX7203 bay divès kalite koòdone periferik,
enkli:
- 1 koòdone PCIex4
- 2 Gigabit Ethernet interfaces
- 1 HDMI Sòti koòdone
- 1 HDMI Antre koòdone
- 1 Uart Entèfas
- 1 emplacement kat SD
- XADC konektè koòdone (pa enstale pa default)
- Tèt ekspansyon 2-fason 40-pin
- Kèk kle
- dirije
- sikwi EEPROM
Pati 2: AC7200 Core Board Entwodiksyon
Tablo debaz AC7200 la baze sou ARTIX-7 seri 200T XILINX.
AC7200-2FGG484I. Li se yon tablo debaz segondè-pèfòmans apwopriye pou
kominikasyon done gwo vitès, pwosesis imaj videyo, ak
akizisyon done gwo vitès.
Karakteristik kle nan tablo debaz AC7200 la enkli:
- De moso chips MICRON MT41J256M16HA-125 DDR3 ak yon
kapasite nan 4Gbit chak, bay yon lajè otobis done 32-bit ak jiska
25Gb li/ekri done Pleasant ant FPGA ak DDR3. - 180 pò IO estanda nan nivo 3.3V
- 15 pò IO estanda nan nivo 1.5V
- 4 pè GTP gwo vitès RX / TX siyal diferans
- Longè egal ak diferan pwosesis routage ant la
FPGA chip ak koòdone la - Kontra enfòmèl ant gwosè 45 * 55 (mm)
Enstriksyon Itilizasyon Pwodwi
Pou itilize ARTIX-7 FPGA Development Board AX7203, swiv sa yo
etap:
- Konekte tablo debaz la ak tablo konpayi asirans lan lè l sèvi avèk gwo vitès la
konektè entè-tablo. - Si sa nesesè, enstale koòdone XADC lè l sèvi avèk yo bay la
konektè. - Konekte nenpòt periferik ou vle ak entèfas ki disponib sou
tablo konpayi asirans lan, tankou aparèy PCIex4, Gigabit Ethernet
aparèy, aparèy HDMI, aparèy Uart, kat SD, oswa ekstèn
Tèt ekspansyon. - Pouvwa sou tablo devlopman an lè l sèvi avèk pouvwa ki apwopriye a
rezèv.
ARTIX-7 Komisyon Konsèy Devlopman FPGA
AX7203
Manyèl itilizatè
ARTIX-7 FPGA Devlopman Komisyon Konsèy AX7203 Manyèl Itilizatè
Dosye vèsyon an
Vèsyon Rev 1.2
Dat 2023-02-23
Release Pa Rachel Zhou
Deskripsyon Premye Lage
www.alinx.com
2/57
ARTIX-7 FPGA Devlopman Komisyon Konsèy AX7203 Manyèl Itilizatè
Table of Contents
Dosye vèsyon ………………………………………………………………………………… 2 Pati 1: Entwodiksyon Konsèy Devlopman FPGA …………… …………… 6 Pati 2: AC7200 Core Board Entwodiksyon ……………………………………………..9
Pati 2.1: Chip FPGA ………………………………………………………………… 10 Pati 2.2: Aktif Diferansyèl Crystal ………………………………………… …………..12 Pati 2.3: 200Mhz Revèy Diferans aktif ……………………………………12 Pati 2.4: 148.5Mhz Crystal Diferans aktif …………………………….. 13 Pati 2.5: DDR3 DRAM ………………………………………………………………15 Pati 2.6: QSPI Flash ……………………………………………… ……………………………19 Pati 2.7: Limyè ki ap dirije sou Komisyon Konsèy Nwayo …………………………………………. 21 Pati 2.8: Bouton Reset …………………………………………………………… 22 Pati 2.9: JTAG Entèfas ………………………………………………………… 23 Pati 2.10: Entèfas pouvwa sou Komisyon Konsèy Nwayo a ……………………………. 24 Pati 2.11: Konektè tablo a tablo ……………………………………….. 25 Pati 2.12: Pwovizyon kouran ……………………………………………… …………32 Pati 2.13: Dyagram Estrikti ……………………………………………………..33 Pati 3: Tablo transpòtè ……………………………… …………………………………………. 34 Pati 3.1: Entwodiksyon tablo Carrier ………………………………………… 34 Pati 3.2: Entèfas Gigabit Ethernet ………………………………………… 35 Pati 3.3: Entèfas PCIe x4 ……………………………………………………….. 38 Pati 3.4: Koòdone pwodiksyon HDMI ………………………………………… ………….40 Pati 3.5: Koòdone Antre HDMI …………………………………………………… 42 Pati 3.6: Plas SD Kat …………………………… ………………………………… 44 Pati 3.7: USB nan pò seri ……………………………………………………….45 Pati 3.8: EEPROM 24LC04 … …………………………………………………….47 Pati 3.9: Entèt ekspansyon ……………………………………………………… 48 Pati 3.10: JTAG Entèfas ………………………………………………………. 51
www.alinx.com
3/57
ARTIX-7 FPGA Devlopman Komisyon Konsèy AX7203 Manyèl Itilizatè
Pati 3.11: XADC koòdone (pa enstale pa default) …………………………….. 52 Pati 3.12: kle ……………………………………………………………… …………53 Pati 3.13: Limyè ki ap dirije ……………………………………………………… 54 Pati 3.14: Pwovizyon pou pouvwa …………… …………………………………………… 55
www.alinx.com
4/57
ARTIX-7 FPGA Devlopman Komisyon Konsèy AX7203 Manyèl Itilizatè
Platfòm devlòpman ARTIX-7 FPGA sa a (modil: AX7203) adopte tablo debaz + mòd tablo konpayi asirans lan, ki se pratik pou itilizatè yo sèvi ak tablo debaz la pou devlopman segondè.
Nan desen an nan tablo konpayi asirans, nou te pwolonje yon richès nan koòdone pou itilizatè yo, tankou 1 koòdone PCIex4, 2 koòdone Gigabit Ethernet, 1 koòdone HDMI Sòti, 1 koòdone HDMI Antre, koòdone Uart, emplacement kat SD elatriye Li satisfè kondisyon itilizatè a. pou echanj done gwo vitès PCIe, pwosesis transmisyon videyo ak kontwòl endistriyèl. Li se yon platfòm devlopman ARTIX-7 FPGA "versatile". Li bay posibilite pou transmisyon videyo gwo vitès, pre-validasyon ak apre aplikasyon rezo ak fib kominikasyon ak pwosesis done. Pwodui sa a trè apwopriye pou elèv, enjenyè ak lòt gwoup ki angaje nan devlopman ARTIX-7FPGA.
www.alinx.com
5/57
ARTIX-7 FPGA Devlopman Komisyon Konsèy AX7203 Manyèl Itilizatè
Pati 1: Entwodiksyon Komisyon Konsèy Devlopman FPGA
Tout estrikti nan tablo devlopman AX7203 FPGA eritye nan tablo debaz ki konsistan nou an + modèl tablo konpayi asirans lan. Yo itilize yon konektè entè-tablo gwo vitès ant tablo debaz la ak tablo konpayi asirans lan.
Tablo debaz la se sitou ki konpoze de FPGA + 2 DDR3 + QSPI FLASH, ki antreprann fonksyon yo nan pwosesis done gwo vitès ak depo nan FPGA, gwo vitès lekti done ak ekri ant FPGA ak de DDR3s, done ti jan lajè se 32 Bits, ak Pleasant nan tout sistèm lan se jiska 25Gb. /s (800M * 32bit); De kapasite DDR3 yo jiska 8Gbit, ki satisfè bezwen pou tanpon segondè pandan pwosesis done. FPGA chwazi a se chip XC7A200T nan seri ARTIX-7 XILINX, nan pake BGA 484. Frekans kominikasyon ant XC7A200T a ak DDR3 rive nan 400Mhz ak to done a se 800Mhz, ki konplètman satisfè bezwen yo nan gwo vitès pwosesis done milti-chanèl. Anplis de sa, XC7A200T FPGA a gen kat transceiver GTP gwo vitès ak vitès jiska 6.6Gb / s pou chak chanèl, sa ki fè li ideyal pou kominikasyon fib optik ak kominikasyon done PCIe.
AX7203 konpayi asirans lan ogmante koòdone periferik rich li yo, ki gen ladan 1 koòdone PCIex4, 2 koòdone Gigabit Ethernet, 1 koòdone HDMI Sòti, 1 koòdone HDMI Antre, 1 koòdone Uart, 1 plas kat SD, koòdone konektè XADC, 2-fason 40-pin ekspansyon. header, kèk kle, dirije ak sikwi EEPROM.
www.alinx.com
6/57
ARTIX-7 FPGA Devlopman Komisyon Konsèy AX7203 Manyèl Itilizatè
Figi 1-1-1: Dyagram chema AX7203 Atravè dyagram sa a, ou ka wè koòdone ak fonksyon Komisyon Konsèy Devlopman FPGA AX7203 la genyen: Komisyon debaz Artix-7 FPGA.
Tablo debaz la konsiste de XC7A200T + 8Gb DDR3 + 128Mb QSPI FLASH. Gen de segondè-presizyon Sitime LVDS kristal diferans, youn nan 200MHz ak lòt la nan 125MHz, bay opinyon revèy ki estab pou sistèm FPGA ak modil GTP. 1-chanèl PCIe x4 koòdone Sipòte PCI Express 2.0 estanda, bay PCIe x4 gwo vitès transmisyon done koòdone, yon sèl kanal kominikasyon pousantaj jiska 5GBaud 2-chanèl Gigabit Ethernet Entèfas RJ-45 koòdone Chip nan koòdone Gigabit Ethernet sèvi ak chip Micrel KSZ9031RNX Ethernet PHY. pou bay itilizatè yo sèvis kominikasyon rezo.
www.alinx.com
7/57
ARTIX-7 FPGA Devlopman Komisyon Konsèy AX7203 Manyèl Itilizatè
Chip KSZ9031RNX a sipòte pousantaj transmisyon rezo 10/100/1000 Mbps; plen duplex ak adaptasyon. 1-chanèl HDMI Sòti koòdone Silion Image a SIL9134 HDMI kodaj chip chwazi sipòte jiska 1080P@60Hz pwodiksyon ak sipòte pwodiksyon 3D. 1-chanèl HDMI Antre koòdone Silion Image a SIL9013 HDMI dekode chip chwazi, ki sipòte jiska 1080P@60Hz opinyon ak sipòte pwodiksyon done nan fòma diferan. 1-chanèl Uart koòdone USB 1 Uart koòdone USB pou kominikasyon ak òdinatè a pou debogaj itilizatè. Chip pò seri a se chip USB-UAR nan Silicon Labs CP2102GM, ak koòdone USB a se koòdone MINI USB. Mikwo SD detantè kat 1-pò Mikwo SD detantè kat, sipò mòd SD ak mòd SPI EEPROM Abò yon koòdone IIC EEPROM 24LC04 2-fason 40-pin ekspansyon pò 2-fason 40-pin 2.54mm pò ekspansyon anplasman ka konekte ak divès kalite ALINX modil (kamera binokilè, ekran TFT LCD, modil AD gwo vitès, elatriye). Pò ekspansyon an gen 1 chanèl 5V ekipman pou pouvwa, 2 chanèl 3.3V ekipman pou pouvwa, 3 fason tè, 34 pò IOs. JTAG Entèfas A 10-pin 0.1 pous espas estanda JTAG pò pou telechaje pwogram FPGA ak debogaj. kle 2 kle; 1 kle reset (sou tablo debaz la) Limyè ki ap dirije 5 LED itilizatè (1 sou tablo debaz la ak 4 sou tablo konpayi asirans lan)
www.alinx.com
8/57
ARTIX-7 FPGA Devlopman Komisyon Konsèy AX7203 Manyèl Itilizatè
Pati 2: AC7200 Core Board Entwodiksyon
AC7200 (modèl tablo nwayo, menm bagay la tou anba a) FPGA nwayo tablo, li baze sou ARTIX-7 seri 200T AC7200-2FGG484I XILINX a. Li se yon tablo debaz segondè-pèfòmans ak gwo vitès, gwo Pleasant ak gwo kapasite. Li apwopriye pou kominikasyon done gwo vitès, pwosesis imaj videyo, akizisyon done gwo vitès, elatriye.
Tablo debaz AC7200 sa a sèvi ak de moso chip MICRON MT41J256M16HA-125 DDR3, chak DDR gen yon kapasite 4Gbit; de chip DDR yo konbine nan yon lajè otobis done 32-bit, ak lajè done li / ekri ant FPGA ak DDR3 se jiska 25Gb; tankou yon konfigirasyon ka satisfè bezwen yo nan gwo Pleasant done pwosesis.
Tablo debaz AC7200 a elaji 180 pò IO estanda nan nivo 3.3V, 15 pò IO estanda nan nivo 1.5V, ak 4 pè GTP gwo vitès RX / TX siyal diferans. Pou itilizatè ki bezwen anpil IO, tablo debaz sa a pral yon bon chwa. Anplis, wout ki genyen ant chip FPGA a ak koòdone a egal longè ak pwosesis diferans, ak gwosè tablo debaz la se sèlman 45 * 55 (mm), ki trè apwopriye pou devlopman segondè.
www.alinx.com
9/57
ARTIX-7 FPGA Devlopman Komisyon Konsèy AX7203 Manyèl Itilizatè AC7200 Nwayo Komisyon Konsèy (Devan View)
AC7200 Nwayo Komisyon Konsèy (Deyè View)
Pati 2.1: FPGA Chip
Kòm mansyone pi wo a, modèl FPGA nou itilize se AC7200-2FGG484I, ki fè pati seri Artix-7 Xilinx a. Klas vitès la se 2, ak klas tanperati a se klas endistri. Modèl sa a se yon pake FGG484 ak 484 broch. Xilinx ARTIX-7 FPGA chip nonmen règ jan pi ba a
Definisyon espesifik Chip Modèl ARTIX-7 Seri
www.alinx.com
10 /
ARTIX-7 FPGA Devlopman Komisyon Konsèy AX7203 Manyèl Itilizatè
Chip FPGA sou tablo Paramèt prensipal yo nan chip FPGA AC7200 yo jan sa a
Non Selil Lojik
Tranch CLB flip-flops Block RAMkb DSP Tranch
PCIe Gen2 XADC
GTP Transceiver Vitès Klas
Klas Tanperati
Paramèt espesifik 215360 33650 269200 13140 740 1
1 XADC, 12bit, 1Mbps AD 4 GTP6.6Gb/s max -2 Endistriyèl
FPGA sistèm ekipman pou pouvwa Artix-7 FPGA ekipman pou pouvwa yo se V , CCINT V , CCBRAM V , CCAUX VCCO , VMGTAVCC ak V . MGTAVTT VCCINT se PIN ekipman pou pouvwa nwayo FPGA, ki bezwen konekte ak 1.0V; VCCBRAM se PIN ekipman pou pouvwa a nan FPGA blòk RAM, konekte ak 1.0V; VCCAUX se PIN ekipman pou pouvwa oksilyè FPGA, konekte 1.8V; VCCO se voltage nan
www.alinx.com
11 /
ARTIX-7 FPGA Devlopman Komisyon Konsèy AX7203 Manyèl Itilizatè
chak BANK nan FPGA, ki gen ladan BANK0, BANK13 ~ 16, BANK34 ~ 35. Sou tablo debaz AC7200 FPGA, BANK34 ak BANK35 bezwen konekte ak DDR3, vol la.tage koneksyon nan BANK se 1.5V, ak voltage nan lòt BANK se 3.3V. VCCO nan BANK15 ak BANK16 mache ak LDO a, epi yo ka chanje lè w ranplase chip LDO a. VMGTAVCC se vol ekipman poutage nan FPGA entèn GTP transceiver a, ki konekte nan 1.0V; VMGTAVTT se revokasyon an voltage nan GTP transceiver a, ki konekte nan 1.2V.
Sistèm Artix-7 FPGA a mande pou sekans pouvwa-up la mache ak VCCINT, Lè sa a, VCCBRAM, Lè sa a, VCCAUX, epi finalman VCCO. Si VCCINT ak VCCBRAM gen menm voltage, yo ka pouvwa moute an menm tan an. Lòd pouvwa outages ranvèse. Sekans pouvwa-up nan transceiver GTP la se VCCINT, Lè sa a, VMGTAVCC, Lè sa a, VMGTAVTT. Si VCCINT ak VMGTAVCC gen menm voltage, yo ka pouvwa moute an menm tan an. Sekans pouvwa-off se jis opoze a nan sekans pouvwa-sou.
Pati 2.2: Aktif Diferans Crystal
Se tablo debaz AC7200 ekipe ak de kristal diferans Sitime aktif, youn se 200MHz, modèl la se SiT9102-200.00MHz, revèy prensipal sistèm lan pou FPGA ak itilize jenere revèy kontwòl DDR3; lòt la se 125MHz, modèl se SiT9102 -125MHz, referans revèy opinyon pou GTP transceivers.
Pati 2.3: 200Mhz revèy diferans aktif
G1 nan Figi 3-1 se kristal diferans aktif 200M ki bay sous revèy sistèm tablo devlopman. Pwodiksyon kristal la konekte ak BANK34 mondyal revèy PIN MRCC (R4 ak T4) nan FPGA la. Revèy diferans 200Mhz sa a ka itilize pou kondwi lojik itilizatè a nan FPGA la. Itilizatè yo ka configured PLL yo ak DCM andedan FPGA pou jenere revèy diferan frekans.
www.alinx.com
12 /
ARTIX-7 FPGA Devlopman Komisyon Konsèy AX7203 Manyèl Itilizatè
200Mhz aktif diferans kristal Schematic
200Mhz aktif diferans kristal sou tablo debaz la
200Mhz Diferans Revèy PIN Plasman
Non siyal SYS_CLK_P SYS_CLK_N
FPGA PIN R4 T4
Pati 2.4: 148.5Mhz aktif diferans kristal
G2 se kristal diferans aktif 148.5Mhz, ki se revèy opinyon referans bay modil GTP andedan FPGA la. Se pwodiksyon an kristal ki konekte ak broch revèy GTP BANK216 MGTREFCLK0P (F6) ak MGTREFCLK0N (E6) nan FPGA la.
www.alinx.com
13 /
ARTIX-7 FPGA Devlopman Komisyon Konsèy AX7203 Manyèl Itilizatè
148.5Mhz aktif diferans kristal Schematic
1148.5Mhz aktif diferans kristal sou tablo debaz la
125Mhz Diferans Revèy PIN Plasman
Non Filè
PIN FPGA
MGT_CLK0_P
F6
MGT_CLK0_N
E6
www.alinx.com
14 /
ARTIX-7 FPGA Devlopman Komisyon Konsèy AX7203 Manyèl Itilizatè
Pati 2.5: DDR3 DRAM
Tablo debaz FPGA AC7200 ekipe ak de chips DDR4 Micron 512Gbit (3MB), modèl MT41J256M16HA-125 (konpatib ak MT41K256M16HA-125). DDR3 SDRAM a gen yon vitès opere maksimòm de 800MHz (pousantaj done 1600Mbps). Sistèm memwa DDR3 la konekte dirèkteman ak koòdone memwa BANK 34 ak BANK35 FPGA. Konfigirasyon espesifik DDR3 SDRAM yo montre nan Tablo 4-1.
Nimewo Bit U5, U6
Chip ki gen konpòtman egzanplè MT41J256M16HA-125
Kapasite 256M x 16bit
Faktori Micron
Konfigirasyon DDR3 SDRAM
Konsepsyon pyès ki nan konpitè DDR3 mande pou yon konsiderasyon strik sou entegrite siyal la. Nou te konplètman konsidere matche rezistans / rezistans tèminal la, kontwòl enpedans tras, ak kontwòl longè tras nan konsepsyon sikwi ak konsepsyon PCB asire gwo vitès ak operasyon ki estab nan DDR3.
Chema DDR3 DRAM la
www.alinx.com
15 /
ARTIX-7 FPGA Devlopman Komisyon Konsèy AX7203 Manyèl Itilizatè
DDR3 a sou Konsèy debaz la
Plasman PIN DDR3 DRAM:
Non Filè
Non PIN FPGA
DDR3_DQS0_P
IO_L3P_T0_DQS_AD5P_35
DDR3_DQS0_N DDR3_DQS1_P DDR3_DQS1_N DDR3_DQS2_P DDR3_DQS2_N DDR3_DQS3_P DDR3_DQS3_N
DDR3_DQ[0] DDR3_DQ [1] DDR3_DQ [2] DDR3_DQ [3] DDR3_DQ [4] DDR3_DQ [5]
IO_L3N_T0_DQS_AD5N_35 IO_L9P_T1_DQS_AD7P_35 IO_L9N_T1_DQS_AD7N_35
IO_L15P_T2_DQS_35 IO_L15N_T2_DQS_35 IO_L21P_T3_DQS_35 IO_L21N_T3_DQS_35 IO_L2P_T0_AD12P_35 IO_L5P_T0_AD13P_35 IO_L1N_T0_AD4N_35
IO_L6P_T0_35 IO_L2N_T0_AD12N_35 IO_L5N_T0_AD13N_35
www.alinx.com
FPGA P/N E1 D1 K2 J2 M1 L1 P5 P4 C2 G1 A1 F3 B2 F1
16 /
ARTIX-7 FPGA Devlopman Komisyon Konsèy AX7203 Manyèl Itilizatè
DDR3_DQ [6]
IO_L1P_T0_AD4P_35
B1
DDR3_DQ [7]
IO_L4P_T0_35
E2
DDR3_DQ [8]
IO_L11P_T1_SRCC_35
H3
DDR3_DQ [9]
IO_L11N_T1_SRCC_35
G3
DDR3_DQ [10]
IO_L8P_T1_AD14P_35
H2
DDR3_DQ [11]
IO_L10N_T1_AD15N_35
H5
DDR3_DQ [12]
IO_L7N_T1_AD6N_35
J1
DDR3_DQ [13]
IO_L10P_T1_AD15P_35
J5
DDR3_DQ [14]
IO_L7P_T1_AD6P_35
K1
DDR3_DQ [15]
IO_L12P_T1_MRCC_35
H4
DDR3_DQ [16]
IO_L18N_T2_35
L4
DDR3_DQ [17]
IO_L16P_T2_35
M3
DDR3_DQ [18]
IO_L14P_T2_SRCC_35
L3
DDR3_DQ [19]
IO_L17N_T2_35
J6
DDR3_DQ [20]
IO_L14N_T2_SRCC_35
K3
DDR3_DQ [21]
IO_L17P_T2_35
K6
DDR3_DQ [22]
IO_L13N_T2_MRCC_35
J4
DDR3_DQ [23]
IO_L18P_T2_35
L5
DDR3_DQ [24]
IO_L20N_T3_35
P1
DDR3_DQ [25]
IO_L19P_T3_35
N4
DDR3_DQ [26]
IO_L20P_T3_35
R1
DDR3_DQ [27]
IO_L22N_T3_35
N2
DDR3_DQ [28]
IO_L23P_T3_35
M6
DDR3_DQ [29]
IO_L24N_T3_35
N5
DDR3_DQ [30]
IO_L24P_T3_35
P6
DDR3_DQ [31]
IO_L22P_T3_35
P2
DDR3_DM0
IO_L4N_T0_35
D2
DDR3_DM1
IO_L8N_T1_AD14N_35
G2
DDR3_DM2
IO_L16N_T2_35
M2
DDR3_DM3
IO_L23N_T3_35
M5
DDR3_A[0]
IO_L11N_T1_SRCC_34
AA4
DDR3_A[1]
IO_L8N_T1_34
AB2
DDR3_A[2]
IO_L10P_T1_34
AA5
DDR3_A[3]
IO_L10N_T1_34
AB5
DDR3_A[4]
IO_L7N_T1_34
AB1
DDR3_A[5]
IO_L6P_T0_34
U3
www.alinx.com
17 /
ARTIX-7 FPGA Devlopman Komisyon Konsèy AX7203 Manyèl Itilizatè
DDR3_A[6] DDR3_A[7] DDR3_A[8] DDR3_A[9] DDR3_A[10] DDR3_A[11] DDR3_A[12] DDR3_A[13] DDR3_A[14] DDR3_BA[0] DDR3_BA[1] DDR3_BA[2] DDR3_A[0] DDR3_3_[3] DDR3_CAS DDR3_WE DDR3_ODT DDR3_RESET DDR3_CLK_P DDRXNUMX_CLK_N DDRXNUMX_CKE
IO_L5P_T0_34 IO_L1P_T0_34 IO_L2N_T0_34 IO_L2P_T0_34 IO_L5N_T0_34 IO_L4P_T0_34 IO_L4N_T0_34 IO_L1N_T0_34 IO_L6N_T0_VREF_34 IO_L9N_T1_DQS_34 IO_L9P_T1_DQS_34 IO_L11P_T1_SRCC_34 IO_L8P_T1_34 IO_L12P_T1_MRCC_34 IO_L12N_T1_MRCC_34 IO_L7P_T1_34 IO_L14N_T2_SRCC_34 IO_L15P_T2_DQS_34 IO_L3P_T0_DQS_34 IO_L3N_T0_DQS_34 IO_L14P_T2_SRCC_34
W1 T1 V2 U2 Y1 W2 Y2 U1 V3 AA3 Y3 Y4 AB3 V4 W4 AA1 U5 W6 R3 R2 T5
www.alinx.com
18 /
ARTIX-7 FPGA Devlopman Komisyon Konsèy AX7203 Manyèl Itilizatè
Pati 2.6: QSPI Flash
Tablo debaz FPGA AC7200 ekipe ak yon sèl 128MBit QSPI FLASH, ak modèl la se W25Q256FVEI, ki sèvi ak 3.3V CMOS vol.tage estanda. Akòz nati ki pa temèt nan QSPI FLASH, li ka itilize kòm yon aparèy bòt pou sistèm nan magazen imaj la bòt nan sistèm nan. Imaj sa yo sitou gen ladan ti jan FPGA files, kòd aplikasyon ARM, kòd aplikasyon debaz ak lòt done itilizatè files. Yo montre modèl espesifik ak paramèt ki gen rapò ak QSPI FLASH.
Pozisyon U8
Modèl N25Q128
Kapasite 128M Bit
Faktori Numonyx
QSPI FLASH Spesifikasyon
QSPI FLASH konekte ak broch dedye BANK0 ak BANK14 chip FPGA la. Pin revèy la konekte ak CCLK0 nan BANK0, ak lòt done ak chip chwazi siyal yo konekte ak D00 ~ D03 ak FCS broch nan BANK14 respektivman. Montre koneksyon pyès ki nan konpitè QSPI Flash.
QSPI Flash Schematic devwa PIN QSPI Flash:
www.alinx.com
19 /
ARTIX-7 FPGA Devlopman Komisyon Konsèy AX7203 Manyèl Itilizatè
Net Non QSPI_CLK QSPI_CS QSPI_DQ0 QSPI_DQ1 QSPI_DQ2 QSPI_DQ3
Non PIN FPGA CCLK_0
IO_L6P_T0_FCS_B_14 IO_L1P_T0_D00_MOSI_14 IO_L1N_T0_D01_DIN_14
IO_L2P_T0_D02_14 IO_L2N_T0_D03_14
FPGA P/N L12 T19 P22 R22 P21 R21
QSPI sou Konsèy debaz la
www.alinx.com
20 /
ARTIX-7 FPGA Devlopman Komisyon Konsèy AX7203 Manyèl Itilizatè
Pati 2.7: Limyè ki ap dirije sou Komisyon Konsèy Nwayo
Gen 3 limyè wouj ki ap dirije sou tablo nwayo AC7200 FPGA, youn nan yo se limyè endikatè pouvwa (PWR), youn se limyè ki ap dirije konfigirasyon (fè), ak youn se limyè ki ap dirije itilizatè a. Lè tablo debaz la mache, endikatè pouvwa a ap limen; lè FPGA a configuré, konfigirasyon ki ap dirije a ap limen. Limyè ki ap dirije itilizatè a konekte ak IO nan BANK34 la, itilizatè a ka kontwole limyè a sou ak koupe pa pwogram nan. Lè IO voltage konekte ak itilizatè a ki ap dirije se wo, itilizatè a ki ap dirije se koupe. Lè koneksyon an IO voltage se ba, itilizatè a ki ap dirije yo pral limen. Dyagram nan chema koneksyon pyès ki nan konpitè limyè ki ap dirije yo montre:
Dirije limyè sou tablo nwayo Schematic
Limyè ki ap dirije sou Nwayo Komisyon Konsèy Itilizatè ki ap dirije Pin Assignment
Non siyal LED1
Non PIN FPGA IO_L15N_T2_DQS_34
FPGA PIN Nimewo W5
Deskripsyon Itilizatè ki ap dirije
www.alinx.com
21 /
ARTIX-7 FPGA Devlopman Komisyon Konsèy AX7203 Manyèl Itilizatè
Pati 2.8: Bouton Reyajiste
Gen yon bouton reset sou tablo nwayo AC7200 FPGA. Bouton reset la konekte ak IO nòmal BANK34 chip FPGA la. Itilizatè a ka itilize bouton reset sa a pou inisyalize pwogram FPGA la. Lè bouton an peze nan konsepsyon an, siyal la voltage opinyon nan IO se ba, ak siyal la reset valab; lè bouton an pa peze, opinyon siyal la nan IO wo. Dyagram chema koneksyon bouton reset la montre:
Reyajiste bouton chema
Bouton Reyajiste sou Nwayo Board Reset bouton PIN plasman
Non siyal RESET_N
ZYNQ Pin Non IO_L17N_T2_34
ZYNQ PIN Nimewo T6
Deskripsyon FPGA sistèm reset
www.alinx.com
22 /
ARTIX-7 FPGA Devlopman Komisyon Konsèy AX7203 Manyèl Itilizatè
Pati 2.9: JTAG Entèfas
J laTAG priz tès J1 rezève sou tablo debaz AC7200 pou JTAG telechaje ak debogaj lè yo itilize tablo debaz la pou kont li. Figi a se pati chematik nan JTAG pò, ki enplike TMS, TDI, TDO, TCK. , GND, +3.3V sis siyal sa yo.
JTAG Entèfas Schematic JTAG koòdone J1 sou tablo debaz AC7200 FPGA sèvi ak yon twou tès 6-pin 2.54mm anplasman yon sèl-ranje. Si ou bezwen sèvi ak JTAG koneksyon ak debogaj sou tablo debaz la, ou bezwen soude yon header 6-pin sèl-ranje. montre JTAG koòdone J1 sou tablo nwayo AC7200 FPGA.
JTAG Entèfas sou Komisyon Konsèy Nwayo
www.alinx.com
23 /
ARTIX-7 FPGA Devlopman Komisyon Konsèy AX7203 Manyèl Itilizatè
Pati 2.10: Entèfas pouvwa sou Konsèy debaz la
Yo nan lòd yo fè tablo debaz AC7200 FPGA travay pou kont li, tablo debaz la rezève ak koòdone pouvwa 2PIN (J3). Lè itilizatè a bay pouvwa nan tablo debaz la atravè koòdone pouvwa 2PIN (J3), li pa ka mache nan tablo konpayi asirans lan. Sinon, konfli aktyèl ka rive.
Entèfas pouvwa sou tablo Nwayo a
www.alinx.com
24 /
ARTIX-7 FPGA Devlopman Komisyon Konsèy AX7203 Manyèl Itilizatè
Pati 2.11: Konektè Board to Board
Tablo debaz la gen yon total de kat gwo vitès tablo a konektè tablo. Tablo debaz la sèvi ak kat konektè entè-tablo 80-PIN pou konekte ak tablo konpayi asirans lan. Pò IO nan FPGA a konekte ak kat konektè yo pa routage diferans. Espas broch nan konektè yo se 0.5mm, insert nan tablo a nan konektè tablo sou tablo konpayi asirans lan pou kominikasyon done gwo vitès.
Tablo debaz la gen yon total de kat gwo vitès tablo a konektè tablo. Tablo debaz la sèvi ak kat konektè entè-tablo 80-PIN pou konekte ak tablo konpayi asirans lan. Pò IO nan FPGA a konekte ak kat konektè yo pa routage diferans. Espas broch nan konektè yo se 0.5mm, insert nan tablo a nan konektè tablo sou tablo konpayi asirans lan pou kominikasyon done gwo vitès.
Konektè tablo a tablo CON1 80-pin tablo a konektè tablo CON1, ki itilize pou konekte
ak ekipman pou pouvwa VCCIN (+5V) ak tè sou tablo konpayi asirans lan, pwolonje IO nòmal FPGA la. Li ta dwe remake isit la ke 15 broch nan CON1 yo konekte ak pò a IO nan BANK34, paske koneksyon an BANK34 konekte ak DDR3. Se poutèt sa, voltagEstanda tout IO nan BANK34 sa a se 1.5V. Plasman PIN nan Komisyon Konsèy la Konektè Komisyon Konsèy CON1
KON1 PIN PIN1 PIN3 PIN5 PIN7 PIN9
Non siyal
VCCIN VCCIN VCCIN VCCIN GND
FPGA PIN Voltage Nivo
–
+5V
–
+5V
–
+5V
–
+5V
–
Tè
KON1 PIN PIN2 PIN4 PIN6 PIN8 PIN10
Non siyal
VCCIN VCCIN VCCIN VCCIN
GND
FPGA PIN Voltage Nivo
–
+5V
–
+5V
–
+5V
–
+5V
–
Tè
www.alinx.com
25 /
ARTIX-7 FPGA Devlopman Komisyon Konsèy AX7203 Manyèl Itilizatè
PIN11 PIN13 PIN15 PIN17 PIN19 PIN21 PIN23 PIN25 PIN27 PIN29 PIN31 PIN33 PIN35 PIN37 PIN39 PIN41 PIN43 PIN45 PIN47 PIN49 PIN51 PIN53 PIN55 PIN57 PIN59 PIN61 PIN63 PIN65 PIN67 PIN69 PIN71
NC NC NC NC GND B13_L5_P B13_L5_N B13_L7_P B13_L7_P GND B13_L3_P B13_L3_N B34_L23_P B34_L23_N GND B34_L18_N B34_L18_N B34_L19_N B34_L19_L16_L1_16_1 N XADC_VP NC NC GND B16_L4_N B16_L4_P B16_L6_N BXNUMX_LXNUMX_P GND BXNUMX_LXNUMX_N
Y13 AA14 AB11 AB12 AA13 AB13 Y8 Y7 AA6 Y6 V7 W7 M9 L10 F14 F13 E14 E13 D15
Tè 3.3V 3.3V 3.3V 3.3V Tè 3.3V 3.3V 1.5V 1.5V Tè 1.5V 1.5V 1.5V 1.5V Tè ADC ADC Tè 3.3V 3.3V 3.3V 3.3V Tè
PIN12 PIN14 PIN16 PIN18 PIN20 PIN22 PIN24 PIN26 PIN28 PIN30 PIN32 PIN34 PIN36 PIN38 PIN40 PIN42 PIN44 PIN46 PIN48 PIN50 PIN52 PIN54 PIN56 PIN58 PIN60 PIN62 PIN64 PIN66 PIN68 PIN70 PIN72
NC NC B13_L4_P B13_L4_N GND B13_L1_P B13_L1_N B13_L2_P B13_L2_N GND B13_L6_P B13_L6_N B34_L20_P B34_L20_N GND B34_L21_L34_L21_B34_L22_34 L22_N GND NC B34_L25 B34_L24_P B34_L24_N GND NC NC NC NC GND NC
AA15 AB15 Y16 AA16 AB16 AB17 W14 Y14 AB7 AB6 V8 V9 AA8 AB8 –
3.3V 3.3V Tè 3.3V 3.3V 3.3V 3.3V Tè 3.3V 3.3V 1.5V 1.5V Tè 1.5V 1.5V 1.5V 1.5V Tè
U7
1.5V
W9
1.5V
Y9
1.5V
–
Tè
–
–
–
–
–
–
–
–
–
Tè
–
–
www.alinx.com
26 /
ARTIX-7 FPGA Devlopman Komisyon Konsèy AX7203 Manyèl Itilizatè
Konektè Komisyon Konsèy la Konektè CON2 80-pin fi koneksyon header CON2 yo itilize pou yon ekstansyon pou nòmal la
IO nan BANK13 a ak BANK14 nan FPGA la. VoltagEstanda tou de BANK yo se 3.3V. Plasman PIN nan Komisyon Konsèy la nan Konektè Komisyon Konsèy CON2
KON1 PIN
Non siyal
PIN1 B13_L16_P
PIN3 B13_L16_N
PIN5 B13_L15_P
PIN7 B13_L15_N
PIN9
GND
PIN11 B13_L13_P
PIN13 B13_L13_N
PIN15 B13_L12_P
PIN17 B13_L12_N
PIN19
GND
PIN21 B13_L11_P
PIN23 B13_L11_N
PIN25 B13_L10_P
PIN27 B13_L10_N
PIN29
GND
PIN31 B13_L9_N
PIN33 B13_L9_P
PIN35 B13_L8_N
PIN37 B13_L8_P
PIN39
GND
PIN41 B14_L11_N
PIN43 B14_L11_P
PIN45 B14_L14_N
PIN47 B14_L14_P
FPGA PIN W15 W16 T14 T15 V13 V14 W11 W12 Y11 Y12 V10 W10 AA11 AA10 AB10 AA9 V20 U20 V19 V18
Voltage Nivo 3.3V 3.3V 3.3V 3.3V Tè 3.3V 3.3V 3.3V 3.3V Tè 3.3V 3.3V 3.3V 3.3V Tè 3.3V 3.3V 3.3V 3.3V Tè 3.3V 3.3V 3.3V 3.3V XNUMXV XNUMXV XNUMXV
CON1 PIN PIN2 PIN4 PIN6 PIN8 PIN10 PIN12 PIN14 PIN16 PIN18 PIN20 PIN22 PIN24 PIN26 PIN28 PIN30 PIN32 PIN34 PIN36 PIN38 PIN40 PIN42 PIN44 PIN46 PIN48
Non siyal
B14_L16_P B14_L16_N B13_L14_P B13_L14_N
GND B14_L10_P B14_L10_N B14_L8_N B14_L8_P
GND B14_L15_N B14_L15_P B14_L17_P B14_L17_N
GND B14_L6_N B13_IO0 B14_L7_N B14_L7_P
GND B14_L4_P B14_L4_N B14_L9_P B14_L9_N
FPGA PIN Voltage
Nivo
V17
3.3V
W17
3.3V
U15
3.3V
V15
3.3V
–
Tè
AB21
3.3V
AB22
3.3V
AA21
3.3V
AA20
3.3V
–
Tè
AB20
3.3V
AA19
3.3V
AA18
3.3V
AB18
3.3V
–
Tè
T20
3.3V
Y17
3.3V
W22
3.3V
W21
3.3V
–
Tè
T21
3.3V
U21
3.3V
Y21
3.3V
Y22
3.3V
www.alinx.com
27 /
ARTIX-7 FPGA Devlopman Komisyon Konsèy AX7203 Manyèl Itilizatè
PIN49 PIN51 PIN53 PIN55 PIN57 PIN59 PIN61 PIN63 PIN65 PIN67 PIN69 PIN71 PIN73 PIN75 PIN77 PIN79
GND B14_L5_N B14_L5_P B14_L18_N B14_L18_P
GND B13_L17_P B13_L17_N B14_L21_N B14_L21_P
GND B14_L22_P B14_L22_N B14_L24_N B14_L24_P
B14_IO0
R19 P19 U18 U17
T16 U16 P17 N17
P15 R16 R17 P16 P20
Tè 3.3V 3.3V 3.3V 3.3V Tè 3.3V 3.3V 3.3V 3.3V Tè 3.3V 3.3V 3.3V 3.3V 3.3V
PIN50 PIN52 PIN54 PIN56 PIN58 PIN60 PIN62 PIN64 PIN66 PIN68 PIN70 PIN72 PIN74 PIN76 PIN78 PIN80
GND B14_L12_N B14_L12_P B14_L13_N B14_L13_P
GND B14_L3_N B14_L3_P B14_L20_N B14_L20_P
GND B14_L19_N B14_L19_P B14_L23_P B14_L23_N B14_IO25
W20 W19 Y19 Y18
V22 U22 T18 R18
R14 P14 N13 N14 N15
Tè 3.3V 3.3V 3.3V 3.3V
Tè 3.3V 3.3V 3.3V 3.3V
Tè 3.3V 3.3V 3.3V 3.3V 3.3V
Konektè Komisyon Konsèy la Konektè CON3 Konektè 80-PIN CON3 yo itilize pou yon ekstansyon pou IO nòmal la nan
BANK15 ak BANK16 nan FPGA la. Anplis de sa, kat JTAG siyal yo tou konekte ak tablo konpayi asirans lan atravè konektè CON3 la. Voltagestanda BANK15 ak BANK16 ka ajiste pa yon chip LDO. Defo enstale LDO a se 3.3V. Si ou vle pwodiksyon lòt nivo estanda, ou ka ranplase li ak yon LDO apwopriye. Plasman PIN nan Komisyon Konsèy la Konektè Komisyon Konsèy CON3
KON1 PIN PIN1 PIN3 PIN5 PIN7
Non siyal
B15_IO0 B16_IO0 B15_L4_P B15_L4_N
FPGA PIN J16 F15 G17 G18
Voltage Nivo
KON1 PIN
3.3V PIN2
3.3V PIN4
3.3V PIN6
3.3V
PIN8
Non siyal
B15_IO25 B16_IO25 B16_L21_N B16_L21_P
FPGA PIN Voltage Nivo
M17
3.3V
F21
3.3V
A21
3.3V
B21
3.3V
www.alinx.com
28 /
ARTIX-7 FPGA Devlopman Komisyon Konsèy AX7203 Manyèl Itilizatè
PIN9 PIN11 PIN13 PIN15 PIN17 PIN19 PIN21 PIN23 PIN25 PIN27 PIN29 PIN31 PIN33 PIN35 PIN37 PIN39 PIN41 PIN43 PIN45 PIN47 PIN49 PIN51 PIN53 PIN55 PIN57 PIN59 PIN61 PIN63 PIN65 PIN67 PIN69 PIN71
GND B15_L2_P B15_L2_N B15_L12_P B15_L12_N
GND B15_L11_P B15_L11_N B15_L1_N B15_L1_P
GND B15_L5_P B15_L5_N B15_L3_N B15_L3_P
GND B15_L19_P B15_L19_N B15_L20_P B15_L20_N
GND B15_L14_P B15_L14_N B15_L21_P B15_L21_N
GND B15_L23_P B15_L23_N B15_L22_P B15_L22_N
GND B15_L24_P
G15 G16 J19 H19
J20 J21 G13 H13
J15 H15 H14 J14
K13 K14 M13 L13
L19 L20 K17 J17 L16 K16 L14 L15 M15
Tè 3.3V 3.3V 3.3V 3.3V
Tè 3.3V 3.3V 3.3V 3.3V
Tè 3.3V 3.3V 3.3V 3.3V
Tè 3.3V 3.3V 3.3V 3.3V
Tè 3.3V 3.3V 3.3V 3.3V Tè 3.3V 3.3V 3.3V 3.3V Tè 3.3V
PIN10 PIN12 PIN14 PIN16 PIN18 PIN20 PIN22 PIN24 PIN26 PIN28 PIN30 PIN32 PIN34 PIN36 PIN38 PIN40 PIN42 PIN44 PIN46 PIN48 PIN50 PIN52 PIN54 PIN56 PIN58 PIN60 PIN62 PIN64 PIN66 PIN68 PIN70 PIN72
GND B16_L23_P B16_L23_N B16_L22_P B16_L22_N
GND B16_L24_P B16_L24_N B15_L8_N B15_L8_P
GND B15_L7_N B15_L7_P B15_L9_P B15_L9_N
GND B15_L15_N B15_L15_P B15_L6_N B15_L6_P
GND B15_L13_N B15_L13_P B15_L10_P B15_L10_N
GND B15_L18_P B15_L18_N B15_L17_N B15_L17_P
GND B15_L16_P
E21 D21 E22 D22
G21 G22 G20 H20
H22 J22 K21 K22
M22 N22 H18 H17
K19 K18 M21 L21
N20 M20 N19 N18
M18
Tè 3.3V 3.3V 3.3V 3.3V
Tè 3.3V 3.3V 3.3V 3.3V
Tè 3.3V 3.3V 3.3V 3.3V
Tè 3.3V 3.3V 3.3V 3.3V
Tè 3.3V 3.3V 3.3V 3.3V
Tè 3.3V 3.3V 3.3V 3.3V
Tè 3.3V
www.alinx.com
29 /
ARTIX-7 FPGA Devlopman Komisyon Konsèy AX7203 Manyèl Itilizatè
PIN73 B15_L24_N
M16
3.3V
PIN74 B15_L16_N
L18
3.3V
PIN75
NC
–
PIN76
NC
–
PIN77 FPGA_TCK
V12
3.3V
PIN78
FPGA_TDI
R13
3.3V
PIN79 FPGA_TDO
U13
3.3V
PIN80 FPGA_TMS
T13
3.3V
Konektè tablo a tablo CON4 Konektè 80-Pin CON4 itilize pou pwolonje nòmal IO ak GTP.
done gwo vitès ak siyal revèy nan FPGA BANK16 la. VoltagEstanda pò IO nan BANK16 ka ajiste pa yon chip LDO. Defo enstale LDO a se 3.3V. Si itilizatè a vle pwodiksyon lòt nivo estanda, li ka ranplase pa yon LDO apwopriye. Done gwo vitès ak siyal revèy GTP yo se entèdi diferans ki abòde sou tablo debaz la. Liy done yo egal nan longè epi yo kenbe nan yon sèten entèval pou anpeche entèferans siyal. Plasman PIN nan Komisyon Konsèy la Konektè Komisyon Konsèy CON4
CON1 PIN PIN1 PIN3 PIN5 PIN7 PIN9 PIN11 PIN13 PIN15 PIN17 PIN19 PIN21 PIN23 PIN25 PIN27 PIN29
Non siyal
NC NC
FPGA PIN Voltage Nivo -
–
CON1 PIN NC NC
NC
–
NC
NC
–
NC
GND NC
–
Ground PIN10
–
PIN12
NC
–
PIN14
GND
–
Ground PIN16
MGT_TX3_P
D7 Diferans PIN18
MGT_TX3_N
C7 Diferans PIN20
GND
–
Ground PIN22
MGT_RX3_P D9 PIN24 diferans
MGT_RX3_N
C9 Diferans PIN26
GND
– Tè
PIN28
MGT_TX1_P
D5 Diferans PIN30
Non siyal FPGA PIN Voltage
Nivo
–
NC
–
NC
–
NC
–
NC
GND
–
Tè
MGT_TX2_P
B6 Diferans
MGT_TX2_N
A6 Diferans
GND
–
Tè
MGT_RX2_P
B10 Diferans
MGT_RX2_N
A10 Diferans
GND
–
Tè
MGT_TX0_P
B4 Diferans
MGT_TX0_N
A4 Diferans
GND
–
Tè
MGT_RX0_P
B8 Diferans
www.alinx.com
30 /
ARTIX-7 FPGA Devlopman Komisyon Konsèy AX7203 Manyèl Itilizatè
PIN31 PIN33 PIN35 PIN37 PIN39 PIN41 PIN43 PIN45 PIN47 PIN49 PIN51 PIN53 PIN55 PIN57 PIN59 PIN61 PIN63 PIN65 PIN67 PIN69 PIN71 PIN73 PIN75 PIN77 PIN79
MGT_TX1_N GND
MGT_RX1_P MGT_RX1_N
GND B16_L5_P B16_L5_N B16_L7_P B16_L7_N
GND B16_L9_P B16_L9_N B16_L11_P B16_L11_N
GND B16_L13_P B16_L13_N B16_L15_P B16_L15_N
GND B16_L17_P B16_L17_N B16_L19_P B16_L19_N
NC
C5 D11 C11 E16 D16 B15 B16 A15 A16 B17 B18 C18 C19 F18 E18 A18 A19 D20 C20 –
Tè diferans
Diferans diferansyèl
Tè 3.3V 3.3V 3.3V 3.3V
Tè 3.3V 3.3V 3.3V 3.3V Tè 3.3V 3.3V 3.3V 3.3V Tè 3.3V 3.3V 3.3V 3.3V
PIN32 PIN34 PIN36 PIN38 PIN40 PIN42 PIN44 PIN46 PIN48 PIN50 PIN52 PIN54 PIN56 PIN58 PIN60 PIN62 PIN64 PIN66 PIN68 PIN70 PIN72 PIN74 PIN76 PIN78 PIN80
MGT_RX0_N GND
MGT_CLK1_P MGT_CLK1_N
GND B16_L2_P B16_L2_N B16_L3_P B16_L3_N
GND B16_L10_P B16_L10_N B16_L12_P B16_L12_N
GND B16_L14_P B16_L14_N B16_L16_P B16_L16_N
GND B16_L18_P B16_L18_N B16_L20_P B16_L20_N
NC
A8 Diferans
–
Tè
F10 Diferans
E10 Diferans
–
Tè
F16
3.3V
E17
3.3V
C14
3.3V
C15
3.3V
–
Tè
A13
3.3V
A14
3.3V
D17
3.3V
C17
3.3V
–
Tè
E19
3.3V
D19
3.3V
B20
3.3V
A20
3.3V
–
Tè
F19
3.3V
F20
3.3V
C22
3.3V
B22
3.3V
–
www.alinx.com
31 /
ARTIX-7 FPGA Devlopman Komisyon Konsèy AX7203 Manyèl Itilizatè
Pati 2.12: Pwovizyon pou pouvwa
AC7200 FPGA nwayo tablo a mache ak DC5V atravè tablo konpayi asirans lan, epi li mache ak koòdone J3 lè li itilize pou kont li. Tanpri fè atansyon pou pa bay pouvwa pa koòdone J3 la ak tablo konpayi asirans lan an menm tan pou evite domaj. Dyagram konsepsyon ekipman pou pouvwa a sou tablo a montre nan.
Pwovizyon pou pouvwa sou tablo nwayo chema
Komisyon Konsèy devlopman an mache ak +5V ak konvèti nan +3.3V, +1.5V, +1.8V, +1.0V kat-fason ekipman pou pouvwa nan kat DC / DC ekipman pou pouvwa chip TLV62130RGT. Aktyèl pwodiksyon an ka jiska 3A pou chak chanèl. VCCIO pwodwi pa yon sèl LDOSPX3819M5-3-3. VCCIO sitou bay pouvwa BANK15 ak BANK16 nan FPGA. Itilizatè yo ka chanje IO nan BANK15,16 nan diferan voltage estanda pa ranplase chip LDO yo. 1.5V jenere VTT ak VREF voltagDDR3 mande yo atravè TPS51200 TI a. Se 1.8V ekipman pou pouvwa MGTAVTT MGTAVCC pou transceiver GTP la ki te pwodwi pa chip TPS74801 TI a. Fonksyon chak distribisyon pouvwa yo montre nan tablo sa a:
www.alinx.com
32 /
ARTIX-7 FPGA Devlopman Komisyon Konsèy AX7203 Manyèl Itilizatè
Pwovizyon pou pouvwa + 1.0V + 1.8V + 3.3V + 1.5V
VREF,VTT(+0.75V) MVCCIP(+3.3V) MGTAVTT(+1.2V)
MGVCCAUX(+1.8V)
Fonksyon FPGA Nwayo Voltage FPGA oksilyè voltage, TPS74801 ekipman pou pouvwa VCCIO nan Bank0, Bank13 ak Bank14 nan FPGA, QSIP FLASH, Clock Crystal DDR3, Bank34 ak Bank35 nan FPGA
DDR3 FPGA Bank15, Bank16 GTP Transceiver Bank216 nan FPGA GTP Transceiver Bank216 nan FPGA
Paske ekipman pou pouvwa Artix-7 FPGA gen kondisyon sekans pouvwa-sou, nan konsepsyon sikwi a, nou te fèt selon kondisyon pouvwa yo nan chip la, ak pouvwa-sou se 1.0V-> 1.8V-> (1.5 V, 3.3V, VCCIO) ak 1.0V-> MGTAVCC -> MGTAVTT, konsepsyon sikwi a asire operasyon nòmal chip la.
Pati 2.13: Dyagram Estrikti
www.alinx.com
33 /
ARTIX-7 FPGA Devlopman Komisyon Konsèy AX7203 Manyèl Itilizatè
Pati 3: tablo transpòtè
Pati 3.1: Entwodiksyon tablo transpòtè
Atravè entwodiksyon fonksyon anvan an, ou ka konprann fonksyon pati tablo konpayi asirans lan
1-chanèl PCIe x4 gwo vitès koòdone transmisyon done 2-chanèl 10/100M/1000M Ethernet RJ-45 koòdone 1-chanèl HDMI koòdone opinyon videyo 1-chanèl HDMI videyo koòdone Sòti 1-chanèl USB Uart koòdone kominikasyon 1 emplacement kat SD Entèfas XADA EEPROM 2-chanèl 40-pin ekspansyon pò JTAG debogaj koòdone 2 kle endepandan 4 itilizatè ki ap dirije limyè
www.alinx.com
34 /
ARTIX-7 FPGA Devlopman Komisyon Konsèy AX7203 Manyèl Itilizatè
Pati 3.2: Gigabit Ethernet Entèfas
Komisyon Konsèy devlopman AX7203 FPGA bay itilizatè yo 2-chanèl
Sèvis kominikasyon rezo Gigabit atravè Micrel KSZ9031RNX la
Ethernet PHY chip. Chip KSZ9031RNX a sipòte 10/100/1000 Mbps
pousantaj transmisyon rezo ak kominike ak FPGA atravè GMII la
koòdone. KSZ9031RNX sipòte adaptasyon MDI/MDX, divès vitès
adaptasyon, adaptasyon Mèt/Esklav, ak sipò pou otobis MDIO pou PHY
jesyon enskri.
KSZ9031RNX a pral detekte estati nivo kèk IO espesifik yo
detèmine mòd travay yo apre yo fin limen. Tablo 3-1-1 dekri
enfòmasyon defo konfigirasyon apre chip GPHY a limen.
Enstriksyon PIN Konfigirasyon
Valè konfigirasyon
PHYAD[2:0] CLK125_EN
SELRGV AN[1:0] RX Delay TX Delay
MDIO/MDC Mode PHY Adrès 3.3V, 2.5V, 1.5/1.8V voltage seleksyon Auto-negosyasyon konfigirasyon
RX revèy 2ns reta TX revèy 2ns reta seleksyon RGMII oswa GMII
Adrès PHY 011 3.3V
(10/100/1000M) adaptasyon Reta Reta GMII
Tablo 3-2-1: Valè konfigirasyon defo chip PHY
Lè rezo a konekte ak Gigabit Ethernet, transmisyon done FPGA ak PHY chip KSZ9031RNX kominike atravè otobis GMII la, revèy transmisyon an se 125Mhz. Revèy revèy E_RXC a bay chip PHY a, revèy transmèt E_GTXC a bay FPGA a, epi done a se s.ampdirije sou kwen k ap monte nan revèy la.
Lè rezo a konekte ak 100M Ethernet, transmisyon done FPGA ak PHY chip KSZ9031RNX kominike atravè otobis GMII la, revèy transmisyon an se 25Mhz. Revèy revèy E_RXC a bay chip PHY a, revèy transmèt E_GTXC a bay FPGA a, epi done a se
www.alinx.com
35 /
ARTIX-7 FPGA Devlopman Komisyon Konsèy AX7203 Itilizatè Manyèl sampdirije sou kwen k ap monte nan revèy la.
Figi 3-2-1: Chema entèfas Gigabit Ethernet
Figi 3-3-2: Gigabit Ethernet koòdone sou tablo Carrier la
www.alinx.com
36 /
ARTIX-7 FPGA Devlopman Komisyon Konsèy AX7203 Manyèl Itilizatè
Gigabit Ethernet Chip PHY1 pin devwa yo jan sa a
Non siyal E1_GTXC E1_TXD0 E1_TXD1 E1_TXD2 E1_TXD3 E1_TXEN E1_RXC E1_RXD0 E1_RXD1 E1_RXD2 E1_RXD3 E1_RXDV E1_MDC E1_MDIO E1_RESET
Nimewo PIN FPGA E18 C20 D20 A19 A18 F18 B17 A16 B18 C18 C19 A15 B16 B15 D16
Deskripsyon PHY1 RGMII transmèt revèy
PHY1 Transmèt Done bit0 PHY1 Transmèt Done bit1 PHY1 Transmèt Done bit2 PHY1 Transmèt Done bit3 PHY1 Transmèt Pèmèt Siyal PHY1 RGMII Resevwa Revèy PHY1 Resevwa Done Bit0 PHY1 Resevwa Done Bit1 PHY1 Resevwa Done Bit2 PHY1 Resevwa Done Bit3 PHY1 Resevwa Done Bit1 PHY1 Resevwa Done PHYXNUMX Jesyon PHYXNUMX valab Jesyon PHYXNUMX Done
PHY1 Reyajiste siyal
Gigabit Ethernet Chip PHY2 pin devwa yo jan sa a
Non siyal E2_GTXC E2_TXD0 E2_TXD1 E2_TXD2 E2_TXD3 E2_TXEN E2_RXC E2_RXD0 E2_RXD1 E2_RXD2 E2_RXD3 E2_RXDV E2_MDC E2_MDIO E2_RESET
Nimewo PIN FPGA A14 E17 C14 C15 A13 D17 E19 A20 B20 D19 C17 F19 F20 C22 B22
Deskripsyon PHY2 RGMII transmèt revèy
PHY2 Transmèt Done bit0 PHY2 Transmèt Done bit1 PHY2 Transmèt Done bit2 PHY2 Transmèt Done bit3 PHY2 Transmèt Pèmèt Siyal PHY2 RGMII Resevwa Revèy PHY2 Resevwa Done Bit0 PHY2 Resevwa Done Bit1 PHY2 Resevwa Done Bit2 PHY2 Resevwa Done Bit3 PHY2 Resevwa Done Bit2 PHY2 Resevwa Done PHYXNUMX Jesyon PHYXNUMX valab Jesyon PHYXNUMX Done
PHY2 Reyajiste siyal
www.alinx.com
37 /
ARTIX-7 FPGA Devlopman Komisyon Konsèy AX7203 Manyèl Itilizatè
Pati 3.3: Entèfas PCIe x4
Komisyon Konsèy devlopman AX7203 FPGA bay yon koòdone endistriyèl-klas gwo vitès transfè done PCIe x4. Koòdone nan kat PCIE konfòme yo ak espesifikasyon yo estanda kat PCIe elektrik epi yo ka itilize dirèkteman sou plas la x4 PCIe nan yon PC nòmal.
Transmèt ak resevwa siyal yo nan koòdone PCIe yo dirèkteman konekte ak transceiver GTP nan FPGA la. Kat chanèl siyal TX ak RX yo konekte ak FPGA nan siyal diferans, ak pousantaj kominikasyon sèl kanal la ka jiska 5G ti jan Pleasant. Revèy referans PCIe bay tablo devlopman AX7203 FPGA pa plas PCIe PC a ak yon frekans revèy referans 100Mhz.
Dyagram nan konsepsyon koòdone PCIe nan tablo devlopman AX7203 FPGA yo montre nan Figi 3-3-1, kote siyal transmèt TX la ak siyal CLK revèy referans yo konekte nan mòd AC makonnen.
Figi 3-3-1: Chema PCIex4
www.alinx.com
38 /
ARTIX-7 FPGA Devlopman Komisyon Konsèy AX7203 Manyèl Itilizatè
Figi 3-3-2: PCIex4 sou tablo Carrier la
Plasman PIN koòdone PCIex4:
Non siyal
FPGA PIN
PCIE_RX0_P
D11
PCIE_RX0_N
C11
PCIE_RX1_P
B8
PCIE_RX1_N
A8
PCIE_RX2_P
B10
PCIE_RX2_N
A10
PCIE_RX3_P
D9
PCIE_RX3_N
C9
PCIE_TX0_P
D5
PCIE_TX0_N
C5
PCIE_TX1_P
B4
PCIE_TX1_N
A4
PCIE_TX2_P
B6
PCIE_TX2_N
A6
PCIE_TX3_P
D7
PCIE_TX3_N
C7
PCIE_CLK_P
F10
PCIE_CLK_N
E10
Deskripsyon PCIE Channel 0 Done Resevwa Pozitif PCIE Channel 0 Done Resevwa Negatif PCIE Channel 1 Done Resevwa Pozitif PCIE Channel 1 Done Resevwa Negatif PCIE Channel 2 Done Resevwa Pozitif PCIE Channel 2 Done Resevwa Negatif PCIE Channel 3 Done Resevwa Pozitif PCIE Channel 3 Done Resevwa PCIE Negatif Chèn 0 Done Transmèt Pozitif PCIE Chèn 0 Done Transmèt Negatif PCIE Chèn 1 Done Transmèt Pozitif PCIE Chèn 1 Done Transmèt Negatif PCIE Chèn 2 Done Transmèt Pozitif PCIE Chèn 2 Done Transmèt Negatif PCIE Chèn 3 Done Transmèt Pozitif PCIE Chèn 3 Done Transmèt Negatif
PCIE Referans Revèy Pozitif Revèy PCIE Revèy Negatif
www.alinx.com
39 /
ARTIX-7 FPGA Devlopman Komisyon Konsèy AX7203 Manyèl Itilizatè
Pati 3.4: koòdone pwodiksyon HDMI
Koòdone pwodiksyon HDMI, chwazi chip kodaj SIL9134 HDMI (DVI) Silion Image a, sipòte jiska 1080P@60Hz pwodiksyon, sipòte pwodiksyon 3D.
Koòdone konfigirasyon IIC nan SIL9134 tou konekte ak IO nan FPGA la. SIL9134 inisyalize ak kontwole pa pwogramasyon FPGA. Koneksyon pyès ki nan konpitè koòdone pwodiksyon HDMI montre nan Figi 3-4-1.
Figi 3-4-1: Schematik Sòti HDMI
Figi 3-4-1: Sorti HDMI sou tablo Carrier la
www.alinx.com
40 /
ARTIX-7 FPGA Devlopman Komisyon Konsèy AX7203 Manyèl Itilizatè
Plasman PIN Antre HDMI:
Non siyal 9134_nRESET
9134_CLK 9134_HS 9134_VS 9134_DE 9134_D[0] 9134_D[1] 9134_D[2] 9134_D[3] 9134_D[4] 9134_D[5] 9134_D[6] 9134_D[7]9134[8]9134[9]9134[10] 9134_D[11] 9134_D[12] 9134_D[ 13] 9134_D[14] 9134_D[15] 9134_D[16] 9134_D[17] 9134_D[18] 9134_D[19] 9134_D[20] 9134_D[21] 9134_D[22] 9134_D[23] XNUMX] XNUMX_D[XNUMX]
FPGA PIN J19 M13 T15 T14 V13 V14 H14 J14 K13 K14 L13 L19 L20 K17 J17 L16 K16 L14 L15 M15 M16 L18 M18 N18 N19 M20 N20 L21 M21
www.alinx.com
41 /
ARTIX-7 FPGA Devlopman Komisyon Konsèy AX7203 Manyèl Itilizatè
Pati 3.5: HDMI Antre koòdone
Koòdone pwodiksyon HDMI, chwazi chip dekodeur HDMI SIL9013 Silion Image a, sipòte jiska 1080P@60Hz opinyon ak sipò done pwodiksyon nan diferan fòma.
Koòdone konfigirasyon IIC nan SIL9013 la konekte ak IO nan FPGA la. SIL9013 inisyalize ak kontwole atravè pwogram FPGA. Koneksyon pyès ki nan konpitè nan koòdone opinyon HDMI yo montre nan Figi 3-5-1.
Figi 3-5-1: Schematic Antre HDMI
Figi 3-5-2: Antre HDMI sou tablo Carrier la
www.alinx.com
42 /
ARTIX-7 FPGA Devlopman Komisyon Konsèy AX7203 Manyèl Itilizatè
Plasman PIN Antre HDMI:
Non siyal 9013_nRESET
9013_CLK 9013_HS 9013_VS 9013_DE 9013_D[0] 9013_D[1] 9013_D[2] 9013_D[3] 9013_D[4] 9013_D[5] 9013_D[6] 9013_D[7]9013[8]9013[9]9013[10] 9013_D[11] 9013_D[12] 9013_D[ 13] 9013_D[14] 9013_D[15] 9013_D[16] 9013_D[17] 9013_D[18] 9013_D[19] 9013_D[20] 9013_D[21] 9013_D[22] 9013_D[23] XNUMX] XNUMX_D[XNUMX]
FPG Nimewo PIN H19 K21 K19 K18 H17 H18 N22 M22 K22 J22 H22 H20 G20 G22 G21 D22 E22 D21 E21 B21 A21 F21 M17 J16 F15 G17 G18 G15 G16
www.alinx.com
43 /
ARTIX-7 FPGA Devlopman Komisyon Konsèy AX7203 Manyèl Itilizatè
Pati 3.6: emplacement kat SD
Kat SD (Secure Digital Memory Card) se yon kat memwa ki baze sou pwosesis memwa flash semi-conducteurs. Li te konplete an 1999 pa Japonè Panasonic-dirije konsèp, ak patisipan yo Toshiba ak SanDisk nan peyi Etazini te fè gwo rechèch ak devlopman. Nan lane 2000, konpayi sa yo te lanse SD Asosyasyon an (Secure Digital Association), ki gen yon pwogramasyon fò ak atire yon gwo kantite fournisseurs. Men sa yo enkli IBM, Microsoft, Motorola, NEC, Samsung, ak lòt moun. Kondwi pa manifaktirè dirijan sa yo, kat SD yo te vin kat memwa ki pi lajman itilize nan aparèy dijital konsomatè yo.
Kat SD la se yon aparèy depo trè komen. Kat SD pwolonje a sipòte mòd SPI ak mòd SD. Kat SD yo itilize se yon kat MicroSD. Dyagram chema a montre nan Figi 3-6-1.
Figi 3-6-1: Chema kat SD
www.alinx.com
44 /
ARTIX-7 FPGA Devlopman Komisyon Konsèy AX7203 Manyèl Itilizatè
Figi 3-6-2: Plas kat SD sou tablo Carrier la
Plasman PIN plas kat SD:
Non siyal SD_CLK SD_CMD SD_CD_N SD_DAT0 SD_DAT1 SD_DAT2 SD_DAT3
SD mòd
FPGA PIN AB12 AB11 F14 AA13 AB13 Y13 AA14
Pati 3.7: USB nan pò seri
Komisyon Konsèy devlopman AX7203 FPGA la gen ladan chip USB-UAR nan Silicon Labs CP2102GM. Koòdone USB a sèvi ak koòdone USB MINI. Li ka konekte ak pò USB nan PC anwo a pou kominikasyon done seri ak yon kab USB. Dyagram chema konsepsyon sikwi USB Uart la montre nan Figi 3-7-1:
www.alinx.com
45 /
ARTIX-7 FPGA Devlopman Komisyon Konsèy AX7203 Itilizatè Manyèl Figi 3-7-1: USB nan pò seri schematic
Figi 3-7-2: USB nan pò seri sou tablo Carrier la
De endikatè ki ap dirije (LED3 ak LED4) yo mete pou siyal pò seri a, ak silkscreen sou PCB a se TX ak RX, ki endike ke pò seri a gen transmisyon oswa resepsyon done, jan yo montre nan Figi 3-3-3 sa a.
Figi 3-7-3: Serial Port kominikasyon ki ap dirije Endikatè Schematic
www.alinx.com
46 /
ARTIX-7 FPGA Devlopman Komisyon Konsèy AX7203 Manyèl Itilizatè
Plasman USB nan pò seri PIN:
Non siyal UART1_RXD UART1_TXD
FPGA PIN P20 N15
Pati 3.8: EEPROM 24LC04
AX7013 konpayi asirans tablo gen yon EEPROM, modèl 24LC04, e li gen yon kapasite de 4Kbit (2 * 256 * 8bit). Li konsiste de de blòk 256-byte epi li kominike atravè otobis IIC la. EEPROM abò a se pou aprann kijan pou kominike ak bis IIC la. Siyal I2C nan EEPROM la konekte ak pò BANK14 IO sou bò FPGA. Figi 3-8-1 anba a montre konsepsyon EEPROM la
Figi 3-8-1: Chema EEPROM
Figi 3-8-2: EEPROM sou tablo Carrier la
www.alinx.com
47 /
ARTIX-7 FPGA Devlopman Komisyon Konsèy AX7203 Manyèl Itilizatè
Plasman PIN EEPROM
Net Non EEPROM_I2C_SCL EEPROM_I2C_SDA
FPGA PIN F13 E14
Pati 3.9: Header ekspansyon
Se tablo konpayi asirans lan rezève ak de 0.1 pous espas estanda 40-pin ekspansyon pò J11 ak J13, ki yo te itilize konekte modil yo ALINX oswa kous la ekstèn ki fèt pa itilizatè a. Pò ekspansyon an gen 40 siyal, ki gen 1-chanèl 5V ekipman pou pouvwa, 2-chanèl 3.3 V ekipman pou pouvwa, 3-chanèl tè ak 34 IOs. Pa konekte dirèkteman IO a dirèkteman nan aparèy 5V pou evite boule FPGA la. Si ou vle konekte ekipman 5V, ou bezwen konekte chip konvèsyon nivo.
Yon rezistans 33 ohm konekte nan seri ant pò ekspansyon an ak koneksyon FPGA pou pwoteje FPGA soti nan vol ekstèn.tage oswa aktyèl. Sikwi pò ekspansyon an (J11) montre nan Figi 3-9-1.
Figi 3-9-1: Tèt ekspansyon J11 chema
www.alinx.com
48 /
ARTIX-7 FPGA Devlopman Komisyon Konsèy AX7203 Manyèl Itilizatè
Figi 3-9-2 detaye pò ekspansyon J4 sou tablo konpayi asirans lan. Pin1 ak Pin2 nan pò ekspansyon yo deja make sou tablo a.
Figi 3-9-2: Tèt ekspansyon J11 sou tablo Carrier la
J11 Ekspansyon Header PIN Plasman
Nimewo PIN
FPGA PIN
Nimewo PIN
FPGA PIN
1
GND
2
+5V
3
P16
4
R17
5
R16
6
P15
7
N17
8
P17
9
U16
10
T16
11
U17
12
U18
13
P19
14
R19
15
V18
16
V19
17
U20
18
V20
19
AA9
20
AB10
21
AA10
22
AA11
23
W10
24
V10
25
Y12
26
Y11
27
W12
28
W11
29
AA15
30
AB15
31
Y16
32
AA16
33
AB16
34
AB17
35
W14
36
Y14
37
GND
38
GND
39
+3.3V
40
+3.3V
www.alinx.com
49 /
ARTIX-7 FPGA Devlopman Komisyon Konsèy AX7203 Manyèl Itilizatè
Figi 3-9-3: Tèt ekspansyon J13 chema
Figi 3-9-4 detaye pò ekspansyon J13 sou tablo konpayi asirans lan. Pin1 ak Pin2 nan pò ekspansyon yo deja make sou tablo a.
Figi 3-9-4: Tèt ekspansyon J13 sou tablo konpayi asirans lan
J13 Ekspansyon Header PIN Plasman
Nimewo PIN
FPGA PIN
1
GND
3
W16
5
V17
7
U15
Nimewo PIN 2 4 6 8
FPGA PIN + 5V W15 W17 V15
www.alinx.com
50 /
ARTIX-7 FPGA Devlopman Komisyon Konsèy AX7203 Manyèl Itilizatè
9
AB21
10
AB22
11
AA21
12
AA20
13
AB20
14
AA19
15
AA18
16
AB18
17
T20
18
Y17
19
W22
20
W21
21
T21
22
U21
23
Y21
24
Y22
25
W20
26
W19
27
Y19
28
Y18
29
V22
30
U22
31
T18
32
R18
33
R14
34
P14
35
N13
36
N14
37
GND
38
GND
39
+3.3V
40
+3.3V
Pati 3.10: JTAG Entèfas
AJTAG koòdone rezève sou tablo konpayi asirans AX7203 FPGA pou telechaje pwogram FPGA oswa firmwèr nan FLASH. Yo nan lòd yo anpeche domaj nan chip FPGA ki te koze pa branche cho, yo ajoute yon dyòd pwoteksyon nan J la.TAG siyal pou asire ke vol latage nan siyal la se nan seri a aksepte pa FPGA a pou fè pou evite domaj nan chip FPGA la.
Figi 3-10-1: JTAG Entèfas Schematic
www.alinx.com
51 /
ARTIX-7 FPGA Devlopman Komisyon Konsèy AX7203 Manyèl Itilizatè
Figi 3-10-2: JTAG Entèfas sou tablo konpayi asirans lan
Fè atansyon pou pa chanje cho lè JTAG kab ploge epi deploge.
Pati 3.11: XADC koòdone (pa enstale pa default)
Tablo transpòtè AX7203 la gen yon koòdone konektè XADC pwolonje, ak konektè a sèvi ak yon 2 × 8 0.1 pous anplasman doub-ranje PIN. Koòdone XADC a pwolonje twa pè ADC entèfas diferans antre nan 12-Bit 1Msps konvètisè analòg-a-dijital nan FPGA la. Yon pè koòdone diferans ki konekte ak kanal opinyon analòg VP/VN dedye a nan FPGA a, ak de lòt pè yo diferan konekte ak chanèl oksilyè analòg (kanal analòg 0 ak kanal analòg 9). Figi 3-11-1 montre yon filtè anti-aliasing ki fèt pou twa entrées XADC diferans.
Figi 3-11-1: Anti-Aliasing Filter Schematic
www.alinx.com
52 /
ARTIX-7 FPGA Devlopman Komisyon Konsèy AX7203 Manyèl Itilizatè
Figi 3-11-2: Schematic Connector XADC
Figi 3-11-3: XADC Connector sou tablo Carrier la
Plasman Pin XADC
XADC entèfas
FPGA Pin Antre amplitid
Deskripsyon
12 56 910
VP_0 : L10 VN_0 : M9 AD9P : J15 AD9N : H15 AD0P : H13 AD0N : G13
Pik a pik 1V FPGA-espesifik XADC D 'chanèl
Pik a pik 1V Pik a pik 1V
FPGA-asistans XADC D 'chanèl 9 (ka itilize kòm nòmal IO)
FPGA-asistans XADC D 'chanèl 0 (ka itilize kòm nòmal IO)
Pati 3.12: kle
AX7203 FPGA konpayi asirans tablo a gen de kle itilizatè KEY1 ~ KEY2. Tout kle yo konekte ak IO nòmal FPGA la. Kle a aktif ba. Lè yo peze kle a, D' IO voltage nan FPGA a ba. Lè pa peze okenn kle, D' IO voltage nan FPGA a wo. Sikwi pati kle a montre nan Figi 3-12-1.
www.alinx.com
53 /
ARTIX-7 FPGA Devlopman Komisyon Konsèy AX7203 Manyèl Itilizatè
Figi 3-12-1: Chema kle
Figi 3-13-2: De kle sou tablo Carrier la
kle Pin Plasman
Net Non KEY1 KEY2
FPGA PIN J21 E13
Pati 3.13: dirije limyè
Gen sèt LED wouj sou tablo AX7203 FPGA konpayi asirans lan, youn nan ki se endikatè pouvwa a (PWR), de se USB Uart done k ap resevwa ak transmèt endikatè, ak kat se itilizatè ki ap dirije limyè (LED1 ~ LED4). Lè tablo a limen, endikatè pouvwa a ap limen; Itilizatè LED1 ~ LED4 yo konekte ak IO nòmal nan FPGA la. Lè IO voltage konekte ak itilizatè a ki ap dirije se configuré nivo ki ba, itilizatè a ki ap dirije limyè moute. Lè konekte IO voltage se configuré kòm wo nivo, itilizatè a ki ap dirije yo pral etenn. La
www.alinx.com
54 /
ARTIX-7 FPGA Devlopman Komisyon Konsèy AX7203 Manyèl Itilizatè
Dyagram chema nan koneksyon pyès ki nan konpitè LED itilizatè yo montre nan Figi 3-13-1.
Figi 3-13-1: Itilizatè LEDs Schematic
Figi 3-13-2: LED Itilizatè yo sou tablo Carrier la
Plasman PIN nan itilizatè ki ap dirije limyè
Non siyal LED1 LED2 LED3 LED4
FPGA PIN B13 C13 D14 D15
Pati 3.14: Pwovizyon pou pouvwa
D' pouvwa a voltage nan tablo devlopman AX7203 FPGA se DC12V. Komisyon Konsèy devlopman an sipòte tou pouvwa ki soti nan koòdone PCIe a epi li sipòte ekipman pou pouvwa dirèk nan ekipman pou chasi ATX (12V).
www.alinx.com
55 /
ARTIX-7 FPGA Devlopman Komisyon Konsèy AX7203 Manyèl Itilizatè
Figi 3-14-1: Metòd ekipman pou pouvwa pou AX7203 FPGA Komisyon Konsèy la FPGA konpayi asirans konvèti +12V vol la.tage nan + 5V, + 3.3V, + 1.8V ak + 1.2V kat-fason ekipman pou pouvwa nan 4-chanèl DC / DC ekipman pou pouvwa chip MP1482 la. Anplis de sa, ekipman pou pouvwa + 5V sou tablo konpayi asirans FPGA bay pouvwa a AC7100B FPGA nwayo tablo a atravè konektè entè-tablo a. Konsepsyon ekipman pou pouvwa sou ekspansyon an montre nan Figi 3-14-2.
Figi 3-14-2: Chema ekipman pou pouvwa sou tablo Carrier la
www.alinx.com
56 /
ARTIX-7 FPGA Devlopman Komisyon Konsèy AX7203 Itilizatè Manyèl Figi 3-14-3: Sikwi ekipman pou pouvwa sou tablo Carrier la
www.alinx.com
57 /
Dokiman / Resous
 |
ALINX AX7203 FPGA Komisyon Konsèy Devlopman [pdfManyèl Itilizatè AX7203 FPGA Komisyon Konsèy Devlopman, AX7203, Komisyon Konsèy Devlopman FPGA, Komisyon Konsèy Devlopman, Komisyon Konsèy |
