Scheda di sviluppu AX7203 FPGA
Informazione di u produttu
ARTIX-7 Scheda di sviluppo FPGA AX7203 Manuale d'uso
| Versione | Rev. 1.2 |
|---|---|
| Data | 2023-02-23 |
| Libera da | Rachel Zhou |
| Descrizzione | Prima uscita |
Parte 1: Introduzione à u Cunsigliu di Sviluppu FPGA
A scheda di sviluppu AX7203 FPGA hè un core board + carrier
piattaforma di bordu chì permette un sviluppu secundariu còmode
usendu u core board. Utilizeghja un inter-bordu d'alta velocità
connettore trà u core board è u trasportatore.
A scheda di trasportu AX7203 furnisce diverse interfacce periferiche,
cumpresi:
- 1 interfaccia PCIex4
- 2 interfacce Gigabit Ethernet
- 1 Interfaccia di output HDMI
- 1 Interfaccia di input HDMI
- 1 Interfaccia Uart
- 1 slot per carta SD
- Interfaccia di connettore XADC (micca installata per difettu)
- Intestazione di espansione à 2 vie à 40 pin
- Certi chjavi
- LED
- Circuitu EEPROM
Parte 2: Introduzione di u Core Board AC7200
A scheda core AC7200 hè basata nantu à a serie ARTIX-7 200T di XILINX.
AC7200-2FGG484I. Hè un core board high-performance adattatu per
cumunicazione dati high-vitezza, trasfurmazioni imagine video, è
acquisizione di dati à alta velocità.
E caratteristiche chjave di a scheda core AC7200 includenu:
- Dui pezzi di chips DDR41 MT256J16M125HA-3 di MICRON cun un
capacità di 4 Gbit ognuna, chì furnisce una larghezza di bus di dati di 32 bit è finu à
25 Gb di larghezza di banda di dati di lettura / scrittura trà FPGA è DDR3. - 180 porti IO standard di livellu 3.3V
- 15 porti IO standard di livellu 1.5V
- 4 coppie di segnali differenziali RX/TX GTP à alta velocità
- Lunghezza uguale è u routing di trattamentu differenziale trà u
Chip FPGA è l'interfaccia - Dimensioni compatte di 45 * 55 (mm)
Istruzzioni per l'usu di u produttu
Per utilizà l'ARTIX-7 FPGA Development Board AX7203, seguite questi
passi:
- Cunnette u core board è carrier board usendu l'alta velocità
cunnessu inter-board. - Se necessariu, installate l'interfaccia XADC cù u fornitu
cunnessu. - Cunnette tutte e periferiche desiderate à l'interfacce dispunibili
u bordu di u trasportatore, cum'è i dispositi PCIex4, Gigabit Ethernet
dispusitivi, dispusitivi HDMI, dispusitivi Uart, schede SD, o esterni
intestazioni di espansione. - Potenza nantu à u pianu di sviluppu usendu u putere adattatu
supply.
Cunsigliu di sviluppu ARTIX-7 FPGA
AX7203
Manuale d'usu
ARTIX-7 Scheda di sviluppo FPGA AX7203 Manuale d'uso
Version Record
Versione Rev 1.2
Data 2023-02-23
Liberazione di Rachel Zhou
Descrizzione Prima versione
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ARTIX-7 Scheda di sviluppo FPGA AX7203 Manuale d'uso
Table of Contents
Versione Record …………………………………………………………………………………… 2 Parte 1: Introduzione à u Cunsigliu di Sviluppu FPGA …………… …………… 6 Parte 2: Introduzione di u Core Board AC7200 …………………………………………..9
Parte 2.1: Chip FPGA ………………………………………………………………… 10 Part 2.2: Cristal Differential Active ………………………………………… …………..12 Part 2.3: 200Mhz Active Differential clock ……………………………………12 Part 2.4: 148.5Mhz Active Differential Crystal …………………………….. 13 Parte 2.5: DDR3 DRAM ………………………………………………………………………15 Parte 2.6: QSPI Flash ……………………………………………………… ……………19 Parte 2.7: Luce LED nantu à u Core Board …………………………………………. 21 Parte 2.8: Pulsante di reset …………………………………………………………………… 22 Parte 2.9: JTAG Interfaccia …………………………………………………………………… 23 Parte 2.10: Interfaccia di putenza nantu à u Core Board ……………………………. 24 Parte 2.11: Connettori da scheda à scheda ……………………………………….. 25 Parte 2.12: Alimentazione …………………………………………………………… …………32 Parte 2.13: Schema di struttura ……………………………………………………..33 Parte 3: Scheda di trasportu ………………………………… ………………………………………. 34 Part 3.1: Carrier Board Introduzione ………………………………………… 34 Part 3.2: Gigabit Ethernet Interface ………………………………………… 35 Part 3.3: Interfaccia PCIe x4 ……………………………………………………….. 38 Parte 3.4: Interfaccia di output HDMI ………………………………………… ………….40 Parte 3.5: Interfaccia di ingresso HDMI …………………………………………………… 42 Parte 3.6: Slot per carta SD …………………………………………………………………… 44 Parte 3.7: USB à u portu seriale ……………………………………………… ……….45 Part 3.8: EEPROM 24LC04 ……………………………………………………….47 Part 3.9: Expansion Header ……………………………… …………………… 48 Parte 3.10: JTAG Interfaccia ………………………………………………………. 51
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Parte 3.11: Interfaccia XADC (micca installata per difettu) …………………………….. 52 Parte 3.12: chjavi ……………………………………………………………… …………53 Parte 3.13: Luce LED ……………………………………………………… 54 Parte 3.14: Alimentazione ……………………… ………………………………………… 55
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Questa piattaforma di sviluppu ARTIX-7 FPGA (Modulu: AX7203) adopta u modu core board + carrier board, chì hè cunvenutu per l'utilizatori à aduprà u core board per u sviluppu secundariu.
In u disignu di u trasportatore, avemu allargatu una ricchezza di interfacce per l'utilizatori, cum'è 1 interfaccia PCIex4, 2 interfacce Gigabit Ethernet, 1 interfaccia HDMI Output, 1 interfaccia HDMI Input, interfaccia Uart, slot per carta SD, etc. per u scambiu di dati à alta velocità PCIe, trasfurmazioni di trasmissione video è cuntrollu industriale. Hè una piattaforma di sviluppu ARTIX-7 FPGA "versatile". Parmette a pussibilità di trasmissione video à alta velocità, pre-validazione è post-applicazione di cumunicazione in rete è fibra è trasfurmazioni di dati. Stu pruduttu hè assai adattatu per studienti, ingegneri è altri gruppi impegnati in u sviluppu ARTIX-7FPGA.
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Parte 1: Introduzione à u Cunsigliu di Sviluppu FPGA
L'intera struttura di a scheda di sviluppu AX7203 FPGA hè ereditata da u nostru mudellu di bordu core coerente + scheda di trasportatore. Un connettore inter-board d'alta velocità hè utilizatu trà u core board è u trasportatore.
U core board hè principalmente cumpostu di FPGA + 2 DDR3 + QSPI FLASH, chì assume e funzioni di trasfurmazioni di dati à alta velocità è almacenamentu di FPGA, lettura è scrittura di dati à alta velocità trà FPGA è dui DDR3, a larghezza di bit di dati hè 32 bits, è a larghezza di banda di tuttu u sistema hè finu à 25Gb. /s (800M * 32bit); E duie capacità DDR3 sò finu à 8Gbit, chì risponde à a necessità di buffer elevati durante u processu di dati. U FPGA sceltu hè u chip XC7A200T di a serie ARTIX-7 di XILINX, in pacchettu BGA 484. A frequenza di cumunicazione trà XC7A200T è DDR3 righjunghji 400Mhz è a tarifa di dati hè 800Mhz, chì risponde cumplettamente à i bisogni di u processu di dati multi-canale à alta velocità. In più, l'XC7A200T FPGA presenta quattru transceivers GTP d'alta velocità cù velocità finu à 6.6Gb/s per canale, facendu ideale per cumunicazioni in fibra ottica è cumunicazioni di dati PCIe.
A scheda di trasportu AX7203 espande a so ricca interfaccia periferica, cumprese 1 interfaccia PCIex4, 2 interfacce Gigabit Ethernet, 1 interfaccia HDMI Output, 1 interfaccia HDMI Input, 1 interfaccia Uart, 1 slot per schede SD, interfaccia connettore XADC, espansione 2-way 40-pin. header, qualchi chjave, LED è circuitu EEPROM.
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Figura 1-1-1: U Diagramma Schematicu di l'AX7203 Per mezu di stu schema, pudete vede l'interfacce è e funzioni chì u Cunsigliu di Sviluppu AX7203 FPGA cuntene: Artix-7 FPGA core board
U core board hè custituitu da XC7A200T + 8Gb DDR3 + 128Mb QSPI FLASH. Ci hè dui cristalli differenziali Sitime LVDS d'alta precisione, unu à 200MHz è l'altru à 125MHz, chì furnisce un input di clock stabile per sistemi FPGA è moduli GTP. Interfaccia PCIe x1 à 4 canale Supporta u standard PCI Express 2.0, furnisce una interfaccia di trasmissione di dati PCIe x4 ad alta velocità, una velocità di cumunicazione unicu canale finu à 5GBaud Interfaccia Gigabit Ethernet à 2 canali Interfaccia RJ-45 U chip di interfaccia Gigabit Ethernet usa u chip Ethernet PHY KSZ9031RNX di Micrel per furnisce servizii di cumunicazione in rete à l'utilizatori.
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U chip KSZ9031RNX supporta 10/100/1000 Mbps rates di trasmissione di rete; full duplex è adattativu. Interfaccia di Output HDMI à 1 canale U chip di codifica HDMI SIL9134 di Silion Image hè sceltu per supportà a uscita finu à 1080P@60Hz è supporta l'output 3D. Interfaccia di input HDMI à 1 canale U chip di decodificatore HDMI SIL9013 di Silion Image hè sceltu, chì sustene l'input finu à 1080P@60Hz è supporta l'output di dati in diversi formati. 1-canale Uart à l'interfaccia USB 1 Uart à l'interfaccia USB per a cumunicazione cù l'urdinatore per u debugging di l'utilizatori. U chip portu seriale hè u chip USB-UAR di Silicon Labs CP2102GM, è l'interfaccia USB hè l'interfaccia MINI USB. Supportu per carte Micro SD Supportu per carte Micro SD, supportu in modalità SD è modalità SPI EEPROM A bordu di una interfaccia IIC EEPROM 1LC24 Port di espansione 04 vie 2 pin Port di espansione 40 mm 2 pin pò esse cunnessu à diverse ALINX moduli (camera binoculare, schermu LCD TFT, modulu AD d'alta velocità, etc.). U portu di espansione cuntene 40 canale 2.54V alimentazione, 1 canali 5V alimentazione, terra 2 vie, portu 3.3 IOs. JTAG Interfaccia A standard di spaziatura di 10 pin 0.1 inch JTAG porti per u scaricamentu di u prugramma FPGA è u debugging. chjave 2 chjave; 1 chjave di reset (nantu à u core board) LED Light 5 LED d'utilizatori (1 nantu à u core board è 4 nantu à u trasportatore)
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Parte 2: Introduzione di u Core Board AC7200
AC7200 (mudellu di scheda core, u listessu sottu) Scheda core FPGA, hè basatu annantu à a serie ARTIX-7 di XILINX 200T AC7200-2FGG484I. Hè una scheda core d'alta prestazione cù alta velocità, larghezza di banda alta è capacità alta. Hè adattatu per a cumunicazione di dati à alta velocità, trasfurmazioni di l'imaghjini video, acquisizione di dati à alta velocità, etc.
Questa scheda di core AC7200 usa dui pezzi di chip DDR41 MT256J16M125HA-3 di MICRON, ogni DDR hà una capacità di 4Gbit; dui chips DDR sò cumminati in una larghezza di bus di dati 32-bit, è a larghezza di banda di dati di lettura / scrittura trà FPGA è DDR3 hè finu à 25Gb; una tale cunfigurazione pò risponde à i bisogni di u processu di dati di larghezza di banda alta.
U core board AC7200 espande 180 porti IO standard di livellu 3.3V, 15 porti IO standard di livellu 1.5V, è 4 coppie di segnali differenziali RX / TX di alta velocità GTP. Per l'utilizatori chì anu bisognu di assai IO, questu core board serà una bona scelta. Inoltre, u routing trà u chip FPGA è l'interfaccia hè uguale lunghezza è trasfurmazioni differenziale, è a dimensione di u core di u core hè solu 45 * 55 (mm), chì hè assai adattatu per u sviluppu secundariu.
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ARTIX-7 Scheda di sviluppu FPGA AX7203 Manuale d'utilizatore Scheda core AC7200 (Front View)
Scheda centrale AC7200 (parte posteriore View)
Parte 2.1: Chip FPGA
Cumu l'esitatu sopra, u mudellu FPGA chì usemu hè AC7200-2FGG484I, chì appartene à a serie Artix-7 di Xilinx. U gradu di velocità hè 2, è u gradu di temperatura hè u gradu industriale. Stu mudellu hè un pacchettu FGG484 cù 484 pins. Xilinx ARTIX-7 FPGA chip nomenclatura regule cum'è quì sottu
A Definizione Specifica di Modellu Chip di a Serie ARTIX-7
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Chip FPGA à bordu I paràmetri principali di u chip FPGA AC7200 sò i seguenti
Nome Cellule logiche
Slices CLB flip-flops Block RAMkb DSP Slices
PCIe Gen2 XADC
GTP Transceiver Speed Grade
Grade di temperatura
Parametri specifichi 215360 33650 269200 13140 740 1
1 XADC, 12 bit, 1 Mbps AD 4 GTP6.6 Gb/s max -2 Industriale
Sistema di alimentazione FPGA Artix-7 L'alimentazione FPGA sò V , CCINT V , CCBRAM V , CCAUX VCCO , VMGTAVCC è V . MGTAVTT VCCINT hè u pin di alimentazione di u core FPGA, chì deve esse cunnessu à 1.0V; VCCBRAM hè u pin di alimentazione di u bloccu FPGA RAM, cunnette à 1.0V; VCCAUX hè un pin di alimentazione ausiliaria FPGA, cunnette 1.8V; VCCO hè u voltage di
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ogni BANCA di FPGA, cumpresi BANK0, BANK13~16, BANK34~35. Nantu à a scheda core AC7200 FPGA, BANK34 è BANK35 anu da esse cunnessi à DDR3, u voltagA cunnessione di BANK hè 1.5V, è u voltage di altri BANK hè 3.3V. U VCCO di BANK15 è BANK16 hè alimentatu da u LDO, è pò esse cambiatu rimpiazzendu u chip LDO. VMGTAVCC hè u supply voltage di u transceiver GTP internu FPGA, cunnessu à 1.0V; VMGTAVTT hè a terminazione voltage di u transceiver GTP, culligatu à 1.2V.
U sistema Artix-7 FPGA richiede chì a sequenza di accensione sia alimentata da VCCINT, dopu VCCBRAM, dopu VCCAUX, è infine VCCO. Sè VCCINT è VCCBRAM hannu lu stissu voltage, ponu esse powered up à u listessu tempu. L'ordine di u puteretages hè invertitu. A sequenza di accensione di u transceiver GTP hè VCCINT, dopu VMGTAVCC, dopu VMGTAVTT. Sì VCCINT è VMGTAVCC anu u stessu voltage, ponu esse powered up à u listessu tempu. A sequenza di power-off hè ghjustu u cuntrariu di a sequenza di power-on.
Part 2.2: Cristal Differential Active
U core board AC7200 hè furnutu cù dui cristalli differenziali attivi Sitime, unu hè 200MHz, u mudellu hè SiT9102-200.00MHz, u clock principale di u sistema per FPGA è utilizatu per generà clock di cuntrollu DDR3; l'altru hè 125MHz, mudellu hè SiT9102 -125MHz, input clock di riferimentu per transceivers GTP.
Parte 2.3: 200Mhz Active Differential clock
G1 in Figura 3-1 hè u cristallu differenziale attivu 200M chì furnisce a fonte di u clock di u sistema di u pianu di sviluppu. L'output di cristallu hè cunnessu à u pin MRCC (R34 è T4) di l'orologio globale BANK4 di a FPGA. Stu clock differenziale 200Mhz pò esse usatu per guidà a logica di l'utilizatori in a FPGA. L'utilizatori ponu cunfigurà i PLL è i DCM in l'FPGA per generà orologi di frequenze diverse.
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Schema di Cristalli Differential Active 200Mhz
200Mhz Active Differential Crystal nantu à u Core Board
200Mhz Differential Clock Pin Assignment
Signal Name SYS_CLK_P SYS_CLK_N
FPGA PIN R4 T4
Part 2.4: 148.5Mhz Active Differential Crystal
G2 hè u cristallu differenziale attivu 148.5Mhz, chì hè u clock di input di riferimentu furnitu à u modulu GTP in l'FPGA. L'output di cristallo hè cunnessu à i pins di clock GTP BANK216 MGTREFCLK0P (F6) è MGTREFCLK0N (E6) di a FPGA.
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Schema di Cristalli Differential Active 148.5Mhz
1148.5Mhz Active Differential Crystal nantu à u Core Board
125Mhz Differential Clock Pin Assignment
Nome Net
PIN FPGA
MGT_CLK0_P
F6
MGT_CLK0_N
E6
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Parte 2.5: DDR3 DRAM
U core FPGA AC7200 hè equipatu cù dui chips DDR4 Micron 512Gbit (3MB), mudellu MT41J256M16HA-125 (compatibile cù MT41K256M16HA-125). A DDR3 SDRAM hà una velocità operativa massima di 800MHz (tassa di dati 1600Mbps). U sistema di memoria DDR3 hè direttamente cunnessu à l'interfaccia di memoria di BANK 34 è BANK35 di FPGA. A cunfigurazione specifica di DDR3 SDRAM hè mostrata in a Tabella 4-1.
Bit Number U5, U6
Mudellu di chip MT41J256M16HA-125
Capacità 256M x 16bit
Factory Micron
Configurazione DDR3 SDRAM
U disignu hardware di DDR3 richiede una stretta considerazione di l'integrità di u signale. Avemu cunsideratu cumplettamente a resistenza di resistenza / resistenza terminale, u cuntrollu di l'impedenza di traccia, è u cuntrollu di a lunghezza di traccia in u disignu di circuiti è u disignu di PCB per assicurà un funziunamentu d'alta velocità è stabile di DDR3.
Schema DDR3 DRAM
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U DDR3 nantu à u Core Board
Assegnazione di pin DDR3 DRAM:
Nome Net
Nome PIN FPGA
DDR3_DQS0_P
IO_L3P_T0_DQS_AD5P_35
DDR3_DQS0_N DDR3_DQS1_P DDR3_DQS1_N DDR3_DQS2_P DDR3_DQS2_N DDR3_DQS3_P DDR3_DQS3_N
DDR3_DQ[0] DDR3_DQ [1] DDR3_DQ [2] DDR3_DQ [3] DDR3_DQ [4] DDR3_DQ [5]
IO_L3N_T0_DQS_AD5N_35 IO_L9P_T1_DQS_AD7P_35 IO_L9N_T1_DQS_AD7N_35
IO_L15P_T2_DQS_35 IO_L15N_T2_DQS_35 IO_L21P_T3_DQS_35 IO_L21N_T3_DQS_35 IO_L2P_T0_AD12P_35 IO_L5P_T0_AD13P_35 IO_L1N_T0_AD4N_35
IO_L6P_T0_35 IO_L2N_T0_AD12N_35 IO_L5N_T0_AD13N_35
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FPGA P/N E1 D1 K2 J2 M1 L1 P5 P4 C2 G1 A1 F3 B2 F1
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DDR3_DQ [6]
IO_L1P_T0_AD4P_35
B1
DDR3_DQ [7]
IO_L4P_T0_35
E2
DDR3_DQ [8]
IO_L11P_T1_SRCC_35
H3
DDR3_DQ [9]
IO_L11N_T1_SRCC_35
G3
DDR3_DQ [10]
IO_L8P_T1_AD14P_35
H2
DDR3_DQ [11]
IO_L10N_T1_AD15N_35
H5
DDR3_DQ [12]
IO_L7N_T1_AD6N_35
J1
DDR3_DQ [13]
IO_L10P_T1_AD15P_35
J5
DDR3_DQ [14]
IO_L7P_T1_AD6P_35
K1
DDR3_DQ [15]
IO_L12P_T1_MRCC_35
H4
DDR3_DQ [16]
IO_L18N_T2_35
L4
DDR3_DQ [17]
IO_L16P_T2_35
M3
DDR3_DQ [18]
IO_L14P_T2_SRCC_35
L3
DDR3_DQ [19]
IO_L17N_T2_35
J6
DDR3_DQ [20]
IO_L14N_T2_SRCC_35
K3
DDR3_DQ [21]
IO_L17P_T2_35
K6
DDR3_DQ [22]
IO_L13N_T2_MRCC_35
J4
DDR3_DQ [23]
IO_L18P_T2_35
L5
DDR3_DQ [24]
IO_L20N_T3_35
P1
DDR3_DQ [25]
IO_L19P_T3_35
N4
DDR3_DQ [26]
IO_L20P_T3_35
R1
DDR3_DQ [27]
IO_L22N_T3_35
N2
DDR3_DQ [28]
IO_L23P_T3_35
M6
DDR3_DQ [29]
IO_L24N_T3_35
N5
DDR3_DQ [30]
IO_L24P_T3_35
P6
DDR3_DQ [31]
IO_L22P_T3_35
P2
DDR3_DM0
IO_L4N_T0_35
D2
DDR3_DM1
IO_L8N_T1_AD14N_35
G2
DDR3_DM2
IO_L16N_T2_35
M2
DDR3_DM3
IO_L23N_T3_35
M5
DDR3_A[0]
IO_L11N_T1_SRCC_34
AA4
DDR3_A[1]
IO_L8N_T1_34
AB2
DDR3_A[2]
IO_L10P_T1_34
AA5
DDR3_A[3]
IO_L10N_T1_34
AB5
DDR3_A[4]
IO_L7N_T1_34
AB1
DDR3_A[5]
IO_L6P_T0_34
U3
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DDR3_A[6] DDR3_A[7] DDR3_A[8] DDR3_A[9] DDR3_A[10] DDR3_A[11] DDR3_A[12] DDR3_A[13] DDR3_A[14] DDR3_BA[0] DDR3_BA[1] DDR3_BA[2] DDR3_0_3_[3] DDR3_CAS DDR3_WE DDR3_ODT DDR3_RESET DDR3_CLK_P DDR3_CLK_N DDRXNUMX_CKE
IO_L5P_T0_34 IO_L1P_T0_34 IO_L2N_T0_34 IO_L2P_T0_34 IO_L5N_T0_34 IO_L4P_T0_34 IO_L4N_T0_34 IO_L1N_T0_34 IO_L6N_T0_VREF_34 IO_L9N_T1_DQS_34 IO_L9P_T1_DQS_34 IO_L11P_T1_SRCC_34 IO_L8P_T1_34 IO_L12P_T1_MRCC_34 IO_L12N_T1_MRCC_34 IO_L7P_T1_34 IO_L14N_T2_SRCC_34 IO_L15P_T2_DQS_34 IO_L3P_T0_DQS_34 IO_L3N_T0_DQS_34 IO_L14P_T2_SRCC_34
W1 T1 V2 U2 Y1 W2 Y2 U1 V3 AA3 Y3 Y4 AB3 V4 W4 AA1 U5 W6 R3 R2 T5
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Parte 2.6: QSPI Flash
A scheda core FPGA AC7200 hè dotata di un FLASH QSPI 128MBit, è u mudellu hè W25Q256FVEI, chì usa u 3.3V CMOS vol.tage standard. A causa di a natura non volatile di QSPI FLASH, pò esse usatu cum'è un dispositivu di boot per u sistema per almacenà l'imagine di boot di u sistema. Queste immagini includenu principalmente bit FPGA files, codice di applicazione ARM, codice di applicazione core è altri dati d'utilizatori files. I mudelli specifichi è i paràmetri cunnessi di QSPI FLASH sò mostrati.
Posizione U8
U mudellu N25Q128
Capacità 128M Bit
Fabbrica Numonyx
Specifica QSPI FLASH
QSPI FLASH hè cunnessu à i pins dedicati di BANK0 è BANK14 di u chip FPGA. U pin di u clock hè cunnessu à CCLK0 di BANK0, è altri segnali di selezzione di dati è chip sò cunnessi à i pin D00 ~ D03 è FCS di BANK14 rispettivamente. Mostra a cunnessione hardware di QSPI Flash.
QSPI Flash Schematic Assegnazioni di pin QSPI Flash:
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Nome rete QSPI_CLK QSPI_CS QSPI_DQ0 QSPI_DQ1 QSPI_DQ2 QSPI_DQ3
Nome PIN FPGA CCLK_0
IO_L6P_T0_FCS_B_14 IO_L1P_T0_D00_MOSI_14 IO_L1N_T0_D01_DIN_14
IO_L2P_T0_D02_14 IO_L2N_T0_D03_14
FPGA P/N L12 T19 P22 R22 P21 R21
QSPI nantu à u Core Board
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Part 2.7: LED Light in Core Board
Ci sò 3 luci LED rossi nantu à u core board AC7200 FPGA, unu di i quali hè a luce di l'indicatore di putenza (PWR), una hè a cunfigurazione di u LED (DONE), è una hè a luce LED di l'utilizatori. Quandu u core board hè alimentatu, l'indicatore di putenza s'illuminerà; quandu u FPGA hè cunfiguratu, u LED di cunfigurazione s'illuminerà. A luce LED di l'utilizatori hè cunnessu à l'IO di u BANK34, l'utilizatore pò cuntrullà a luce è spenta da u prugramma. Quandu u IO voltagE cunnessu à u LED di l'utilizatore hè altu, u LED di l'utilizatore hè spento. Quandu a cunnessione IO voltage hè bassu, u LED di l'utilizatori sarà illuminatu. U schema schematicu di a cunnessione di hardware di luce LED hè mostratu:
Luci LED nantu à u core board Schematic
Luci LED nantu à u Core Board User LEDs Pin Assignment
Signal Name LED1
FPGA Pin Name IO_L15N_T2_DQS_34
FPGA Pin Number W5
Descrizzione User LED
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Part 2.8: Reset Button
Ci hè un buttone di reset nantu à a scheda di core AC7200 FPGA. U buttone di reset hè cunnessu à l'IO normale di u BANK34 di u chip FPGA. L'utilizatore pò aduprà stu buttone di reset per inizializà u prugramma FPGA. Quandu u buttone hè pressatu in u disignu, u signale voltage input à IO hè bassu, è u signale reset hè validu; quandu u buttone ùn hè micca pressatu, u signale input à IO hè altu. U schema schematicu di a cunnessione di u buttone di reset hè mostratu:
Reset Button Schematic
Pulsante di reset in u core Board Assegnazione di pin di u buttone Reset
Signal Name RESET_N
ZYNQ Pin Name IO_L17N_T2_34
ZYNQ Pin Number T6
Descrizzione Reset di u sistema FPGA
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Parte 2.9: JTAG Interfaccia
U JTAG U socket di prova J1 hè riservatu nantu à u core board AC7200 per JTAG scaricate è debugging quandu u core board hè utilizatu solu. A figura hè a parte schematica di u JTAG portu, chì implica TMS, TDI, TDO, TCK. , GND, + 3.3V sti sei signali.
JTAG Schema di l'interfaccia JTAG L'interfaccia J1 nantu à a scheda di core AC7200 FPGA usa un foru di prova à fila unica di 6 pin 2.54 mm. Sè avete bisognu di utilizà u JTAG cunnessione per debug nantu à u core board, avete bisognu di saldarà un pin header 6-pin single-row. mostra u JTAG interfaccia J1 nantu à a scheda core AC7200 FPGA.
JTAG Interfaccia nantu à u Core Board
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Parte 2.10: Interfaccia di putenza nantu à u Core Board
Per fà chì a scheda core AC7200 FPGA funziona sola, a scheda core hè riservata cù l'interfaccia di putenza 2PIN (J3). Quandu l'utilizatore furnisce l'energia à u core board attraversu l'interfaccia di alimentazione 2PIN (J3), ùn pò micca esse alimentatu à traversu u board di trasportatore. Altrimenti, u cunflittu attuale pò accade.
Interfaccia di putenza nantu à u Core Board
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Parte 2.11: Connettori Board to Board
U core board hà un totale di quattru connettori di alta velocità à bordu. U core board usa quattru connettori inter-board 80-pin per cunnette à u trasportatore. U portu IO di l'FPGA hè cunnessu à i quattru connettori per routing differenziale. A spaziatura di i pin di i connettori hè 0.5mm, inserisci à u bordu à i connettori di bordu nantu à a scheda di trasportatore per a cumunicazione di dati à alta velocità.
U core board hà un totale di quattru connettori di alta velocità à bordu. U core board usa quattru connettori inter-board 80-pin per cunnette à u trasportatore. U portu IO di l'FPGA hè cunnessu à i quattru connettori per routing differenziale. A spaziatura di i pin di i connettori hè 0.5mm, inserisci à u bordu à i connettori di bordu nantu à a scheda di trasportatore per a cumunicazione di dati à alta velocità.
Connettori Board to Board CON1 I connettori da 80 pin à bordu CON1, chì sò usati per cunnette
cù l'alimentazione VCCIN (+5V) è a terra nantu à u pianu di u trasportatore, estende l'IO normale di a FPGA. Hè da nutà quì chì 15 pins di CON1 sò cunnessi à u portu IO di BANK34, perchè a cunnessione BANK34 hè cunnessa à DDR3. Dunque, u voltagU standard di tutti i IO di stu BANK34 hè 1.5V. Assignazione di Pin di u Bordu à i Connettori CON1
CON1 Pin PIN1 PIN3 PIN5 PIN7 PIN9
Signal Name
VCCIN VCCIN VCCIN VCCIN GND
FPGA Pin Voltage Livellu
–
+ 5 V
–
+ 5 V
–
+ 5 V
–
+ 5 V
–
Terra
CON1 Pin PIN2 PIN4 PIN6 PIN8 PIN10
Signal Name
VCCIN VCCIN VCCIN VCCIN
GND
FPGA Pin Voltage Livellu
–
+ 5 V
–
+ 5 V
–
+ 5 V
–
+ 5 V
–
Terra
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PIN11 PIN13 PIN15 PIN17 PIN19 PIN21 PIN23 PIN25 PIN27 PIN29 PIN31 PIN33 PIN35 PIN37 PIN39 PIN41 PIN43 PIN45 PIN47 PIN49 PIN51 PIN53 PIN55 PIN57 PIN59 PIN61 PIN63 PIN65 PIN67 PIN69 PIN71
NC NC NC NC GND B13_L5_P B13_L5_N B13_L7_P B13_L7_P GND B13_L3_P B13_L3_N B34_L23_P B34_L23_N GND B34_L18_N B34_L18_N B34_L19_P B34_L19_P GND XADC_VN XADC_VP NC NC GND B16_L1_N B16_L1_P B16_L4_N B16_L4_P GND B16_L6_N
Y13 AA14 AB11 AB12 AA13 AB13 Y8 Y7 AA6 Y6 V7 W7 M9 L10 F14 F13 E14 E13 D15
Terra 3.3V 3.3V 3.3V 3.3V Terra 3.3V 3.3V 1.5V 1.5V Terra 1.5V 1.5V 1.5V 1.5V Terra ADC ADC Terra 3.3V 3.3V 3.3V 3.3V Terra 3.3V
PIN12 PIN14 PIN16 PIN18 PIN20 PIN22 PIN24 PIN26 PIN28 PIN30 PIN32 PIN34 PIN36 PIN38 PIN40 PIN42 PIN44 PIN46 PIN48 PIN50 PIN52 PIN54 PIN56 PIN58 PIN60 PIN62 PIN64 PIN66 PIN68 PIN70 PIN72
NC NC B13_L4_P B13_L4_N GND B13_L1_P B13_L1_N B13_L2_P B13_L2_N GND B13_L6_P B13_L6_N B34_L20_P B34_L20_N GND B34_L21_L34_L B21_L34_P B22_L34_N GND NC B22_L34 B25_L34_P B24_L34_N GND NC NC NC NC GND NC
AA15 AB15 Y16 AA16 AB16 AB17 W14 Y14 AB7 AB6 V8 V9 AA8 AB8 –
3.3V 3.3V Terra 3.3V 3.3V 3.3V 3.3V Terra 3.3V 3.3V 1.5V 1.5V Terra 1.5V 1.5V 1.5V 1.5V Terra
U7
1.5V
W9
1.5V
Y9
1.5V
–
Terra
–
–
–
–
–
–
–
–
–
Terra
–
–
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Connettori Board to Board CON2 L'intestazione di cunnessione femminile di 80 pin CON2 hè aduprata per allargà u normale
IO di u BANK13 è BANK14 di u FPGA. U voltagE standard di i dui BANCHI sò 3.3V. Assegnazione di Pin di u Bordu à i Connettori CON2
CON1 Pin
Signal Name
PIN1 B13_L16_P
PIN3 B13_L16_N
PIN5 B13_L15_P
PIN7 B13_L15_N
PIN 9
GND
PIN11 B13_L13_P
PIN13 B13_L13_N
PIN15 B13_L12_P
PIN17 B13_L12_N
PIN 19
GND
PIN21 B13_L11_P
PIN23 B13_L11_N
PIN25 B13_L10_P
PIN27 B13_L10_N
PIN 29
GND
PIN31 B13_L9_N
PIN33 B13_L9_P
PIN35 B13_L8_N
PIN37 B13_L8_P
PIN 39
GND
PIN41 B14_L11_N
PIN43 B14_L11_P
PIN45 B14_L14_N
PIN47 B14_L14_P
Pin FPGA W15 W16 T14 T15 V13 V14 W11 W12 Y11 Y12 V10 W10 AA11 AA10 AB10 AA9 V20 U20 V19 V18
Voltage Livellu 3.3V 3.3V 3.3V 3.3V Terra 3.3V 3.3V 3.3V 3.3V Terra 3.3V 3.3V 3.3V 3.3V Terra 3.3V 3.3V 3.3V 3.3V 3.3V Terra 3.3V 3.3V 3.3V XNUMXV
CON1 Pin PIN2 PIN4 PIN6 PIN8 PIN10 PIN12 PIN14 PIN16 PIN18 PIN20 PIN22 PIN24 PIN26 PIN28 PIN30 PIN32 PIN34 PIN36 PIN38 PIN40 PIN42 PIN44 PIN46 PIN48
Signal Name
B14_L16_P B14_L16_N B13_L14_P B13_L14_N
GND B14_L10_P B14_L10_N B14_L8_N B14_L8_P
GND B14_L15_N B14_L15_P B14_L17_P B14_L17_N
GND B14_L6_N B13_IO0 B14_L7_N B14_L7_P
GND B14_L4_P B14_L4_N B14_L9_P B14_L9_N
FPGA Pin Voltage
Livellu
V17
3.3V
W17
3.3V
U15
3.3V
V15
3.3V
–
Terra
AB21
3.3V
AB22
3.3V
AA21
3.3V
AA20
3.3V
–
Terra
AB20
3.3V
AA19
3.3V
AA18
3.3V
AB18
3.3V
–
Terra
T20
3.3V
Y17
3.3V
W22
3.3V
W21
3.3V
–
Terra
T21
3.3V
U21
3.3V
Y21
3.3V
Y22
3.3V
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PIN49 PIN51 PIN53 PIN55 PIN57 PIN59 PIN61 PIN63 PIN65 PIN67 PIN69 PIN71 PIN73 PIN75 PIN77 PIN79
GND B14_L5_N B14_L5_P B14_L18_N B14_L18_P
GND B13_L17_P B13_L17_N B14_L21_N B14_L21_P
GND B14_L22_P B14_L22_N B14_L24_N B14_L24_P
B14_IO0
R19 P19 U18 U17
T16 U16 P17 N17
P15 R16 R17 P16 P20
Terra 3.3V 3.3V 3.3V 3.3V Terra 3.3V 3.3V 3.3V 3.3V Terra 3.3V 3.3V 3.3V 3.3V 3.3V
PIN50 PIN52 PIN54 PIN56 PIN58 PIN60 PIN62 PIN64 PIN66 PIN68 PIN70 PIN72 PIN74 PIN76 PIN78 PIN80
GND B14_L12_N B14_L12_P B14_L13_N B14_L13_P
GND B14_L3_N B14_L3_P B14_L20_N B14_L20_P
GND B14_L19_N B14_L19_P B14_L23_P B14_L23_N B14_IO25
W20 W19 Y19 Y18
V22 U22 T18 R18
R14 P14 N13 N14 N15
Terra 3.3V 3.3V 3.3V 3.3V
Terra 3.3V 3.3V 3.3V 3.3V
Terra 3.3V 3.3V 3.3V 3.3V 3.3V
Connettori Board to Board CON3 U connettore 80-pin CON3 hè utilizatu per allargà l'IO normale di u
BANK15 è BANK16 di u FPGA. Inoltre, quattru JTAG i signali sò ancu cunnessi à u bordu di u trasportatore attraversu u cunnessu CON3. U voltagI standard di BANK15 è BANK16 ponu esse aghjustati da un chip LDO. L'LDO installatu predeterminatu hè 3.3V. Se vulete pruduce altri livelli standard, pudete rimpiazzà cù un LDO adattatu. Assegnazione di Pin di u Bordu à i Connettori CON3
CON1 Pin PIN1 PIN3 PIN5 PIN7
Signal Name
B15_IO0 B16_IO0 B15_L4_P B15_L4_N
FPGA Pin J16 F15 G17 G18
Voltage Livellu
CON1 Pin
3.3V PIN2
3.3V PIN4
3.3V PIN6
3.3V
PIN 8
Signal Name
B15_IO25 B16_IO25 B16_L21_N B16_L21_P
FPGA Pin Voltage Livellu
M17
3.3V
F21
3.3V
A21
3.3V
B21
3.3V
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PIN9 PIN11 PIN13 PIN15 PIN17 PIN19 PIN21 PIN23 PIN25 PIN27 PIN29 PIN31 PIN33 PIN35 PIN37 PIN39 PIN41 PIN43 PIN45 PIN47 PIN49 PIN51 PIN53 PIN55 PIN57 PIN59 PIN61 PIN63 PIN65 PIN67 PIN69 PIN71
GND B15_L2_P B15_L2_N B15_L12_P B15_L12_N
GND B15_L11_P B15_L11_N B15_L1_N B15_L1_P
GND B15_L5_P B15_L5_N B15_L3_N B15_L3_P
GND B15_L19_P B15_L19_N B15_L20_P B15_L20_N
GND B15_L14_P B15_L14_N B15_L21_P B15_L21_N
GND B15_L23_P B15_L23_N B15_L22_P B15_L22_N
GND B15_L24_P
G15 G16 J19 H19
J20 J21 G13 H13
J15 H15 H14 J14
K13 K14 M13 L13
L19 L20 K17 J17 L16 K16 L14 L15 M15
Terra 3.3V 3.3V 3.3V 3.3V
Terra 3.3V 3.3V 3.3V 3.3V
Terra 3.3V 3.3V 3.3V 3.3V
Terra 3.3V 3.3V 3.3V 3.3V
Terra 3.3V 3.3V 3.3V 3.3V Terra 3.3V 3.3V 3.3V 3.3V Terra 3.3V
PIN10 PIN12 PIN14 PIN16 PIN18 PIN20 PIN22 PIN24 PIN26 PIN28 PIN30 PIN32 PIN34 PIN36 PIN38 PIN40 PIN42 PIN44 PIN46 PIN48 PIN50 PIN52 PIN54 PIN56 PIN58 PIN60 PIN62 PIN64 PIN66 PIN68 PIN70 PIN72
GND B16_L23_P B16_L23_N B16_L22_P B16_L22_N
GND B16_L24_P B16_L24_N B15_L8_N B15_L8_P
GND B15_L7_N B15_L7_P B15_L9_P B15_L9_N
GND B15_L15_N B15_L15_P B15_L6_N B15_L6_P
GND B15_L13_N B15_L13_P B15_L10_P B15_L10_N
GND B15_L18_P B15_L18_N B15_L17_N B15_L17_P
GND B15_L16_P
E21 D21 E22 D22
G21 G22 G20 H20
H22 J22 K21 K22
M22 N22 H18 H17
K19 K18 M21 L21
N20 M20 N19 N18
M18
Terra 3.3V 3.3V 3.3V 3.3V
Terra 3.3V 3.3V 3.3V 3.3V
Terra 3.3V 3.3V 3.3V 3.3V
Terra 3.3V 3.3V 3.3V 3.3V
Terra 3.3V 3.3V 3.3V 3.3V
Terra 3.3V 3.3V 3.3V 3.3V
Terra 3.3V
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ARTIX-7 Scheda di sviluppo FPGA AX7203 Manuale d'uso
PIN73 B15_L24_N
M16
3.3V
PIN74 B15_L16_N
L18
3.3V
PIN 75
NC
–
PIN 76
NC
–
PIN77 FPGA_TCK
V12
3.3V
PIN 78
FPGA_TDI
R13
3.3V
PIN79 FPGA_TDO
U13
3.3V
PIN80 FPGA_TMS
T13
3.3V
Connettori Board to Board CON4 U connettore 80-Pin CON4 hè utilizatu per allargà l'IO è GTP normale.
dati d'alta veloce è signali di clock di u FPGA BANK16. U voltagU standard di u portu IO di BANK16 pò esse aghjustatu da un chip LDO. L'LDO installatu predeterminatu hè 3.3V. Se l'utilizatore vole pruduce altri livelli standard, pò esse rimpiazzatu da un LDO adattatu. I segnali di dati è clock d'alta velocità di u GTP sò stretti differenziali instrati nantu à u core board. E linee di dati sò uguali in lunghezza è mantenite à un certu intervallu per impediscenu l'interferenza di u signale. Assignazione di Pin di u Bordu à i Connettori CON4
CON1 Pin PIN1 PIN3 PIN5 PIN7 PIN9 PIN11 PIN13 PIN15 PIN17 PIN19 PIN21 PIN23 PIN25 PIN27 PIN29
Signal Name
NC NC
FPGA Pin Voltage Livellu -
–
CON1 Pin NC NC
NC
–
NC
NC
–
NC
GND NC
–
PIN di terra 10
–
PIN 12
NC
–
PIN 14
GND
–
PIN di terra 16
MGT_TX3_P
D7 Differential PIN18
MGT_TX3_N
C7 Differential PIN20
GND
–
PIN di terra 22
MGT_RX3_P D9 Differential PIN24
MGT_RX3_N
C9 Differential PIN26
GND
– Terra
PIN 28
MGT_TX1_P
D5 Differential PIN30
Signal Name FPGA Pin Voltage
Livellu
–
NC
–
NC
–
NC
–
NC
GND
–
Terra
MGT_TX2_P
B6 Differential
MGT_TX2_N
A6 Differential
GND
–
Terra
MGT_RX2_P
B10 Differential
MGT_RX2_N
A10 Differential
GND
–
Terra
MGT_TX0_P
B4 Differential
MGT_TX0_N
A4 Differential
GND
–
Terra
MGT_RX0_P
B8 Differential
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ARTIX-7 Scheda di sviluppo FPGA AX7203 Manuale d'uso
PIN31 PIN33 PIN35 PIN37 PIN39 PIN41 PIN43 PIN45 PIN47 PIN49 PIN51 PIN53 PIN55 PIN57 PIN59 PIN61 PIN63 PIN65 PIN67 PIN69 PIN71 PIN73 PIN75 PIN77 PIN79
MGT_TX1_N GND
MGT_RX1_P MGT_RX1_N
GND B16_L5_P B16_L5_N B16_L7_P B16_L7_N
GND B16_L9_P B16_L9_N B16_L11_P B16_L11_N
GND B16_L13_P B16_L13_N B16_L15_P B16_L15_N
GND B16_L17_P B16_L17_N B16_L19_P B16_L19_N
NC
C5 D11 C11 E16 D16 B15 B16 A15 A16 B17 B18 C18 C19 F18 E18 A18 A19 D20 C20 -
Terra differenziale
Differential Differential
Terra 3.3V 3.3V 3.3V 3.3V
Terra 3.3V 3.3V 3.3V 3.3V Terra 3.3V 3.3V 3.3V 3.3V Terra 3.3V 3.3V 3.3V 3.3V
PIN32 PIN34 PIN36 PIN38 PIN40 PIN42 PIN44 PIN46 PIN48 PIN50 PIN52 PIN54 PIN56 PIN58 PIN60 PIN62 PIN64 PIN66 PIN68 PIN70 PIN72 PIN74 PIN76 PIN78 PIN80
MGT_RX0_N GND
MGT_CLK1_P MGT_CLK1_N
GND B16_L2_P B16_L2_N B16_L3_P B16_L3_N
GND B16_L10_P B16_L10_N B16_L12_P B16_L12_N
GND B16_L14_P B16_L14_N B16_L16_P B16_L16_N
GND B16_L18_P B16_L18_N B16_L20_P B16_L20_N
NC
A8 Differential
–
Terra
F10 differenziale
E10 differenziale
–
Terra
F16
3.3V
E17
3.3V
C14
3.3V
C15
3.3V
–
Terra
A13
3.3V
A14
3.3V
D17
3.3V
C17
3.3V
–
Terra
E19
3.3V
D19
3.3V
B20
3.3V
A20
3.3V
–
Terra
F19
3.3V
F20
3.3V
C22
3.3V
B22
3.3V
–
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ARTIX-7 Scheda di sviluppo FPGA AX7203 Manuale d'uso
Part 2.12: Power Supply
U core board AC7200 FPGA hè alimentatu da DC5V via carrier board, è hè alimentatu da l'interfaccia J3 quandu hè utilizatu solu. Per piacè fate attenzione à ùn furnisce u putere da l'interfaccia J3 è u bordu di u trasportatore à u stessu tempu per evità danni. U schema di cuncepimentu di l'alimentazione nantu à a scheda hè mostratu in.
Schema di l'alimentazione nantu à a scheda core
U pianu di sviluppu hè alimentatu da + 5V è cunvertitu à + 3.3V, + 1.5V, + 1.8V, + 1.0V alimentazione in quattru vie attraversu quattru chip d'alimentazione DC / DC TLV62130RGT. U currente di output pò esse finu à 3A per canale. VCCIO hè generatu da un LDOSPX3819M5-3-3. VCCIO furnisce principalmente energia à BANK15 è BANK16 di FPGA. Users ponu cambià u IO di BANK15,16 à differente voltage standard rimpiazzandu u so chip LDO. 1.5V Genera u VTT è VREF voltaghè necessariu da DDR3 via TPS51200 di TI. L'alimentazione 1.8V MGTAVTT MGTAVCC per u transceiver GTP hè generata da u chip TPS74801 di TI. E funzioni di ogni distribuzione di putere sò mostrate in a tabella seguente:
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ARTIX-7 Scheda di sviluppo FPGA AX7203 Manuale d'uso
Alimentazione + 1.0V + 1.8V + 3.3V + 1.5V
VREF,VTT(+0.75V) MVCCIP(+3.3V)MGTAVTT(+1.2V)
MGTVCCAUX (+1.8V)
Funzione FPGA Core Voltage FPGA voltage, TPS74801 alimentazione VCCIO di Bank0, Bank13 è Bank14 di FPGA, QSIP FLASH, Clock Crystal DDR3, Bank34 è Bank35 di FPGA
DDR3 FPGA Bank15, Bank16 GTP Transceiver Bank216 di FPGA GTP Transceiver Bank216 di FPGA
Perchè l'alimentazione di Artix-7 FPGA hà l'esigenza di sequenza di accensione, in u disignu di u circuitu, avemu cuncepitu secondu i requisiti di putenza di u chip, è l'accensione hè 1.0V->1.8V->(1.5 V, 3.3V, VCCIO) è 1.0V-> MGTAVCC -> MGTAVTT, u disignu di u circuitu per assicurà u funziunamentu normale di u chip.
Parte 2.13: Schema di struttura
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ARTIX-7 Scheda di sviluppo FPGA AX7203 Manuale d'uso
Parte 3: Bordu Carrier
Parte 3.1: Introduzione di u trasportatore
Attraversu l 'intruduzioni funzione nanzu, vi ponu capisce a funzione di a parti bordu traspurtadore
Interfaccia di trasmissione dati ad alta velocità PCIe x1 a 4 canale Interfaccia Ethernet RJ-2 a 10 canali 100/1000M/45M Interfaccia di ingresso video HDMI a 1 canale Interfaccia di uscita video HDMI a 1 canale Interfaccia di comunicazione Uart USB 1 canale 1 Slot per scheda SD Interfaccia XADA Porti di espansione EEPROM 2 canali 40 pin JTAG interfaccia di debugging 2 tasti indipendenti 4 luci LED d'utilizatore
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ARTIX-7 Scheda di sviluppo FPGA AX7203 Manuale d'uso
Parte 3.2: Interfaccia Gigabit Ethernet
A scheda di sviluppu AX7203 FPGA furnisce l'utilizatori cù 2 canali
U serviziu di cumunicazione di rete Gigabit attraversu u Micrel KSZ9031RNX
Chip Ethernet PHY. U chip KSZ9031RNX supporta 10/100/1000 Mbps
velocità di trasmissione di rete è cumunica cù u FPGA attraversu u GMII
interfaccia. KSZ9031RNX supporta l'adattazione MDI / MDX, varie velocità
adattazioni, adattazione Master / Slave, è supportu per l'autobus MDIO per PHY
gestione di i registri.
U KSZ9031RNX detectà u statu di livellu di certi IO specifichi à
determina u so modu di travagliu dopu l'accensione. A Tabella 3-1-1 descrive
infurmazione di cunfigurazione predeterminata dopu chì u chip GPHY hè attivatu.
Istruzzioni Pin di cunfigurazione
Valore di cunfigurazione
PHYAD[2:0] CLK125_EN
SELRGV AN[1:0] RX Delay TX Delay
Modu MDIO/MDC Indirizzu PHY 3.3V, 2.5V, 1.5/1.8V voltage selezzione Configurazione Auto-negoziazione
Clock RX Ritardo 2ns Clock TX Ritardo 2ns Selezione RGMII o GMII
Indirizzu PHY 011 3.3V
(10/100/1000M) Delay Delay adattativu GMII
Tabella 3-2-1: Valore di cunfigurazione predefinitu di chip PHY
Quandu a reta hè cunnessa à Gigabit Ethernet, a trasmissione di dati di FPGA è PHY chip KSZ9031RNX hè cumunicata à traversu u bus GMII, u clock di trasmissione hè 125Mhz. U clock di ricezione E_RXC hè furnitu da u chip PHY, u clock di trasmissione E_GTXC hè furnitu da FPGA, è a dati hè s.ampguidatu nantu à a riva di u clock.
Quandu a reta hè cunnessa à 100M Ethernet, a trasmissione di dati di FPGA è chip PHY KSZ9031RNX hè cumunicatu attraversu u bus GMII, u clock di trasmissione hè 25Mhz. U clock di ricezione E_RXC hè furnitu da u chip PHY, u clock di trasmissione E_GTXC hè furnitu da FPGA, è e dati sò
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ARTIX-7 Scheda di sviluppo FPGA AX7203 Manuale d'uso sampguidatu nantu à a riva di u clock.
Figura 3-2-1: Schema di l'interfaccia Gigabit Ethernet
Figura 3-3-2: Interfaccia Gigabit Ethernet nantu à a scheda Carrier
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ARTIX-7 Scheda di sviluppo FPGA AX7203 Manuale d'uso
L'assignazioni di pin Gigabit Ethernet Chip PHY1 sò i seguenti
Nom du signal E1_GTXC E1_TXD0 E1_TXD1 E1_TXD2 E1_TXD3 E1_TXEN E1_RXC E1_RXD0 E1_RXD1 E1_RXD2 E1_RXD3 E1_RXDV E1_MDC E1_MDIO E1_RESET
FPGA Pin Number E18 C20 D20 A19 A18 F18 B17 A16 B18 C18 C19 A15 B16 B15 D16
Descrizzione PHY1 RGMII trasmette clock
PHY1 Trasmetta Dati bit0 PHY1 Trasmetti Dati bit1 PHY1 Trasmetti Dati bit2 PHY1 Trasmetti Dati bit3 PHY1 Trasmetti Enable Signal PHY1 RGMII Receive Clock PHY1 Receive Data Bit0 PHY1 Receive Data Bit1 PHY1 Receive Data Bit2 PHY1 Receive Data Bit3 PHY1 Riceve Data Bit1 PHY1 riceve dati C segnali validi PHYXNUMX Gestione PHYXNUMX Dati
PHY1 Reset Signal
L'assignazioni di pin Gigabit Ethernet Chip PHY2 sò i seguenti
Nom du signal E2_GTXC E2_TXD0 E2_TXD1 E2_TXD2 E2_TXD3 E2_TXEN E2_RXC E2_RXD0 E2_RXD1 E2_RXD2 E2_RXD3 E2_RXDV E2_MDC E2_MDIO E2_RESET
FPGA Pin Number A14 E17 C14 C15 A13 D17 E19 A20 B20 D19 C17 F19 F20 C22 B22
Descrizzione PHY2 RGMII trasmette clock
PHY2 Trasmetta Dati bit0 PHY2 Trasmetti Dati bit1 PHY2 Trasmetti Dati bit2 PHY2 Trasmetti Dati bit3 PHY2 Trasmetti Enable Signal PHY2 RGMII Receive Clock PHY2 Receive Data Bit0 PHY2 Receive Data Bit1 PHY2 Receive Data Bit2 PHY2 Receive Data Bit3 PHY2 Riceve Data Bit2 PHY2 riceve dati C segnali validi PHYXNUMX Gestione PHYXNUMX Dati
PHY2 Reset Signal
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ARTIX-7 Scheda di sviluppo FPGA AX7203 Manuale d'uso
Parte 3.3: Interfaccia PCIe x4
A scheda di sviluppu AX7203 FPGA furnisce una interfaccia PCIe x4 di trasferimentu di dati à alta velocità industriale. L'interfaccia di a carta PCIE cunforma à e specificazioni elettriche standard di a carta PCIe è pò esse aduprata direttamente nantu à u slot PCIe x4 di un PC normale.
I signali di trasmissione è riceve di l'interfaccia PCIe sò direttamente cunnessi à u transceiver GTP di l'FPGA. I quattru canali di segnali TX è RX sò cunnessi à l'FPGA in segnali differenziali, è a tarifa di cumunicazione di un canale unicu pò esse finu à a larghezza di banda di 5G bit. U clock di riferimentu PCIe hè furnitu à a scheda di sviluppu AX7203 FPGA da u slot PCIe di u PC cù una frequenza di clock di riferimentu di 100Mhz.
U schema di cuncepimentu di l'interfaccia PCIe di a scheda di sviluppu AX7203 FPGA hè mostratu in a Figura 3-3-1, induve u signale di trasmissione TX è u signale CLK di u clock di riferimentu sò cunnessi in modu AC accoppiatu.
Figura 3-3-1: Schema PCIex4
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ARTIX-7 Scheda di sviluppo FPGA AX7203 Manuale d'uso
Figura 3-3-2: PCIex4 nantu à a scheda Carrier
Assegnazione di pin di l'interfaccia PCIex4:
Signal Name
Pin FPGA
PCIE_RX0_P
D11
PCIE_RX0_N
C11
PCIE_RX1_P
B8
PCIE_RX1_N
A8
PCIE_RX2_P
B10
PCIE_RX2_N
A10
PCIE_RX3_P
D9
PCIE_RX3_N
C9
PCIE_TX0_P
D5
PCIE_TX0_N
C5
PCIE_TX1_P
B4
PCIE_TX1_N
A4
PCIE_TX2_P
B6
PCIE_TX2_N
A6
PCIE_TX3_P
D7
PCIE_TX3_N
C7
PCIE_CLK_P
F10
PCIE_CLK_N
E10
Description PCIE Channel 0 Data Receive Positive PCIE Channel 0 Data Receive Negative PCIE Channel 1 Data Receive Positive PCIE Channel 1 Data Receive Negative PCIE Channel 2 Data Receive Positive PCIE Channel 2 Data Receive Negative PCIE Channel 3 Data Receive Positive PCIE Channel 3 Data Receive Negative PCIE Canale 0 Trasmette Dati Pusitivu PCIE Canale 0 Trasmette Dati Negativu Canale PCIE 1 Trasmissione di dati pusitivu Canale PCIE 1 Trasmettimentu di dati negativu Canale PCIE 2 Trasmettimentu di dati pusitivu Canale PCIE 2 Trasmettimentu di dati negativu Canale PCIE 3 Trasmettimentu di dati pusitivu Canale PCIE 3 Trasmettimentu di dati negativu
PCIE Reference Clock Positivu PCIE Reference Clock Negativu
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ARTIX-7 Scheda di sviluppo FPGA AX7203 Manuale d'uso
Part 3.4: Interfaccia di output HDMI
Interfaccia di output HDMI, selezziunà u chip di codifica SIL9134 HDMI (DVI) di Silion Image, supporta finu à 1080P@60Hz output, supporta output 3D.
L'interfaccia di cunfigurazione IIC di SIL9134 hè ancu cunnessu à l'IO di l'FPGA. U SIL9134 hè inizializatu è cuntrullatu da a prugrammazione FPGA. A cunnessione hardware di l'interfaccia di output HDMI hè mostrata in Figura 3-4-1.
Figura 3-4-1: Schema di output HDMI
Figura 3-4-1: Output HDMI nantu à a scheda Carrier
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Assegnazione di pin d'ingressu HDMI:
Signal Name 9134_nRESET
9134_CLK 9134_HS 9134_VS 9134_DE 9134_D[0] 9134_D[1] 9134_D[2] 9134_D[3] 9134_D[4] 9134_D[5] 9134_D[6_D[9134] 7_D[9134] 8_D[9134] 9_D[9134] 10_D[9134] 11_D[9134] 12_D[9134] 13_D[9134] 14_D[9134] 15_D[9134] 16_D[9134] 17_D[9134] 18_D[9134] 19_D[9134] 20_D[9134] 21_D[9134] 22_D[9134] 23_D[XNUMX]
Pin FPGA J19 M13 T15 T14 V13 V14 H14 J14 K13 K14 L13 L19 L20 K17 J17 L16 K16 L14 L15 M15 M16 L18 M18 N18 N19 M20 N20 L21 M21
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Parte 3.5: Interfaccia HDMI Input
Interfaccia di output HDMI, selezziunà u chip di decodificatore HDMI SIL9013 di Silion Image, supporta finu à 1080P@60Hz input è supporta l'output di dati in diversi formati.
L'interfaccia di cunfigurazione IIC di u SIL9013 hè cunnessu à l'IO di u FPGA. U SIL9013 hè inizializatu è cuntrullatu cù a prugrammazione FPGA. A cunnessione hardware di l'interfaccia di input HDMI hè mostrata in Figura 3-5-1.
Figura 3-5-1: Schema di input HDMI
Figura 3-5-2: Input HDMI nantu à a scheda Carrier
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Assegnazione di pin d'ingressu HDMI:
Signal Name 9013_nRESET
9013_CLK 9013_HS 9013_VS 9013_DE 9013_D[0] 9013_D[1] 9013_D[2] 9013_D[3] 9013_D[4] 9013_D[5] 9013_D[6_D[9013] 7_D[9013] 8_D[9013] 9_D[9013] 10_D[9013] 11_D[9013] 12_D[9013] 13_D[9013] 14_D[9013] 15_D[9013] 16_D[9013] 17_D[9013] 18_D[9013] 19_D[9013] 20_D[9013] 21_D[9013] 22_D[9013] 23_D[XNUMX]
FPG Pin Number H19 K21 K19 K18 H17 H18 N22 M22 K22 J22 H22 H20 G20 G22 G21 D22 E22 D21 E21 B21 A21 F21 M17 J16 F15 G17 G18 G15 G16
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Parte 3.6: Slot per carta SD
A carta SD (Secure Digital Memory Card) hè una carta di memoria basata nantu à u prucessu di memoria flash semiconductor. Hè stata cumpletata in u 1999 da u cuncettu giapponese Panasonic guidatu, è i participanti Toshiba è SanDisk di i Stati Uniti anu realizatu una ricerca è u sviluppu sustinibili. In u 2000, sti cumpagnii lanciavanu l'Associazione SD (Associazione Secure Digitale), chì hà una linea forte è attrae un gran numaru di venditori. Questi include IBM, Microsoft, Motorola, NEC, Samsung è altri. Impulsatu da questi pruduttori principali, e carte SD sò diventate a carta di memoria più usata in i dispositi digitali di cunsumatori.
A carta SD hè un dispositivu di almacenamiento assai cumuni. A carta SD estesa supporta u modu SPI è u modu SD. A carta SD utilizata hè una carta MicroSD. U schema schematicu hè mostratu in Figura 3-6-1.
Figura 3-6-1: Schema di a carta SD
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Figura 3-6-2: Slot per carta SD nantu à a scheda Carrier
Assegnazione di pin slot per carta SD:
Nom du signal SD_CLK SD_CMD SD_CD_N SD_DAT0 SD_DAT1 SD_DAT2 SD_DAT3
Modu SD
FPGA PIN AB12 AB11 F14 AA13 AB13 Y13 AA14
Parte 3.7: USB à Serial Port
A scheda di sviluppu AX7203 FPGA include u chip USB-UAR di Silicon Labs CP2102GM. L'interfaccia USB usa l'interfaccia MINI USB. Pò esse cunnessu à u portu USB di u PC superiore per a cumunicazione di dati seriali cù un cable USB. U schema schematicu di u disignu di u circuitu USB Uart hè mostratu in a Figura 3-7-1:
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ARTIX-7 Scheda di sviluppu FPGA AX7203 Manuale d'utilizatore Figura 3-7-1: Schema da USB à u portu seriale
Figura 3-7-2: USB à u portu seriale nantu à a scheda Carrier
Dui indicatori LED (LED3 è LED4) sò stallati per u signale di u portu seriale, è a serigrafia nantu à u PCB hè TX è RX, chì indicanu chì u portu seriale hà trasmissioni o ricezione di dati, cum'è mostra in a seguente Figura 3-3-3.
Figura 3-7-3: Serial Port communication LED Indicators Schematic
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Assegnazione di pin da USB à portu seriale:
Signal Name UART1_RXD UART1_TXD
FPGA PIN P20 N15
Parte 3.8: EEPROM 24LC04
A scheda di trasportu AX7013 cuntene una EEPROM, mudellu 24LC04, è hà una capacità di 4Kbit (2 * 256 * 8bit). Hè custituitu di dui blocchi di 256 byte è cumunica via u bus IIC. L'EEPROM à bordu hè di amparà cumu cumunicà cù u bus IIC. U signale I2C di l'EEPROM hè cunnessu à u portu BANK14 IO da u latu FPGA. A figura 3-8-1 sottu mostra u disignu di l'EEPROM
Figura 3-8-1: Schematic EEPROM
Figura 3-8-2: EEPROM nantu à a scheda Carrier
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Assegnazione di pin EEPROM
Net Name EEPROM_I2C_SCL EEPROM_I2C_SDA
FPGA PIN F13 E14
Part 3.9: Expansion Header
A tavola di trasportu hè riservata cù dui porti di espansione standard di 0.1 pin J40 è J11 di 13inch, chì sò usati per cunnette i moduli ALINX o u circuitu esternu cuncepitu da l'utilizatore. U portu di espansione hà 40 signali, di quali 1-canale 5V alimentazione, 2-canale 3.3 V alimentazione, terra 3-canale è 34 IO. Ùn cunnette micca direttamente l'IO direttamente à u dispusitivu 5V per evità di brusgià l'FPGA. Se vulete cunnette l'equipaggiu 5V, avete bisognu di cunnette u chip di cunversione di livellu.
Un resistore di 33 ohm hè cunnessu in serie trà u portu di espansione è a cunnessione FPGA per prutege l'FPGA da u vulume esternu.tage o attuale. U circuitu di u portu di espansione (J11) hè mostratu in Figura 3-9-1.
Figura 3-9-1: Schema di l'intestazione di espansione J11
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A figura 3-9-2 detalla u portu di espansione J4 nantu à u trasportatore. U Pin1 è Pin2 di u portu di espansione sò digià marcati nantu à u bordu.
Figura 3-9-2: Expansion header J11 nantu à u Carrier Board
J11 Expansion Header Pin Assignment
Pin Number
Pin FPGA
Pin Number
Pin FPGA
1
GND
2
+ 5 V
3
P16
4
R17
5
R16
6
P15
7
N17
8
P17
9
U16
10
T16
11
U17
12
U18
13
P19
14
R19
15
V18
16
V19
17
U20
18
V20
19
AA9
20
AB10
21
AA10
22
AA11
23
W10
24
V10
25
Y12
26
Y11
27
W12
28
W11
29
AA15
30
AB15
31
Y16
32
AA16
33
AB16
34
AB17
35
W14
36
Y14
37
GND
38
GND
39
+ 3.3 V
40
+ 3.3 V
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Figura 3-9-3: Schema di l'intestazione di espansione J13
A figura 3-9-4 detalla u portu di espansione J13 nantu à u trasportatore. U Pin1 è Pin2 di u portu di espansione sò digià marcati nantu à u bordu.
Figura 3-9-4: Expansion header J13 nantu à u trasportatore
J13 Expansion Header Pin Assignment
Pin Number
Pin FPGA
1
GND
3
W16
5
V17
7
U15
Pin Number 2 4 6 8
Pin FPGA + 5V W15 W17 V15
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9
AB21
10
AB22
11
AA21
12
AA20
13
AB20
14
AA19
15
AA18
16
AB18
17
T20
18
Y17
19
W22
20
W21
21
T21
22
U21
23
Y21
24
Y22
25
W20
26
W19
27
Y19
28
Y18
29
V22
30
U22
31
T18
32
R18
33
R14
34
P14
35
N13
36
N14
37
GND
38
GND
39
+ 3.3 V
40
+ 3.3 V
Parte 3.10: JTAG Interfaccia
AJTAG L'interfaccia hè riservata nantu à a scheda di trasportu AX7203 FPGA per scaricà prugrammi FPGA o firmware in FLASH. Per prevene i danni à u chip FPGA causatu da u hot plug, un diodu di prutezzione hè aghjuntu à u J.TAG signale per assicurà chì u voltage di u signale hè in a gamma accettata da u FPGA per evità danni di u chip FPGA.
Figura 3-10-1: JTAG Schema di l'interfaccia
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Figura 3-10-2: JTAG Interfaccia nantu à a scheda di trasportu
Attenti à ùn scambià micca caldu quandu JTAG u cable hè cunnessu è scollegatu.
Parte 3.11: Interfaccia XADC (micca installata per difettu)
A tavola di trasportu AX7203 hà una interfaccia di connettore XADC estesa, è u connettore usa un pin di doppia fila di 2 × 8 0.1inch. L'interfaccia XADC estende trè coppie di interfacce di input differenziale ADC à u cunvertitore analogico-digitale 12-Bit 1Msps di l'FPGA. Un paru di interfacce differenziali hè cunnessu à u canali di input analogicu differenziale dedicatu VP / VN di u FPGA, è l'altri dui coppie sò cunnessi differenzialmente à i canali d'ingressu analogicu ausiliari (canale analogicu 0 è canale analogicu 9). A Figura 3-11-1 mostra un filtru anti-aliasing cuncepitu per trè inputs XADC differenziali.
Figura 3-11-1: Filtru Anti-Aliasing Schematic
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Figura 3-11-2: Schema di u Connettore XADC
Figura 3-11-3: Connettore XADC nantu à a scheda Carrier
Assegnazione Pin XADC
Interfaccia XADC
Ingressu Pin FPGA amplatitudine
Descrizzione
12 56 910
VP_0 : L10 VN_0 : M9 AD9P : J15 AD9N : H15 AD0P : H13 AD0N : G13
Canale d'entrata XADC specificu per FPGA 1V da picu à picu
Piccu à piccu 1V Piccu à piccu 1V
Canale di input XADC assistitu da FPGA 9 (pò esse usatu cum'è IO normale)
Canale di input XADC assistitu da FPGA 0 (pò esse usatu cum'è IO normale)
Parte 3.12: chjave
A scheda di trasportu AX7203 FPGA cuntene duie chjave d'utilizatore KEY1 ~ KEY2. Tutte e chjave sò cunnessi à l'IO normale di a FPGA. A chjave hè attiva bassa. Quandu a chjave hè pressata, l'input IO voltage di u FPGA hè bassu. Quandu ùn hè micca premutu una chjave, L'input IO voltage di u FPGA hè altu. U circuitu di a parte chjave hè mostratu in Figura 3-12-1.
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ARTIX-7 Scheda di sviluppo FPGA AX7203 Manuale d'uso
Figura 3-12-1: Schematic chjave
Figura 3-13-2: Dui chjavi nantu à u cartulare Carrier
chjavi Pin Assegnazione
Net Name KEY1 KEY2
FPGA PIN J21 E13
Part 3.13: LED Light
Ci sò sette LED rossi nantu à u AX7203 FPGA carrier board, unu di i quali hè l'indicatore di putenza (PWR), dui sò USB Uart data chì riceve è trasmette indicatori, è quattru sò utilizatori LED luci (LED1 ~ LED4). Quandu u bordu hè alimentatu, l'indicatore di putenza s'illumina; L'utilizatori LED1 ~ LED4 sò cunnessi à l'IO normale di l'FPGA. Quandu u IO voltagE cunnessu à u LED di l'utilizatore hè cunfiguratu à livellu bassu, u LED di l'utilizatore si accende. Quandu u IO cunnessu voltage hè cunfigurata cum'è altu livellu, u LED di l'utilizatore serà spente. U
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ARTIX-7 Scheda di sviluppo FPGA AX7203 Manuale d'uso
schema schematicu di a cunnessione hardware di l'utilizatori LED hè mostratu in Figura 3-13-1.
Figura 3-13-1: Schema di l'Usuari LED
Figura 3-13-2: I LED di l'Usuariu nantu à a scheda Carrier
Assegnazione di pin di luci LED di l'utilizatori
Signal Name LED1 LED2 LED3 LED4
FPGA PIN B13 C13 D14 D15
Part 3.14: Power Supply
L'entrata di putenza voltage di a scheda di sviluppu AX7203 FPGA hè DC12V. U pianu di sviluppu sustene ancu a putenza da l'interfaccia PCIe è sustene l'alimentazione diretta da l'alimentazione di u chassis ATX (12V).
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ARTIX-7 Scheda di sviluppo FPGA AX7203 Manuale d'uso
Figura 3-14-1: Metudu di alimentazione per a scheda FPGA AX7203 A scheda portante FPGA converte u +12V voltage in + 5V, + 3.3V, + 1.8V è + 1.2V alimentazione in quattru vie attraversu u chip di alimentazione DC / DC 4-canale MP1482. Inoltre, l'alimentazione + 5V nantu à a scheda di trasportu FPGA furnisce l'energia à a scheda di core AC7100B FPGA attraversu u connettore inter-board. U disignu di l'alimentazione nantu à l'espansione hè mostratu in Figura 3-14-2.
Figura 3-14-2: Schema di alimentazione elettrica nantu à a scheda Carrier
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ARTIX-7 Scheda di Sviluppu FPGA AX7203 Manuale d'Usuariu Figura 3-14-3: Circuitu di Alimentazione nantu à a Scheda Carrier
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Documenti / Risorse
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Scheda di sviluppu ALINX AX7203 FPGA [pdfManuale d'usu AX7203 Scheda di sviluppu FPGA, AX7203, Scheda di sviluppu FPGA, Scheda di sviluppu, Scheda |
