Vývojová deska FPGA AX7203
Informace o produktu
Uživatelský manuál ARTIX-7 FPGA Development Board AX7203
| Verze | Rev 1.2 |
|---|---|
| Datum | 2023-02-23 |
| Release By | Rachel Zhou |
| Popis | První vydání |
Část 1: Úvod do vývojové desky FPGA
Vývojová deska FPGA AX7203 je základní deska + nosič
desková platforma, která umožňuje pohodlný sekundární vývoj
pomocí základní desky. Využívá vysokorychlostní mezidesku
konektor mezi základní deskou a nosnou deskou.
Nosná deska AX7203 poskytuje různá periferní rozhraní,
včetně:
- 1 rozhraní PCIex4
- 2 rozhraní Gigabit Ethernet
- 1 Výstupní rozhraní HDMI
- 1 Vstupní rozhraní HDMI
- 1 Rozhraní Uart
- 1 slot pro SD kartu
- Rozhraní konektoru XADC (ve výchozím nastavení není nainstalováno)
- 2cestný 40pinový rozšiřující header
- Nějaké klíče
- LED
- obvod EEPROM
Část 2: Základní deska AC7200 Úvod
Základní deska AC7200 je založena na XILINX ARTIX-7 série 200T
AC7200-2FGG484I. Jedná se o vysoce výkonnou jádrovou desku vhodnou pro
vysokorychlostní datovou komunikaci, zpracování obrazu videa a
vysokorychlostní sběr dat.
Mezi klíčové vlastnosti základní desky AC7200 patří:
- Dva kusy čipů MICRON MT41J256M16HA-125 DDR3 s
každá s kapacitou 4 Gbit poskytující šířku datové sběrnice až 32 bitů
25Gb šířka pásma pro čtení/zápis mezi FPGA a DDR3. - 180 standardních IO portů úrovně 3.3V
- 15 standardních IO portů úrovně 1.5V
- 4 páry GTP vysokorychlostních RX/TX diferenciálních signálů
- Stejná délka a rozdílné směrování zpracování mezi
FPGA čip a rozhraní - Kompaktní velikost 45*55 (mm)
Návod k použití produktu
Chcete-li použít ARTIX-7 FPGA Development Board AX7203, postupujte takto
kroky:
- Připojte základní desku a nosnou desku pomocí vysokorychlostního
mezideskový konektor. - V případě potřeby nainstalujte rozhraní XADC pomocí dodaného
konektor. - Připojte libovolná periferní zařízení k dostupným rozhraním na
nosná deska, jako jsou zařízení PCIex4, gigabitový Ethernet
zařízení, zařízení HDMI, zařízení Uart, karty SD nebo externí
rozšiřující hlavičky. - Zapněte vývojovou desku pomocí vhodného napájení
zásobování.
Vývojová deska FPGA ARTIX-7
AX7203
Uživatelská příručka
Uživatelský manuál ARTIX-7 FPGA Development Board AX7203
Záznam verze
Verze Rev 1.2
Datum 2023-02-23
Vydání od Rachel Zhou
Popis První vydání
www.alinx.com
2/57
Uživatelský manuál ARTIX-7 FPGA Development Board AX7203
Obsah
Záznam verze ………………………………………………………………………………………… 2 Část 1: Úvod do vývojové desky FPGA ……………………… ………………… 6 Část 2: Základní deska AC7200 Úvod …………………………………………………..9
Část 2.1: Čip FPGA ………………………………………………………………… 10 Část 2.2: Aktivní diferenciální krystal ………………………………… …………..12 Část 2.3: 200MHz Aktivní diferenciální hodiny …………………………………………12 Část 2.4: 148.5Mhz Aktivní diferenciální krystal …………………………….. 13 Část 2.5: DDR3 DRAM ……………………………………………………………………… 15 Část 2.6: QSPI Flash …………………………………………… …………………………………19 Část 2.7: LED světlo na základní desce …………………………………………………. 21 Část 2.8: Tlačítko Reset ……………………………………………………………………… 22 Část 2.9: JTAG Rozhraní ………………………………………………………………… 23 Část 2.10: Napájecí rozhraní na základní desce ……………………………. 24 Část 2.11: Konektory mezi deskami ……………………………………….. 25 Část 2.12: Napájení ………………………………………………… …………32 Část 2.13: Schéma struktury …………………………………………………………..33 Část 3: Nosná deska ………………………………… …………………………………………. 34 Část 3.1: Úvod do nosné desky ………………………………………………… 34 Část 3.2: Rozhraní Gigabit Ethernet …………………………………………… 35 Část 3.3: Rozhraní PCIe x4 ………………………………………………………….. 38 Část 3.4: Výstupní rozhraní HDMI ………………………………………… ………….40 Část 3.5: Vstupní rozhraní HDMI …………………………………………………………………42 Část 3.6: Slot pro kartu SD …………………………… ………………………………… 44 Část 3.7: USB na sériový port ………………………………………………………….45 Část 3.8: EEPROM 24LC04 … ………………………………………………………….47 Část 3.9: Rozšiřující záhlaví ……………………………………………………………… 48 Část 3.10: JTAG Rozhraní …………………………………………………………. 51
www.alinx.com
3/57
Uživatelský manuál ARTIX-7 FPGA Development Board AX7203
Část 3.11: Rozhraní XADC (ve výchozím nastavení není nainstalováno) …………………….. 52 Část 3.12: klíče ……………………………………………………………………… …………53 Část 3.13: Světlo LED ………………………………………………………………… 54 Část 3.14: Napájení ………………… …………………………………………55
www.alinx.com
4/57
Uživatelský manuál ARTIX-7 FPGA Development Board AX7203
Tato vývojová platforma FPGA ARTIX-7 (Modul: AX7203) využívá režim základní desky + nosné desky, což je pro uživatele vhodné pro použití základní desky pro sekundární vývoj.
Při návrhu nosné desky jsme rozšířili řadu rozhraní pro uživatele, jako je 1 rozhraní PCIex4, 2 rozhraní Gigabit Ethernet, 1 rozhraní HDMI Output, 1 rozhraní HDMI Input, Uart Interface, slot pro SD kartu atd. Splňuje požadavky uživatele pro vysokorychlostní výměnu dat PCIe, zpracování přenosu videa a průmyslové řízení. Je to „všestranná“ vývojová platforma FPGA ARTIX-7. Poskytuje možnost vysokorychlostního přenosu videa, předběžného ověření a následné aplikace síťové a optické komunikace a zpracování dat. Tento produkt je velmi vhodný pro studenty, inženýry a další skupiny zabývající se vývojem ARTIX-7FPGA.
www.alinx.com
5/57
Uživatelský manuál ARTIX-7 FPGA Development Board AX7203
Část 1: Úvod do vývojové desky FPGA
Celá struktura vývojové desky FPGA AX7203 je zděděna z našeho konzistentního modelu základní desky + nosné desky. Mezi základní deskou a nosnou deskou je použit vysokorychlostní mezideskový konektor.
Základní deska se skládá hlavně z FPGA + 2 DDR3 + QSPI FLASH, která přebírá funkce vysokorychlostního zpracování a ukládání dat FPGA, vysokorychlostní čtení a zápis dat mezi FPGA a dvěma DDR3, šířka datového bitu je 32 bitů, a šířka pásma celého systému je až 25Gb. /s(800M*32bit); Dvě kapacity DDR3 jsou až 8 Gbit, což splňuje potřebu vysokých vyrovnávací paměti při zpracování dat. Vybraným FPGA je čip XC7A200T řady ARTIX-7 XILINX v pouzdře BGA 484. Komunikační frekvence mezi XC7A200T a DDR3 dosahuje 400Mhz a datová rychlost je 800Mhz, což plně vyhovuje potřebám vysokorychlostního vícekanálového zpracování dat. XC7A200T FPGA je navíc vybavena čtyřmi vysokorychlostními transceivery GTP s rychlostí až 6.6 Gb/s na kanál, díky čemuž je ideální pro komunikaci z optických vláken a datovou komunikaci PCIe.
Nosná deska AX7203 rozšiřuje své bohaté periferní rozhraní, včetně 1 rozhraní PCIex4, 2 rozhraní Gigabit Ethernet, 1 výstupního rozhraní HDMI, 1 vstupního rozhraní HDMI, 1 rozhraní Uart, 1 slotu pro kartu SD, rozhraní konektoru XADC, 2cestného 40pinového rozšíření záhlaví, některé klávesy, LED a obvod EEPROM.
www.alinx.com
6/57
Uživatelský manuál ARTIX-7 FPGA Development Board AX7203
Obrázek 1-1-1: Schematický diagram AX7203 Prostřednictvím tohoto diagramu můžete vidět rozhraní a funkce, které vývojová deska FPGA AX7203 obsahuje: Základní deska FPGA Artix-7
Základní deska se skládá z XC7A200T + 8Gb DDR3 + 128Mb QSPI FLASH. Existují dva vysoce přesné diferenciální krystaly Sitime LVDS, jeden na 200 MHz a druhý na 125 MHz, které poskytují stabilní hodinový vstup pro systémy FPGA a moduly GTP. 1-kanálové rozhraní PCIe x4 Podporuje standard PCI Express 2.0, poskytuje rozhraní pro vysokorychlostní přenos dat PCIe x4, rychlost komunikace na jednom kanálu až 5 GBaud 2-kanálové rozhraní Gigabit Ethernet Rozhraní RJ-45 Čip rozhraní Gigabit Ethernet používá čip Ethernet KSZ9031RNX společnosti Micrel PHY poskytovat uživatelům služby síťové komunikace.
www.alinx.com
7/57
Uživatelský manuál ARTIX-7 FPGA Development Board AX7203
Čip KSZ9031RNX podporuje síťové přenosové rychlosti 10/100/1000 Mbps; plně duplexní a adaptivní. 1-kanálové výstupní rozhraní HDMI Kódovací čip SIL9134 HDMI společnosti Silion Image je vybrán pro podporu výstupu až 1080P@60Hz a podporu 3D výstupu. 1-kanálové vstupní rozhraní HDMI Je vybrán dekodérový čip SIL9013 HDMI společnosti Silion Image, který podporuje vstup až 1080P@60Hz a podporuje výstup dat v různých formátech. 1-kanálové rozhraní Uart na USB 1 rozhraní Uart na USB pro komunikaci s počítačem pro uživatelské ladění. Čip sériového portu je čip USB-UAR společnosti Silicon Labs CP2102GM a rozhraní USB je rozhraní MINI USB. Držák karty Micro SD 1port Držák karty Micro SD, podpora režimu SD a režimu SPI EEPROM Integrované rozhraní IIC EEPROM 24LC04 2cestný 40kolíkový rozšiřující port 2cestný 40kolíkový rozšiřující port s roztečí 2.54 mm lze připojit k různým ALINX moduly (binokulární kamera, TFT LCD obrazovka, vysokorychlostní AD modul atd.). Rozšiřující port obsahuje 1 kanálový 5V napájecí zdroj, 2 kanálový 3.3V napájecí zdroj, 3cestné uzemnění, 34 IO port. JTAG Rozhraní A 10pinový, standardní rozteč 0.1 palce JTAG porty pro stahování a ladění programu FPGA. klíče 2 klíče; 1 resetovací tlačítko (na základní desce) LED světlo 5 uživatelských LED diod (1 na základní desce a 4 na nosné desce)
www.alinx.com
8/57
Uživatelský manuál ARTIX-7 FPGA Development Board AX7203
Část 2: Základní deska AC7200 Úvod
AC7200 (model základní desky, stejný níže) Základní deska FPGA, je založena na 7T AC200-7200FGG2I řady XILINX ARTIX-484. Jedná se o vysoce výkonnou základní desku s vysokou rychlostí, velkou šířkou pásma a vysokou kapacitou. Je vhodný pro vysokorychlostní datovou komunikaci, zpracování obrazu videa, vysokorychlostní sběr dat atd.
Tato základní deska AC7200 používá dva kusy čipu MICRON MT41J256M16HA-125 DDR3, každá DDR má kapacitu 4Gbit; dva čipy DDR jsou spojeny do 32bitové datové sběrnice a šířka datového pásma pro čtení/zápis mezi FPGA a DDR3 je až 25 Gb; taková konfigurace může splňovat potřeby zpracování dat s velkou šířkou pásma.
Základní deska AC7200 rozšiřuje 180 standardních IO portů na úrovni 3.3 V, 15 standardních IO portů na úrovni 1.5 V a 4 páry GTP vysokorychlostních RX/TX diferenciálních signálů. Pro uživatele, kteří potřebují hodně IO, bude tato základní deska dobrou volbou. Kromě toho je směrování mezi čipem FPGA a rozhraním stejně dlouhé a rozdílné zpracování a velikost základní desky je pouze 45 x 55 (mm), což je velmi vhodné pro sekundární vývoj.
www.alinx.com
9/57
ARTIX-7 Vývojová deska FPGA AX7203 Uživatelská příručka Základní deska AC7200 (přední strana View)
Základní deska AC7200 (zadní View)
Část 2.1: Čip FPGA
Jak bylo uvedeno výše, model FPGA, který používáme, je AC7200-2FGG484I, který patří do řady Artix-7 společnosti Xilinx. Rychlostní stupeň je 2 a teplotní stupeň je průmyslový. Tento model je pouzdro FGG484 se 484 kolíky. Pravidla pro pojmenování čipů Xilinx ARTIX-7 FPGA, jak je uvedeno níže
Definice specifického modelu čipu řady ARTIX-7
www.alinx.com
10 /
Uživatelský manuál ARTIX-7 FPGA Development Board AX7203
FPGA čip na desce Hlavní parametry FPGA čipu AC7200 jsou následující
Pojmenujte logické buňky
Slices CLB klopné obvody Blok RAMkb DSP Slices
PCIe Gen2 XADC
Rychlostní stupeň GTP transceiveru
Teplotní stupeň
Specifické parametry 215360 33650 269200 13140 740 1
1 XADC, 12bit, 1 Mb/s AD 4 GTP 6.6 Gb/s max -2 průmyslové
FPGA napájecí systém Artix-7 FPGA zdroje jsou V , CCINT V , CCBRAM V , CCAUX VCCO, VMGTAVCC a V . MGTAVTT VCCINT je napájecí kolík jádra FPGA, který je třeba připojit k 1.0 V; VCCBRAM je napájecí kolík FPGA bloku RAM, připojte k 1.0V; VCCAUX je pin pomocného napájecího zdroje FPGA, připojte 1.8V; VCCO je svtage of
www.alinx.com
11 /
Uživatelský manuál ARTIX-7 FPGA Development Board AX7203
každá BANK FPGA, včetně BANK0, BANK13~16, BANK34~35. Na základní desce AC7200 FPGA musí být BANK34 a BANK35 připojeny k DDR3, sv.tagPřipojení BANKY je 1.5V a zvtage jiné BANKY je 3.3V. VCCO BANK15 a BANK16 je napájen LDO a lze jej změnit výměnou LDO čipu. VMGTAVCC je dodávka svtage interního GTP transceiveru FPGA, připojeného k 1.0V; VMGTAVTT je zakončení svtage GTP transceiveru, připojeného k 1.2V.
Systém FPGA Artix-7 vyžaduje, aby sekvence zapínání byla napájena VCCINT, pak VCCBRAM, pak VCCAUX a nakonec VCCO. Pokud mají VCCINT a VCCBRAM stejný objemtage, mohou být zapnuty současně. Pořadí moci outages je obrácené. Sekvence zapínání GTP transceiveru je VCCINT, pak VMGTAVCC, pak VMGTAVTT. Pokud mají VCCINT a VMGTAVCC stejný objemtage, mohou být zapnuty současně. Sekvence vypínání je přesně opačná než sekvence zapínání.
Část 2.2: Aktivní diferenciální krystal
Základní deska AC7200 je vybavena dvěma aktivními diferenciálními krystaly Sitime, jeden je 200MHz, model je SiT9102-200.00MHz, systémové hlavní hodiny pro FPGA a slouží ke generování řídicích hodin DDR3; druhý je 125MHz, model je SiT9102 -125MHz, referenční hodinový vstup pro GTP transceivery.
Část 2.3: Aktivní diferenciální hodiny 200 MHz
G1 na obrázku 3-1 je aktivní diferenciální krystal 200M, který poskytuje zdroj hodin systému vývojové desky. Krystalový výstup je připojen k BANK34 globálnímu hodinovému pinu MRCC (R4 a T4) FPGA. Tyto 200MHz diferenciální hodiny lze použít k řízení uživatelské logiky v FPGA. Uživatelé mohou nakonfigurovat PLL a DCM uvnitř FPGA tak, aby generovaly hodiny různých frekvencí.
www.alinx.com
12 /
Uživatelský manuál ARTIX-7 FPGA Development Board AX7203
Schéma aktivního diferenciálního krystalu 200 MHz
200MHz aktivní diferenciální krystal na základní desce
Přiřazení kolíků diferenciálních hodin 200 MHz
Název signálu SYS_CLK_P SYS_CLK_N
FPGA PIN R4 T4
Část 2.4: Aktivní diferenciální krystal 148.5 MHz
G2 je aktivní diferenciální krystal 148.5 MHz, což jsou referenční vstupní hodiny poskytované modulu GTP uvnitř FPGA. Krystalový výstup je připojen k hodinovým pinům GTP BANK216 MGTREFCLK0P (F6) a MGTREFCLK0N (E6) FPGA.
www.alinx.com
13 /
Uživatelský manuál ARTIX-7 FPGA Development Board AX7203
Schéma aktivního diferenciálního krystalu 148.5 MHz
1148.5MHz aktivní diferenciální krystal na základní desce
Přiřazení kolíků diferenciálních hodin 125 MHz
Čisté jméno
PIN FPGA
MGT_CLK0_P
F6
MGT_CLK0_N
E6
www.alinx.com
14 /
Uživatelský manuál ARTIX-7 FPGA Development Board AX7203
Část 2.5: DDR3 DRAM
Základní deska FPGA AC7200 je osazena dvěma čipy Micron 4Gbit (512 MB) DDR3, model MT41J256M16HA-125 (kompatibilní s MT41K256M16HA-125). DDR3 SDRAM má maximální provozní rychlost 800 MHz (datová rychlost 1600 Mbps). Paměťový systém DDR3 je přímo připojen k paměťovému rozhraní BANK 34 a BANK35 FPGA. Konkrétní konfigurace DDR3 SDRAM je uvedena v tabulce 4-1.
Číslo bitu U5,U6
Model čipu MT41J256M16HA-125
Kapacita 256M x 16bit
Továrna Micron
Konfigurace DDR3 SDRAM
Hardwarový design DDR3 vyžaduje přísné zvážení integrity signálu. Plně jsme zvážili přizpůsobení odporu/svorkového odporu, řízení impedance stopy a řízení délky stopy v návrhu obvodu a návrhu PCB, abychom zajistili vysokorychlostní a stabilní provoz DDR3.
Schéma DDR3 DRAM
www.alinx.com
15 /
Uživatelský manuál ARTIX-7 FPGA Development Board AX7203
DDR3 na základní desce
Přiřazení pinů DDR3 DRAM:
Čisté jméno
Název PIN FPGA
DDR3_DQS0_P
IO_L3P_T0_DQS_AD5P_35
DDR3_DQS0_N DDR3_DQS1_P DDR3_DQS1_N DDR3_DQS2_P DDR3_DQS2_N DDR3_DQS3_P DDR3_DQS3_N
DDR3_DQ[0] DDR3_DQ [1] DDR3_DQ [2] DDR3_DQ [3] DDR3_DQ [4] DDR3_DQ [5]
IO_L3N_T0_DQS_AD5N_35 IO_L9P_T1_DQS_AD7P_35 IO_L9N_T1_DQS_AD7N_35
IO_L15P_T2_DQS_35 IO_L15N_T2_DQS_35 IO_L21P_T3_DQS_35 IO_L21N_T3_DQS_35 IO_L2P_T0_AD12P_35 IO_L5P_T0_AD13P_35 IO_L1N_T0_AD4N_35
IO_L6P_T0_35 IO_L2N_T0_AD12N_35 IO_L5N_T0_AD13N_35
www.alinx.com
FPGA P/N E1 D1 K2 J2 M1 L1 P5 P4 C2 G1 A1 F3 B2 F1
16 /
Uživatelský manuál ARTIX-7 FPGA Development Board AX7203
DDR3_DQ [6]
IO_L1P_T0_AD4P_35
B1
DDR3_DQ [7]
IO_L4P_T0_35
E2
DDR3_DQ [8]
IO_L11P_T1_SRCC_35
H3
DDR3_DQ [9]
IO_L11N_T1_SRCC_35
G3
DDR3_DQ [10]
IO_L8P_T1_AD14P_35
H2
DDR3_DQ [11]
IO_L10N_T1_AD15N_35
H5
DDR3_DQ [12]
IO_L7N_T1_AD6N_35
J1
DDR3_DQ [13]
IO_L10P_T1_AD15P_35
J5
DDR3_DQ [14]
IO_L7P_T1_AD6P_35
K1
DDR3_DQ [15]
IO_L12P_T1_MRCC_35
H4
DDR3_DQ [16]
IO_L18N_T2_35
L4
DDR3_DQ [17]
IO_L16P_T2_35
M3
DDR3_DQ [18]
IO_L14P_T2_SRCC_35
L3
DDR3_DQ [19]
IO_L17N_T2_35
J6
DDR3_DQ [20]
IO_L14N_T2_SRCC_35
K3
DDR3_DQ [21]
IO_L17P_T2_35
K6
DDR3_DQ [22]
IO_L13N_T2_MRCC_35
J4
DDR3_DQ [23]
IO_L18P_T2_35
L5
DDR3_DQ [24]
IO_L20N_T3_35
P1
DDR3_DQ [25]
IO_L19P_T3_35
N4
DDR3_DQ [26]
IO_L20P_T3_35
R1
DDR3_DQ [27]
IO_L22N_T3_35
N2
DDR3_DQ [28]
IO_L23P_T3_35
M6
DDR3_DQ [29]
IO_L24N_T3_35
N5
DDR3_DQ [30]
IO_L24P_T3_35
P6
DDR3_DQ [31]
IO_L22P_T3_35
P2
DDR3_DM0
IO_L4N_T0_35
D2
DDR3_DM1
IO_L8N_T1_AD14N_35
G2
DDR3_DM2
IO_L16N_T2_35
M2
DDR3_DM3
IO_L23N_T3_35
M5
DDR3_A[0]
IO_L11N_T1_SRCC_34
AA4
DDR3_A[1]
IO_L8N_T1_34
AB2
DDR3_A[2]
IO_L10P_T1_34
AA5
DDR3_A[3]
IO_L10N_T1_34
AB5
DDR3_A[4]
IO_L7N_T1_34
AB1
DDR3_A[5]
IO_L6P_T0_34
U3
www.alinx.com
17 /
Uživatelský manuál ARTIX-7 FPGA Development Board AX7203
DDR3_A[6] DDR3_A[7] DDR3_A[8] DDR3_A[9] DDR3_A[10] DDR3_A[11] DDR3_A[12] DDR3_A[13] DDR3_A[14] DDR3_BA[0] DDR3_BA[1] DDR3 DDR2_BA[3] DDR0 DDR3 DDR3_BA[3] DDR3 DDR3 DDR3_CAS DDR3_WE DDR3_ODT DDRXNUMX_RESET DDRXNUMX_CLK_P DDRXNUMX_CLK_N DDRXNUMX_CKE
IO_L5P_T0_34 IO_L1P_T0_34 IO_L2N_T0_34 IO_L2P_T0_34 IO_L5N_T0_34 IO_L4P_T0_34 IO_L4N_T0_34 IO_L1N_T0_34 IO_L6N_T0_VREF_34 IO_L9N_T1_DQS_34 IO_L9P_T1_DQS_34 IO_L11P_T1_SRCC_34 IO_L8P_T1_34 IO_L12P_T1_MRCC_34 IO_L12N_T1_MRCC_34 IO_L7P_T1_34 IO_L14N_T2_SRCC_34 IO_L15P_T2_DQS_34 IO_L3P_T0_DQS_34 IO_L3N_T0_DQS_34 IO_L14P_T2_SRCC_34
W1 T1 V2 U2 Y1 W2 Y2 U1 V3 AA3 Y3 Y4 AB3 V4 W4 AA1 U5 W6 R3 R2 T5
www.alinx.com
18 /
Uživatelský manuál ARTIX-7 FPGA Development Board AX7203
Část 2.6: QSPI Flash
Základní deska FPGA AC7200 je vybavena jedním 128MBit QSPI FLASH a model je W25Q256FVEI, který využívá 3.3V CMOS obj.tage standardní. Vzhledem k energeticky nezávislé povaze QSPI FLASH jej lze použít jako spouštěcí zařízení systému pro uložení spouštěcího obrazu systému. Tyto obrázky obsahují hlavně bit FPGA files, kód aplikace ARM, kód hlavní aplikace a další uživatelská data files. Jsou uvedeny konkrétní modely a související parametry QSPI FLASH.
Pozice U8
Model N25Q128
Kapacita 128M bit
Továrna Numonyx
Specifikace QSPI FLASH
QSPI FLASH je připojen k vyhrazeným pinům BANK0 a BANK14 čipu FPGA. Hodinový kolík je připojen k CCLK0 BANK0 a další data a signály volby čipu jsou připojeny k D00~D03 a FCS kolíkům BANK14. Zobrazuje hardwarové připojení QSPI Flash.
Schéma QSPI Flash Přiřazení pinů QSPI Flash:
www.alinx.com
19 /
Uživatelský manuál ARTIX-7 FPGA Development Board AX7203
Síťový název QSPI_CLK QSPI_CS QSPI_DQ0 QSPI_DQ1 QSPI_DQ2 QSPI_DQ3
Název PIN FPGA CCLK_0
IO_L6P_T0_FCS_B_14 IO_L1P_T0_D00_MOSI_14 IO_L1N_T0_D01_DIN_14
IO_L2P_T0_D02_14 IO_L2N_T0_D03_14
FPGA P/N L12 T19 P22 R22 P21 R21
QSPI na základní desce
www.alinx.com
20 /
Uživatelský manuál ARTIX-7 FPGA Development Board AX7203
Část 2.7: LED světlo na základní desce
Na základní desce AC3 FPGA jsou 7200 červené LED kontrolky, z nichž jedna je kontrolka napájení (PWR), jedna je kontrolka konfigurace (DONE) a jedna je uživatelská kontrolka LED. Když je základní deska napájena, rozsvítí se indikátor napájení; když je FPGA nakonfigurováno, rozsvítí se konfigurační LED. Uživatelské LED světlo je připojeno k IO BANK34, uživatel může ovládat zapínání a vypínání světla programem. Když IO svtage připojená k uživatelské LED je vysoká, uživatelská LED nesvítí. Při připojení IO svtage je nízká, uživatelská LED bude svítit. Je zobrazeno schematické schéma hardwarového připojení LED světla:
Schéma LED světel na základní desce
LED svítí na základní desce Uživatelské LED Přiřazení pinů
Název signálu LED1
Název pinu FPGA IO_L15N_T2_DQS_34
Číslo pinu FPGA W5
Popis Uživatelská LED
www.alinx.com
21 /
Uživatelský manuál ARTIX-7 FPGA Development Board AX7203
Část 2.8: Tlačítko Reset
Na základní desce AC7200 FPGA je tlačítko reset. Tlačítko reset je připojeno k normálnímu IO BANK34 čipu FPGA. Uživatel může použít toto tlačítko reset k inicializaci programu FPGA. Při stisku tlačítka v provedení zazní signál voltage vstup do IO je nízký a resetovací signál je platný; když není tlačítko stisknuto, je vstupní signál do IO vysoký. Je zobrazeno schéma zapojení resetovacího tlačítka:
Schéma tlačítka Reset
Tlačítko Reset na základní desce Přiřazení kolíků tlačítka Reset
Název signálu RESET_N
Název pinu ZYNQ IO_L17N_T2_34
Číslo pinu ZYNQ T6
Popis Resetování systému FPGA
www.alinx.com
22 /
Uživatelský manuál ARTIX-7 FPGA Development Board AX7203
Část 2.9: JTAG Rozhraní
JTAG testovací zásuvka J1 je na základní desce AC7200 vyhrazena pro JTAG stahování a ladění, když se základní deska používá samostatně. Obrázek je schematická část JTAG port, který zahrnuje TMS, TDI, TDO, TCK. , GND, +3.3V těchto šesti signálů.
JTAG Schéma rozhraní JTAG rozhraní J1 na základní desce AC7200 FPGA používá 6pinový jednořadý testovací otvor s roztečí 2.54 mm. Pokud potřebujete použít JTAG připojení k ladění na základní desce, musíte připájet 6pinovou jednořadou pinovou hlavičku. ukazuje JTAG rozhraní J1 na základní desce AC7200 FPGA.
JTAG Rozhraní na základní desce
www.alinx.com
23 /
Uživatelský manuál ARTIX-7 FPGA Development Board AX7203
Část 2.10: Napájecí rozhraní na základní desce
Aby základní deska AC7200 FPGA fungovala samostatně, je základní deska vyhrazena s 2PIN napájecím rozhraním (J3). Když uživatel napájí základní desku přes 2PIN napájecí rozhraní (J3), nemůže být napájena přes nosnou desku. Jinak může dojít k aktuálnímu konfliktu.
Napájecí rozhraní na základní desce
www.alinx.com
24 /
Uživatelský manuál ARTIX-7 FPGA Development Board AX7203
Část 2.11: Konektory mezi deskami
Základní deska má celkem čtyři vysokorychlostní konektory mezi deskami. Základní deska používá čtyři 80kolíkové konektory mezi deskami pro připojení k nosné desce. IO port FPGA je připojen ke čtyřem konektorům diferenciálním vedením. Rozteč pinů konektorů je 0.5 mm, vložte do konektorů mezi deskami na nosné desce pro vysokorychlostní datovou komunikaci.
Základní deska má celkem čtyři vysokorychlostní konektory mezi deskami. Základní deska používá čtyři 80kolíkové konektory mezi deskami pro připojení k nosné desce. IO port FPGA je připojen ke čtyřem konektorům diferenciálním vedením. Rozteč pinů konektorů je 0.5 mm, vložte do konektorů mezi deskami na nosné desce pro vysokorychlostní datovou komunikaci.
Konektory desky CON1 80kolíkové konektory desky CON1, které se používají k připojení
s napájecím zdrojem VCCIN (+5V) a uzemněním na nosné desce rozšiřte normální IO FPGA. Zde je třeba poznamenat, že 15 pinů CON1 je připojeno k IO portu BANK34, protože připojení BANK34 je připojeno k DDR3. Proto zvtagStandardem všech IO této BANK34 je 1.5V. Přiřazení kolíků desky ke konektorům desky CON1
CON1 Pin PIN1 PIN3 PIN5 PIN7 PIN9
Název signálu
VCCIN VCCIN VCCIN VCCIN GND
FPGA kolík svtage Úroveň
–
+5V
–
+5V
–
+5V
–
+5V
–
Země
CON1 Pin PIN2 PIN4 PIN6 PIN8 PIN10
Název signálu
VCCIN VCCIN VCCIN VCCIN
GND
FPGA kolík svtage Úroveň
–
+5V
–
+5V
–
+5V
–
+5V
–
Země
www.alinx.com
25 /
Uživatelský manuál ARTIX-7 FPGA Development Board AX7203
PIN11 PIN13 PIN15 PIN17 PIN19 PIN21 PIN23 PIN25 PIN27 PIN29 PIN31 PIN33 PIN35 PIN37 PIN39 PIN41 PIN43 PIN45 PIN47 PIN49 PIN51 PIN53 PIN55 PIN57 PIN59 PIN61 PIN63 PIN65 PIN67 PIN69 PIN71
NC NC NC NC GND B13_L5_P B13_L5_N B13_L7_P B13_L7_P GND B13_L3_P B13_L3_N B34_L23_P B34_L23_N GND B34_L18_N B34_XAD18_N B34_XAD19_N B34_XAD19_N VN XADC_VP NC NC GND B16_L1_N B16_L1_P B16_L4_N B16_L4_P GND B16_L6_N
Y13 AA14 AB11 AB12 AA13 AB13 Y8 Y7 AA6 Y6 V7 W7 M9 L10 F14 F13 E14 E13 D15
Země
PIN12 PIN14 PIN16 PIN18 PIN20 PIN22 PIN24 PIN26 PIN28 PIN30 PIN32 PIN34 PIN36 PIN38 PIN40 PIN42 PIN44 PIN46 PIN48 PIN50 PIN52 PIN54 PIN56 PIN58 PIN60 PIN62 PIN64 PIN66 PIN68 PIN70 PIN72
NC NC B13_L4_P B13_L4_N GND B13_L1_P B13_L1_N B13_L2_P B13_L2_N GND B13_L6_P B13_L6_N B34_L20_P B34_L20_N GND_34_21_L P34_L21_N GND_34_22_L _L34_N GND NC B22_L34 B25_L34_P B24_L34_N GND NC NC NC NC GND NC
AA15 AB15 Y16 AA16 AB16 AB17 W14 Y14 AB7 AB6 V8 V9 AA8 AB8 –
3.3 V 3.3 V Uzemnění 3.3 V 3.3 V 3.3 V 3.3 V Uzemnění 3.3 V 3.3 V 1.5 V 1.5 V Uzemnění 1.5 V 1.5 V 1.5 V 1.5 V Uzemnění
U7
1.5V
W9
1.5V
Y9
1.5V
–
Země
–
–
–
–
–
–
–
–
–
Země
–
–
www.alinx.com
26 /
Uživatelský manuál ARTIX-7 FPGA Development Board AX7203
Konektory mezi deskami CON2 80kolíková zásuvka CON2 se používá k prodloužení normálního
IO u BANK13 a BANK14 u FPGA. VoltagNormy obou BANK jsou 3.3V. Přiřazení kolíků desky ke konektorům desky CON2
Pin CON1
Název signálu
PIN1 B13_L16_P
PIN3 B13_L16_N
PIN5 B13_L15_P
PIN7 B13_L15_N
PIN9
GND
PIN11 B13_L13_P
PIN13 B13_L13_N
PIN15 B13_L12_P
PIN17 B13_L12_N
PIN19
GND
PIN21 B13_L11_P
PIN23 B13_L11_N
PIN25 B13_L10_P
PIN27 B13_L10_N
PIN29
GND
PIN31 B13_L9_N
PIN33 B13_L9_P
PIN35 B13_L8_N
PIN37 B13_L8_P
PIN39
GND
PIN41 B14_L11_N
PIN43 B14_L11_P
PIN45 B14_L14_N
PIN47 B14_L14_P
FPGA Pin W15 W16 T14 T15 V13 V14 W11 W12 Y11 Y12 V10 W10 AA11 AA10 AB10 AA9 V20 U20 V19 V18
svtage Úroveň 3.3V 3.3V 3.3V 3.3V Uzemnění 3.3V 3.3V 3.3V 3.3V Uzemnění 3.3V 3.3V 3.3V 3.3V Uzemnění 3.3V 3.3V 3.3V 3.3V Uzemnění 3.3V3.3V Uzemnění
CON1 PIN PIN2 PIN4 PIN6 PIN8 PIN10 PIN12 PIN14 PIN16 PIN18 PIN20 PIN22 PIN24 PIN26 PIN28 PIN30 PIN32 PIN34 PIN36 PIN38 PIN40 PIN42 PIN44 PIN46 PIN48
Název signálu
B14_L16_P B14_L16_N B13_L14_P B13_L14_N
GND B14_L10_P B14_L10_N B14_L8_N B14_L8_P
GND B14_L15_N B14_L15_P B14_L17_P B14_L17_N
GND B14_L6_N B13_IO0 B14_L7_N B14_L7_P
GND B14_L4_P B14_L4_N B14_L9_P B14_L9_N
FPGA kolík svtage
Úroveň
V17
3.3V
W17
3.3V
U15
3.3V
V15
3.3V
–
Země
AB21
3.3V
AB22
3.3V
AA21
3.3V
AA20
3.3V
–
Země
AB20
3.3V
AA19
3.3V
AA18
3.3V
AB18
3.3V
–
Země
T20
3.3V
Y17
3.3V
W22
3.3V
W21
3.3V
–
Země
T21
3.3V
U21
3.3V
Y21
3.3V
Y22
3.3V
www.alinx.com
27 /
Uživatelský manuál ARTIX-7 FPGA Development Board AX7203
PIN49 PIN51 PIN53 PIN55 PIN57 PIN59 PIN61 PIN63 PIN65 PIN67 PIN69 PIN71 PIN73 PIN75 PIN77 PIN79
GND B14_L5_N B14_L5_P B14_L18_N B14_L18_P
GND B13_L17_P B13_L17_N B14_L21_N B14_L21_P
GND B14_L22_P B14_L22_N B14_L24_N B14_L24_P
B14_IO0
R19 P19 U18 U17
T16 U16 P17 N17
P15 R16 R17 P16 P20
Uzemnění 3.3 V 3.3 V 3.3 V 3.3 V Uzemnění 3.3 V 3.3 V 3.3 V 3.3 V Uzemnění 3.3 V 3.3 V 3.3 V 3.3 V 3.3 V
PIN50 PIN52 PIN54 PIN56 PIN58 PIN60 PIN62 PIN64 PIN66 PIN68 PIN70 PIN72 PIN74 PIN76 PIN78 PIN80
GND B14_L12_N B14_L12_P B14_L13_N B14_L13_P
GND B14_L3_N B14_L3_P B14_L20_N B14_L20_P
GND B14_L19_N B14_L19_P B14_L23_P B14_L23_N B14_IO25
W20 W19 Y19 Y18
V22 U22 T18 R18
R14 P14 N13 N14 N15
Zem 3.3V 3.3V 3.3V 3.3V
Zem 3.3V 3.3V 3.3V 3.3V
Zem 3.3V 3.3V 3.3V 3.3V 3.3V
Konektory desky na desku CON3 80kolíkový konektor CON3 se používá k rozšíření normálního IO
BANK15 a BANK16 FPGA. Kromě toho čtyři JTAG signály jsou také připojeny k nosné desce přes konektor CON3. VoltagStandardy BANK15 a BANK16 lze upravit pomocí LDO čipu. Výchozí nainstalované LDO je 3.3 V. Pokud chcete vydávat jiné standardní úrovně, můžete jej nahradit vhodným LDO. Přiřazení kolíků mezi konektory desky a desky CON3
CON1 Pin PIN1 PIN3 PIN5 PIN7
Název signálu
B15_IO0 B16_IO0 B15_L4_P B15_L4_N
FPGA pin J16 F15 G17 G18
svtage Úroveň
Pin CON1
3.3V PIN2
3.3V PIN4
3.3V PIN6
3.3V
PIN8
Název signálu
B15_IO25 B16_IO25 B16_L21_N B16_L21_P
FPGA kolík svtage Úroveň
M17
3.3V
F21
3.3V
A21
3.3V
B21
3.3V
www.alinx.com
28 /
Uživatelský manuál ARTIX-7 FPGA Development Board AX7203
PIN9 PIN11 PIN13 PIN15 PIN17 PIN19 PIN21 PIN23 PIN25 PIN27 PIN29 PIN31 PIN33 PIN35 PIN37 PIN39 PIN41 PIN43 PIN45 PIN47 PIN49 PIN51 PIN53 PIN55 PIN57 PIN59 PIN61 PIN63 PIN65 PIN67 PIN69 PIN71
GND B15_L2_P B15_L2_N B15_L12_P B15_L12_N
GND B15_L11_P B15_L11_N B15_L1_N B15_L1_P
GND B15_L5_P B15_L5_N B15_L3_N B15_L3_P
GND B15_L19_P B15_L19_N B15_L20_P B15_L20_N
GND B15_L14_P B15_L14_N B15_L21_P B15_L21_N
GND B15_L23_P B15_L23_N B15_L22_P B15_L22_N
GND B15_L24_P
G15 G16 J19 H19
J20 J21 G13 H13
J15 H15 H14 J14
K13 K14 M13 L13
L19 L20 K17 J17 L16 K16 L14 L15 M15
Zem 3.3V 3.3V 3.3V 3.3V
Zem 3.3V 3.3V 3.3V 3.3V
Zem 3.3V 3.3V 3.3V 3.3V
Zem 3.3V 3.3V 3.3V 3.3V
Uzemnění 3.3 V 3.3 V 3.3 V 3.3 V Uzemnění 3.3 V 3.3 V 3.3 V 3.3 V Uzemnění 3.3 V
PIN10 PIN12 PIN14 PIN16 PIN18 PIN20 PIN22 PIN24 PIN26 PIN28 PIN30 PIN32 PIN34 PIN36 PIN38 PIN40 PIN42 PIN44 PIN46 PIN48 PIN50 PIN52 PIN54 PIN56 PIN58 PIN60 PIN62 PIN64 PIN66 PIN68 PIN70 PIN72
GND B16_L23_P B16_L23_N B16_L22_P B16_L22_N
GND B16_L24_P B16_L24_N B15_L8_N B15_L8_P
GND B15_L7_N B15_L7_P B15_L9_P B15_L9_N
GND B15_L15_N B15_L15_P B15_L6_N B15_L6_P
GND B15_L13_N B15_L13_P B15_L10_P B15_L10_N
GND B15_L18_P B15_L18_N B15_L17_N B15_L17_P
GND B15_L16_P
E21 D21 E22 D22
G21 G22 G20 H20
H22 J22 K21 K22
M22 N22 H18 H17
K19 K18 M21 L21
N20 M20 N19 N18
M18
Zem 3.3V 3.3V 3.3V 3.3V
Zem 3.3V 3.3V 3.3V 3.3V
Zem 3.3V 3.3V 3.3V 3.3V
Zem 3.3V 3.3V 3.3V 3.3V
Zem 3.3V 3.3V 3.3V 3.3V
Zem 3.3V 3.3V 3.3V 3.3V
Uzemnění 3.3V
www.alinx.com
29 /
Uživatelský manuál ARTIX-7 FPGA Development Board AX7203
PIN73 B15_L24_N
M16
3.3V
PIN74 B15_L16_N
L18
3.3V
PIN75
NC
–
PIN76
NC
–
PIN77 FPGA_TCK
V12
3.3V
PIN78
FPGA_TDI
R13
3.3V
PIN79 FPGA_TDO
U13
3.3V
PIN80 FPGA_TMS
T13
3.3V
Konektory mezi deskami CON4 80kolíkový konektor CON4 se používá k rozšíření normálního IO a GTP
vysokorychlostní datové a hodinové signály FPGA BANK16. VoltagStandard IO portu BANK16 lze upravit pomocí LDO čipu. Výchozí nainstalované LDO je 3.3 V. Pokud chce uživatel vydávat jiné standardní úrovně, může být nahrazen vhodným LDO. Vysokorychlostní datové a hodinové signály GTP jsou na základní desce směrovány přísně diferenciálně. Datové linky mají stejnou délku a jsou udržovány v určitém intervalu, aby se zabránilo rušení signálu. Přiřazení kolíků mezi konektory desky a desky CON4
CON1 PIN PIN1 PIN3 PIN5 PIN7 PIN9 PIN11 PIN13 PIN15 PIN17 PIN19 PIN21 PIN23 PIN25 PIN27 PIN29
Název signálu
NC NC
FPGA kolík svtage Level –
–
CON1 Pin NC NC
NC
–
NC
NC
–
NC
GND NC
–
Zemnící PIN10
–
PIN12
NC
–
PIN14
GND
–
Zemnící PIN16
MGT_TX3_P
D7 Diferenciál PIN18
MGT_TX3_N
C7 Diferenciál PIN20
GND
–
Zemnící PIN22
MGT_RX3_P D9 Diferenciál PIN24
MGT_RX3_N
C9 Diferenciál PIN26
GND
- Přízemní
PIN28
MGT_TX1_P
D5 Diferenciál PIN30
Název signálu FPGA Pin Voltage
Úroveň
–
NC
–
NC
–
NC
–
NC
GND
–
Země
MGT_TX2_P
B6 Diferenciál
MGT_TX2_N
Diferenciál A6
GND
–
Země
MGT_RX2_P
B10 Diferenciál
MGT_RX2_N
Diferenciál A10
GND
–
Země
MGT_TX0_P
B4 Diferenciál
MGT_TX0_N
Diferenciál A4
GND
–
Země
MGT_RX0_P
B8 Diferenciál
www.alinx.com
30 /
Uživatelský manuál ARTIX-7 FPGA Development Board AX7203
PIN31 PIN33 PIN35 PIN37 PIN39 PIN41 PIN43 PIN45 PIN47 PIN49 PIN51 PIN53 PIN55 PIN57 PIN59 PIN61 PIN63 PIN65 PIN67 PIN69 PIN71 PIN73 PIN75 PIN77 PIN79
MGT_TX1_N GND
MGT_RX1_P MGT_RX1_N
GND B16_L5_P B16_L5_N B16_L7_P B16_L7_N
GND B16_L9_P B16_L9_N B16_L11_P B16_L11_N
GND B16_L13_P B16_L13_N B16_L15_P B16_L15_N
GND B16_L17_P B16_L17_N B16_L19_P B16_L19_N
NC
C5 D11 C11 E16 D16 B15 B16 A15 A16 B17 B18 C18 C19 F18 E18 A18 A19 D20 C20 –
Uzemnění diferenciálu
Diferenciální diferenciál
Zem 3.3V 3.3V 3.3V 3.3V
Uzemnění 3.3 V 3.3 V 3.3 V 3.3 V Uzemnění 3.3 V 3.3 V 3.3 V 3.3 V Uzemnění 3.3 V 3.3 V 3.3 V 3.3 V
PIN32 PIN34 PIN36 PIN38 PIN40 PIN42 PIN44 PIN46 PIN48 PIN50 PIN52 PIN54 PIN56 PIN58 PIN60 PIN62 PIN64 PIN66 PIN68 PIN70 PIN72 PIN74 PIN76 PIN78 PIN80
MGT_RX0_N GND
MGT_CLK1_P MGT_CLK1_N
GND B16_L2_P B16_L2_N B16_L3_P B16_L3_N
GND B16_L10_P B16_L10_N B16_L12_P B16_L12_N
GND B16_L14_P B16_L14_N B16_L16_P B16_L16_N
GND B16_L18_P B16_L18_N B16_L20_P B16_L20_N
NC
Diferenciál A8
–
Země
F10 Diferenciál
Diferenciál E10
–
Země
F16
3.3V
E17
3.3V
C14
3.3V
C15
3.3V
–
Země
A13
3.3V
A14
3.3V
D17
3.3V
C17
3.3V
–
Země
E19
3.3V
D19
3.3V
B20
3.3V
A20
3.3V
–
Země
F19
3.3V
F20
3.3V
C22
3.3V
B22
3.3V
–
www.alinx.com
31 /
Uživatelský manuál ARTIX-7 FPGA Development Board AX7203
Část 2.12: Napájení
Základní deska FPGA AC7200 je napájena stejnosměrným proudem 5V přes nosnou desku a je napájena z rozhraní J3, pokud se používá samostatně. Dávejte pozor, abyste nenapájeli současně rozhraní J3 a nosnou desku, aby nedošlo k poškození. Schéma návrhu napájecího zdroje na desce je znázorněno na.
Schéma napájecího zdroje na základní desce
Vývojová deska je napájena +5V a převedena na +3.3V, +1.5V, +1.8V, +1.0V čtyřcestné napájení prostřednictvím čtyř DC/DC napájecího čipu TLV62130RGT. Výstupní proud může být až 3A na kanál. VCCIO je generováno jedním LDOSPX3819M5-3-3. VCCIO napájí hlavně BANK15 a BANK16 FPGA. Uživatelé mohou změnit IO BANK15,16 na jiný objemtage standardy výměnou jejich čipu LDO. 1.5V Generuje objem VTT a VREFtagvyžaduje DDR3 přes TPS51200 TI. 1.8V napájecí zdroj MGTAVTT MGTAVCC pro GTP transceiver je generován čipem TPS74801 TI. Funkce jednotlivých rozvodů energie jsou uvedeny v následující tabulce:
www.alinx.com
32 /
Uživatelský manuál ARTIX-7 FPGA Development Board AX7203
Napájení +1.0V +1.8V +3.3V +1.5V
VREF,VTT(+0.75V) MVCCIP(+3.3V) MGTAVTT(+1.2V)
MGTVCCAUX (+1.8 V)
Funkce FPGA Core Voltage FPGA pomocné svtage, TPS74801 napájecí zdroj VCCIO z Bank0, Bank13 a Bank14 z FPGA, QSIP FLASH, Clock Crystal DDR3, Bank34 a Bank35 z FPGA
DDR3 FPGA Bank15, Bank16 GTP Transceiver Bank216 z FPGA GTP Transceiver Bank216 z FPGA
Protože napájecí zdroj FPGA Artix-7 má požadavek na sekvenci zapnutí, v návrhu obvodu jsme navrhli podle požadavků na napájení čipu a napájení je 1.0 V -> 1.8 V -> (1.5 V, 3.3 V, VCCIO) a 1.0 V-> MGTAVCC -> MGTAVTT, návrh obvodu pro zajištění normálního provozu čipu.
Část 2.13: Strukturní diagram
www.alinx.com
33 /
Uživatelský manuál ARTIX-7 FPGA Development Board AX7203
Část 3: Nosná deska
Část 3.1: Nosná deska Úvod
Prostřednictvím předchozího představení funkce můžete porozumět funkci části nosné desky
1-kanálové rozhraní PCIe x4 pro vysokorychlostní přenos dat 2-kanálové 10/100M/1000M Ethernet rozhraní RJ-45 1-kanálové HDMI rozhraní pro video vstup 1-kanálové HDMI video Výstupní rozhraní 1-kanálové USB Uart Komunikační rozhraní 1 Slot pro SD kartu Rozhraní XADA EEPROM 2-kanálové 40pinové rozšiřující porty JTAG ladicí rozhraní 2 nezávislá tlačítka 4 uživatelská LED kontrolka
www.alinx.com
34 /
Uživatelský manuál ARTIX-7 FPGA Development Board AX7203
Část 3.2: Rozhraní Gigabit Ethernet
Vývojová deska FPGA AX7203 poskytuje uživatelům 2-kanálové
Služba gigabitové síťové komunikace prostřednictvím Micrel KSZ9031RNX
Ethernetový PHY čip. Čip KSZ9031RNX podporuje 10/100/1000 Mbps
síťová přenosová rychlost a komunikuje s FPGA přes GMII
rozhraní. KSZ9031RNX podporuje přizpůsobení MDI/MDX, různé rychlosti
adaptace, adaptace Master/Slave a podpora sběrnice MDIO pro PHY
správa registrů.
KSZ9031RNX zjistí stav úrovně některých konkrétních IO
určit jejich pracovní režim po zapnutí. Tabulka 3-1-1 popisuje
výchozí informace o nastavení po zapnutí čipu GPHY.
Pokyny pro konfiguraci pinů
Hodnota konfigurace
PHYAD[2:0] CLK125_EN
SELRGV AN[1:0] RX Delay TX Delay
MDIO/MDC režim PHY Adresa 3.3 V, 2.5 V, 1.5/1.8 V obj.tage výběr Konfigurace automatického vyjednávání
RX clock 2ns delay TX clock 2ns delay RGMII nebo GMII
PHY Adresa 011 3.3V
(10/100/1000M) adaptivní Delay Delay GMII
Tabulka 3-2-1: Výchozí hodnota konfigurace čipu PHY
Při připojení sítě ke gigabitovému Ethernetu je datový přenos FPGA a PHY čipu KSZ9031RNX komunikován po sběrnici GMII, takt přenosu je 125Mhz. Přijímací hodiny E_RXC jsou poskytovány čipem PHY, vysílací hodiny E_GTXC jsou poskytovány FPGA a data jsou sampvedl na stoupající hraně hodin.
Při připojení sítě k 100M Ethernetu je datový přenos FPGA a PHY čipu KSZ9031RNX komunikován po sběrnici GMII, takt přenosu je 25Mhz. Přijímací hodiny E_RXC jsou poskytovány čipem PHY, vysílací hodiny E_GTXC jsou poskytovány FPGA a data jsou
www.alinx.com
35 /
ARTIX-7 FPGA Development Board AX7203 Uživatelská příručka sampvedl na stoupající hraně hodin.
Obrázek 3-2-1: Schéma rozhraní Gigabit Ethernet
Obrázek 3-3-2: Rozhraní Gigabit Ethernet na desce Carrier
www.alinx.com
36 /
Uživatelský manuál ARTIX-7 FPGA Development Board AX7203
Přiřazení pinů PHY1 čipu Gigabit Ethernet je následující
Název signálu E1_GTXC E1_TXD0 E1_TXD1 E1_TXD2 E1_TXD3 E1_TXEN E1_RXC E1_RXD0 E1_RXD1 E1_RXD2 E1_RXD3 E1_RXDV E1_MDC E1_MDIO E1_RESET
Číslo pinu FPGA E18 C20 D20 A19 A18 F18 B17 A16 B18 C18 C19 A15 B16 B15 D16
Popis PHY1 RGMII vysílací hodiny
PHY1 Odesílání dat bit0 PHY1 Odesílání dat bit1 PHY1 Odesílání dat bit2 PHY1 Odesílání dat bit3 PHY1 Povolení vysílání signálu PHY1 RGMII Hodiny příjmu PHY1 Příjem dat Bit0 PHY1 Příjem dat Bit1 PHY1 Příjem dat Bit2 PHY1 Správa příjmu dat Bit3 PHY1 PHY1 Správa příjmu dat CHY1 PHYXNUMX Data
Resetovací signál PHY1
Přiřazení pinů PHY2 čipu Gigabit Ethernet je následující
Název signálu E2_GTXC E2_TXD0 E2_TXD1 E2_TXD2 E2_TXD3 E2_TXEN E2_RXC E2_RXD0 E2_RXD1 E2_RXD2 E2_RXD3 E2_RXDV E2_MDC E2_MDIO E2_RESET
Číslo pinu FPGA A14 E17 C14 C15 A13 D17 E19 A20 B20 D19 C17 F19 F20 C22 B22
Popis PHY2 RGMII vysílací hodiny
PHY2 Odesílání dat bit0 PHY2 Odesílání dat bit1 PHY2 Odesílání dat bit2 PHY2 Odesílání dat bit3 PHY2 Povolení vysílání signálu PHY2 RGMII Hodiny příjmu PHY2 Příjem dat Bit0 PHY2 Příjem dat Bit1 PHY2 Příjem dat Bit2 PHY2 Správa příjmu dat Bit3 PHY2 PHY2 Správa příjmu dat CHY2 PHYXNUMX Data
Resetovací signál PHY2
www.alinx.com
37 /
Uživatelský manuál ARTIX-7 FPGA Development Board AX7203
Část 3.3: Rozhraní PCIe x4
Vývojová deska FPGA AX7203 poskytuje průmyslové rozhraní PCIe x4 pro vysokorychlostní přenos dat. Rozhraní karty PCIE odpovídá standardním elektrickým specifikacím karty PCIe a lze jej použít přímo na slotu x4 PCIe běžného počítače.
Vysílací a přijímací signály PCIe rozhraní jsou přímo připojeny k GTP transceiveru FPGA. Čtyři kanály signálů TX a RX jsou připojeny k FPGA v diferenciálních signálech a rychlost komunikace jednoho kanálu může dosahovat až 5G bitové šířky pásma. Referenční takt PCIe poskytuje vývojové desce FPGA AX7203 slot PCIe PC s referenční taktovací frekvencí 100Mhz.
Návrhové schéma rozhraní PCIe vývojové desky FPGA AX7203 je na obrázku 3-3-1, kde jsou vysílaný signál TX a signál referenčních hodin CLK zapojeny v režimu AC coupled.
Obrázek 3-3-1: Schéma PCIex4
www.alinx.com
38 /
Uživatelský manuál ARTIX-7 FPGA Development Board AX7203
Obrázek 3-3-2: PCIex4 na desce Carrier
Přiřazení pinů rozhraní PCIex4:
Název signálu
Pin FPGA
PCIE_RX0_P
D11
PCIE_RX0_N
C11
PCIE_RX1_P
B8
PCIE_RX1_N
A8
PCIE_RX2_P
B10
PCIE_RX2_N
A10
PCIE_RX3_P
D9
PCIE_RX3_N
C9
PCIE_TX0_P
D5
PCIE_TX0_N
C5
PCIE_TX1_P
B4
PCIE_TX1_N
A4
PCIE_TX2_P
B6
PCIE_TX2_N
A6
PCIE_TX3_P
D7
PCIE_TX3_N
C7
PCIE_CLK_P
F10
PCIE_CLK_N
E10
Popis Kanál PCIE 0 Příjem dat Pozitivní Kanál PCIE 0 Příjem dat Negativní Kanál PCIE 1 Příjem dat Pozitivní Kanál PCIE 1 Příjem dat Negativní Kanál PCIE 2 Příjem dat Pozitivní Kanál PCIE 2 Příjem dat Negativní Kanál PCIE 3 Příjem dat Pozitivní Kanál PCIE 3 Příjem dat Negativní Kanál 0 Přenos dat Pozitivní Kanál PCIE 0 Přenos dat Negativní Kanál PCIE 1 Přenos dat Pozitivní Kanál PCIE 1 Přenos dat Negativní Kanál PCIE 2 Přenos dat Pozitivní Kanál PCIE 2 Přenos dat Negativní Kanál PCIE 3 Přenos dat Pozitivní Kanál PCIE 3 Přenos dat Negativní
Referenční hodiny PCIE Pozitivní Referenční hodiny PCIE Negativní
www.alinx.com
39 /
Uživatelský manuál ARTIX-7 FPGA Development Board AX7203
Část 3.4: Výstupní rozhraní HDMI
Výstupní rozhraní HDMI, vyberte kódovací čip Silion Image SIL9134 HDMI (DVI), podporuje výstup až 1080P@60Hz, podporuje 3D výstup.
Konfigurační rozhraní IIC SIL9134 je také připojeno k IO FPGA. SIL9134 je inicializován a řízen programováním FPGA. Hardwarové připojení výstupního rozhraní HDMI je znázorněno na obrázku 3-4-1.
Obrázek 3-4-1: Schéma výstupu HDMI
Obrázek 3-4-1: Výstup HDMI na desce Carrier
www.alinx.com
40 /
Uživatelský manuál ARTIX-7 FPGA Development Board AX7203
Přiřazení vstupního pinu HDMI:
Název signálu 9134_nRESET
9134_CLK 9134_HS 9134_VS 9134_DE 9134_D[0] 9134_D[1] 9134_D[2] 9134_D[3] 9134_D[4] 9134_D[5] 9134_D[6] 9134_D 7_D[9134] 8_D[9134] 9_D[ 9134] 10_D[9134] 11_D[9134] 12_D[9134] 13_D[9134] 14_D[9134] 15_D[9134] 16_D[9134] 17_D[9134] [18] [9134D 19] [9134] 20_D[9134] [21D 9134] [22] 9134] 23_D[XNUMX]
FPGA Pin J19 M13 T15 T14 V13 V14 H14 J14 K13 K14 L13 L19 L20 K17 J17 L16 K16 L14 L15 M15 M16 L18 M18 N18 N19 M20 N20 L21 M21
www.alinx.com
41 /
Uživatelský manuál ARTIX-7 FPGA Development Board AX7203
Část 3.5: Vstupní rozhraní HDMI
Výstupní rozhraní HDMI, vyberte dekodérový čip Silion Image SIL9013 HDMI, podporuje vstup až 1080P@60Hz a podporuje výstup dat v různých formátech.
Konfigurační rozhraní IIC SIL9013 je připojeno k IO FPGA. SIL9013 je inicializován a řízen programováním FPGA. Hardwarové připojení vstupního rozhraní HDMI je znázorněno na obrázku 3-5-1.
Obrázek 3-5-1: Schéma vstupu HDMI
Obrázek 3-5-2: Vstup HDMI na desce Carrier
www.alinx.com
42 /
Uživatelský manuál ARTIX-7 FPGA Development Board AX7203
Přiřazení vstupního pinu HDMI:
Název signálu 9013_nRESET
9013_CLK 9013_HS 9013_VS 9013_DE 9013_D[0] 9013_D[1] 9013_D[2] 9013_D[3] 9013_D[4] 9013_D[5] 9013_D[6] 9013_D 7_D[9013] 8_D[9013] 9_D[ 9013] 10_D[9013] 11_D[9013] 12_D[9013] 13_D[9013] 14_D[9013] 15_D[9013] 16_D[9013] 17_D[9013] [18] [9013D 19] [9013] 20_D[9013] [21D 9013] [22] 9013] 23_D[XNUMX]
Číslo kolíku FPG H19 K21 K19 K18 H17 H18 N22 M22 K22 J22 H22 H20 G20 G22 G21 D22 E22 D21 E21 B21 A21 F21 M17 J16 F15 G17 G18 G15 G16
www.alinx.com
43 /
Uživatelský manuál ARTIX-7 FPGA Development Board AX7203
Část 3.6: Slot pro SD kartu
Karta SD (Secure Digital Memory Card) je paměťová karta založená na procesu polovodičové paměti flash. Byl dokončen v roce 1999 japonským konceptem Panasonic a účastníci Toshiba a SanDisk ze Spojených států provedli značný výzkum a vývoj. V roce 2000 tyto společnosti založily SD Association (Secure Digital Association), která má silnou sestavu a přitahuje velké množství prodejců. Patří mezi ně IBM, Microsoft, Motorola, NEC, Samsung a další. Díky těmto předním výrobcům se SD karty staly nejpoužívanější paměťovou kartou ve spotřebitelských digitálních zařízeních.
SD karta je velmi běžné úložné zařízení. Rozšířená SD karta podporuje režim SPI a režim SD. Použitá SD karta je MicroSD karta. Schematický diagram je znázorněn na obrázku 3-6-1.
Obrázek 3-6-1: Schéma SD karty
www.alinx.com
44 /
Uživatelský manuál ARTIX-7 FPGA Development Board AX7203
Obrázek 3-6-2: Slot pro kartu SD na desce Carrier
Přiřazení pinů slotu SD karty:
Název signálu SD_CLK SD_CMD SD_CD_N SD_DAT0 SD_DAT1 SD_DAT2 SD_DAT3
Režim SD
FPGA PIN AB12 AB11 F14 AA13 AB13 Y13 AA14
Část 3.7: USB na sériový port
Vývojová deska FPGA AX7203 obsahuje čip USB-UAR od Silicon Labs CP2102GM. Rozhraní USB využívá rozhraní MINI USB. Lze jej připojit k USB portu horního PC pro sériovou datovou komunikaci pomocí USB kabelu. Schematický diagram návrhu obvodu USB Uart je znázorněn na obrázku 3-7-1:
www.alinx.com
45 /
ARTIX-7 FPGA Development Board AX7203 Uživatelská příručka Obrázek 3-7-1: Schéma USB na sériový port
Obrázek 3-7-2: USB na sériový port na desce Carrier
Dva indikátory LED (LED3 a LED4) jsou nastaveny pro signál sériového portu a sítotisk na desce plošných spojů je TX a RX, což znamená, že sériový port vysílá nebo přijímá data, jak je znázorněno na následujícím obrázku 3-3-3
Obrázek 3-7-3: Schéma LED indikátorů komunikace sériového portu
www.alinx.com
46 /
Uživatelský manuál ARTIX-7 FPGA Development Board AX7203
Přiřazení pinů USB k sériovému portu:
Název signálu UART1_RXD UART1_TXD
FPGA PIN P20 N15
Část 3.8: EEPROM 24LC04
Nosná deska AX7013 obsahuje EEPROM, model 24LC04, a má kapacitu 4Kbit (2*256*8bit). Skládá se ze dvou 256bajtových bloků a komunikuje přes sběrnici IIC. Palubní EEPROM se má naučit komunikovat se sběrnicí IIC. Signál I2C EEPROM je připojen k portu BANK14 IO na straně FPGA. Obrázek 3-8-1 níže ukazuje návrh EEPROM
Obrázek 3-8-1: Schéma EEPROM
Obrázek 3-8-2: EEPROM na desce Carrier
www.alinx.com
47 /
Uživatelský manuál ARTIX-7 FPGA Development Board AX7203
Přiřazení pinů EEPROM
Síťový název EEPROM_I2C_SCL EEPROM_I2C_SDA
FPGA PIN F13 E14
Část 3.9: Rozšiřující záhlaví
Na nosné desce jsou vyhrazeny dva standardní 0.1pinové rozšiřující porty J40 a J11 s roztečí 13 palce, které se používají pro připojení modulů ALINX nebo externího obvodu navrženého uživatelem. Rozšiřující port má 40 signálů, z toho 1-kanálové 5V napájení, 2-kanálové 3.3V napájení, 3-kanálové uzemnění a 34 IO. Nepřipojujte IO přímo k 5V zařízení, aby nedošlo ke spálení FPGA. Pokud chcete připojit 5V zařízení, musíte připojit čip pro převod úrovní.
Rezistor 33 ohmů je zapojen do série mezi rozšiřující port a připojení FPGA, aby chránil FPGA před externím vol.tage nebo aktuální. Obvod rozšiřujícího portu (J11) je znázorněn na obrázku 3-9-1.
Obrázek 3-9-1: Schéma rozšiřující hlavičky J11
www.alinx.com
48 /
Uživatelský manuál ARTIX-7 FPGA Development Board AX7203
Obrázek 3-9-2 popisuje rozšiřující port J4 na nosné desce. Pin1 a Pin2 rozšiřujícího portu jsou již označeny na desce.
Obrázek 3-9-2: Rozšiřující záhlaví J11 na desce Carrier
J11 Přiřazení kolíku expanzní hlavy
Číslo PIN
Pin FPGA
Číslo PIN
Pin FPGA
1
GND
2
+5V
3
P16
4
R17
5
R16
6
P15
7
N17
8
P17
9
U16
10
T16
11
U17
12
U18
13
P19
14
R19
15
V18
16
V19
17
U20
18
V20
19
AA9
20
AB10
21
AA10
22
AA11
23
W10
24
V10
25
Y12
26
Y11
27
W12
28
W11
29
AA15
30
AB15
31
Y16
32
AA16
33
AB16
34
AB17
35
W14
36
Y14
37
GND
38
GND
39
+3.3V
40
+3.3V
www.alinx.com
49 /
Uživatelský manuál ARTIX-7 FPGA Development Board AX7203
Obrázek 3-9-3: Schéma rozšiřující hlavičky J13
Obrázek 3-9-4 popisuje rozšiřující port J13 na nosné desce. Pin1 a Pin2 rozšiřujícího portu jsou již označeny na desce.
Obrázek 3-9-4: Rozšiřující záhlaví J13 na nosné desce
J13 Přiřazení kolíku expanzní hlavy
Číslo PIN
Pin FPGA
1
GND
3
W16
5
V17
7
U15
Číslo PIN 2 4 6 8
FPGA Pin +5V W15 W17 V15
www.alinx.com
50 /
Uživatelský manuál ARTIX-7 FPGA Development Board AX7203
9
AB21
10
AB22
11
AA21
12
AA20
13
AB20
14
AA19
15
AA18
16
AB18
17
T20
18
Y17
19
W22
20
W21
21
T21
22
U21
23
Y21
24
Y22
25
W20
26
W19
27
Y19
28
Y18
29
V22
30
U22
31
T18
32
R18
33
R14
34
P14
35
N13
36
N14
37
GND
38
GND
39
+3.3V
40
+3.3V
Část 3.10: JTAG Rozhraní
AJTAG rozhraní je vyhrazeno na nosné desce FPGA AX7203 pro stahování programů nebo firmwaru FPGA do FLASH. Aby se zabránilo poškození čipu FPGA způsobenému připojením za provozu, je k J.de přidána ochranná diodaTAG signál, aby bylo zajištěno, že zvtagSignál je v rozsahu akceptovaném FPGA, aby nedošlo k poškození čipu FPGA.
Obrázek 3-10-1: JTAG Schéma rozhraní
www.alinx.com
51 /
Uživatelský manuál ARTIX-7 FPGA Development Board AX7203
Obrázek 3-10-2: JTAG Rozhraní na nosné desce
Dejte pozor, abyste nevyměnili za provozu, když JTAG kabel je zapojen a odpojen.
Část 3.11: Rozhraní XADC (ve výchozím nastavení není nainstalováno)
Nosná deska AX7203 má rozšířené rozhraní konektoru XADC a konektor používá dvouřadý kolík s roztečí 2×8 0.1 palce. Rozhraní XADC rozšiřuje tři páry diferenciálních vstupních rozhraní ADC na 12bitový 1Msps analogově-digitální převodník FPGA. Jeden pár diferenciálních rozhraní je připojen k vyhrazenému diferenciálnímu analogovému vstupnímu kanálu VP/VN FPGA a další dva páry jsou diferenciálně připojeny k pomocným analogovým vstupním kanálům (analogový kanál 0 a analogový kanál 9). Obrázek 3-11-1 ukazuje antialiasingový filtr navržený pro tři rozdílové vstupy XADC.
Obrázek 3-11-1: Schéma filtru Anti-Aliasing
www.alinx.com
52 /
Uživatelský manuál ARTIX-7 FPGA Development Board AX7203
Obrázek 3-11-2: Schéma konektoru XADC
Obrázek 3-11-3: Konektor XADC na desce Carrier
Přiřazení pinů XADC
Rozhraní XADC
Vstup pinů FPGA amplituda
Popis
12 56 910
VP_0 : L10 VN_0 : M9 AD9P : J15 AD9N : H15 AD0P : H13 AD0N : G13
Vstupní kanál XADC specifický pro FPGA od špičky ke špičce
Od vrcholu k vrcholu 1V Od vrcholu k vrcholu 1V
Vstupní kanál XADC s podporou FPGA 9 (lze použít jako normální IO)
Vstupní kanál XADC s podporou FPGA 0 (lze použít jako normální IO)
Část 3.12: klíče
Nosná deska FPGA AX7203 obsahuje dva uživatelské klíče KEY1~KEY2. Všechny klíče jsou připojeny k normálnímu IO FPGA. Klíč je aktivní nízko. Po stisku tlačítka se vstup IO objtage pole FPGA je nízké. Pokud není stisknuto žádné tlačítko, vstup IO vstup objtage FPGA je vysoké. Obvod klíčové části je znázorněn na obrázku 3-12-1.
www.alinx.com
53 /
Uživatelský manuál ARTIX-7 FPGA Development Board AX7203
Obrázek 3-12-1: Schéma klíče
Obrázek 3-13-2: Dvě klávesy na desce Carrier
klíče Pin Assignment
Síťový název KEY1 KEY2
FPGA PIN J21 E13
Část 3.13: Světlo LED
Na nosné desce FPGA AX7203 je sedm červených LED diod, z nichž jedna je indikátor napájení (PWR), dvě jsou indikátory příjmu a vysílání dat USB Uart a čtyři indikátory LED uživatelů (LED1~LED4). Když je deska zapnutá, indikátor napájení se rozsvítí; Uživatelské LED1~LED4 jsou připojeny k normálnímu IO FPGA. Když IO svtagPři připojení k uživatelské LED je nakonfigurována nízká úroveň, uživatelská LED se rozsvítí. Když je připojený IO svtage je nakonfigurován jako vysoká úroveň, uživatelská LED zhasne. The
www.alinx.com
54 /
Uživatelský manuál ARTIX-7 FPGA Development Board AX7203
schematický diagram hardwarového připojení uživatelských LED je znázorněn na obrázku 3-13-1.
Obrázek 3-13-1: Schéma uživatelských LED
Obrázek 3-13-2: Uživatelské LED na desce Carrier
Přiřazení pinů uživatelských LED světel
Název signálu LED1 LED2 LED3 LED4
FPGA PIN B13 C13 D14 D15
Část 3.14: Napájení
Příkon objtage vývojové desky FPGA AX7203 je DC12V. Vývojová deska také podporuje napájení z PCIe rozhraní a podporuje přímé napájení z napájení šasi ATX (12V).
www.alinx.com
55 /
Uživatelský manuál ARTIX-7 FPGA Development Board AX7203
Obrázek 3-14-1: Způsob napájení pro desku FPGA AX7203 Nosná deska FPGA převádí +12V vol.tage do čtyřcestného napájení +5V, +3.3V, +1.8V a +1.2V prostřednictvím 4kanálového napájecího čipu DC/DC MP1482. Napájecí zdroj +5 V na nosné desce FPGA navíc napájí základní desku FPGA AC7100B přes konektor mezi deskami. Návrh napájecího zdroje na rozšíření je znázorněn na obrázku 3-14-2.
Obrázek 3-14-2: Schéma napájení na desce Carrier
www.alinx.com
56 /
ARTIX-7 Vývojová deska FPGA AX7203 Uživatelská příručka Obrázek 3-14-3: Obvod napájení na desce Carrier
www.alinx.com
57 /
Dokumenty / zdroje
 |
Vývojová deska FPGA ALINX AX7203 [pdfUživatelská příručka AX7203 FPGA Development Board, AX7203, FPGA Development Board, Development Board, Board |
