AX7203 Bord għall-Iżvilupp FPGA
Informazzjoni dwar il-Prodott
ARTIX-7 FPGA Bord għall-Iżvilupp AX7203 Manwal għall-Utent
| Verżjoni | Rev 1.2 |
|---|---|
| Data | 2023-02-23 |
| Rilaxx Sa | Rachel Zhou |
| Deskrizzjoni | L-Ewwel Ħruġ |
Parti 1: Introduzzjoni tal-Bord tal-Iżvilupp tal-FPGA
Il-bord ta 'żvilupp AX7203 FPGA huwa bord ewlieni + trasportatur
pjattaforma tal-bord li tippermetti żvilupp sekondarju konvenjenti
bl-użu tal-bord tal-qalba. Huwa juża inter-bord ta 'veloċità għolja
konnettur bejn il-bord tal-qalba u l-bord tal-ġarr.
Il-bord tal-ġarr AX7203 jipprovdi diversi interfaces periferali,
inklużi:
- 1 interface PCIex4
- 2 Interfaces Gigabit Ethernet
- 1 Interfaċċja tal-output HDMI
- 1 Interfaċċja tad-dħul HDMI
- 1 Interface Uart
- 1 Slot tal-karta SD
- Interface tal-konnettur XADC (mhux installat b'mod awtomatiku)
- Header ta 'espansjoni 2-way 40-pin
- Xi ċwievet
- LED
- Ċirkwit EEPROM
Parti 2: Introduzzjoni tal-Bord tal-Core AC7200
Il-bord tal-qalba AC7200 huwa bbażat fuq is-serje ARTIX-7 200T ta' XILINX
AC7200-2FGG484I. Huwa bord tal-qalba ta 'prestazzjoni għolja adattat għal
komunikazzjoni tad-data b'veloċità għolja, ipproċessar ta 'immaġni tal-vidjo, u
akkwist tad-dejta b'veloċità għolja.
Il-karatteristiċi ewlenin tal-bord tal-qalba AC7200 jinkludu:
- Żewġ biċċiet taċ-ċipep MT41J256M16HA-125 DDR3 ta' MICRON b'
kapaċità ta '4Gbit kull wieħed, li jipprovdi wisa' tal-bus data 32-bit u sa
25Gb jaqra/tikteb bandwidth tad-dejta bejn FPGA u DDR3. - 180 port IO standard ta 'livell 3.3V
- 15 port IO standard ta 'livell 1.5V
- 4 pari ta 'sinjali differenzjali RX/TX ta' veloċità għolja GTP
- It-tul ugwali u r-rotta tal-ipproċessar differenzjali bejn il-
Ċippa FPGA u l-interface - Daqs kompatt ta '45 * 55 (mm)
Istruzzjonijiet għall-Użu tal-Prodott
Biex tuża l-Bord ta ' l-Iżvilupp ARTIX-7 FPGA AX7203, segwi dawn
passi:
- Qabbad il-bord tal-qalba u l-bord tal-ġarr bl-użu tal-veloċità għolja
konnettur inter-bord. - Jekk meħtieġ, installa l-interface XADC billi tuża l-provduta
konnettur. - Qabbad kwalunkwe periferali mixtieqa mal-interfaces disponibbli mixgħula
il-bord tal-ġarr, bħal tagħmir PCIex4, Gigabit Ethernet
apparati, apparati HDMI, apparati Uart, karti SD, jew esterni
headers ta' espansjoni. - Qawwa fuq il-bord tal-iżvilupp billi tuża l-qawwa xierqa
provvista.
ARTIX-7 Bord għall-Iżvilupp FPGA
AX7203
Manwal għall-Utent
ARTIX-7 FPGA Bord għall-Iżvilupp AX7203 Manwal għall-Utent
Rekord tal-Verżjoni
Verżjoni Rev 1.2
Data 2023-02-23
Rilaxx Minn Rachel Zhou
Deskrizzjoni L-Ewwel Ħruġ
www.alinx.com
2 / 57
ARTIX-7 FPGA Bord għall-Iżvilupp AX7203 Manwal għall-Utent
Werrej
Rekord tal-Verżjoni …………………………………………………………………………………2 Parti 1: Introduzzjoni tal-Bord tal-Iżvilupp tal-FPGA …………… …………… 6 Parti 2: Introduzzjoni tal-Bord Ewlieni AC7200 …………………………………………..9
Parti 2.1: Ċippa FPGA ………………………………………………………………… 10 Parti 2.2: Kristall Differenzjali Attiv ………………………………………… …………..12 Parti 2.3: Arloġġ Differenzjali Attiv ta’ 200Mhz ……………………………………12 Parti 2.4: Kristall Differenzjali Attiv ta’ 148.5Mhz …………………………….. 13 Parti 2.5: DDR3 DRAM ………………………………………………………………15 Parti 2.6: QSPI Flash …………………………………… ……………………………19 Parti 2.7: Dawl LED fuq Bord tal-Qofol …………………………………………. 21 Parti 2.8: Buttuna Irrisettja …………………………………………………………………… 22 Parti 2.9: JTAG Interface …………………………………………………………………… 23 Parti 2.10: Interface tal-Enerġija fuq il-Bord tal-Qofol ……………………………. 24 Parti 2.11: Konnetturi Bord għal Bord ……………………………………….. 25 Parti 2.12: Provvista tal-Enerġija ………………………………………………… …………32 Parti 2.13: Dijagramma tal-Istruttura ……………………………………………………..33 Parti 3: Bord tal-ġarr ……………………………… ………………………………………. 34 Parti 3.1: Carrier board Introduzzjoni ………………………………………… 34 Parti 3.2: Interface Gigabit Ethernet ………………………………………… 35 Parti 3.3: Interface PCIe x4 ……………………………………………………….. 38 Parti 3.4: Interface tal-output HDMI ………………………………………… ………….40 Parti 3.5: Interfaċċja tal-input HDMI ……………………………………………………42 Parti 3.6: Slot tal-Kard SD …………………………… ………………………………………… 44 Parti 3.7: USB għal Port Serjali ……………………………………………………….45 Parti 3.8: EEPROM 24LC04 … …………………………………………………….47 Parti 3.9: Intestatura ta’ Espansjoni ……………………………………………………… 48 Parti 3.10: JTAG Interface ………………………………………………………. 51
www.alinx.com
3 / 57
ARTIX-7 FPGA Bord għall-Iżvilupp AX7203 Manwal għall-Utent
Parti 3.11: Interfaċċja XADC (mhux installata awtomatikament) …………….. 52 Parti 3.12: ċwievet ……………………………………………………………… …………53 Parti 3.13: Dawl LED ………………………………………………………………… 54 Parti 3.14: Provvista tal-Enerġija …………… ……………………………………55
www.alinx.com
4 / 57
ARTIX-7 FPGA Bord għall-Iżvilupp AX7203 Manwal għall-Utent
Din il-pjattaforma ta 'żvilupp ARTIX-7 FPGA (Modulu: AX7203) tadotta l-modalità tal-bord tal-qalba + bord tal-ġarr, li huwa konvenjenti għall-utenti biex jużaw il-bord tal-qalba għall-iżvilupp sekondarju.
Fid-disinn tal-bord tal-ġarr, estendejna rikkezza ta 'interfaces għall-utenti, bħal interface 1 PCIex4, 2 interfaces Gigabit Ethernet, 1 interface HDMI Output, 1 interface HDMI Input, Interface Uart, slot għal karta SD eċċ. Jissodisfa r-rekwiżiti tal-utent għal skambju ta 'dejta b'veloċità għolja PCIe, proċessar ta' trażmissjoni tal-vidjo u kontroll industrijali. Hija pjattaforma ta 'żvilupp ARTIX-7 FPGA "Versatili". Jipprovdi l-possibbiltà għal trażmissjoni tal-vidjo b'veloċità għolja, pre-validazzjoni u wara l-applikazzjoni tan-netwerk u l-komunikazzjoni tal-fibra u l-ipproċessar tad-dejta. Dan il-prodott huwa adattat ħafna għal studenti, inġiniera u gruppi oħra involuti fl-iżvilupp ARTIX-7FPGA.
www.alinx.com
5 / 57
ARTIX-7 FPGA Bord għall-Iżvilupp AX7203 Manwal għall-Utent
Parti 1: Introduzzjoni tal-Bord tal-Iżvilupp tal-FPGA
L-istruttura kollha tal-bord ta 'żvilupp AX7203 FPGA tintiret mill-mudell tal-bord tal-qalba konsistenti tagħna + bord tal-ġarr. Jintuża konnettur inter-bord ta 'veloċità għolja bejn il-bord tal-qalba u l-bord tal-ġarr.
Il-bord tal-qalba huwa magħmul prinċipalment minn FPGA + 2 DDR3 + QSPI FLASH, li twettaq il-funzjonijiet ta 'proċessar ta' data b'veloċità għolja u ħażna ta 'FPGA, qari u kitba ta' data b'veloċità għolja bejn FPGA u żewġ DDR3s, wisa 'bit tad-data hija 32 bit, u l-bandwidth tas-sistema kollha hija sa 25Gb. /s (800M * 32bit); Iż-żewġ kapaċitajiet DDR3 huma sa 8Gbit, li jissodisfa l-ħtieġa għal buffers għoljin waqt l-ipproċessar tad-dejta. L-FPGA magħżula hija ċ-ċippa XC7A200T tas-serje ARTIX-7 ta 'XILINX, f'pakkett BGA 484. Il-frekwenza tal-komunikazzjoni bejn l-XC7A200T u d-DDR3 tilħaq 400Mhz u r-rata tad-dejta hija 800Mhz, li tissodisfa bis-sħiħ il-ħtiġijiet tal-ipproċessar tad-dejta b'ħafna kanali b'veloċità għolja. Barra minn hekk, l-FPGA XC7A200T fih erba 'transceivers GTP ta' veloċità għolja b'veloċitajiet sa 6.6Gb/s għal kull kanal, li jagħmilha ideali għal komunikazzjonijiet bil-fibra ottika u komunikazzjonijiet tad-dejta PCIe.
Il-bord tal-ġarr AX7203 jespandi l-interface periferali għani tiegħu, inkluż 1 interface PCIex4, 2 interfaces Gigabit Ethernet, 1 interface HDMI Output, 1 interface HDMI Input, 1 Interface Uart, 1 slot għall-karta SD, interface tal-konnettur XADC, espansjoni 2-way 40-pin header, xi ċwievet, LED u ċirkwit EEPROM.
www.alinx.com
6 / 57
ARTIX-7 FPGA Bord għall-Iżvilupp AX7203 Manwal għall-Utent
Figura 1-1-1: Id-Dijagramma Skematika tal-AX7203 Permezz ta' din id-dijagramma, tista' tara l-interfaces u l-funzjonijiet li fih il-Bord ta' Żvilupp FPGA AX7203: Bord tal-qalba Artix-7 FPGA
Il-bord tal-qalba jikkonsisti minn XC7A200T + 8Gb DDR3 + 128Mb QSPI FLASH. Hemm żewġ kristalli differenzjali Sitime LVDS ta 'preċiżjoni għolja, wieħed f'200MHz u l-ieħor f'125MHz, li jipprovdu input stabbli ta' arloġġ għal sistemi FPGA u moduli GTP. Interface PCIe x1 b'4 kanal Jappoġġja l-istandard PCI Express 2.0, jipprovdi interface ta 'trasmissjoni ta' data b'veloċità għolja PCIe x4, rata ta 'komunikazzjoni ta' kanal wieħed sa 5GBaud Interface Gigabit Ethernet 2-kanali Interface RJ-45 Iċ-ċippa tal-interface Gigabit Ethernet tuża ċ-ċippa PHY Ethernet KSZ9031RNX ta 'Micrel biex jipprovdu servizzi ta' komunikazzjoni tan-netwerk lill-utenti.
www.alinx.com
7 / 57
ARTIX-7 FPGA Bord għall-Iżvilupp AX7203 Manwal għall-Utent
Iċ-ċippa KSZ9031RNX tappoġġja rati ta 'trażmissjoni tan-netwerk ta' 10/100/1000 Mbps; full duplex u adattivi. Interfaċċja tal-Output HDMI b'kanal 1 Iċ-ċippa ta 'kodifikazzjoni HDMI SIL9134 ta' Silion Image hija magħżula biex tappoġġja l-output sa 1080P@60Hz u tappoġġja l-output 3D. Interfaċċja ta 'Input HDMI ta' kanal 1 Iċ-ċippa ta 'decoder HDMI SIL9013 ta' Silion Image hija magħżula, li tappoġġja input sa 1080P@60Hz u tappoġġja l-output tad-dejta f'formati differenti. 1-kanal Uart għal interface USB 1 Uart għal interface USB għall-komunikazzjoni mal-kompjuter għad-debugging tal-utent. Iċ-ċippa tal-port tas-serje hija ċ-ċippa USB-UAR ta 'Silicon Labs CP2102GM, u l-interface USB hija l-interface USB MINI. Detentur tal-karta Mikro SD 1-port Detentur tal-karta Mikro SD, appoġġ għall-mod SD u l-mod SPI EEPROM Abbord interface IIC EEPROM 24LC04 Port ta 'espansjoni b'2-way 40-pin Port ta' espansjoni ta '2mm żift 40-way 2.54-pin 1mm jista' jiġi konness ma 'diversi ALINX moduli (kamera binokulari, skrin LCD TFT, modulu AD b'veloċità għolja, eċċ.). Il-port ta 'espansjoni fih provvista ta' enerġija ta 'kanal 5 2V, provvista ta' enerġija ta '3.3V 3 kanali, art 34 mod, port XNUMX IOs. JTAG Interface A standard ta' spazjar ta' 10-pin 0.1inch JTAG portijiet għat-tniżżil u d-debugging tal-programm FPGA. ċwievet 2 ċwievet; Ċavetta reset 1 (fuq il-bord tal-qalba) Dawl LED 5 LEDs tal-utent (1 fuq il-bord tal-qalba u 4 fuq il-bord tal-ġarr)
www.alinx.com
8 / 57
ARTIX-7 FPGA Bord għall-Iżvilupp AX7203 Manwal għall-Utent
Parti 2: Introduzzjoni tal-Bord tal-Core AC7200
AC7200 (mudell tal-bord tal-qalba, l-istess hawn taħt) Bord tal-qalba FPGA, huwa bbażat fuq is-serje ARTIX-7 ta 'XILINX 200T AC7200-2FGG484I. Huwa bord tal-qalba ta 'prestazzjoni għolja b'veloċità għolja, bandwidth għoli u kapaċità għolja. Huwa adattat għal komunikazzjoni ta 'dejta b'veloċità għolja, ipproċessar ta' immaġni tal-vidjo, akkwist ta 'dejta b'veloċità għolja, eċċ.
Dan il-bord tal-qalba AC7200 juża żewġ biċċiet taċ-ċippa MT41J256M16HA-125 DDR3 ta 'MICRON, kull DDR għandu kapaċità ta' 4Gbit; żewġ ċipep DDR huma magħquda f'wisa 'tal-bus tad-dejta ta' 32 bit, u l-faxxa tal-frekwenza tad-dejta tal-qari/tikteb bejn FPGA u DDR3 hija sa 25Gb; konfigurazzjoni bħal din tista 'tissodisfa l-ħtiġijiet ta' ipproċessar ta 'dejta ta' bandwidth għoli.
Il-bord tal-qalba AC7200 jespandi 180 port IO standard ta 'livell 3.3V, 15-il port IO standard ta' livell 1.5V, u 4 pari ta 'sinjali differenzjali RX/TX ta' veloċità għolja GTP. Għal utenti li jeħtieġu ħafna IO, dan il-bord ewlieni se jkun għażla tajba. Barra minn hekk, ir-rotot bejn iċ-ċippa FPGA u l-interface huwa tul ugwali u proċessar differenzjali, u d-daqs tal-bord tal-qalba huwa biss 45 * 55 (mm), li huwa adattat ħafna għal żvilupp sekondarju.
www.alinx.com
9 / 57
ARTIX-7 Bord għall-Iżvilupp FPGA AX7203 Manwal għall-Utent AC7200 Bord tal-qalba (Front View)
Bord tal-qalba AC7200 (wara View)
Parti 2.1: Ċippa FPGA
Kif imsemmi hawn fuq, il-mudell FPGA li nużaw huwa AC7200-2FGG484I, li jappartjeni għas-serje Artix-7 ta 'Xilinx. Il-grad tal-veloċità huwa 2, u l-grad tat-temperatura huwa grad tal-industrija. Dan il-mudell huwa pakkett FGG484 b'484 pin. Xilinx ARTIX-7 FPGA chip ismijiet regoli kif hawn taħt
Id-Definizzjoni tal-Mudell Speċifiku taċ-Ċippa tas-Serje ARTIX-7
www.alinx.com
10 /
ARTIX-7 FPGA Bord għall-Iżvilupp AX7203 Manwal għall-Utent
Ċippa FPGA abbord Il-parametri ewlenin taċ-ċippa FPGA AC7200 huma kif ġej
Isem Ċelloli Loġiċi
Flieli CLB flip-flops Blokk RAMkb DSP Slices
PCIe Gen2 XADC
GTP Transceiver Veloċità Grad
Grad tat-Temperatura
Parametri speċifiċi 215360 33650 269200 13140 740 1
1 XADC, 12bit, 1Mbps AD 4 GTP6.6Gb/s max -2 Industrijali
Sistema ta 'provvista ta' enerġija FPGA Artix-7 Provvisti ta 'enerġija FPGA huma V , CCINT V , CCBRAM V , CCAUX VCCO, VMGTAVCC u V . MGTAVTT VCCINT huwa l-pin tal-provvista tal-enerġija tal-qalba tal-FPGA, li jeħtieġ li jkun imqabbad ma '1.0V; VCCBRAM huwa l-pin tal-provvista tal-enerġija tar-RAM tal-blokka FPGA, qabbad ma '1.0V; VCCAUX huwa pin awżiljarju tal-provvista tal-enerġija FPGA, qabbad 1.8V; VCCO huwa l-voltage ta
www.alinx.com
11 /
ARTIX-7 FPGA Bord għall-Iżvilupp AX7203 Manwal għall-Utent
kull BANK ta 'FPGA, inklużi BANK0, BANK13 ~ 16, BANK34 ~ 35. Fuq il-bord tal-qalba AC7200 FPGA, BANK34 u BANK35 jeħtieġ li jkunu konnessi ma 'DDR3, il-voltagIl-konnessjoni tal-BANK hija 1.5V, u l-voltage ta 'BANK ieħor huwa 3.3V. Il-VCCO ta 'BANK15 u BANK16 huwa mħaddem mill-LDO, u jista' jinbidel billi tissostitwixxi ċ-ċippa LDO. VMGTAVCC huwa l-provvista voltage tat-transceiver GTP intern FPGA, imqabbad ma '1.0V; VMGTAVTT huwa t-terminazzjoni voltage tat-transceiver GTP, imqabbad ma '1.2V.
Is-sistema Artix-7 FPGA teħtieġ li s-sekwenza tal-power-up titħaddem minn VCCINT, imbagħad VCCBRAM, imbagħad VCCAUX, u finalment VCCO. Jekk VCCINT u VCCBRAM għandhom l-istess voltage, jistgħu jitħaddmu fl-istess ħin. L-ordni tal-poter outages hija maqluba. Is-sekwenza tal-power-up tat-transceiver GTP hija VCCINT, imbagħad VMGTAVCC, imbagħad VMGTAVTT. Jekk VCCINT u VMGTAVCC għandhom l-istess voltage, jistgħu jitħaddmu fl-istess ħin. Is-sekwenza tal-power-off hija biss l-oppost tas-sekwenza tal-power-on.
Parti 2.2: Kristall Differenzjali Attiv
Il-bord tal-qalba AC7200 huwa mgħammar b'żewġ kristalli differenzjali attivi Sitime, wieħed huwa 200MHz, il-mudell huwa SiT9102-200.00MHz, l-arloġġ prinċipali tas-sistema għal FPGA u użat biex jiġġenera arloġġ ta 'kontroll DDR3; l-ieħor huwa 125MHz, mudell huwa SiT9102 -125MHz, input ta 'arloġġ ta' referenza għal transceivers GTP.
Parti 2.3: Arloġġ Differenzjali Attiv ta '200Mhz
G1 fil-Figura 3-1 huwa l-kristall differenzjali attiv 200M li jipprovdi s-sors tal-arloġġ tas-sistema tal-bord tal-iżvilupp. L-output tal-kristall huwa konness mal-pin MRCC tal-arloġġ globali BANK34 (R4 u T4) tal-FPGA. Dan l-arloġġ differenzjali ta '200Mhz jista' jintuża biex isuq il-loġika tal-utent fl-FPGA. L-utenti jistgħu jikkonfiguraw il-PLLs u d-DCMs ġewwa l-FPGA biex jiġġeneraw arloġġi ta 'frekwenzi differenti.
www.alinx.com
12 /
ARTIX-7 FPGA Bord għall-Iżvilupp AX7203 Manwal għall-Utent
200Mhz Attiva Differenzjali Crystal Skematika
200Mhz Crystal Differenzjali Attiv fuq il-Bord tal-Qofol
200Mhz Differenzjali Arloġġ Pin Assenjazzjoni
Isem tas-Sinjal SYS_CLK_P SYS_CLK_N
FPGA PIN R4 T4
Parti 2.4: 148.5Mhz Crystal Differenzjali Attiv
G2 huwa l-kristall differenzjali attiv ta '148.5Mhz, li huwa l-arloġġ tad-dħul ta' referenza pprovdut lill-modulu GTP ġewwa l-FPGA. L-output tal-kristall huwa konness mal-pinnijiet tal-arloġġ GTP BANK216 MGTREFCLK0P (F6) u MGTREFCLK0N (E6) tal-FPGA.
www.alinx.com
13 /
ARTIX-7 FPGA Bord għall-Iżvilupp AX7203 Manwal għall-Utent
148.5Mhz Attiva Differenzjali Crystal Skematika
1148.5Mhz Crystal Differenzjali Attiv fuq il-Bord tal-Qofol
125Mhz Differenzjali Arloġġ Pin Assenjazzjoni
Isem nett
PIN FPGA
MGT_CLK0_P
F6
MGT_CLK0_N
E6
www.alinx.com
14 /
ARTIX-7 FPGA Bord għall-Iżvilupp AX7203 Manwal għall-Utent
Parti 2.5: DDR3 DRAM
Il-bord tal-qalba FPGA AC7200 huwa mgħammar b'żewġ ċipep DDR4 Micron 512Gbit (3MB), mudell MT41J256M16HA-125 (kompatibbli ma 'MT41K256M16HA-125). Id-DDR3 SDRAM għandha veloċità operattiva massima ta '800MHz (rata tad-dejta 1600Mbps). Is-sistema tal-memorja DDR3 hija konnessa direttament mal-interface tal-memorja tal-BANK 34 u BANK35 tal-FPGA. Il-konfigurazzjoni speċifika tad-DDR3 SDRAM tidher fit-Tabella 4-1.
Bit Numru U5,U6
Mudell taċ-ċippa MT41J256M16HA-125
Kapaċità 256M x 16bit
Fabbrika Micron
Konfigurazzjoni DDR3 SDRAM
Id-disinn tal-ħardwer tad-DDR3 jeħtieġ konsiderazzjoni stretta tal-integrità tas-sinjal. Aħna ikkunsidrajna bis-sħiħ ir-reżistenza tat-tqabbil/terminal, il-kontroll tal-impedenza tat-traċċa, u l-kontroll tat-tul tat-traċċa fid-disinn taċ-ċirkwit u d-disinn tal-PCB biex niżguraw tħaddim stabbli u b'veloċità għolja ta 'DDR3.
L-Iskema tad-DDR3 DRAM
www.alinx.com
15 /
ARTIX-7 FPGA Bord għall-Iżvilupp AX7203 Manwal għall-Utent
Id-DDR3 fuq il-Core Board
Assenjazzjoni tal-pin DDR3 DRAM:
Isem nett
Isem tal-PIN FPGA
DDR3_DQS0_P
IO_L3P_T0_DQS_AD5P_35
DDR3_DQS0_N DDR3_DQS1_P DDR3_DQS1_N DDR3_DQS2_P DDR3_DQS2_N DDR3_DQS3_P DDR3_DQS3_N
DDR3_DQ[0] DDR3_DQ [1] DDR3_DQ [2] DDR3_DQ [3] DDR3_DQ [4] DDR3_DQ [5]
IO_L3N_T0_DQS_AD5N_35 IO_L9P_T1_DQS_AD7P_35 IO_L9N_T1_DQS_AD7N_35
IO_L15P_T2_DQS_35 IO_L15N_T2_DQS_35 IO_L21P_T3_DQS_35 IO_L21N_T3_DQS_35 IO_L2P_T0_AD12P_35 IO_L5P_T0_AD13P_35 IO_L1N_T0_AD4N_35
IO_L6P_T0_35 IO_L2N_T0_AD12N_35 IO_L5N_T0_AD13N_35
www.alinx.com
FPGA P/N E1 D1 K2 J2 M1 L1 P5 P4 C2 G1 A1 F3 B2 F1
16 /
ARTIX-7 FPGA Bord għall-Iżvilupp AX7203 Manwal għall-Utent
DDR3_DQ [6]
IO_L1P_T0_AD4P_35
B1
DDR3_DQ [7]
IO_L4P_T0_35
E2
DDR3_DQ [8]
IO_L11P_T1_SRCC_35
H3
DDR3_DQ [9]
IO_L11N_T1_SRCC_35
G3
DDR3_DQ [10]
IO_L8P_T1_AD14P_35
H2
DDR3_DQ [11]
IO_L10N_T1_AD15N_35
H5
DDR3_DQ [12]
IO_L7N_T1_AD6N_35
J1
DDR3_DQ [13]
IO_L10P_T1_AD15P_35
J5
DDR3_DQ [14]
IO_L7P_T1_AD6P_35
K1
DDR3_DQ [15]
IO_L12P_T1_MRCC_35
H4
DDR3_DQ [16]
IO_L18N_T2_35
L4
DDR3_DQ [17]
IO_L16P_T2_35
M3
DDR3_DQ [18]
IO_L14P_T2_SRCC_35
L3
DDR3_DQ [19]
IO_L17N_T2_35
J6
DDR3_DQ [20]
IO_L14N_T2_SRCC_35
K3
DDR3_DQ [21]
IO_L17P_T2_35
K6
DDR3_DQ [22]
IO_L13N_T2_MRCC_35
J4
DDR3_DQ [23]
IO_L18P_T2_35
L5
DDR3_DQ [24]
IO_L20N_T3_35
P1
DDR3_DQ [25]
IO_L19P_T3_35
N4
DDR3_DQ [26]
IO_L20P_T3_35
R1
DDR3_DQ [27]
IO_L22N_T3_35
N2
DDR3_DQ [28]
IO_L23P_T3_35
M6
DDR3_DQ [29]
IO_L24N_T3_35
N5
DDR3_DQ [30]
IO_L24P_T3_35
P6
DDR3_DQ [31]
IO_L22P_T3_35
P2
DDR3_DM0
IO_L4N_T0_35
D2
DDR3_DM1
IO_L8N_T1_AD14N_35
G2
DDR3_DM2
IO_L16N_T2_35
M2
DDR3_DM3
IO_L23N_T3_35
M5
DDR3_A[0]
IO_L11N_T1_SRCC_34
AA4
DDR3_A[1]
IO_L8N_T1_34
AB2
DDR3_A[2]
IO_L10P_T1_34
AA5
DDR3_A[3]
IO_L10N_T1_34
AB5
DDR3_A[4]
IO_L7N_T1_34
AB1
DDR3_A[5]
IO_L6P_T0_34
U3
www.alinx.com
17 /
ARTIX-7 FPGA Bord għall-Iżvilupp AX7203 Manwal għall-Utent
DDR3_A[6] DDR3_A[7] DDR3_A[8] DDR3_A[9] DDR3_A[10] DDR3_A[11] DDR3_A[12] DDR3_A[13] DDR3_A[14] DDR3_BA[0] DDR3_BA[1] DDR3_BA[2] DDR3_A[0] DDR3_3_S[3] DDR3_CAS DDR3_WE DDR3_ODT DDR3_RESET DDR3_CLK_P DDRXNUMX_CLK_N DDRXNUMX_CKE
IO_L5P_T0_34 IO_L1P_T0_34 IO_L2N_T0_34 IO_L2P_T0_34 IO_L5N_T0_34 IO_L4P_T0_34 IO_L4N_T0_34 IO_L1N_T0_34 IO_L6N_T0_VREF_34 IO_L9N_T1_DQS_34 IO_L9P_T1_DQS_34 IO_L11P_T1_SRCC_34 IO_L8P_T1_34 IO_L12P_T1_MRCC_34 IO_L12N_T1_MRCC_34 IO_L7P_T1_34 IO_L14N_T2_SRCC_34 IO_L15P_T2_DQS_34 IO_L3P_T0_DQS_34 IO_L3N_T0_DQS_34 IO_L14P_T2_SRCC_34
W1 T1 V2 U2 Y1 W2 Y2 U1 V3 AA3 Y3 Y4 AB3 V4 W4 AA1 U5 W6 R3 R2 T5
www.alinx.com
18 /
ARTIX-7 FPGA Bord għall-Iżvilupp AX7203 Manwal għall-Utent
Parti 2.6: QSPI Flash
Il-bord tal-qalba FPGA AC7200 huwa mgħammar b'FLASH QSPI wieħed 128MBit, u l-mudell huwa W25Q256FVEI, li juża l-vol CMOS 3.3Vtage standard. Minħabba n-natura mhux volatili ta 'QSPI FLASH, jista' jintuża bħala apparat tal-but għas-sistema biex taħżen l-immaġni tal-but tas-sistema. Dawn l-immaġini jinkludu prinċipalment FPGA bit files, kodiċi tal-applikazzjoni ARM, kodiċi tal-applikazzjoni tal-qalba u data oħra tal-utent files. Il-mudelli speċifiċi u l-parametri relatati tal-QSPI FLASH huma murija.
Pożizzjoni U8
Mudell N25Q128
Kapaċità 128M Bit
Fabbrika Numonyx
QSPI FLASH Speċifikazzjoni
QSPI FLASH huwa konness mal-labar dedikati ta 'BANK0 u BANK14 taċ-ċippa FPGA. Il-pin ta 'l-arloġġ huwa konness ma' CCLK0 ta 'BANK0, u sinjali oħra ta' għażla ta 'dejta u ċippa huma konnessi ma' pins D00 ~ D03 u FCS ta 'BANK14 rispettivament. Juri l-konnessjoni tal-ħardwer tal-QSPI Flash.
QSPI Flash Skematiku QSPI Flash assenjazzjonijiet tal-pin:
www.alinx.com
19 /
ARTIX-7 FPGA Bord għall-Iżvilupp AX7203 Manwal għall-Utent
Isem Net QSPI_CLK QSPI_CS QSPI_DQ0 QSPI_DQ1 QSPI_DQ2 QSPI_DQ3
Isem PIN FPGA CCLK_0
IO_L6P_T0_FCS_B_14 IO_L1P_T0_D00_MOSI_14 IO_L1N_T0_D01_DIN_14
IO_L2P_T0_D02_14 IO_L2N_T0_D03_14
FPGA P/N L12 T19 P22 R22 P21 R21
QSPI fuq il-Core Board
www.alinx.com
20 /
ARTIX-7 FPGA Bord għall-Iżvilupp AX7203 Manwal għall-Utent
Parti 2.7: Dawl LED fuq Core Board
Hemm 3 dwal LED ħomor fuq il-bord tal-qalba AC7200 FPGA, li waħda minnhom hija d-dawl indikatur tal-qawwa (PWR), wieħed huwa d-dawl LED tal-konfigurazzjoni (MAGĦMUL), u wieħed huwa d-dawl LED tal-utent. Meta l-bord tal-qalba jitħaddem, l-indikatur tal-qawwa se jdawwal; meta l-FPGA jiġi kkonfigurat, l-LED tal-konfigurazzjoni se jdawwal. Id-dawl LED tal-utent huwa konness mal-IO tal-BANK34, l-utent jista 'jikkontrolla d-dawl mixgħul u mitfi mill-programm. Meta l-IO voltage konnessi mal-utent LED huwa għoli, l-utent LED huwa mitfi. Meta l-konnessjoni IO voltage huwa baxx, l-LED tal-utent se jkun mixgħul. Id-dijagramma skematika tal-konnessjoni tal-ħardwer tad-dawl LED hija murija:
Dwal LED fuq bord tal-qalba Skematika
Dwal LED fuq il-Core Board User LEDs Pin Assignment
Isem tas-Sinjal LED1
Isem tal-Pin FPGA IO_L15N_T2_DQS_34
Numru tal-Pin FPGA W5
Deskrizzjoni Utent LED
www.alinx.com
21 /
ARTIX-7 FPGA Bord għall-Iżvilupp AX7203 Manwal għall-Utent
Parti 2.8: Buttuna Irrisettja
Hemm buttuna reset fuq il-bord tal-qalba AC7200 FPGA. Il-buttuna reset hija konnessa mal-IO normali tal-BANK34 taċ-ċippa FPGA. L-utent jista 'juża din il-buttuna ta' reset biex inizjalizza l-programm FPGA. Meta l-buttuna hija ppressata fid-disinn, is-sinjal voltage input għal IO huwa baxx, u s-sinjal reset huwa validu; meta l-buttuna ma tkunx ippressata, l-input tas-sinjal għal IO huwa għoli. Id-dijagramma skematika tal-konnessjoni tal-buttuna reset hija murija:
Irrisettja Button Skematika
Buttuna Reset fuq il-Core Board Assenjazzjoni tal-pin tal-buttuna Irrisettja
Isem tas-Sinjal RESET_N
Isem tal-Pin ZYNQ IO_L17N_T2_34
ZYNQ Pin Numru T6
Deskrizzjoni reset tas-sistema FPGA
www.alinx.com
22 /
ARTIX-7 FPGA Bord għall-Iżvilupp AX7203 Manwal għall-Utent
Parti 2.9: JTAG Interface
Il-JTAG socket tat-test J1 huwa riżervat fuq il-bord tal-qalba AC7200 għal JTAG tniżżel u debugging meta l-bord tal-qalba jintuża waħdu. Il-figura hija l-parti skematika tal-JTAG port, li jinvolvi TMS, TDI, TDO, TCK. , GND, + 3.3V dawn is-sitt sinjali.
JTAG Skematika tal-Interface Il-JTAG interface J1 fuq il-bord tal-qalba AC7200 FPGA juża toqba tat-test b'ringiela waħda b'6-pin 2.54mm. Jekk għandek bżonn tuża l-JTAG konnessjoni biex tiddibaggja fuq il-bord tal-qalba, għandek bżonn issaldja header tal-pin b'6 pins b'ringiela waħda. turi l-JTAG interface J1 fuq il-bord tal-qalba AC7200 FPGA.
JTAG Interface fuq Core Board
www.alinx.com
23 /
ARTIX-7 FPGA Bord għall-Iżvilupp AX7203 Manwal għall-Utent
Parti 2.10: Interface tal-Enerġija fuq il-Bord Core
Sabiex il-bord tal-qalba AC7200 FPGA jaħdem waħdu, il-bord tal-qalba huwa riżervat bl-interface tal-enerġija 2PIN (J3). Meta l-utent iforni l-enerġija lill-bord tal-qalba permezz tal-interface tal-enerġija 2PIN (J3), ma jistax jitħaddem permezz tal-bord tal-ġarr. Inkella, jista 'jseħħ kunflitt attwali.
Interface tal-Enerġija fuq il-Bord tal-Qofol
www.alinx.com
24 /
ARTIX-7 FPGA Bord għall-Iżvilupp AX7203 Manwal għall-Utent
Parti 2.11: Konnetturi Bord għal Bord
Il-bord tal-qalba għandu total ta 'erba' konnetturi bord għal abbord b'veloċità għolja. Il-bord tal-qalba juża erba 'konnetturi inter-bord ta' 80 pin biex jgħaqqad mal-bord tal-ġarr. Il-port IO tal-FPGA huwa konness mal-erba 'konnetturi permezz ta' rotta differenzjali. L-ispazjar tal-brilli tal-konnetturi huwa 0.5mm, daħħal mal-bord għall-konnetturi abbord fuq il-bord tal-ġarr għal komunikazzjoni tad-dejta b'veloċità għolja.
Il-bord tal-qalba għandu total ta 'erba' konnetturi bord għal abbord b'veloċità għolja. Il-bord tal-qalba juża erba 'konnetturi inter-bord ta' 80 pin biex jgħaqqad mal-bord tal-ġarr. Il-port IO tal-FPGA huwa konness mal-erba 'konnetturi permezz ta' rotta differenzjali. L-ispazjar tal-brilli tal-konnetturi huwa 0.5mm, daħħal mal-bord għall-konnetturi abbord fuq il-bord tal-ġarr għal komunikazzjoni tad-dejta b'veloċità għolja.
Konnetturi Bord għal Bord CON1 Il-konnetturi minn bord għal bord ta' 80 pin CON1, li jintużaw biex jgħaqqdu
bil-provvista tal-enerġija VCCIN (+ 5V) u art fuq il-bord tal-ġarr, testendi l-IOs normali tal-FPGA. Għandu jiġi nnutat hawnhekk li 15-il pin ta 'CON1 huma konnessi mal-port IO ta' BANK34, minħabba li l-konnessjoni BANK34 hija konnessa ma 'DDR3. Għalhekk, il-voltagL-istandard tal-IOs kollha ta 'dan il-BANK34 huwa 1.5V. Assenjazzjoni tal-Brilli tal-Bord għall-Konnetturi tal-Bord CON1
CON1 Pin PIN1 PIN3 PIN5 PIN7 PIN9
Isem tas-Sinjal
VCCIN VCCIN VCCIN VCCIN GND
FPGA Pin VoltagLivell e
–
+5V
–
+5V
–
+5V
–
+5V
–
Art
CON1 Pin PIN2 PIN4 PIN6 PIN8 PIN10
Isem tas-Sinjal
VCCIN VCCIN VCCIN VCCIN
GND
FPGA Pin VoltagLivell e
–
+5V
–
+5V
–
+5V
–
+5V
–
Art
www.alinx.com
25 /
ARTIX-7 FPGA Bord għall-Iżvilupp AX7203 Manwal għall-Utent
PIN11 PIN13 PIN15 PIN17 PIN19 PIN21 PIN23 PIN25 PIN27 PIN29 PIN31 PIN33 PIN35 PIN37 PIN39 PIN41 PIN43 PIN45 PIN47 PIN49 PIN51 PIN53 PIN55 PIN57 PIN59 PIN61 PIN63 PIN65 PIN67 PIN69 PIN71
NC NC NC NC GND B13_L5_P B13_L5_N B13_L7_P B13_L7_P GND B13_L3_P B13_L3_N B34_L23_P B34_L23_N GND B34_L18_N B34_L18_N B34_L19_P B34_L19_P B16_L1_L16_1 N XADC_VP NC NC GND B16_L4_N B16_L4_P B16_L6_N BXNUMX_LXNUMX_P GND BXNUMX_LXNUMX_N
Y13 AA14 AB11 AB12 AA13 AB13 Y8 Y7 AA6 Y6 V7 W7 M9 L10 F14 F13 E14 E13 D15
Art 3.3V 3.3V 3.3V 3.3V Art 3.3V 3.3V 1.5V 1.5V Art 1.5V 1.5V 1.5V 1.5V Art ADC ADC Art 3.3V 3.3V 3.3V 3.3V Art
PIN12 PIN14 PIN16 PIN18 PIN20 PIN22 PIN24 PIN26 PIN28 PIN30 PIN32 PIN34 PIN36 PIN38 PIN40 PIN42 PIN44 PIN46 PIN48 PIN50 PIN52 PIN54 PIN56 PIN58 PIN60 PIN62 PIN64 PIN66 PIN68 PIN70 PIN72
NC NC B13_L4_P B13_L4_N GND B13_L1_P B13_L1_N B13_L2_P B13_L2_N GND B13_L6_P B13_L6_N B34_L20_P B34_L20_N GND B34_L21_L34_L21_L34_L22_L34_L22_34_L L25_N GND NC B34_L24 B34_L24_P BXNUMX_LXNUMX_N GND NC NC NC NC GND NC
AA15 AB15 Y16 AA16 AB16 AB17 W14 Y14 AB7 AB6 V8 V9 AA8 AB8 –
3.3V 3.3V Art 3.3V 3.3V 3.3V 3.3V Art 3.3V 3.3V 1.5V 1.5V Art 1.5V 1.5V 1.5V 1.5V Art
U7
1.5V
W9
1.5V
Y9
1.5V
–
Art
–
–
–
–
–
–
–
–
–
Art
–
–
www.alinx.com
26 /
ARTIX-7 FPGA Bord għall-Iżvilupp AX7203 Manwal għall-Utent
Konnetturi Bord għal Bord CON2 L-header ta 'konnessjoni femminili ta' 80 pin CON2 jintuża biex jestendi n-normal
IO tal-BANK13 u BANK14 tal-FPGA. Il-voltagL-istandards taż-żewġ BANK huma 3.3V. Assenjazzjoni tal-Brilli tal-Bord għall-Konnetturi tal-Bord CON2
CON1 Pin
Isem tas-Sinjal
PIN1 B13_L16_P
PIN3 B13_L16_N
PIN5 B13_L15_P
PIN7 B13_L15_N
PIN9
GND
PIN11 B13_L13_P
PIN13 B13_L13_N
PIN15 B13_L12_P
PIN17 B13_L12_N
PIN19
GND
PIN21 B13_L11_P
PIN23 B13_L11_N
PIN25 B13_L10_P
PIN27 B13_L10_N
PIN29
GND
PIN31 B13_L9_N
PIN33 B13_L9_P
PIN35 B13_L8_N
PIN37 B13_L8_P
PIN39
GND
PIN41 B14_L11_N
PIN43 B14_L11_P
PIN45 B14_L14_N
PIN47 B14_L14_P
FPGA Pin W15 W16 T14 T15 V13 V14 W11 W12 Y11 Y12 V10 W10 AA11 AA10 AB10 AA9 V20 U20 V19 V18
Voltage Livell 3.3V 3.3V 3.3V 3.3V Art 3.3V 3.3V 3.3V 3.3V Art 3.3V 3.3V 3.3V 3.3V Art 3.3V 3.3V 3.3V 3.3V Art 3.3V 3.3V 3.3V 3.3V XNUMXV XNUMXV
CON1 Pin PIN2 PIN4 PIN6 PIN8 PIN10 PIN12 PIN14 PIN16 PIN18 PIN20 PIN22 PIN24 PIN26 PIN28 PIN30 PIN32 PIN34 PIN36 PIN38 PIN40 PIN42 PIN44 PIN46 PIN48
Isem tas-Sinjal
B14_L16_P B14_L16_N B13_L14_P B13_L14_N
GND B14_L10_P B14_L10_N B14_L8_N B14_L8_P
GND B14_L15_N B14_L15_P B14_L17_P B14_L17_N
GND B14_L6_N B13_IO0 B14_L7_N B14_L7_P
GND B14_L4_P B14_L4_N B14_L9_P B14_L9_N
FPGA Pin Voltage
Livell
V17
3.3V
W17
3.3V
U15
3.3V
V15
3.3V
–
Art
AB21
3.3V
AB22
3.3V
AA21
3.3V
AA20
3.3V
–
Art
AB20
3.3V
AA19
3.3V
AA18
3.3V
AB18
3.3V
–
Art
T20
3.3V
Y17
3.3V
W22
3.3V
W21
3.3V
–
Art
T21
3.3V
U21
3.3V
Y21
3.3V
Y22
3.3V
www.alinx.com
27 /
ARTIX-7 FPGA Bord għall-Iżvilupp AX7203 Manwal għall-Utent
PIN49 PIN51 PIN53 PIN55 PIN57 PIN59 PIN61 PIN63 PIN65 PIN67 PIN69 PIN71 PIN73 PIN75 PIN77 PIN79
GND B14_L5_N B14_L5_P B14_L18_N B14_L18_P
GND B13_L17_P B13_L17_N B14_L21_N B14_L21_P
GND B14_L22_P B14_L22_N B14_L24_N B14_L24_P
B14_IO0
R19 P19 U18 U17
T16 U16 P17 N17
P15 R16 R17 P16 P20
Art 3.3V 3.3V 3.3V 3.3V Art 3.3V 3.3V 3.3V 3.3V Art 3.3V 3.3V 3.3V 3.3V 3.3V
PIN50 PIN52 PIN54 PIN56 PIN58 PIN60 PIN62 PIN64 PIN66 PIN68 PIN70 PIN72 PIN74 PIN76 PIN78 PIN80
GND B14_L12_N B14_L12_P B14_L13_N B14_L13_P
GND B14_L3_N B14_L3_P B14_L20_N B14_L20_P
GND B14_L19_N B14_L19_P B14_L23_P B14_L23_N B14_IO25
W20 W19 Y19 Y18
V22 U22 T18 R18
R14 P14 N13 N14 N15
Art 3.3V 3.3V 3.3V 3.3V
Art 3.3V 3.3V 3.3V 3.3V
Art 3.3V 3.3V 3.3V 3.3V 3.3V
Konnetturi Bord għal Bord CON3 Il-konnettur 80-pin CON3 jintuża biex jestendi l-IO normali tal-
BANK15 u BANK16 tal-FPGA. Barra minn hekk, erba’ JTAG is-sinjali huma wkoll konnessi mal-bord tal-ġarr permezz tal-konnettur CON3. Il-voltagL-istandards ta' BANK15 u BANK16 jistgħu jiġu aġġustati b'ċippa LDO. L-LDO installat default huwa 3.3V. Jekk trid toħroġ livelli standard oħra, tista 'tissostitwiha b'LDO adattat. Assenjazzjoni tal-Brilli tal-Bord għall-Konnetturi tal-Bord CON3
CON1 Pin PIN1 PIN3 PIN5 PIN7
Isem tas-Sinjal
B15_IO0 B16_IO0 B15_L4_P B15_L4_N
FPGA Pin J16 F15 G17 G18
VoltagLivell e
CON1 Pin
3.3V PIN2
3.3V PIN4
3.3V PIN6
3.3V
PIN8
Isem tas-Sinjal
B15_IO25 B16_IO25 B16_L21_N B16_L21_P
FPGA Pin VoltagLivell e
M17
3.3V
F21
3.3V
A21
3.3V
B21
3.3V
www.alinx.com
28 /
ARTIX-7 FPGA Bord għall-Iżvilupp AX7203 Manwal għall-Utent
PIN9 PIN11 PIN13 PIN15 PIN17 PIN19 PIN21 PIN23 PIN25 PIN27 PIN29 PIN31 PIN33 PIN35 PIN37 PIN39 PIN41 PIN43 PIN45 PIN47 PIN49 PIN51 PIN53 PIN55 PIN57 PIN59 PIN61 PIN63 PIN65 PIN67 PIN69 PIN71
GND B15_L2_P B15_L2_N B15_L12_P B15_L12_N
GND B15_L11_P B15_L11_N B15_L1_N B15_L1_P
GND B15_L5_P B15_L5_N B15_L3_N B15_L3_P
GND B15_L19_P B15_L19_N B15_L20_P B15_L20_N
GND B15_L14_P B15_L14_N B15_L21_P B15_L21_N
GND B15_L23_P B15_L23_N B15_L22_P B15_L22_N
GND B15_L24_P
G15 G16 J19 H19
J20 J21 G13 H13
J15 H15 H14 J14
K13 K14 M13 L13
L19 L20 K17 J17 L16 K16 L14 L15 M15
Art 3.3V 3.3V 3.3V 3.3V
Art 3.3V 3.3V 3.3V 3.3V
Art 3.3V 3.3V 3.3V 3.3V
Art 3.3V 3.3V 3.3V 3.3V
Art 3.3V 3.3V 3.3V 3.3V Art 3.3V 3.3V 3.3V 3.3V Art 3.3V
PIN10 PIN12 PIN14 PIN16 PIN18 PIN20 PIN22 PIN24 PIN26 PIN28 PIN30 PIN32 PIN34 PIN36 PIN38 PIN40 PIN42 PIN44 PIN46 PIN48 PIN50 PIN52 PIN54 PIN56 PIN58 PIN60 PIN62 PIN64 PIN66 PIN68 PIN70 PIN72
GND B16_L23_P B16_L23_N B16_L22_P B16_L22_N
GND B16_L24_P B16_L24_N B15_L8_N B15_L8_P
GND B15_L7_N B15_L7_P B15_L9_P B15_L9_N
GND B15_L15_N B15_L15_P B15_L6_N B15_L6_P
GND B15_L13_N B15_L13_P B15_L10_P B15_L10_N
GND B15_L18_P B15_L18_N B15_L17_N B15_L17_P
GND B15_L16_P
E21 D21 E22 D22
G21 G22 G20 H20
H22 J22 K21 K22
M22 N22 H18 H17
K19 K18 M21 L21
N20 M20 N19 N18
M18
Art 3.3V 3.3V 3.3V 3.3V
Art 3.3V 3.3V 3.3V 3.3V
Art 3.3V 3.3V 3.3V 3.3V
Art 3.3V 3.3V 3.3V 3.3V
Art 3.3V 3.3V 3.3V 3.3V
Art 3.3V 3.3V 3.3V 3.3V
Art 3.3V
www.alinx.com
29 /
ARTIX-7 FPGA Bord għall-Iżvilupp AX7203 Manwal għall-Utent
PIN73 B15_L24_N
M16
3.3V
PIN74 B15_L16_N
L18
3.3V
PIN75
NC
–
PIN76
NC
–
PIN77 FPGA_TCK
V12
3.3V
PIN78
FPGA_TDI
R13
3.3V
PIN79 FPGA_TDO
U13
3.3V
PIN80 FPGA_TMS
T13
3.3V
Konnetturi Bord għal Bord CON4 Il-konnettur CON80 ta '4 Pin jintuża biex jestendi l-IO u l-GTP normali
dejta b'veloċità għolja u sinjali tal-arloġġ tal-FPGA BANK16. Il-voltagL-istandard tal-port IO ta 'BANK16 jista' jiġi aġġustat b'ċippa LDO. L-LDO installat default huwa 3.3V. Jekk l-utent irid joħroġ livelli standard oħra, jista 'jiġi sostitwit b'LDO adattat. Id-dejta b'veloċità għolja u s-sinjali tal-arloġġ tal-GTP huma strettament differenzjali mgħoddija fuq il-bord tal-qalba. Il-linji tad-dejta huma ugwali fit-tul u jinżammu f'ċertu intervall biex jipprevjenu interferenza tas-sinjal. Assenjazzjoni tal-Brilli tal-Bord għall-Konnetturi tal-Bord CON4
CON1 Pin PIN1 PIN3 PIN5 PIN7 PIN9 PIN11 PIN13 PIN15 PIN17 PIN19 PIN21 PIN23 PIN25 PIN27 PIN29
Isem tas-Sinjal
NC NC
FPGA Pin Voltage Livell –
–
CON1 Pin NC NC
NC
–
NC
NC
–
NC
GND NC
–
Art PIN10
–
PIN12
NC
–
PIN14
GND
–
Art PIN16
MGT_TX3_P
D7 Differenzjali PIN18
MGT_TX3_N
C7 Differenzjali PIN20
GND
–
Art PIN22
MGT_RX3_P D9 Differenzjali PIN24
MGT_RX3_N
C9 Differenzjali PIN26
GND
– L-art
PIN28
MGT_TX1_P
D5 Differenzjali PIN30
Isem tas-Sinjal FPGA Pin Voltage
Livell
–
NC
–
NC
–
NC
–
NC
GND
–
Art
MGT_TX2_P
B6 Differenzjali
MGT_TX2_N
A6 Differenzjali
GND
–
Art
MGT_RX2_P
B10 Differenzjali
MGT_RX2_N
A10 Differenzjali
GND
–
Art
MGT_TX0_P
B4 Differenzjali
MGT_TX0_N
A4 Differenzjali
GND
–
Art
MGT_RX0_P
B8 Differenzjali
www.alinx.com
30 /
ARTIX-7 FPGA Bord għall-Iżvilupp AX7203 Manwal għall-Utent
PIN31 PIN33 PIN35 PIN37 PIN39 PIN41 PIN43 PIN45 PIN47 PIN49 PIN51 PIN53 PIN55 PIN57 PIN59 PIN61 PIN63 PIN65 PIN67 PIN69 PIN71 PIN73 PIN75 PIN77 PIN79
MGT_TX1_N GND
MGT_RX1_P MGT_RX1_N
GND B16_L5_P B16_L5_N B16_L7_P B16_L7_N
GND B16_L9_P B16_L9_N B16_L11_P B16_L11_N
GND B16_L13_P B16_L13_N B16_L15_P B16_L15_N
GND B16_L17_P B16_L17_N B16_L19_P B16_L19_N
NC
C5 D11 C11 E16 D16 B15 B16 A15 A16 B17 B18 C18 C19 F18 E18 A18 A19 D20 C20 –
Art Differenzjali
Differenzjali Differenzjali
Art 3.3V 3.3V 3.3V 3.3V
Art 3.3V 3.3V 3.3V 3.3V Art 3.3V 3.3V 3.3V 3.3V Art 3.3V 3.3V 3.3V 3.3V
PIN32 PIN34 PIN36 PIN38 PIN40 PIN42 PIN44 PIN46 PIN48 PIN50 PIN52 PIN54 PIN56 PIN58 PIN60 PIN62 PIN64 PIN66 PIN68 PIN70 PIN72 PIN74 PIN76 PIN78 PIN80
MGT_RX0_N GND
MGT_CLK1_P MGT_CLK1_N
GND B16_L2_P B16_L2_N B16_L3_P B16_L3_N
GND B16_L10_P B16_L10_N B16_L12_P B16_L12_N
GND B16_L14_P B16_L14_N B16_L16_P B16_L16_N
GND B16_L18_P B16_L18_N B16_L20_P B16_L20_N
NC
A8 Differenzjali
–
Art
F10 Differenzjali
E10 Differenzjali
–
Art
F16
3.3V
E17
3.3V
C14
3.3V
C15
3.3V
–
Art
A13
3.3V
A14
3.3V
D17
3.3V
C17
3.3V
–
Art
E19
3.3V
D19
3.3V
B20
3.3V
A20
3.3V
–
Art
F19
3.3V
F20
3.3V
C22
3.3V
B22
3.3V
–
www.alinx.com
31 /
ARTIX-7 FPGA Bord għall-Iżvilupp AX7203 Manwal għall-Utent
Parti 2.12: Provvista tal-Enerġija
Il-bord tal-qalba AC7200 FPGA huwa mħaddem minn DC5V permezz tal-bord tal-ġarr, u huwa mħaddem mill-interface J3 meta jintuża waħdu. Jekk jogħġbok oqgħod attent li ma tfornix l-enerġija mill-interface J3 u l-bord tal-ġarr fl-istess ħin biex tevita ħsara. Id-dijagramma tad-disinn tal-provvista tal-enerġija fuq il-bord tidher fi.
Provvista tal-Enerġija fuq skematika tal-bord tal-qalba
Il-bord tal-iżvilupp huwa mħaddem minn + 5V u kkonvertit għal + 3.3V, + 1.5V, + 1.8V, + 1.0V provvista ta 'enerġija b'erba' direzzjonijiet permezz ta 'erba' ċippa ta 'provvista ta' enerġija DC/DC TLV62130RGT. Il-kurrent tal-ħruġ jista 'jkun sa 3A għal kull kanal. VCCIO huwa ġġenerat minn LDOSPX3819M5-3-3 wieħed. VCCIO prinċipalment iforni l-enerġija lil BANK15 u BANK16 tal-FPGA. L-utenti jistgħu jibdlu l-IO ta 'BANK15,16 għal vol differentitage standards billi tissostitwixxi ċippa LDO tagħhom. 1.5V Jiġġenera l-VTT u VREF voltaghuma meħtieġa minn DDR3 permezz tat-TPS51200 ta' TI. Il-provvista ta 'enerġija 1.8V MGTAVTT MGTAVCC għat-transceiver GTP hija ġġenerata miċ-ċippa TPS74801 ta' TI. Il-funzjonijiet ta' kull distribuzzjoni tal-enerġija huma murija fit-tabella li ġejja:
www.alinx.com
32 /
ARTIX-7 FPGA Bord għall-Iżvilupp AX7203 Manwal għall-Utent
Provvista ta 'Enerġija + 1.0V + 1.8V + 3.3V + 1.5V
VREF,VTT(+0.75V) MVCCIP(+3.3V) MGTAVTT(+1.2V)
MGTVCAUX(+1.8V)
Funzjoni FPGA Core Voltage FPGA awżiljarju voltage, TPS74801 provvista ta 'enerġija VCCIO ta' Bank0, Bank13 u Bank14 ta 'FPGA, QSIP FLASH, Clock Crystal DDR3, Bank34 u Bank35 ta' FPGA
DDR3 FPGA Bank15, Bank16 GTP Transceiver Bank216 ta' FPGA GTP Transceiver Bank216 ta' FPGA
Minħabba li l-provvista ta 'l-enerġija ta' Artix-7 FPGA għandha r-rekwiżit tas-sekwenza tal-power-on, fid-disinn taċ-ċirkwit, iddisinna skont ir-rekwiżiti tal-enerġija taċ-ċippa, u l-power-on huwa 1.0V->1.8V->(1.5 V, 3.3V, VCCIO) u 1.0V-> MGTAVCC -> MGTAVTT, id-disinn taċ-ċirkwit biex jiżgura t-tħaddim normali taċ-ċippa.
Parti 2.13: Dijagramma ta' Struttura
www.alinx.com
33 /
ARTIX-7 FPGA Bord għall-Iżvilupp AX7203 Manwal għall-Utent
Parti 3: Bord tal-ġarr
Parti 3.1: Bord tal-ġarr Introduzzjoni
Permezz tal-introduzzjoni tal-funzjoni preċedenti, tista 'tifhem il-funzjoni tal-parti tal-bord tal-ġarr
1-kanal PCIe x4 interface ta 'trasmissjoni ta' dejta b'veloċità għolja 2-kanali 10/100M/1000M Ethernet RJ-45 interface 1-kanal HDMI video input interface 1-kanal HDMI vidjo Interfaċċja tal-ħruġ 1-kanal USB Uart Interface ta 'komunikazzjoni 1 SD Card Slot XADA Interface EEPROM 2-kanali 40-pin portijiet ta 'espansjoni JTAG interface tad-debugging 2 ċwievet indipendenti 4 dwal LED tal-utent
www.alinx.com
34 /
ARTIX-7 FPGA Bord għall-Iżvilupp AX7203 Manwal għall-Utent
Parti 3.2: Interface Gigabit Ethernet
Il-bord ta 'żvilupp AX7203 FPGA jipprovdi lill-utenti b'2-kanali
Servizz ta 'komunikazzjoni tan-netwerk Gigabit permezz tal-Micrel KSZ9031RNX
Ċippa PHY Ethernet. Iċ-ċippa KSZ9031RNX tappoġġja 10/100/1000 Mbps
rata ta 'trażmissjoni tan-netwerk u tikkomunika mal-FPGA permezz tal-GMII
interface. KSZ9031RNX jappoġġja adattament MDI/MDX, veloċità varji
adattamenti, adattament Master/Slave, u appoġġ għal xarabank MDIO għal PHY
ġestjoni tar-reġistru.
Il-KSZ9031RNX se jiskopri l-istatus tal-livell ta 'xi IOs speċifiċi biex
jiddeterminaw il-mod tax-xogħol tagħhom wara li jinxtegħlu. Tabella 3-1-1 tiddeskrivi l-
informazzjoni default setup wara li ċ-ċippa GPHY tkun mixgħula.
Istruzzjonijiet tal-Pin tal-Konfigurazzjoni
Valur tal-konfigurazzjoni
PHYAD[2:0] CLK125_EN
SELRGV AN[1:0] RX Dewmien TX Dewmien
Modalità MDIO/MDC Indirizz PHY 3.3V, 2.5V, 1.5/1.8V voltage għażla Konfigurazzjoni awto-negozjar
Arloġġ RX dewmien 2ns Arloġġ TX dewmien 2ns Għażla RGMII jew GMII
Indirizz PHY 011 3.3V
(10/100/1000M) adattivi Dewmien Dewmien GMII
Tabella 3-2-1: Valur tal-konfigurazzjoni default taċ-ċippa PHY
Meta n-netwerk ikun imqabbad ma 'Gigabit Ethernet, it-trażmissjoni tad-dejta taċ-ċippa FPGA u PHY KSZ9031RNX tiġi kkomunikata permezz tax-xarabank GMII, l-arloġġ tat-trasmissjoni huwa 125Mhz. L-arloġġ ta 'riċeviment E_RXC huwa pprovdut miċ-ċippa PHY, l-arloġġ ta' trasmissjoni E_GTXC huwa pprovdut mill-FPGA, u d-data hija sampwassal fuq ix-xifer li jogħlew tal-arloġġ.
Meta n-netwerk ikun imqabbad ma '100M Ethernet, it-trażmissjoni tad-dejta taċ-ċippa FPGA u PHY KSZ9031RNX tiġi kkomunikata permezz tax-xarabank GMII, l-arloġġ tat-trasmissjoni huwa 25Mhz. L-arloġġ ta 'riċeviment E_RXC huwa pprovdut miċ-ċippa PHY, l-arloġġ ta' trasmissjoni E_GTXC huwa pprovdut mill-FPGA, u d-data hija
www.alinx.com
35 /
ARTIX-7 Bord għall-Iżvilupp FPGA AX7203 Manwal tal-Utent sampwassal fuq ix-xifer li jogħlew tal-arloġġ.
Figura 3-2-1: Skematika tal-Interface Gigabit Ethernet
Figura 3-3-2: Interface Gigabit Ethernet fuq il-bord Carrier
www.alinx.com
36 /
ARTIX-7 FPGA Bord għall-Iżvilupp AX7203 Manwal għall-Utent
L-assenjazzjonijiet tal-pinnijiet tal-Gigabit Ethernet Chip PHY1 huma kif ġej
Isem tas-Sinjal E1_GTXC E1_TXD0 E1_TXD1 E1_TXD2 E1_TXD3 E1_TXEN E1_RXC E1_RXD0 E1_RXD1 E1_RXD2 E1_RXD3 E1_RXDV E1_MDC E1_MDIO E1_RESET
Numru tal-Pin FPGA E18 C20 D20 A19 A18 F18 B17 A16 B18 C18 C19 A15 B16 B15 D16
Deskrizzjoni PHY1 RGMII jittrasmetti arloġġ
PHY1 Trażmetti Data bit0 PHY1 Trażmetti Data bit1 PHY1 Trażmetti Data bit2 PHY1 Trażmetti Data bit3 PHY1 Trażmetti Enable Signal PHY1 RGMII Irċievi Arloġġ PHY1 Irċievi Data Bit0 PHY1 Irċievi Data Bit1 PHY1 Irċievi Data Bit2 PHY1 Irċievi Data Bit3 PHY1 Irċievi data C sinjal validu PHY1 Ġestjoni PHY1 Ġestjoni Data
PHY1 Irrisettja Sinjal
L-assenjazzjonijiet tal-pinnijiet tal-Gigabit Ethernet Chip PHY2 huma kif ġej
Isem tas-Sinjal E2_GTXC E2_TXD0 E2_TXD1 E2_TXD2 E2_TXD3 E2_TXEN E2_RXC E2_RXD0 E2_RXD1 E2_RXD2 E2_RXD3 E2_RXDV E2_MDC E2_MDIO E2_RESET
Numru tal-Pin FPGA A14 E17 C14 C15 A13 D17 E19 A20 B20 D19 C17 F19 F20 C22 B22
Deskrizzjoni PHY2 RGMII jittrasmetti arloġġ
PHY2 Trażmetti Data bit0 PHY2 Trażmetti Data bit1 PHY2 Trażmetti Data bit2 PHY2 Trażmetti Data bit3 PHY2 Trażmetti Enable Signal PHY2 RGMII Irċievi Arloġġ PHY2 Irċievi Data Bit0 PHY2 Irċievi Data Bit1 PHY2 Irċievi Data Bit2 PHY2 Irċievi Data Bit3 PHY2 Irċievi data C sinjal validu PHY2 Ġestjoni PHY2 Ġestjoni Data
PHY2 Irrisettja Sinjal
www.alinx.com
37 /
ARTIX-7 FPGA Bord għall-Iżvilupp AX7203 Manwal għall-Utent
Parti 3.3: Interface PCIe x4
Il-bord ta 'żvilupp AX7203 FPGA jipprovdi interface PCIe x4 ta' trasferiment tad-dejta b'veloċità għolja ta 'grad industrijali. L-interface tal-karta PCIE tikkonforma mal-ispeċifikazzjonijiet elettriċi standard tal-karta PCIe u tista 'tintuża direttament fuq is-slot PCIe x4 ta' PC normali.
Is-sinjali tat-trażmissjoni u r-riċeviment tal-interface PCIe huma konnessi direttament mat-transceiver GTP tal-FPGA. L-erba 'kanali ta' sinjali TX u RX huma konnessi mal-FPGA f'sinjali differenzjali, u r-rata ta 'komunikazzjoni ta' kanal wieħed tista 'tkun sa 5G bit bandwidth. L-arloġġ ta 'referenza PCIe huwa pprovdut lill-bord ta' żvilupp AX7203 FPGA mill-islot PCIe tal-PC bi frekwenza ta 'arloġġ ta' referenza ta '100Mhz.
Id-dijagramma tad-disinn tal-interface PCIe tal-bord tal-iżvilupp AX7203 FPGA tidher fil-Figura 3-3-1, fejn is-sinjal tat-trażmissjoni TX u s-sinjal CLK tal-arloġġ ta 'referenza huma konnessi f'modalità akkoppjata AC.
Figura 3-3-1: Skematika PCIex4
www.alinx.com
38 /
ARTIX-7 FPGA Bord għall-Iżvilupp AX7203 Manwal għall-Utent
Figura 3-3-2: PCIex4 fuq il-bord Carrier
Assenjazzjoni tal-Pin tal-Interface PCIex4:
Isem tas-Sinjal
Pin FPGA
PCIE_RX0_P
D11
PCIE_RX0_N
C11
PCIE_RX1_P
B8
PCIE_RX1_N
A8
PCIE_RX2_P
B10
PCIE_RX2_N
A10
PCIE_RX3_P
D9
PCIE_RX3_N
C9
PCIE_TX0_P
D5
PCIE_TX0_N
C5
PCIE_TX1_P
B4
PCIE_TX1_N
A4
PCIE_TX2_P
B6
PCIE_TX2_N
A6
PCIE_TX3_P
D7
PCIE_TX3_N
C7
PCIE_CLK_P
F10
PCIE_CLK_N
E10
Deskrizzjoni PCIE Channel 0 Data Irċievi Pożittiv PCIE Channel 0 Data Irċievi Negattiv PCIE Channel 1 Data Irċievi Pożittiv PCIE Channel 1 Data Irċievi Negattiv PCIE Channel 2 Data Irċievi Pożittiv PCIE Channel 2 Data Irċievi Negattiv PCIE Channel 3 Data Irċievi Pożittiv PCIE Channel 3 Data Irċievi Negattiv PCIE Channel 0 Data Transmit Pożittiva PCIE Channel 0 Data Transmit Negattiv PCIE Channel 1 Data Transmit Pożittiva PCIE Channel 1 Data Transmit Negattiv PCIE Channel 2 Data Transmit Pożittiva PCIE Channel 2 Data Transmit Negattiv PCIE Channel 3 Data Transmit Pożittiva PCIE Channel 3 Data Transmit Negattiv
Arloġġ ta' Referenza PCIE Pożittiv Arloġġ ta' Referenza PCIE Negattiv
www.alinx.com
39 /
ARTIX-7 FPGA Bord għall-Iżvilupp AX7203 Manwal għall-Utent
Parti 3.4: Interfaċċja tal-output HDMI
Interface tal-output HDMI, agħżel iċ-ċippa ta 'kodifikazzjoni SIL9134 HDMI (DVI) ta' Silion Image, tappoġġja l-output sa 1080P@60Hz, tappoġġja l-output 3D.
L-interface tal-konfigurazzjoni IIC ta 'SIL9134 hija wkoll konnessa mal-IO tal-FPGA. Is-SIL9134 huwa inizjalizzat u kkontrollat mill-ipprogrammar FPGA. Il-konnessjoni tal-ħardwer tal-interface tal-output HDMI tidher fil-Figura 3-4-1.
Figura 3-4-1: Skematika tal-Ħruġ HDMI
Figura 3-4-1: Output HDMI fuq il-bord Carrier
www.alinx.com
40 /
ARTIX-7 FPGA Bord għall-Iżvilupp AX7203 Manwal għall-Utent
Assenjazzjoni tal-Pin tal-Input HDMI:
Isem tas-Sinjal 9134_nRESET
9134_CLK 9134_HS 9134_VS 9134_DE 9134_D[0] 9134_D[1] 9134_D[2] 9134_D[3] 9134_D[4] 9134_D[5] 9134_D[6] 9134_D[7] 9134_D[8]9134[9] 9134_D[10] 9134_D[11] 9134_D[ 12] 9134_D[13] 9134_D[14] 9134_D[15] 9134_D[16] 9134_D[17] 9134_D[18] 9134_D[19] 9134_D[20] 9134_D[21] 9134_D[22] 9134_D[23] XNUMX] XNUMX_D[XNUMX]
FPGA Pin J19 M13 T15 T14 V13 V14 H14 J14 K13 K14 L13 L19 L20 K17 J17 L16 K16 L14 L15 M15 M16 L18 M18 N18 N19 M20 N20 L21 M21
www.alinx.com
41 /
ARTIX-7 FPGA Bord għall-Iżvilupp AX7203 Manwal għall-Utent
Parti 3.5: Interfaċċja tal-Input HDMI
Interface tal-output HDMI, agħżel iċ-ċippa ta 'decoder HDMI SIL9013 ta' Silion Image, tappoġġja sa 1080P@60Hz input u tappoġġja l-output tad-data f'formati differenti.
L-interface tal-konfigurazzjoni IIC tas-SIL9013 hija konnessa mal-IO tal-FPGA. Is-SIL9013 huwa inizjalizzat u kkontrollat permezz ta 'programmazzjoni FPGA. Il-konnessjoni tal-ħardwer tal-interface tal-input HDMI tidher fil-Figura 3-5-1.
Figura 3-5-1: Skematika tal-Input HDMI
Figura 3-5-2: Input HDMI fuq il-bord Carrier
www.alinx.com
42 /
ARTIX-7 FPGA Bord għall-Iżvilupp AX7203 Manwal għall-Utent
Assenjazzjoni tal-Pin tal-Input HDMI:
Isem tas-Sinjal 9013_nRESET
9013_CLK 9013_HS 9013_VS 9013_DE 9013_D[0] 9013_D[1] 9013_D[2] 9013_D[3] 9013_D[4] 9013_D[5] 9013_D[6] 9013_D[7] 9013_D[8]9013[9] 9013_D[10] 9013_D[11] 9013_D[ 12] 9013_D[13] 9013_D[14] 9013_D[15] 9013_D[16] 9013_D[17] 9013_D[18] 9013_D[19] 9013_D[20] 9013_D[21] 9013_D[22] 9013_D[23] XNUMX] XNUMX_D[XNUMX]
Numru tal-Pin FPG H19 K21 K19 K18 H17 H18 N22 M22 K22 J22 H22 H20 G20 G22 G21 D22 E22 D21 E21 B21 A21 F21 M17 J16 F15 G17 G18 G15 G16
www.alinx.com
43 /
ARTIX-7 FPGA Bord għall-Iżvilupp AX7203 Manwal għall-Utent
Parti 3.6: Slot tal-Kard SD
Il-karta SD (Secure Digital Memory Card) hija karta tal-memorja bbażata fuq il-proċess tal-memorja flash tas-semikondutturi. Tlestiet fl-1999 mill-kunċett immexxi minn Panasonic Ġappuniż, u l-parteċipanti Toshiba u SanDisk tal-Istati Uniti wettqu riċerka u żvilupp sostanzjali. Fl-2000, dawn il-kumpaniji nedew l-Assoċjazzjoni SD (Assoċjazzjoni Diġitali Sikura), li għandha lineup b'saħħitha u ġibdet numru kbir ta 'bejjiegħa. Dawn jinkludu IBM, Microsoft, Motorola, NEC, Samsung, u oħrajn. Immexxi minn dawn il-manifatturi ewlenin, il-karti SD saru l-aktar karta tal-memorja użata f'apparat diġitali tal-konsumatur.
Il-karta SD hija mezz ta 'ħażna komuni ħafna. Il-karta SD estiża tappoġġja l-mod SPI u l-mod SD. Il-karta SD użata hija karta MicroSD. Id-dijagramma skematika tidher fil-Figura 3-6-1.
Figura 3-6-1: Skematika tal-Kard SD
www.alinx.com
44 /
ARTIX-7 FPGA Bord għall-Iżvilupp AX7203 Manwal għall-Utent
Figura 3-6-2: Slot tal-Kard SD fuq il-bord Carrier
Assenjazzjoni tal-pin tal-islott tal-karta SD:
Isem tas-Sinjal SD_CLK SD_CMD SD_CD_N SD_DAT0 SD_DAT1 SD_DAT2 SD_DAT3
Modalità SD
FPGA PIN AB12 AB11 F14 AA13 AB13 Y13 AA14
Parti 3.7: USB għal Port Serjali
Il-bord ta 'żvilupp AX7203 FPGA jinkludi ċ-ċippa USB-UAR ta' Silicon Labs CP2102GM. L-interface USB juża l-interface USB MINI. Jista 'jkun imqabbad mal-port USB tal-PC ta' fuq għal komunikazzjoni ta 'dejta serjali b'kejbil USB. Id-dijagramma skematika tad-disinn taċ-ċirkwit USB Uart tidher fil-Figura 3-7-1:
www.alinx.com
45 /
ARTIX-7 Bord għall-Iżvilupp FPGA AX7203 Manwal tal-Utent Figura 3-7-1: Skematika tal-USB għal port tas-serje
Figura 3-7-2: USB għal port tas-serje fuq il-bord Carrier
Żewġ indikaturi LED (LED3 u LED4) huma ssettjati għas-sinjal tal-port tas-serje, u s-silkscreen fuq il-PCB huwa TX u RX, li jindika li l-port tas-serje għandu trasmissjoni jew riċeviment tad-dejta, kif muri fil-Figura 3-3-3 li ġejja
Figura 3-7-3: Indikaturi LED tal-komunikazzjoni tal-Port Serjali Skematiku
www.alinx.com
46 /
ARTIX-7 FPGA Bord għall-Iżvilupp AX7203 Manwal għall-Utent
Assenjazzjoni tal-pin tal-USB għal port tas-serje:
Isem tas-Sinjal UART1_RXD UART1_TXD
FPGA PIN P20 N15
Parti 3.8: EEPROM 24LC04
Il-bord tal-ġarr AX7013 fih EEPROM, mudell 24LC04, u għandu kapaċità ta '4Kbit (2 * 256 * 8bit). Tikkonsisti f'żewġ blokki ta' 256 byte u tikkomunika permezz tal-linja IIC. L-EEPROM abbord għandha titgħallem kif tikkomunika max-xarabank IIC. Is-sinjal I2C tal-EEPROM huwa konness mal-port BANK14 IO fuq in-naħa FPGA. Figura 3-8-1 hawn taħt turi d-disinn tal-EEPROM
Figura 3-8-1: Skematika EEPROM
Figura 3-8-2: EEPROM fuq il-bord Carrier
www.alinx.com
47 /
ARTIX-7 FPGA Bord għall-Iżvilupp AX7203 Manwal għall-Utent
EEPROM Pin Assenjazzjoni
Isem Net EEPROM_I2C_SCL EEPROM_I2C_SDA
FPGA PIN F13 E14
Parti 3.9: Intestatura ta 'Espansjoni
Il-bord tal-ġarr huwa riżervat b'żewġ portijiet ta 'espansjoni standard ta' 0.1 pin J40 u J11 ta 'spazjar ta' 13inch, li jintużaw biex jgħaqqdu l-moduli ALINX jew iċ-ċirkwit estern iddisinjat mill-utent. Il-port ta 'espansjoni għandu 40 sinjal, li minnhom provvista ta' enerġija ta '1V b'kanal 5, provvista ta' enerġija ta '2 V b'3.3 kanali, art ta' 3 kanali u 34 IOs. Tqabbadx direttament l-IO direttament mal-apparat 5V biex tevita li tinħaraq l-FPGA. Jekk trid tikkonnettja tagħmir 5V, għandek bżonn tikkonnettja ċippa ta 'konverżjoni tal-livell.
Resistor ta '33 ohm huwa konness f'serje bejn il-port ta' espansjoni u l-konnessjoni FPGA biex jipproteġi l-FPGA minn vol esterntage jew kurrenti. Iċ-ċirkwit tal-port ta 'espansjoni (J11) huwa muri fil-Figura 3-9-1.
Figura 3-9-1: Skematika tal-header tal-espansjoni J11
www.alinx.com
48 /
ARTIX-7 FPGA Bord għall-Iżvilupp AX7203 Manwal għall-Utent
Il-figura 3-9-2 iddettaljat il-port ta 'espansjoni J4 fuq il-bord tal-ġarr. Il-Pin1 u l-Pin2 tal-port ta 'espansjoni huma diġà mmarkati fuq il-bord.
Figura 3-9-2: Expansion header J11 fuq il-bord Carrier
J11 Assenjazzjoni tal-Pin tal-Header tal-Espansjoni
Numru tal-Pin
Pin FPGA
Numru tal-Pin
Pin FPGA
1
GND
2
+5V
3
P16
4
R17
5
R16
6
P15
7
N17
8
P17
9
U16
10
T16
11
U17
12
U18
13
P19
14
R19
15
V18
16
V19
17
U20
18
V20
19
AA9
20
AB10
21
AA10
22
AA11
23
W10
24
V10
25
Y12
26
Y11
27
W12
28
W11
29
AA15
30
AB15
31
Y16
32
AA16
33
AB16
34
AB17
35
W14
36
Y14
37
GND
38
GND
39
+3.3V
40
+3.3V
www.alinx.com
49 /
ARTIX-7 FPGA Bord għall-Iżvilupp AX7203 Manwal għall-Utent
Figura 3-9-3: Skematika tal-header tal-espansjoni J13
Il-figura 3-9-4 iddettaljat il-port ta 'espansjoni J13 fuq il-bord tal-ġarr. Il-Pin1 u l-Pin2 tal-port ta 'espansjoni huma diġà mmarkati fuq il-bord.
Figura 3-9-4: Expansion header J13 fuq il-carrier board
J13 Assenjazzjoni tal-Pin tal-Header tal-Espansjoni
Numru tal-Pin
Pin FPGA
1
GND
3
W16
5
V17
7
U15
Pin Numru 2 4 6 8
FPGA Pin + 5V W15 W17 V15
www.alinx.com
50 /
ARTIX-7 FPGA Bord għall-Iżvilupp AX7203 Manwal għall-Utent
9
AB21
10
AB22
11
AA21
12
AA20
13
AB20
14
AA19
15
AA18
16
AB18
17
T20
18
Y17
19
W22
20
W21
21
T21
22
U21
23
Y21
24
Y22
25
W20
26
W19
27
Y19
28
Y18
29
V22
30
U22
31
T18
32
R18
33
R14
34
P14
35
N13
36
N14
37
GND
38
GND
39
+3.3V
40
+3.3V
Parti 3.10: JTAG Interface
AJTAG interface hija riservata fuq il-bord tal-ġarr AX7203 FPGA għat-tniżżil ta 'programmi FPGA jew firmware għal FLASH. Sabiex tiġi evitata l-ħsara liċ-ċippa FPGA ikkawżata minn plagg sħun, dajowd ta 'protezzjoni huwa miżjud mal-JTAG sinjal biex jiżgura li l-voltage tas-sinjal huwa fil-medda aċċettata mill-FPGA biex tiġi evitata l-ħsara taċ-ċippa FPGA.
Figura 3-10-1: JTAG Skematika tal-Interface
www.alinx.com
51 /
ARTIX-7 FPGA Bord għall-Iżvilupp AX7203 Manwal għall-Utent
Figura 3-10-2: JTAG Interface fuq il-bord tal-ġarr
Oqgħod attent li ma tpartitx sħun meta JTAG kejbil huwa pplaggjat u splaggjat.
Parti 3.11: Interface XADC (mhux installat b'mod awtomatiku)
Il-bord tal-ġarr AX7203 għandu interface tal-konnettur XADC estiż, u l-konnettur juża pin b'żewġ ringieli 2 × 8 0.1inch pitch. L-interface XADC testendi tliet pari ta 'interfaces ta' input differenzjali ADC għall-konvertitur analogu għal diġitali ta '12-Bit 1Msps tal-FPGA. Par wieħed ta 'interfaces differenzjali huwa konness mal-kanal ta' input analogu differenzjali dedikat VP / VN tal-FPGA, u ż-żewġ pari l-oħra huma konnessi b'mod differenzjali mal-kanali ta 'input analogu awżiljarju (kanal analogu 0 u kanal analogu 9). Figura 3-11-1 turi filtru anti-aliasing iddisinjat għal tliet inputs differenzjali XADC.
Figura 3-11-1: Skematika tal-filtru Anti-Aliasing
www.alinx.com
52 /
ARTIX-7 FPGA Bord għall-Iżvilupp AX7203 Manwal għall-Utent
Figura 3-11-2: Skematika tal-Konnettur XADC
Figura 3-11-3: Konnettur XADC fuq il-bord Carrier
XADC Pin Assenjazzjoni
Interface XADC
Input tal-Pin FPGA ampil-lititudni
Deskrizzjoni
12 56 910
VP_0 : L10 VN_0 : M9 AD9P : J15 AD9N : H15 AD0P : H13 AD0N : G13
Kanal ta 'input XADC minn quċċata għal quċċata ta' 1V FPGA speċifiku
Peak to peak 1V Peak to peak 1V
Kanal ta' input XADC assistit minn FPGA 9 (jista' jintuża bħala IO normali)
Kanal ta' input XADC assistit minn FPGA 0 (jista' jintuża bħala IO normali)
Parti 3.12: ċwievet
Il-bord tal-ġarr AX7203 FPGA fih żewġ ċwievet tal-utent KEY1 ~ KEY2. Iċ-ċwievet kollha huma konnessi mal-IO normali tal-FPGA. Iċ-ċavetta hija attiva baxxa. Meta ċ-ċavetta tiġi ppressata, l-input IO voltage tal-FPGA hija baxxa. Meta l-ebda ċavetta ma tkun ippressata, L-input IO voltage tal-FPGA hija għolja. Iċ-ċirkwit tal-parti ewlenija huwa muri fil-Figura 3-12-1.
www.alinx.com
53 /
ARTIX-7 FPGA Bord għall-Iżvilupp AX7203 Manwal għall-Utent
Figura 3-12-1: Skematika ewlenija
Figura 3-13-2: Żewġ ċwievet fuq il-bord Carrier
ċwievet Pin Assenjazzjoni
Isem Net KEY1 KEY2
FPGA PIN J21 E13
Parti 3.13: Dawl LED
Hemm seba 'LEDs ħomor fuq il-bord tal-ġarr AX7203 FPGA, li wieħed minnhom huwa l-indikatur tal-qawwa (PWR), tnejn huma indikaturi USB Uart li jirċievu u jittrasmettu data, u erbgħa huma dwal LED tal-utenti (LED1 ~ LED4). Meta l-bord ikun mixgħul, l-indikatur tal-qawwa jixgħel; Utent LED1 ~ LED4 huma konnessi mal-IO normali tal-FPGA. Meta l-IO voltage konnessi mal-utent LED huwa kkonfigurat livell baxx, l-utent LED jixgħel. Meta l-IO konnessi voltage huwa kkonfigurat bħala livell għoli, l-utent LED se jintefa. Il-
www.alinx.com
54 /
ARTIX-7 FPGA Bord għall-Iżvilupp AX7203 Manwal għall-Utent
dijagramma skematika tal-konnessjoni tal-ħardwer LEDs tal-utent hija murija fil-Figura 3-13-1.
Figura 3-13-1: L-Skematika tal-LEDs tal-Utent
Figura 3-13-2: L-LEDs tal-Utent fuq il-bord Carrier
Assenjazzjoni tal-pin tad-dwal LED tal-utent
Isem tas-Sinjal LED1 LED2 LED3 LED4
FPGA PIN B13 C13 D14 D15
Parti 3.14: Provvista tal-Enerġija
L-input tal-enerġija voltage tal-bord ta 'żvilupp AX7203 FPGA huwa DC12V. Il-bord tal-iżvilupp jappoġġja wkoll l-enerġija mill-interface PCIe u jappoġġja l-provvista tal-enerġija diretta mill-provvista tal-enerġija tax-chassis ATX (12V).
www.alinx.com
55 /
ARTIX-7 FPGA Bord għall-Iżvilupp AX7203 Manwal għall-Utent
Figura 3-14-1: Metodu tal-provvista tal-enerġija għall-Bord tal-FPGA AX7203 Il-bord tal-ġarr tal-FPGA jikkonverti l-vol +12Vtage fi + 5V, + 3.3V, + 1.8V u + 1.2V provvista ta 'enerġija b'erba' direzzjonijiet permezz taċ-ċippa ta 'provvista ta' enerġija DC/DC b'4 kanali MP1482. Barra minn hekk, il-provvista ta 'enerġija + 5V fuq il-bord tal-ġarr FPGA tipprovdi enerġija lill-bord tal-qalba FPGA AC7100B permezz tal-konnettur inter-bord. Id-disinn tal-provvista tal-enerġija fuq l-espansjoni jidher fil-Figura 3-14-2.
Figura 3-14-2: Skematika tal-provvista tal-enerġija fuq il-bord Carrier
www.alinx.com
56 /
ARTIX-7 Bord għall-Iżvilupp FPGA AX7203 Manwal tal-Utent Figura 3-14-3: Ċirkwit tal-Provvista tal-Enerġija fuq il-bord Carrier
www.alinx.com
57 /
Dokumenti / Riżorsi
 |
Bord għall-Iżvilupp ALINX AX7203 FPGA [pdfManwal tal-Utent AX7203 Bord għall-Iżvilupp FPGA, AX7203, Bord għall-Iżvilupp FPGA, Bord għall-Iżvilupp, Bord |
