Bodi ya Maendeleo ya AX7203 FPGA

Taarifa ya Bidhaa

ARTIX-7 FPGA Development Board AX7203 Mwongozo wa Mtumiaji

Toleo	Ufu 1.2
Tarehe	2023-02-23
Kutolewa Na	Rachel Zhou
Maelezo	Toleo la Kwanza

Sehemu ya 1: Utangulizi wa Bodi ya Maendeleo ya FPGA

Bodi ya ukuzaji ya AX7203 FPGA ni bodi ya msingi + mtoa huduma
jukwaa la bodi ambalo huruhusu maendeleo rahisi ya sekondari
kwa kutumia bodi ya msingi. Inatumia bodi ya kasi ya juu
kiunganishi kati ya bodi ya msingi na bodi ya carrier.

Bodi ya carrier ya AX7203 hutoa miingiliano mbalimbali ya pembeni,
ikijumuisha:

• 1 PCIex4 interface
• 2 Gigabit Ethernet interfaces
• 1 Kiolesura cha pato cha HDMI
• Kiolesura 1 cha Ingizo cha HDMI
• 1 Kiolesura cha Uart
• Slot 1 ya kadi ya SD
• Kiunganishi cha kiunganishi cha XADC (haijasakinishwa na chaguo-msingi)
• Njia 2 za kichwa cha upanuzi cha pini 40
• Baadhi ya funguo
• LED
• Mzunguko wa EEPROM

Sehemu ya 2: Utangulizi wa Bodi ya Msingi ya AC7200

Bodi ya msingi ya AC7200 inategemea mfululizo wa XILINX ARTIX-7 200T
AC7200-2FGG484I. Ni bodi ya msingi ya utendaji wa juu inayofaa
mawasiliano ya data ya kasi ya juu, usindikaji wa picha za video, na
upatikanaji wa data wa kasi ya juu.

Vipengele muhimu vya bodi ya msingi ya AC7200 ni pamoja na:

• Vipande viwili vya chips za MICRON's MT41J256M16HA-125 DDR3 na
  uwezo wa 4Gbit kila moja, ikitoa upana wa basi wa data wa 32-bit na hadi
  25Gb soma/andika kipimo data cha data kati ya FPGA na DDR3.
• Bandari za kiwango cha 180 za kiwango cha 3.3V
• Bandari za kiwango cha 15 za kiwango cha 1.5V
• Jozi 4 za mawimbi tofauti ya GTP ya kasi ya juu ya RX/TX
• Urefu sawa na uelekezaji wa usindikaji tofauti kati ya
  Chip ya FPGA na kiolesura
• Ukubwa thabiti wa 45*55 (mm)

Maagizo ya Matumizi ya Bidhaa

Ili kutumia ARTIX-7 FPGA Development Board AX7203, fuata haya
hatua:

1. Unganisha bodi ya msingi na bodi ya mtoa huduma kwa kutumia kasi ya juu
   kiunganishi cha bodi.
2. Ikihitajika, sakinisha kiolesura cha XADC ukitumia kilichotolewa
   kiunganishi.
3. Unganisha vifaa vyovyote vya pembeni unavyotaka kwenye violesura vinavyopatikana
   bodi ya mtoa huduma, kama vile vifaa vya PCIex4, Gigabit Ethernet
   vifaa, vifaa vya HDMI, vifaa vya Uart, kadi za SD, au nje
   vichwa vya upanuzi.
4. Nguvu kwenye bodi ya maendeleo kwa kutumia nguvu zinazofaa
   usambazaji.

ARTIX-7 Bodi ya Maendeleo ya FPGA
AX7203
Mwongozo wa Mtumiaji

ARTIX-7 FPGA Development Board AX7203 Mwongozo wa Mtumiaji
Rekodi ya Toleo

Toleo la Ufu 1.2

Tarehe 2023-02-23

Iliyotolewa na Rachel Zhou

Maelezo Toleo la Kwanza

www.alinx.com

2 / 57

ARTIX-7 FPGA Development Board AX7203 Mwongozo wa Mtumiaji
Jedwali la Yaliyomo
Rekodi ya Toleo ……………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………… ……………… 2 Sehemu ya 1: Utangulizi wa Bodi ya Msingi ya AC6 ……………………………………………..2
Sehemu ya 2.1: Chip ya FPGA ……………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………… …………..10 Sehemu ya 2.2: Saa Inayotumika ya Tofauti 12Mhz …………………………………………………………………………………………………………………………………………………………………………………………………………………………….2.3 Sehemu ya 200: 12Mhz Kioo Amilifu cha Tofauti …………………………….. 2.4 Sehemu ya 148.5: DDR13 DRAM ………………………………………………………………….2.5 Sehemu ya 3: QSPI Flash ……………………………………… ………………………………15 Sehemu ya 2.6: Mwangaza wa LED kwenye Ubao wa Msingi …………………………………………………. 19 Sehemu ya 2.7: Kitufe cha Kuweka Upya ……………………………………………………………………… 21 Sehemu ya 2.8: JTAG Kiolesura ………………………………………………………………… 23 Sehemu ya 2.10: Kiolesura cha Nishati kwenye Bodi ya Msingi ……………………………… 24 Sehemu ya 2.11: Bodi kwa Viunganishi vya Bodi ………………………………………….. 25 Sehemu ya 2.12: Ugavi wa Umeme …………………………………………………… …………32 Sehemu ya 2.13: Mchoro wa Muundo ……………………………………………………..33 Sehemu ya 3: Ubao wa Mtoa huduma …………………………………… …………………………………………. 34 Sehemu ya 3.1: Utangulizi wa Ubao wa Mtoa huduma …………………………………………………………………………………………………………………………………………………………………………………………………………………… 34 Sehemu 3.2: Kiolesura cha PCIe x35 ……………………………………………………….. 3.3 Sehemu ya 4: Kiolesura cha kutoa HDMI ………………………………………… ………….38 Sehemu ya 3.4: Kiolesura cha Ingizo cha HDMI ………………………………………………………40 Sehemu ya 3.5: Nafasi ya Kadi ya SD ……………………………… ……………………………………… 42 Sehemu ya 3.6: USB kwa bandari ya serial ……………………………………………………… .44 Sehemu ya 3.7: EEPROM 45LC3.8… ……………………………………………………….24 Sehemu ya 04: Kichwa cha Upanuzi ………………………………………………………… 47 Sehemu 3.9: JTAG Kiolesura …………………………………………………………. 51

www.alinx.com

3 / 57

ARTIX-7 FPGA Development Board AX7203 Mwongozo wa Mtumiaji
Sehemu ya 3.11: Kiolesura cha XADC (hakijasakinishwa kwa chaguomsingi) …………………….. 52 Sehemu ya 3.12: vitufe …………………………………………………………………… ................................. ……………………………………53

www.alinx.com

4 / 57

ARTIX-7 FPGA Development Board AX7203 Mwongozo wa Mtumiaji
Jukwaa hili la ukuzaji la ARTIX-7 FPGA (Moduli: AX7203) inachukua ubao wa msingi + modi ya bodi ya mtoa huduma, ambayo ni rahisi kwa watumiaji kutumia ubao msingi kwa maendeleo ya pili.
Katika muundo wa bodi ya mtoa huduma, tumepanua wingi wa violesura vya watumiaji, kama vile kiolesura 1 cha PCIex4, violesura 2 vya Gigabit Ethernet, kiolesura 1 cha Pato la HDMI, kiolesura 1 cha Ingizo cha HDMI, Kiolesura cha Uart, nafasi ya kadi ya SD n.k. Inakidhi mahitaji ya mtumiaji. kwa PCIe ubadilishanaji wa data wa kasi ya juu, usindikaji wa upitishaji wa video na udhibiti wa viwandani. Ni jukwaa la ukuzaji la ARTIX-7 la FPGA la "Inayotumika Zaidi". Inatoa uwezekano wa maambukizi ya video ya kasi ya juu, uthibitishaji wa awali na baada ya utumaji wa mtandao na mawasiliano ya nyuzi na usindikaji wa data. Bidhaa hii inafaa sana kwa wanafunzi, wahandisi na vikundi vingine vinavyohusika na ukuzaji wa ARTIX-7FPGA.

www.alinx.com

5 / 57

ARTIX-7 FPGA Development Board AX7203 Mwongozo wa Mtumiaji
Sehemu ya 1: Utangulizi wa Bodi ya Maendeleo ya FPGA
Muundo mzima wa bodi ya ukuzaji ya AX7203 FPGA imerithiwa kutoka kwa bodi yetu ya msingi thabiti + mfano wa bodi ya mtoa huduma. Kiunganishi cha kasi ya kati ya bodi hutumiwa kati ya bodi ya msingi na bodi ya carrier.
Bodi ya msingi inaundwa na FPGA + 2 DDR3 + QSPI FLASH, ambayo hufanya kazi za usindikaji wa data ya kasi ya juu na uhifadhi wa FPGA, usomaji na uandishi wa data ya kasi ya juu kati ya FPGA na DDR3 mbili, upana wa data ni bits 32, na bandwidth ya mfumo mzima ni hadi 25Gb. /s(800M*32bit); Uwezo mbili wa DDR3 ni hadi 8Gbit, ambayo inakidhi hitaji la vihifadhi vya juu wakati wa kuchakata data. FPGA iliyochaguliwa ni chipu ya XC7A200T ya mfululizo wa XILINX ARTIX-7, katika kifurushi cha BGA 484. Masafa ya mawasiliano kati ya XC7A200T na DDR3 hufikia 400Mhz na kasi ya data ni 800Mhz, ambayo inakidhi kikamilifu mahitaji ya usindikaji wa data wa njia nyingi za kasi ya juu. Kwa kuongeza, XC7A200T FPGA ina transceivers nne za kasi ya juu za GTP zenye kasi ya hadi 6.6Gb/s kwa kila chaneli, na kuifanya kuwa bora kwa mawasiliano ya fiber-optic na mawasiliano ya data ya PCIe.
Bodi ya mtoa huduma ya AX7203 hupanua kiolesura chake kizuri cha pembeni, ikijumuisha kiolesura 1 cha PCIex4, violesura 2 vya Gigabit Ethernet, kiolesura 1 cha HDMI cha Pato, kiolesura 1 cha Ingizo cha HDMI, Kiolesura 1 cha Uart, slot 1 ya kadi ya SD, kiolesura cha kiunganishi cha XADC, upanuzi wa njia 2 za pini 40. kichwa, baadhi ya funguo, LED na EEPROM mzunguko.

www.alinx.com

6 / 57

ARTIX-7 FPGA Development Board AX7203 Mwongozo wa Mtumiaji

Mchoro 1-1-1: Mchoro wa Skimu wa AX7203 Kupitia mchoro huu, unaweza kuona miingiliano na kazi ambazo Bodi ya Maendeleo ya AX7203 FPGA inayo: Ubao msingi wa FPGA wa Artix-7.
Ubao wa msingi una XC7A200T + 8Gb DDR3 + 128Mb QSPI FLASH. Kuna fuwele mbili za utofauti za Sitime LVDS za usahihi wa hali ya juu, moja ikiwa 200MHz na nyingine 125MHz, ikitoa uingizaji wa saa thabiti kwa mifumo ya FPGA na moduli za GTP. Kiolesura cha 1-channel PCIe x4 Inaauni kiwango cha PCI Express 2.0, hutoa kiolesura cha utumaji data cha kasi ya juu cha PCIe x4, kiwango cha mawasiliano cha kituo kimoja hadi 5GBaud 2-chaneli Kiolesura cha Gigabit Ethernet RJ-45 Chipu ya kiolesura cha Gigabit Ethernet hutumia KSZ9031RNX Ethernet PHY chip ya Micrel. kutoa huduma za mawasiliano ya mtandao kwa watumiaji.

www.alinx.com

7 / 57

ARTIX-7 FPGA Development Board AX7203 Mwongozo wa Mtumiaji
Chip ya KSZ9031RNX inasaidia viwango vya maambukizi ya mtandao 10/100/1000 Mbps; duplex kamili na inayoweza kubadilika. Kiolesura cha njia 1 HDMI Chipu ya usimbaji ya Silion Image ya SIL9134 HDMI imechaguliwa ili kusaidia hadi 1080P@60Hz towe na kuauni toleo la 3D. Kiolesura cha njia 1 HDMI Kiolesura cha Silion Image cha SIL9013 HDMI cha avkodare kimechaguliwa, ambacho kinaweza kutumia hadi 1080P@60Hz na kuauni data katika miundo tofauti. Kiolesura cha njia 1 cha Uart hadi USB 1 Uart hadi kiolesura cha USB kwa mawasiliano na kompyuta kwa utatuzi wa mtumiaji. Chipu ya serial ya bandari ni chipu ya USB-UAR ya Silicon Labs CP2102GM, na kiolesura cha USB ni kiolesura cha MINI USB. Kishikilia kadi ndogo ya SD yenye bandari 1 Kishikilia kadi ndogo ya SD, modi ya SD inayotumika na modi ya SPI EEPROM Onboard kiolesura cha IIC EEPROM 24LC04 njia 2 mlango wa upanuzi wa pini 40 njia 2 njia 40 2.54-pini 1 mm mlango wa upanuzi wa lami unaweza kuunganishwa kwa ALINX mbalimbali. modules (kamera ya binocular, skrini ya TFT LCD, moduli ya kasi ya AD, nk). Lango la upanuzi lina usambazaji wa umeme wa chaneli 5, chaneli 2 cha 3.3V, ardhi ya njia 3, bandari 34 za IO. JTAG Kiolesura A cha 10-pini 0.1 inchi kiwango cha nafasi JTAG bandari za upakuaji na utatuzi wa programu ya FPGA. funguo 2 funguo; Kitufe 1 cha kuweka upya (kwenye ubao wa msingi) Taa za LED za watumiaji wa LED 5 (1 kwenye ubao wa msingi na 4 kwenye ubao wa mtoa huduma)

www.alinx.com

8 / 57

ARTIX-7 FPGA Development Board AX7203 Mwongozo wa Mtumiaji
Sehemu ya 2: Utangulizi wa Bodi ya Msingi ya AC7200
AC7200 (mfano wa bodi ya msingi, sawa hapa chini) bodi ya msingi ya FPGA, inategemea mfululizo wa XILINX ARTIX-7 200T AC7200-2FGG484I. Ni bodi ya msingi ya utendaji wa juu yenye kasi ya juu, bandwidth ya juu na uwezo wa juu. Inafaa kwa mawasiliano ya data ya kasi, usindikaji wa picha za video, upatikanaji wa data ya kasi, nk.
Bodi hii ya msingi ya AC7200 inatumia vipande viwili vya chip ya MICRON's MT41J256M16HA-125 DDR3, kila DDR ina uwezo wa 4Gbit; chipsi mbili za DDR zimeunganishwa katika upana wa basi wa data wa 32-bit, na kipimo data cha kusoma/kuandika kati ya FPGA na DDR3 ni hadi 25Gb; usanidi kama huo unaweza kukidhi mahitaji ya usindikaji wa data ya bandwidth ya juu.
Ubao wa msingi wa AC7200 huongeza bandari 180 za kiwango cha IO za kiwango cha 3.3V, bandari 15 za kawaida za IO za kiwango cha 1.5V, na jozi 4 za mawimbi tofauti ya kasi ya juu ya GTP ya RX/TX. Kwa watumiaji wanaohitaji IO nyingi, bodi hii ya msingi itakuwa chaguo nzuri. Zaidi ya hayo, njia kati ya chip ya FPGA na interface ni urefu sawa na usindikaji tofauti, na ukubwa wa bodi ya msingi ni 45 * 55 (mm), ambayo inafaa sana kwa maendeleo ya sekondari.

www.alinx.com

9 / 57

ARTIX-7 FPGA Development Board AX7203 User Manual AC7200 Core Board (Mbele View)

Bodi ya Msingi ya AC7200 (Nyuma View)
Sehemu ya 2.1: Chip ya FPGA
Kama ilivyoelezwa hapo juu, mfano wa FPGA tunayotumia ni AC7200-2FGG484I, ambayo ni ya mfululizo wa Xilinx's Artix-7. Daraja la kasi ni 2, na daraja la joto ni daraja la sekta. Mfano huu ni kifurushi cha FGG484 chenye pini 484. Sheria za kumtaja chipu Xilinx ARTIX-7 FPGA kama ilivyo hapo chini

Ufafanuzi wa Muundo Maalum wa Chip wa Mfululizo wa ARTIX-7

www.alinx.com

10 /

ARTIX-7 FPGA Development Board AX7203 Mwongozo wa Mtumiaji

Chip ya FPGA kwenye ubao Vigezo kuu vya FPGA chip AC7200 ni kama ifuatavyo.

Jina Seli za Mantiki
Vipande vya CLB flip-flops Zuia Vipande vya RAMkb DSP
PCIe Gen2 XADC
Kiwango cha Kasi ya Transceiver ya GTP
Daraja la joto

Vigezo maalum 215360 33650 269200 13140 740 1
1 XADC,12bit, 1Mbps AD 4 GTP6.6Gb/s max -2 Viwanda

Mfumo wa usambazaji wa umeme wa FPGA Artix-7 FPGA vifaa vya umeme ni V , CCINT V , CCBRAM V , CCAUX VCCO, VMGTAVCC na V . MGTAVTT VCCINT ni pini ya msingi ya usambazaji wa nishati ya FPGA, ambayo inahitaji kuunganishwa kwa 1.0V; VCCBRAM ni pini ya usambazaji wa nguvu ya FPGA block RAM, kuunganisha kwa 1.0V; VCCAUX ni pini ya umeme ya FPGA, unganisha 1.8V; VCCO ni juzuutage cha

www.alinx.com

11 /

ARTIX-7 FPGA Development Board AX7203 Mwongozo wa Mtumiaji
kila BENKI ya FPGA, ikijumuisha BANK0, BANK13~16, BANK34~35. Kwenye ubao wa msingi wa AC7200 FPGA, BANK34 na BANK35 zinahitaji kuunganishwa kwa DDR3, vol.tage uhusiano wa BANK ni 1.5V, na voltage ya BENKI nyingine ni 3.3V. VCO ya BANK15 na BANK16 inaendeshwa na LDO, na inaweza kubadilishwa kwa kuchukua nafasi ya chipu ya LDO. VMGTAVCC ni ujazo wa usambazajitage ya transceiver ya ndani ya FPGA ya GTP, iliyounganishwa na 1.0V; VMGTAVTT ni juzuu ya kusitishatage ya transceiver ya GTP, iliyounganishwa na 1.2V.
Mfumo wa Artix-7 FPGA unahitaji mfuatano wa kuongeza nguvu uwezeshwe na VCCINT, kisha VCCBRAM, kisha VCCAUX, na hatimaye VCCO. Ikiwa VCCINT na VCCBRAM zina ujazo sawatage, zinaweza kuwashwa kwa wakati mmoja. Utaratibu wa madaraka outages ni kinyume. Mlolongo wa kuongeza nguvu wa transceiver ya GTP ni VCCINT, kisha VMGTAVCC, kisha VMGTAVTT. Ikiwa VCCINT na VMGTAVCC zina ujazo sawatage, zinaweza kuwashwa kwa wakati mmoja. Mlolongo wa kuzima ni kinyume tu cha mlolongo wa kuwasha.
Sehemu ya 2.2: Kioo Amilifu cha Tofauti
Bodi ya msingi ya AC7200 ina fuwele mbili za tofauti za Sitime, moja ni 200MHz, mfano ni SiT9102-200.00MHz, saa kuu ya mfumo kwa FPGA na kutumika kuzalisha saa ya kudhibiti DDR3; nyingine ni 125MHz, mfano ni SiT9102 -125MHz, pembejeo ya saa ya kumbukumbu kwa transceivers za GTP.
Sehemu ya 2.3: Saa Inayotumika ya Tofauti 200Mhz
G1 kwenye Mchoro 3-1 ni fuwele amilifu ya 200M ambayo hutoa chanzo cha saa ya mfumo wa bodi. Pato la fuwele limeunganishwa na pini ya saa ya kimataifa ya BANK34 MRCC (R4 na T4) ya FPGA. Saa hii ya tofauti ya 200Mhz inaweza kutumika kuendesha mantiki ya mtumiaji katika FPGA. Watumiaji wanaweza kusanidi PLL na DCM ndani ya FPGA ili kuzalisha saa za masafa tofauti.

www.alinx.com

12 /

ARTIX-7 FPGA Development Board AX7203 Mwongozo wa Mtumiaji

200Mhz Amilifu Differential Crystal Schematic

Crystal Active Differential 200Mhz kwenye Ubao wa Msingi

Mgawo wa Pini ya Saa ya 200Mhz Tofauti
Jina la Mawimbi SYS_CLK_P SYS_CLK_N

FPGA PIN R4 T4

Sehemu ya 2.4: Kioo Inayotumika cha 148.5Mhz
G2 ni fuwele amilifu ya 148.5Mhz, ambayo ni saa ya kumbukumbu inayotolewa kwa moduli ya GTP ndani ya FPGA. Pato la fuwele limeunganishwa kwenye pini za saa za GTP BANK216 MGTREFCLK0P (F6) na MGTREFCLK0N (E6) za FPGA.

www.alinx.com

13 /

ARTIX-7 FPGA Development Board AX7203 Mwongozo wa Mtumiaji

148.5Mhz Amilifu Differential Crystal Schematic

Crystal Active Differential 1148.5Mhz kwenye Ubao wa Msingi

Mgawo wa Pini ya Saa ya 125Mhz Tofauti

Jina la Net

PIN ya FPGA

MGT_CLK0_P

F6

MGT_CLK0_N

E6

www.alinx.com

14 /

ARTIX-7 FPGA Development Board AX7203 Mwongozo wa Mtumiaji

Sehemu ya 2.5: DDR3 DRAM

Bodi ya msingi ya FPGA AC7200 ina chipsi mbili za Micron 4Gbit (512MB) DDR3, mfano MT41J256M16HA-125 (sambamba na MT41K256M16HA-125). DDR3 SDRAM ina kasi ya juu ya uendeshaji ya 800MHz (kiwango cha data 1600Mbps). Mfumo wa kumbukumbu wa DDR3 umeunganishwa moja kwa moja na interface ya kumbukumbu ya BANK 34 na BANK35 ya FPGA. Usanidi maalum wa DDR3 SDRAM umeonyeshwa kwenye Jedwali 4-1.

Nambari kidogo U5,U6

Chip Model MT41J256M16HA-125

Uwezo wa 256M x 16bit

Kiwanda cha Micron

Usanidi wa DDR3 SDRAM

Muundo wa vifaa vya DDR3 unahitaji uzingatiaji mkali wa uadilifu wa ishara. Tumezingatia kikamilifu kipingamizi/kituo kinacholingana, udhibiti wa kizuizi, na ufuatiliaji wa urefu katika muundo wa saketi na muundo wa PCB ili kuhakikisha utendakazi wa kasi ya juu na thabiti wa DDR3.

Mpango wa DDR3 DRAM

www.alinx.com

15 /

ARTIX-7 FPGA Development Board AX7203 Mwongozo wa Mtumiaji

DDR3 kwenye Bodi ya Msingi

Mgawo wa pini ya DDR3 DRAM:

Jina la Net

Jina la PIN ya FPGA

DDR3_DQS0_P

IO_L3P_T0_DQS_AD5P_35

DDR3_DQS0_N DDR3_DQS1_P DDR3_DQS1_N DDR3_DQS2_P DDR3_DQS2_N DDR3_DQS3_P DDR3_DQS3_N
DDR3_DQ[0] DDR3_DQ [1] DDR3_DQ [2] DDR3_DQ [3] DDR3_DQ [4] DDR3_DQ [5]

IO_L3N_T0_DQS_AD5N_35 IO_L9P_T1_DQS_AD7P_35 IO_L9N_T1_DQS_AD7N_35
IO_L15P_T2_DQS_35 IO_L15N_T2_DQS_35 IO_L21P_T3_DQS_35 IO_L21N_T3_DQS_35 IO_L2P_T0_AD12P_35 IO_L5P_T0_AD13P_35 IO_L1N_T0_AD4N_35
IO_L6P_T0_35 IO_L2N_T0_AD12N_35 IO_L5N_T0_AD13N_35

www.alinx.com

FPGA P/N E1 D1 K2 J2 M1 L1 P5 P4 C2 G1 A1 F3 B2 F1
16 /

ARTIX-7 FPGA Development Board AX7203 Mwongozo wa Mtumiaji

DDR3_DQ [6]

IO_L1P_T0_AD4P_35

B1

DDR3_DQ [7]

IO_L4P_T0_35

E2

DDR3_DQ [8]

IO_L11P_T1_SRCC_35

H3

DDR3_DQ [9]

IO_L11N_T1_SRCC_35

G3

DDR3_DQ [10]

IO_L8P_T1_AD14P_35

H2

DDR3_DQ [11]

IO_L10N_T1_AD15N_35

H5

DDR3_DQ [12]

IO_L7N_T1_AD6N_35

J1

DDR3_DQ [13]

IO_L10P_T1_AD15P_35

J5

DDR3_DQ [14]

IO_L7P_T1_AD6P_35

K1

DDR3_DQ [15]

IO_L12P_T1_MRCC_35

H4

DDR3_DQ [16]

IO_L18N_T2_35

L4

DDR3_DQ [17]

IO_L16P_T2_35

M3

DDR3_DQ [18]

IO_L14P_T2_SRCC_35

L3

DDR3_DQ [19]

IO_L17N_T2_35

J6

DDR3_DQ [20]

IO_L14N_T2_SRCC_35

K3

DDR3_DQ [21]

IO_L17P_T2_35

K6

DDR3_DQ [22]

IO_L13N_T2_MRCC_35

J4

DDR3_DQ [23]

IO_L18P_T2_35

L5

DDR3_DQ [24]

IO_L20N_T3_35

P1

DDR3_DQ [25]

IO_L19P_T3_35

N4

DDR3_DQ [26]

IO_L20P_T3_35

R1

DDR3_DQ [27]

IO_L22N_T3_35

N2

DDR3_DQ [28]

IO_L23P_T3_35

M6

DDR3_DQ [29]

IO_L24N_T3_35

N5

DDR3_DQ [30]

IO_L24P_T3_35

P6

DDR3_DQ [31]

IO_L22P_T3_35

P2

DDR3_DM0

IO_L4N_T0_35

D2

DDR3_DM1

IO_L8N_T1_AD14N_35

G2

DDR3_DM2

IO_L16N_T2_35

M2

DDR3_DM3

IO_L23N_T3_35

M5

DDR3_A[0]

IO_L11N_T1_SRCC_34

AA4

DDR3_A[1]

IO_L8N_T1_34

AB2

DDR3_A[2]

IO_L10P_T1_34

AA5

DDR3_A[3]

IO_L10N_T1_34

AB5

DDR3_A[4]

IO_L7N_T1_34

AB1

DDR3_A[5]

IO_L6P_T0_34

U3

www.alinx.com

17 /

ARTIX-7 FPGA Development Board AX7203 Mwongozo wa Mtumiaji

DDR3_A[6] DDR3_A[7] DDR3_A[8] DDR3_A[9] DDR3_A[10] DDR3_A[11] DDR3_A[12] DDR3_A[13] DDR3_A[14] DDR3_BA[0] DDR3_BA[1] DDR3_BA[2] DDR3_A DDR0_CAS DDR3_WE DDR3_ODT DDR3_RESET DDR3_CLK_P DDR3_CLK_N DDR3_CKE

IO_L5P_T0_34 IO_L1P_T0_34 IO_L2N_T0_34 IO_L2P_T0_34 IO_L5N_T0_34 IO_L4P_T0_34 IO_L4N_T0_34 IO_L1N_T0_34 IO_L6N_T0_VREF_34 IO_L9N_T1_DQS_34 IO_L9P_T1_DQS_34 IO_L11P_T1_SRCC_34 IO_L8P_T1_34 IO_L12P_T1_MRCC_34 IO_L12N_T1_MRCC_34 IO_L7P_T1_34 IO_L14N_T2_SRCC_34 IO_L15P_T2_DQS_34 IO_L3P_T0_DQS_34 IO_L3N_T0_DQS_34 IO_L14P_T2_SRCC_34

W1 T1 V2 U2 Y1 W2 Y2 U1 V3 AA3 Y3 Y4 AB3 V4 W4 AA1 U5 W6 R3 R2 T5

www.alinx.com

18 /

ARTIX-7 FPGA Development Board AX7203 Mwongozo wa Mtumiaji

Sehemu ya 2.6: Mwako wa QSPI

Bodi ya msingi ya FPGA AC7200 ina 128MBit QSPI FLASH moja, na mfano ni W25Q256FVEI, ambayo inatumia 3.3V CMOS vol.tage kiwango. Kutokana na hali isiyo tete ya QSPI FLASH, inaweza kutumika kama kifaa cha kuwasha mfumo kuhifadhi picha ya mfumo wa kuwasha. Picha hizi ni pamoja na FPGA kidogo files, msimbo wa maombi ya ARM, msimbo wa programu msingi na data nyingine ya mtumiaji files. Miundo mahususi na vigezo vinavyohusiana vya QSPI FLASH vinaonyeshwa .

Nafasi U8

Mfano wa N25Q128

Uwezo 128M Bit

Kiwanda cha Numonyx

Maelezo ya QSPI FLASH
QSPI FLASH imeunganishwa kwenye pini maalum za BANK0 na BANK14 za chipu ya FPGA. Pini ya saa imeunganishwa kwa CCLK0 ya BANK0, na data nyingine na mawimbi ya kuchagua chipu yanaunganishwa kwa D00~D03 na pini za FCS za BANK14 mtawalia. Inaonyesha muunganisho wa maunzi wa QSPI Flash.

Kazi za siri za QSPI Flash Schematic QSPI Flash:

www.alinx.com

19 /

ARTIX-7 FPGA Development Board AX7203 Mwongozo wa Mtumiaji

Jina halisi QSPI_CLK QSPI_CS QSPI_DQ0 QSPI_DQ1 QSPI_DQ2 QSPI_DQ3

Jina la PIN ya FPGA CCLK_0
IO_L6P_T0_FCS_B_14 IO_L1P_T0_D00_MOSI_14 IO_L1N_T0_D01_DIN_14
IO_L2P_T0_D02_14 IO_L2N_T0_D03_14

FPGA P/N L12 T19 P22 R22 P21 R21

QSPI kwenye Bodi ya Msingi

www.alinx.com

20 /

ARTIX-7 FPGA Development Board AX7203 Mwongozo wa Mtumiaji
Sehemu ya 2.7: Mwangaza wa LED kwenye Ubao wa Msingi
Kuna taa 3 nyekundu za LED kwenye ubao wa msingi wa AC7200 FPGA, moja ambayo ni taa ya kiashiria cha nguvu (PWR), moja ni taa ya LED ya usanidi (IMEMILIKI), na moja ni taa ya mtumiaji ya LED. Wakati bodi ya msingi inatumiwa, kiashiria cha nguvu kitaangaza; FPGA inaposanidiwa, LED ya usanidi itaangazia. Nuru ya LED ya mtumiaji imeunganishwa na IO ya BANK34, mtumiaji anaweza kudhibiti mwanga na kuzima na programu. Wakati IO juzuu yatage iliyounganishwa na LED ya mtumiaji iko juu, LED ya mtumiaji imezimwa. Wakati muunganisho wa IO ujazotage ni ya chini, LED ya mtumiaji itawaka. Mchoro wa mpangilio wa unganisho la vifaa vya taa vya LED umeonyeshwa:

Taa za LED kwenye bodi ya msingi Schematic

Taa za LED kwenye Ugavi wa Bani wa LED za Mtumiaji wa Bodi

Jina la Ishara LED1

FPGA Pin Name IO_L15N_T2_DQS_34

Nambari ya siri ya FPGA W5

Maelezo Mtumiaji LED

www.alinx.com

21 /

ARTIX-7 FPGA Development Board AX7203 Mwongozo wa Mtumiaji
Sehemu ya 2.8: Kitufe cha Weka Upya
Kuna kitufe cha kuweka upya kwenye ubao wa msingi wa AC7200 FPGA. Kitufe cha kuweka upya kimeunganishwa na IO ya kawaida ya BANK34 ya chipu ya FPGA. Mtumiaji anaweza kutumia kitufe hiki cha kuweka upya kuanzisha programu ya FPGA. Wakati kifungo kinaposisitizwa katika muundo, ishara voltagpembejeo ya e kwa IO ni ya chini, na ishara ya kuweka upya ni halali; wakati kifungo hakijasisitizwa, pembejeo ya ishara kwa IO ni ya juu. Mchoro wa mpangilio wa uunganisho wa kitufe cha kuweka upya umeonyeshwa:

Weka Upya Kipangilio cha Kitufe

Kitufe cha kuweka upya kwenye mgawo wa pin ya kitufe cha Kuweka Upya Bodi ya Msingi

Jina la Mawimbi RESET_N

Jina la Pini la ZYNQ IO_L17N_T2_34

Nambari ya siri ya ZYNQ T6

Maelezo ya kuweka upya mfumo wa FPGA

www.alinx.com

22 /

ARTIX-7 FPGA Development Board AX7203 Mwongozo wa Mtumiaji
Sehemu ya 2.9: JTAG Kiolesura
JTAG soketi ya mtihani J1 imehifadhiwa kwenye bodi ya msingi ya AC7200 kwa JTAG pakua na kurekebisha wakati bodi ya msingi inatumiwa peke yake. Kielelezo ni sehemu ya kimuundo ya JTAG bandari, ambayo inahusisha TMS, TDI, TDO, TCK. , GND, +3.3V ishara hizi sita.

JTAG Mpango wa Kiolesura cha JTAG interface J1 kwenye ubao wa msingi wa AC7200 FPGA hutumia shimo la majaribio la safu mlalo moja la pini 6 la 2.54mm. Ikiwa unahitaji kutumia JTAG muunganisho wa kurekebisha hitilafu kwenye ubao wa msingi, unahitaji kuuzwa kwa kichwa cha pini 6 cha safu mlalo moja. inaonyesha JTAG interface J1 kwenye ubao wa msingi wa AC7200 FPGA.
JTAG Kiolesura kwenye Bodi ya Msingi

www.alinx.com

23 /

ARTIX-7 FPGA Development Board AX7203 Mwongozo wa Mtumiaji
Sehemu ya 2.10: Kiolesura cha Nishati kwenye Bodi ya Msingi
Ili kufanya ubao wa msingi wa AC7200 FPGA ufanye kazi peke yake, ubao msingi umehifadhiwa na kiolesura cha nguvu cha 2PIN (J3). Wakati mtumiaji anatoa nishati kwenye ubao wa msingi kupitia kiolesura cha umeme cha 2PIN (J3), haiwezi kuwashwa kupitia bodi ya mtoa huduma. Vinginevyo, migogoro ya sasa inaweza kutokea.
Kiolesura cha Nguvu kwenye Bodi ya Msingi

www.alinx.com

24 /

ARTIX-7 FPGA Development Board AX7203 Mwongozo wa Mtumiaji
Sehemu ya 2.11: Bodi hadi Viunganishi vya Bodi
Bodi ya msingi ina jumla ya bodi nne za kasi kwa viunganishi vya bodi. Ubao wa msingi hutumia viunganishi vinne vya pini 80 ili kuunganisha kwenye ubao wa mtoa huduma. Bandari ya IO ya FPGA imeunganishwa kwa viunganishi vinne kwa njia tofauti. Nafasi ya pini ya viunganishi ni 0.5mm, ingiza kwenye ubao hadi viunganishi vya bodi kwenye ubao wa carrier kwa mawasiliano ya data ya kasi.
Bodi ya msingi ina jumla ya bodi nne za kasi kwa viunganishi vya bodi. Ubao wa msingi hutumia viunganishi vinne vya pini 80 ili kuunganisha kwenye ubao wa mtoa huduma. Bandari ya IO ya FPGA imeunganishwa kwa viunganishi vinne kwa njia tofauti. Nafasi ya pini ya viunganishi ni 0.5mm, ingiza kwenye ubao hadi viunganishi vya bodi kwenye ubao wa carrier kwa mawasiliano ya data ya kasi.

Viunganishi vya Ubao hadi Ubao CON1 Ubao wa pini 80 hadi kwenye viunganishi vya CON1, ambavyo hutumika kuunganisha
na usambazaji wa umeme wa VCCIN (+5V) na ardhi kwenye ubao wa mtoa huduma, panua IO za kawaida za FPGA. Ikumbukwe hapa kwamba pini 15 za CON1 zimeunganishwa kwenye bandari ya IO ya BANK34, kwa sababu uhusiano wa BANK34 umeunganishwa na DDR3. Kwa hiyo, juzuu yatage kiwango cha IO zote za BANK34 hii ni 1.5V. Bandika Ugawaji wa Bodi kwa Viunganishi vya Bodi CON1

CON1 Pin PIN1 PIN3 PIN5 PIN7 PIN9

Jina la Ishara
VCCIN VCCIN VCCIN VCCIN GND

Pin ya FPGA VoltagKiwango

–

+5V

–

+5V

–

+5V

–

+5V

–

Ardhi

CON1 Pin PIN2 PIN4 PIN6 PIN8 PIN10

Jina la Ishara
VCCIN VCCIN VCCIN VCCIN
GND

Pin ya FPGA VoltagKiwango

–

+5V

–

+5V

–

+5V

–

+5V

–

Ardhi

www.alinx.com

25 /

ARTIX-7 FPGA Development Board AX7203 Mwongozo wa Mtumiaji

PIN11 PIN13 PIN15 PIN17 PIN19 PIN21 PIN23 PIN25 PIN27 PIN29 PIN31 PIN33 PIN35 PIN37 PIN39 PIN41 PIN43 PIN45 PIN47 PIN49 PIN51 PIN53 PIN55 PIN57 PIN59 PIN61 PIN63 65

NC NC NC GND B13_L5_P B13_L5_N B13_L7_P B13_L7_P GND B13_L3_P B13_L3_N B34_L23_P B34_L23_N GND B34_L18_N B34_L18PD_ G34 VN XADC_VP NC NC GND B19_L34_N B19_L16_P B1_L16_N B1_L16_P GND B4_L16_N

Y13 AA14 AB11 AB12 AA13 AB13 Y8 Y7 AA6 Y6 V7 W7 M9 L10 F14 F13 E14 E13 D15

Ground 3.3V 3.3V 3.3V 3.3V Ground 3.3V 3.3V 1.5V 1.5V Ground 1.5V 1.5V 1.5V 1.5V Ground ADC ADC Ground 3.3V 3.3V 3.3V 3.3V Ground 3.3V

PIN12 PIN14 PIN16 PIN18 PIN20 PIN22 PIN24 PIN26 PIN28 PIN30 PIN32 PIN34 PIN36 PIN38 PIN40 PIN42 PIN44 PIN46 PIN48 PIN50 PIN52 PIN54 PIN56 PIN58 PIN60 PIN62 PIN64 66

NC NC B13_L4_P B13_L4_N GND B13_L1_P B13_L1_N B13_L2_P B13_L2_N GND B13_L6_P B13_L6_N B34_L20_P B34_L20_N GND B34_L21 B_L34_L21 _L34_N GND NC B22_L34 B22_L34_P B25_L34_N GND NC NC NC GND NC

AA15 AB15 Y16 AA16 AB16 AB17 W14 Y14 AB7 AB6 V8 V9 AA8 AB8 –

3.3V 3.3V Ground 3.3V 3.3V 3.3V 3.3V Ground 3.3V 3.3V 1.5V 1.5V Ground 1.5V 1.5V 1.5V 1.5V Ground

U7

1.5V

W9

1.5V

Y9

1.5V

–

Ardhi

–

–

–

–

–

–

–

–

–

Ardhi

–

–

www.alinx.com

26 /

ARTIX-7 FPGA Development Board AX7203 Mwongozo wa Mtumiaji

Viunganishi vya Ubao hadi Ubao CON2 Kichwa cha muunganisho cha kike cha pini 80 CON2 kinatumika kupanua kawaida.
IO ya BANK13 na BANK14 ya FPGA. Juztage viwango vya BENKI zote mbili ni 3.3V. Bandika Ugawaji wa Bodi kwa Viunganishi vya Bodi CON2

CON1 Pin

Jina la Ishara

PIN1 B13_L16_P

PIN3 B13_L16_N

PIN5 B13_L15_P

PIN7 B13_L15_N

PIN9

GND

PIN11 B13_L13_P

PIN13 B13_L13_N

PIN15 B13_L12_P

PIN17 B13_L12_N

PIN19

GND

PIN21 B13_L11_P

PIN23 B13_L11_N

PIN25 B13_L10_P

PIN27 B13_L10_N

PIN29

GND

PIN31 B13_L9_N

PIN33 B13_L9_P

PIN35 B13_L8_N

PIN37 B13_L8_P

PIN39

GND

PIN41 B14_L11_N

PIN43 B14_L11_P

PIN45 B14_L14_N

PIN47 B14_L14_P

FPGA Pin W15 W16 T14 T15 V13 V14 W11 W12 Y11 Y12 V10 W10 AA11 AA10 AB10 AA9 V20 U20 V19 V18

Voltage Kiwango 3.3V 3.3V 3.3V 3.3V Chini 3.3V 3.3V 3.3V 3.3V Chini 3.3V 3.3V 3.3V 3.3V Chini 3.3V 3.3V 3.3V 3.3V Chini 3.3V 3.3V 3.3V 3.3.

CON1 Pin PIN2 PIN4 PIN6 PIN8 PIN10 PIN12 PIN14 PIN16 PIN18 PIN20 PIN22 PIN24 PIN26 PIN28 PIN30 PIN32 PIN34 PIN36 PIN38 PIN40 PIN42 PIN44 PIN46 PIN48

Jina la Ishara
B14_L16_P B14_L16_N B13_L14_P B13_L14_N
GND B14_L10_P B14_L10_N B14_L8_N B14_L8_P
GND B14_L15_N B14_L15_P B14_L17_P B14_L17_N
GND B14_L6_N B13_IO0 B14_L7_N B14_L7_P
GND B14_L4_P B14_L4_N B14_L9_P B14_L9_N

Pin ya FPGA Voltage

Kiwango

V17

3.3V

W17

3.3V

U15

3.3V

V15

3.3V

–

Ardhi

AB21

3.3V

AB22

3.3V

AA21

3.3V

AA20

3.3V

–

Ardhi

AB20

3.3V

AA19

3.3V

AA18

3.3V

AB18

3.3V

–

Ardhi

T20

3.3V

Y17

3.3V

W22

3.3V

W21

3.3V

–

Ardhi

T21

3.3V

U21

3.3V

Y21

3.3V

Y22

3.3V

www.alinx.com

27 /

ARTIX-7 FPGA Development Board AX7203 Mwongozo wa Mtumiaji

PIN49 PIN51 PIN53 PIN55 PIN57 PIN59 PIN61 PIN63 PIN65 PIN67 PIN69 PIN71 PIN73 PIN75 PIN77 PIN79

GND B14_L5_N B14_L5_P B14_L18_N B14_L18_P
GND B13_L17_P B13_L17_N B14_L21_N B14_L21_P
GND B14_L22_P B14_L22_N B14_L24_N B14_L24_P
B14_IO0

R19 P19 U18 U17
T16 U16 P17 N17
P15 R16 R17 P16 P20

Ground 3.3V 3.3V 3.3V 3.3V Ground 3.3V 3.3V 3.3V 3.3V 3.3V Ground 3.3V 3.3V 3.3V 3.3V XNUMXV

PIN50 PIN52 PIN54 PIN56 PIN58 PIN60 PIN62 PIN64 PIN66 PIN68 PIN70 PIN72 PIN74 PIN76 PIN78 PIN80

GND B14_L12_N B14_L12_P B14_L13_N B14_L13_P
GND B14_L3_N B14_L3_P B14_L20_N B14_L20_P
GND B14_L19_N B14_L19_P B14_L23_P B14_L23_N B14_IO25

W20 W19 Y19 Y18
V22 U22 T18 R18
R14 P14 N13 N14 N15

Ardhi 3.3V 3.3V 3.3V 3.3V
Ardhi 3.3V 3.3V 3.3V 3.3V
Ardhi 3.3V 3.3V 3.3V 3.3V 3.3V

Viunganishi vya Ubao hadi Ubao CON3 Kiunganishi cha CON80 cha pini 3 kinatumika kupanua IO ya kawaida ya
BANK15 na BANK16 ya FPGA. Aidha, wanne JTAG ishara pia zimeunganishwa kwenye ubao wa mtoa huduma kupitia kiunganishi cha CON3. Juztagviwango vya e vya BANK15 na BANK16 vinaweza kurekebishwa na chipu ya LDO. Chaguo-msingi iliyosakinishwa LDO ni 3.3V. Ikiwa unataka kutoa viwango vingine vya kawaida, unaweza kuibadilisha na LDO inayofaa. Bandika Ugawaji wa Bodi kwa Viunganishi vya Bodi CON3

CON1 Pin PIN1 PIN3 PIN5 PIN7

Jina la Ishara
B15_IO0 B16_IO0 B15_L4_P B15_L4_N

FPGA Pin J16 F15 G17 G18

VoltagKiwango

CON1 Pin

3.3V PIN2

3.3V PIN4

3.3V PIN6

3.3V

PIN8

Jina la Ishara
B15_IO25 B16_IO25 B16_L21_N B16_L21_P

Pin ya FPGA VoltagKiwango

M17

3.3V

F21

3.3V

A21

3.3V

B21

3.3V

www.alinx.com

28 /

ARTIX-7 FPGA Development Board AX7203 Mwongozo wa Mtumiaji

PIN9 PIN11 PIN13 PIN15 PIN17 PIN19 PIN21 PIN23 PIN25 PIN27 PIN29 PIN31 PIN33 PIN35 PIN37 PIN39 PIN41 PIN43 PIN45 PIN47 PIN49 PIN51 PIN53 PIN55 PIN57 PIN59 PIN61 PIN63 65 PIN67

GND B15_L2_P B15_L2_N B15_L12_P B15_L12_N
GND B15_L11_P B15_L11_N B15_L1_N B15_L1_P
GND B15_L5_P B15_L5_N B15_L3_N B15_L3_P
GND B15_L19_P B15_L19_N B15_L20_P B15_L20_N
GND B15_L14_P B15_L14_N B15_L21_P B15_L21_N
GND B15_L23_P B15_L23_N B15_L22_P B15_L22_N
GND B15_L24_P

G15 G16 J19 H19
J20 J21 G13 H13
J15 H15 H14 J14
K13 K14 M13 L13
L19 L20 K17 J17 L16 K16 L14 L15 M15

Ardhi 3.3V 3.3V 3.3V 3.3V
Ardhi 3.3V 3.3V 3.3V 3.3V
Ardhi 3.3V 3.3V 3.3V 3.3V
Ardhi 3.3V 3.3V 3.3V 3.3V
Ground 3.3V 3.3V 3.3V 3.3V Ground 3.3V 3.3V 3.3V 3.3V Ground 3.3V

PIN10 PIN12 PIN14 PIN16 PIN18 PIN20 PIN22 PIN24 PIN26 PIN28 PIN30 PIN32 PIN34 PIN36 PIN38 PIN40 PIN42 PIN44 PIN46 PIN48 PIN50 PIN52 PIN54 PIN56 PIN58 PIN60 PIN62 PIN64 66 PIN68

GND B16_L23_P B16_L23_N B16_L22_P B16_L22_N
GND B16_L24_P B16_L24_N B15_L8_N B15_L8_P
GND B15_L7_N B15_L7_P B15_L9_P B15_L9_N
GND B15_L15_N B15_L15_P B15_L6_N B15_L6_P
GND B15_L13_N B15_L13_P B15_L10_P B15_L10_N
GND B15_L18_P B15_L18_N B15_L17_N B15_L17_P
GND B15_L16_P

E21 D21 E22 D22
G21 G22 G20 H20
H22 J22 K21 K22
M22 N22 H18 H17
K19 K18 M21 L21
N20 M20 N19 N18
M18

Ardhi 3.3V 3.3V 3.3V 3.3V
Ardhi 3.3V 3.3V 3.3V 3.3V
Ardhi 3.3V 3.3V 3.3V 3.3V
Ardhi 3.3V 3.3V 3.3V 3.3V
Ardhi 3.3V 3.3V 3.3V 3.3V
Ardhi 3.3V 3.3V 3.3V 3.3V
Chini ya 3.3V

www.alinx.com

29 /

ARTIX-7 FPGA Development Board AX7203 Mwongozo wa Mtumiaji

PIN73 B15_L24_N

M16

3.3V

PIN74 B15_L16_N

L18

3.3V

PIN75

NC

–

PIN76

NC

–

PIN77 FPGA_TCK

V12

3.3V

PIN78

FPGA_TDI

R13

3.3V

PIN79 FPGA_TDO

U13

3.3V

PIN80 FPGA_TMS

T13

3.3V

Ubao hadi kwenye Viunganishi vya Ubao CON4 Kiunganishi cha CON80 cha Pini-4 kinatumika kupanua IO ya kawaida na GTP.
data ya kasi ya juu na ishara za saa za FPGA BANK16. Juztage kiwango cha bandari ya IO cha BANK16 kinaweza kubadilishwa na chipu ya LDO. Chaguo-msingi iliyosakinishwa LDO ni 3.3V. Ikiwa mtumiaji anataka kutoa viwango vingine vya kawaida, inaweza kubadilishwa na LDO inayofaa. Data ya kasi ya juu na ishara za saa za GTP ni tofauti madhubuti zilizoelekezwa kwenye ubao wa msingi. Laini za data ni sawa kwa urefu na huwekwa kwa muda fulani ili kuzuia kuingiliwa kwa mawimbi. Bandika Ugawaji wa Bodi kwa Viunganishi vya Bodi CON4

CON1 Pin PIN1 PIN3 PIN5 PIN7 PIN9 PIN11 PIN13 PIN15 PIN17 PIN19 PIN21 PIN23 PIN25 PIN27 PIN29

Jina la Ishara
NC NC

Pin ya FPGA VoltagKiwango cha e -
–

CON1 Pin NC NC

NC

–

NC

NC

–

NC

GND NC

–

PIN ya msingi 10

–

PIN12

NC

–

PIN14

GND

–

PIN ya msingi 16

MGT_TX3_P

D7 Differential PIN18

MGT_TX3_N

C7 Differential PIN20

GND

–

PIN ya msingi 22

MGT_RX3_P D9 Differential PIN24

MGT_RX3_N

C9 Differential PIN26

GND

- Ardhi

PIN28

MGT_TX1_P

D5 Differential PIN30

Jina la Ishara FPGA Pin Voltage

Kiwango

–

NC

–

NC

–

NC

–

NC

GND

–

Ardhi

MGT_TX2_P

B6 Tofauti

MGT_TX2_N

A6 Tofauti

GND

–

Ardhi

MGT_RX2_P

B10 Tofauti

MGT_RX2_N

A10 Tofauti

GND

–

Ardhi

MGT_TX0_P

B4 Tofauti

MGT_TX0_N

A4 Tofauti

GND

–

Ardhi

MGT_RX0_P

B8 Tofauti

www.alinx.com

30 /

ARTIX-7 FPGA Development Board AX7203 Mwongozo wa Mtumiaji

PIN31 PIN33 PIN35 PIN37 PIN39 PIN41 PIN43 PIN45 PIN47 PIN49 PIN51 PIN53 PIN55 PIN57 PIN59 PIN61 PIN63 PIN65 PIN67 PIN69 PIN71 PIN73 PIN75 PIN77

MGT_TX1_N GND
MGT_RX1_P MGT_RX1_N
GND B16_L5_P B16_L5_N B16_L7_P B16_L7_N
GND B16_L9_P B16_L9_N B16_L11_P B16_L11_N
GND B16_L13_P B16_L13_N B16_L15_P B16_L15_N
GND B16_L17_P B16_L17_N B16_L19_P B16_L19_N
NC

C5 D11 C11 E16 D16 B15 B16 A15 A16 B17 B18 C18 C19 F18 E18 A18 A19 D20 C20 –

Uwanja wa Tofauti
Tofauti ya Tofauti
Ardhi 3.3V 3.3V 3.3V 3.3V
Ground 3.3V 3.3V 3.3V 3.3V Ground 3.3V 3.3V 3.3V 3.3V Ground 3.3V 3.3V 3.3V 3.3V

PIN32 PIN34 PIN36 PIN38 PIN40 PIN42 PIN44 PIN46 PIN48 PIN50 PIN52 PIN54 PIN56 PIN58 PIN60 PIN62 PIN64 PIN66 PIN68 PIN70 PIN72 PIN74 PIN76 PIN78

MGT_RX0_N GND
MGT_CLK1_P MGT_CLK1_N
GND B16_L2_P B16_L2_N B16_L3_P B16_L3_N
GND B16_L10_P B16_L10_N B16_L12_P B16_L12_N
GND B16_L14_P B16_L14_N B16_L16_P B16_L16_N
GND B16_L18_P B16_L18_N B16_L20_P B16_L20_N
NC

A8 Tofauti

–

Ardhi

F10 Tofauti

E10 Tofauti

–

Ardhi

F16

3.3V

E17

3.3V

C14

3.3V

C15

3.3V

–

Ardhi

A13

3.3V

A14

3.3V

D17

3.3V

C17

3.3V

–

Ardhi

E19

3.3V

D19

3.3V

B20

3.3V

A20

3.3V

–

Ardhi

F19

3.3V

F20

3.3V

C22

3.3V

B22

3.3V

–

www.alinx.com

31 /

ARTIX-7 FPGA Development Board AX7203 Mwongozo wa Mtumiaji
Sehemu ya 2.12: Ugavi wa Nguvu
Ubao msingi wa AC7200 FPGA unaendeshwa na DC5V kupitia bodi ya mtoa huduma, na inaendeshwa na kiolesura cha J3 inapotumika peke yake. Tafadhali kuwa mwangalifu usisambaze nishati kwa kiolesura cha J3 na bodi ya mtoa huduma kwa wakati mmoja ili kuepuka uharibifu. Mchoro wa muundo wa usambazaji wa umeme kwenye ubao umeonyeshwa kwenye.

Ugavi wa Nguvu kwenye mpangilio wa ubao msingi

Bodi ya uendelezaji inaendeshwa na +5V na kugeuzwa kuwa +3.3V, +1.5V, +1.8V, +1.0V usambazaji wa umeme wa njia nne kupitia chipu nne za usambazaji umeme za DC/DC TLV62130RGT. Pato la sasa linaweza kuwa hadi 3A kwa kila kituo. VCCIO inazalishwa na LDOSPX3819M5-3-3 moja. VCCIO hutoa nishati kwa BANK15 na BANK16 ya FPGA. Watumiaji wanaweza kubadilisha IO ya BANK15,16 hadi juzuu tofautitage viwango kwa kubadilisha chipu yao ya LDO. 1.5V Inazalisha juzuu ya VTT na VREFtaginahitajika na DDR3 kupitia TI's TPS51200. Ugavi wa umeme wa 1.8V MGTAVTT MGTAVCC wa transceiver ya GTP huzalishwa na chipu ya TI ya TPS74801. Kazi za kila usambazaji wa nguvu zinaonyeshwa kwenye jedwali lifuatalo:

www.alinx.com

32 /

ARTIX-7 FPGA Development Board AX7203 Mwongozo wa Mtumiaji

Ugavi wa Nguvu +1.0V +1.8V +3.3V +1.5V
VREF,VTT(+0.75V) MVCCIP(+3.3V) MGTAVTT(+1.2V)
MGVCCAUX(+1.8V)

Kazi FPGA Core Voltage FPGA juzuu msaidizitage, TPS74801 usambazaji wa umeme VCCIO ya Bank0,Bank13 na Bank14 ya FPGA,QSIP FLASH, Clock Crystal DDR3, Bank34 na Bank35 ya FPGA
DDR3 FPGA Bank15, Bank16 GTP Transceiver Bank216 ya FPGA GTP Transceiver Bank216 ya FPGA

Kwa sababu usambazaji wa nguvu wa Artix-7 FPGA una hitaji la mfuatano wa kuwasha umeme, katika muundo wa saketi, tumeunda kulingana na mahitaji ya nguvu ya chipu, na kuwasha ni 1.0V->1.8V->(1.5) V, 3.3V, VCCIO) na 1.0V-> MGTAVCC -> MGTAVTT, muundo wa mzunguko ili kuhakikisha uendeshaji wa kawaida wa chip.

Sehemu ya 2.13: Mchoro wa Muundo

www.alinx.com

33 /

ARTIX-7 FPGA Development Board AX7203 Mwongozo wa Mtumiaji
Sehemu ya 3: Ubao wa Mtoa huduma

Sehemu ya 3.1: Utangulizi wa Bodi ya Mtoa huduma
Kupitia utangulizi wa awali wa kazi, unaweza kuelewa kazi ya sehemu ya bodi ya carrier
1-chaneli PCIe x4 kiolesura cha utumaji data cha kasi ya juu 2-chaneli 10/100M/1000M Ethernet RJ-45 kiolesura 1-chaneli HDMI kiolesura cha kuingiza video 1-chaneli HDMI Kiolesura cha pato cha chaneli 1 Kiolesura cha Mawasiliano cha USB Uart 1 Kiolesura cha Kadi ya SD Slot XADA Bandari za upanuzi za EEPROM 2-pini 40 JTAG kiolesura cha kurekebisha 2 funguo huru 4 mtumiaji taa za LED

www.alinx.com

34 /

ARTIX-7 FPGA Development Board AX7203 Mwongozo wa Mtumiaji

Sehemu ya 3.2: Kiolesura cha Gigabit Ethernet

Bodi ya ukuzaji ya AX7203 FPGA huwapa watumiaji njia 2

Huduma ya mawasiliano ya mtandao wa Gigabit kupitia Micrel KSZ9031RNX

Chip ya Ethernet PHY. Chip ya KSZ9031RNX inasaidia 10/100/1000 Mbps

kiwango cha maambukizi ya mtandao na kuwasiliana na FPGA kupitia GMII

kiolesura. KSZ9031RNX inasaidia kukabiliana na MDI/MDX, kasi mbalimbali

urekebishaji, urekebishaji wa Mwalimu/Mtumwa, na usaidizi wa basi la MDIO kwa PHY

usimamizi wa usajili.

KSZ9031RNX itagundua hali ya kiwango cha baadhi ya IO maalum kwa

kuamua hali yao ya kufanya kazi baada ya kuwashwa. Jedwali 3-1-1 linaelezea

maelezo ya usanidi chaguo-msingi baada ya chipu ya GPHY kuwashwa.

Maagizo ya Pini ya Usanidi

Thamani ya usanidi

PHYAD[2:0] CLK125_EN
SELRGV AN[1:0] RX Kuchelewa kwa TX

Hali ya MDIO/MDC Anwani ya PHY 3.3V, 2.5V, 1.5/1.8V ujazotagna uteuzi Usanidi wa mazungumzo otomatiki
Saa ya RX 2ns inachelewa Saa ya TX 2ns inachelewesha uteuzi wa RGMII au GMII

Anwani ya PHY 011 3.3V
(10/100/1000M) adaptive Delay Delay GMII

Jedwali 3-2-1: Thamani chaguo-msingi ya usanidi wa chipu ya PHY

Wakati mtandao umeunganishwa kwenye Gigabit Ethernet, upitishaji wa data wa FPGA na PHY chip KSZ9031RNX huwasiliana kupitia basi ya GMII, saa ya upitishaji ni 125Mhz. Saa ya kupokea E_RXC inatolewa na chipu ya PHY, saa ya kutuma E_GTXC inatolewa na FPGA, na data ni s.ampkuongozwa kwenye ukingo wa saa.
Wakati mtandao umeunganishwa kwa 100M Ethernet, upitishaji wa data wa FPGA na PHY chip KSZ9031RNX huwasiliana kupitia basi ya GMII, saa ya upitishaji ni 25Mhz. Saa ya kupokea E_RXC inatolewa na chipu ya PHY, saa ya kutuma E_GTXC inatolewa na FPGA, na data inatolewa.

www.alinx.com

35 /

ARTIX-7 FPGA Development Board AX7203 Mwongozo wa Mtumiaji sampkuongozwa kwenye ukingo wa saa.
Kielelezo 3-2-1: Mpangilio wa Kiolesura cha Gigabit Ethernet

Kielelezo 3-3-2: Kiolesura cha Gigabit Ethernet kwenye ubao wa Mtoa huduma

www.alinx.com

36 /

ARTIX-7 FPGA Development Board AX7203 Mwongozo wa Mtumiaji

Mgawo wa pini ya Gigabit Ethernet Chip PHY1 ni kama ifuatavyo

Jina la Mawimbi E1_GTXC E1_TXD0 E1_TXD1 E1_TXD2 E1_TXD3 E1_TXEN E1_RXC E1_RXD0 E1_RXD1 E1_RXD2 E1_RXD3 E1_RXDV E1_MDC E1_MDIO E1_RESET

Nambari ya Pini ya FPGA E18 C20 D20 A19 A18 F18 B17 A16 B18 C18 C19 A15 B16 B15 D16

Maelezo PHY1 RGMII kusambaza saa
Phy1 kusambaza data bit0 phy1 kusambaza data bit1 phy1 kusambaza data bit2 phy1 kusambaza data bit3 phy1 kusambaza ishara phy1 rgMII kupokea saa phy1 kupokea data bit0 phy1 kupokea data bit1 phy1 kupokea data bit2 phy1 kupokea data bit3 phy1 kupokea data halali phy1 usimamizi wa saa phy1 usimamizi wa phyXNUMX Data
PHY1 Weka Upya Mawimbi

Mgawo wa pini ya Gigabit Ethernet Chip PHY2 ni kama ifuatavyo

Jina la Mawimbi E2_GTXC E2_TXD0 E2_TXD1 E2_TXD2 E2_TXD3 E2_TXEN E2_RXC E2_RXD0 E2_RXD1 E2_RXD2 E2_RXD3 E2_RXDV E2_MDC E2_MDIO E2_RESET

Nambari ya Pini ya FPGA A14 E17 C14 C15 A13 D17 E19 A20 B20 D19 C17 F19 F20 C22 B22

Maelezo PHY2 RGMII kusambaza saa
Phy2 kusambaza data bit0 phy2 kusambaza data bit1 phy2 kusambaza data bit2 phy2 kusambaza data bit3 phy2 kusambaza ishara phy2 rgMII kupokea saa phy2 kupokea data bit0 phy2 kupokea data bit1 phy2 kupokea data bit2 phy2 kupokea data bit3 phy2 kupokea data halali phy2 usimamizi wa saa phy2 usimamizi wa phyXNUMX Data
PHY2 Weka Upya Mawimbi

www.alinx.com

37 /

ARTIX-7 FPGA Development Board AX7203 Mwongozo wa Mtumiaji
Sehemu ya 3.3: Kiolesura cha PCIe x4
Bodi ya ukuzaji ya AX7203 FPGA hutoa kiolesura cha uhamishaji wa data cha kasi ya juu cha PCIe x4 cha kiwango cha viwandani. Kiolesura cha kadi ya PCIE kinalingana na vipimo vya kawaida vya umeme vya kadi ya PCIe na inaweza kutumika moja kwa moja kwenye nafasi ya x4 PCIe ya Kompyuta ya kawaida.
Sambaza na kupokea mawimbi ya kiolesura cha PCIe zimeunganishwa moja kwa moja kwenye kipitishio cha GTP cha FPGA. Chaneli nne za mawimbi ya TX na RX zimeunganishwa kwenye FPGA katika mawimbi tofauti, na kiwango cha mawasiliano cha kituo kimoja kinaweza kuwa hadi kipimo data cha 5G. Saa ya marejeleo ya PCIe hutolewa kwa bodi ya ukuzaji ya AX7203 FPGA na sehemu ya PCIe ya Kompyuta yenye mzunguko wa saa ya marejeleo ya 100Mhz.
Mchoro wa muundo wa kiolesura cha PCIe cha bodi ya ukuzaji ya AX7203 FPGA umeonyeshwa kwenye Mchoro 3-3-1, ambapo ishara ya kusambaza ya TX na ishara ya saa ya kumbukumbu ya CLK zimeunganishwa katika hali ya pamoja ya AC.

Kielelezo 3-3-1: mchoro wa PCIex4

www.alinx.com

38 /

ARTIX-7 FPGA Development Board AX7203 Mwongozo wa Mtumiaji

Kielelezo 3-3-2: PCIex4 kwenye ubao wa Mtoa huduma

Mgawo wa Pini ya Kiolesura cha PCIex4:

Jina la Ishara

Pini ya FPGA

PCIE_RX0_P

D11

PCIE_RX0_N

C11

PCIE_RX1_P

B8

PCIE_RX1_N

A8

PCIE_RX2_P

B10

PCIE_RX2_N

A10

PCIE_RX3_P

D9

PCIE_RX3_N

C9

PCIE_TX0_P

D5

PCIE_TX0_N

C5

PCIE_TX1_P

B4

PCIE_TX1_N

A4

PCIE_TX2_P

B6

PCIE_TX2_N

A6

PCIE_TX3_P

D7

PCIE_TX3_N

C7

PCIE_CLK_P

F10

PCIE_CLK_N

E10

Maelezo PCIE Channel 0 Data Pokea Chanya chanya cha PCIE 0 Data Pokea Mkondo Hasi wa PCIE 1 Data Pokea Idhaa Chanya ya PCIE 1 Data Pokea Mkondo Hasi wa PCIE 2 Data Pokea Mkondo Chanya wa PCIE 2 Data Pokea Mkondo Hasi wa PCIE 3 Data Pokea Chanya cha PCIE Chaneli 3 Data Pokea Hasi Mkondo 0 Usambazaji wa Data Chanya cha PCIE Channel 0 Sambaza Data Mkondo hasi wa PCIE 1 Sambaza Data Chanya Mkondo wa PCIE 1 Sambaza Data Hasi Mkondo wa PCIE 2 Sambaza Data Chanya Mkondo wa PCIE 2 Sambaza Data Hasi Mkondo wa PCIE 3 Samisha Data Chanya Mkondo wa PCIE 3 Sambaza Data Hasi
Saa ya Marejeleo ya PCIE Chanya Saa ya Marejeleo ya PCIE Hasi

www.alinx.com

39 /

ARTIX-7 FPGA Development Board AX7203 Mwongozo wa Mtumiaji
Sehemu ya 3.4: Kiolesura cha towe cha HDMI
Kiolesura cha pato cha HDMI, chagua chipu ya usimbaji ya SIL9134 HDMI (DVI) ya Silion Image, iauni hadi 1080P@60Hz, iauni toleo la 3D.
Kiolesura cha usanidi wa IIC cha SIL9134 pia kimeunganishwa na IO ya FPGA. SIL9134 imeanzishwa na kudhibitiwa na programu ya FPGA. Uunganisho wa vifaa vya interface ya pato la HDMI inavyoonyeshwa kwenye Mchoro 3-4-1.

Kielelezo 3-4-1: Mpangilio wa Pato wa HDMI

Kielelezo 3-4-1: Pato la HDMI kwenye ubao wa Mtoa huduma

www.alinx.com

40 /

ARTIX-7 FPGA Development Board AX7203 Mwongozo wa Mtumiaji

Mgawo wa Pini ya Kuingiza ya HDMI:
Jina la Mawimbi 9134_nRESET
9134_CLK 9134_HS 9134_VS 9134_DE 9134_D[0] 9134_D[1] 9134_D[2] 9134_D[3] 9134_D[4] 9134_D[5] 9134_D[6] 9134_D[7] 9134_D[8] 9134_D[9] 9134_D[10] 9134_11] 9134D 12_D[9134] 13_D[9134] 14_D[ 9134] 15_D[9134] 16_D[9134] 17_D[9134] 18_D[9134] 19_D[9134] 20_D[9134] 21_D[9134] 22_D[9134] 23_D[XNUMX] XNUMX_D[XNUMX] XNUMX_D[XNUMX] XNUMX_D[XNUMX] XNUMX_D[XNUMX] XNUMX_D XNUMX XNUMX] XNUMX_D[XNUMX]

FPGA Pin J19 M13 T15 T14 V13 V14 H14 J14 K13 K14 L13 L19 L20 K17 J17 L16 K16 L14 L15 M15 M16 L18 M18 N18 N19 M20 N20 L21 M21

www.alinx.com

41 /

ARTIX-7 FPGA Development Board AX7203 Mwongozo wa Mtumiaji
Sehemu ya 3.5: Kiolesura cha Kuingiza cha HDMI
Kiolesura cha pato cha HDMI, chagua chipu ya avkodare ya Silion Image ya SIL9013 HDMI, tumia hadi 1080P@60Hz ingizo na usaidie kutoa data katika miundo tofauti.
Kiolesura cha usanidi wa IIC cha SIL9013 kimeunganishwa na IO ya FPGA. SIL9013 imeanzishwa na kudhibitiwa kupitia programu ya FPGA. Uunganisho wa maunzi ya kiolesura cha pembejeo cha HDMI umeonyeshwa kwenye Mchoro 3-5-1.

Kielelezo 3-5-1: Mpangilio wa Ingizo wa HDMI

Kielelezo 3-5-2: Ingizo la HDMI kwenye ubao wa Mtoa huduma

www.alinx.com

42 /

ARTIX-7 FPGA Development Board AX7203 Mwongozo wa Mtumiaji

Mgawo wa Pini ya Kuingiza ya HDMI:
Jina la Mawimbi 9013_nRESET
9013_CLK 9013_HS 9013_VS 9013_DE 9013_D[0] 9013_D[1] 9013_D[2] 9013_D[3] 9013_D[4] 9013_D[5] 9013_D[6] 9013_D[7] 9013_D[8] 9013_D[9] 9013_D[10] 9013_11] 9013D 12_D[9013] 13_D[9013] 14_D[ 9013] 15_D[9013] 16_D[9013] 17_D[9013] 18_D[9013] 19_D[9013] 20_D[9013] 21_D[9013] 22_D[9013] 23_D[XNUMX] XNUMX_D[XNUMX] XNUMX_D[XNUMX] XNUMX_D[XNUMX] XNUMX_D[XNUMX] XNUMX_D XNUMX XNUMX] XNUMX_D[XNUMX]

Nambari ya Pini ya FPG H19 K21 K19 K18 H17 H18 N22 M22 K22 J22 H22 H20 G20 G22 G21 D22 E22 D21 E21 B21 A21 F21 M17 J16 F15 G17 G18 G15 G16

www.alinx.com

43 /

ARTIX-7 FPGA Development Board AX7203 Mwongozo wa Mtumiaji
Sehemu ya 3.6: Nafasi ya Kadi ya SD
Kadi ya SD (Secure Digital Memory Card) ni kadi ya kumbukumbu kulingana na mchakato wa kumbukumbu ya semiconductor flash. Ilikamilishwa mwaka wa 1999 na dhana ya Kijapani inayoongozwa na Panasonic, na washiriki Toshiba na SanDisk ya Marekani walifanya utafiti na maendeleo makubwa. Mnamo 2000, kampuni hizi zilizindua Chama cha SD (Chama cha Usalama cha Dijiti), ambacho kina safu kali na kuvutia idadi kubwa ya wachuuzi. Hizi ni pamoja na IBM, Microsoft, Motorola, NEC, Samsung, na wengine. Kwa kuendeshwa na watengenezaji hawa wakuu, kadi za SD zimekuwa kadi ya kumbukumbu inayotumiwa sana katika vifaa vya kidijitali vya watumiaji.
Kadi ya SD ni kifaa cha kawaida cha kuhifadhi. Kadi ya SD iliyopanuliwa inasaidia modi ya SPI na modi ya SD. Kadi ya SD inayotumika ni kadi ya MicroSD. Mchoro wa mchoro umeonyeshwa kwenye Mchoro 3-6-1.

Kielelezo 3-6-1: Mpango wa Kadi ya SD

www.alinx.com

44 /

ARTIX-7 FPGA Development Board AX7203 Mwongozo wa Mtumiaji

Kielelezo 3-6-2: Nafasi ya Kadi ya SD kwenye ubao wa Mtoa huduma

Mgawo wa pin ya slot ya kadi ya SD:
Jina la Mawimbi SD_CLK SD_CMD SD_CD_N SD_DAT0 SD_DAT1 SD_DAT2 SD_DAT3

Hali ya SD

FPGA PIN AB12 AB11 F14 AA13 AB13 Y13 AA14

Sehemu ya 3.7: USB hadi Mlango wa Siri
Bodi ya ukuzaji ya AX7203 FPGA inajumuisha chipu ya USB-UAR ya Silicon Labs CP2102GM. Kiolesura cha USB kinatumia kiolesura cha MINI USB. Inaweza kushikamana na bandari ya USB ya Kompyuta ya juu kwa mawasiliano ya data ya serial na kebo ya USB. Mchoro wa mpangilio wa muundo wa mzunguko wa USB Uart umeonyeshwa kwenye Mchoro 3-7-1:

www.alinx.com

45 /

ARTIX-7 FPGA Development Board AX7203 Mwongozo wa Mtumiaji Kielelezo 3-7-1: USB hadi serial port schematic

Kielelezo 3-7-2: USB hadi mlango wa serial kwenye ubao wa Mtoa huduma
Viashiria viwili vya LED (LED3 na LED4) vimewekwa kwa ishara ya bandari ya serial, na skrini ya hariri kwenye PCB ni TX na RX, ikionyesha kuwa bandari ya serial ina upitishaji au mapokezi ya data, kama inavyoonyeshwa kwenye Mchoro 3-3-3 ufuatao.

Kielelezo 3-7-3: Mpangilio wa Mawasiliano ya Bandari ya Serial Viashiria vya LED

www.alinx.com

46 /

ARTIX-7 FPGA Development Board AX7203 Mwongozo wa Mtumiaji

USB kwa mgawo wa pini ya mlango wa serial:
Jina la Mawimbi UART1_RXD UART1_TXD

FPGA PIN P20 N15

Sehemu ya 3.8: EEPROM 24LC04
Bodi ya mtoa huduma ya AX7013 ina EEPROM, mfano wa 24LC04, na ina uwezo wa 4Kbit (2*256*8bit). Ina vizuizi viwili vya baiti 256 na huwasiliana kupitia basi la IIC. EEPROM ya ndani ni kujifunza jinsi ya kuwasiliana na basi la IIC. Ishara ya I2C ya EEPROM imeunganishwa kwenye bandari ya BANK14 IO upande wa FPGA. Kielelezo 3-8-1 hapa chini kinaonyesha muundo wa EEPROM

Kielelezo 3-8-1: Mpango wa EEPROM

Kielelezo 3-8-2: EEPROM kwenye ubao wa Mtoa huduma

www.alinx.com

47 /

ARTIX-7 FPGA Development Board AX7203 Mwongozo wa Mtumiaji

Mgawo wa Pini wa EEPROM
Jina halisi EEPROM_I2C_SCL EEPROM_I2C_SDA

FPGA PIN F13 E14

Sehemu ya 3.9: Kichwa cha Upanuzi
Ubao wa mtoa huduma umehifadhiwa na milango miwili ya kiwango cha nafasi ya inchi 0.1 ya upanuzi ya pini 40 J11 na J13, ambazo hutumika kuunganisha moduli za ALINX au saketi ya nje iliyoundwa na mtumiaji. Bandari ya upanuzi ina mawimbi 40, ambapo usambazaji wa umeme wa 1V wa chaneli 5, ugavi wa umeme wa 2 V wa njia 3.3, ardhi ya 3-channle na 34 IO. Usiunganishe moja kwa moja IO moja kwa moja kwenye kifaa cha 5V ili kuepuka kuchoma FPGA. Ikiwa unataka kuunganisha vifaa vya 5V, unahitaji kuunganisha chip ya ubadilishaji wa kiwango.
Kipinga cha ohm 33 kimeunganishwa kwa mfululizo kati ya mlango wa upanuzi na muunganisho wa FPGA ili kulinda FPGA dhidi ya mdundo wa nje.tage au ya sasa. Mzunguko wa bandari ya upanuzi (J11) umeonyeshwa kwenye Mchoro 3-9-1.

Kielelezo 3-9-1: Mchoro wa kichwa cha upanuzi J11

www.alinx.com

48 /

ARTIX-7 FPGA Development Board AX7203 Mwongozo wa Mtumiaji
Kielelezo 3-9-2 kilielezea kwa kina bandari ya upanuzi ya J4 kwenye ubao wa mtoa huduma. Pin1 na Pin2 ya bandari ya upanuzi tayari imewekwa alama kwenye ubao.

Kielelezo 3-9-2: Kichwa cha upanuzi J11 kwenye ubao wa Mtoa huduma

Mgawo wa Pini ya Kichwa cha Upanuzi cha J11

Nambari ya siri

Pini ya FPGA

Nambari ya siri

Pini ya FPGA

1

GND

2

+5V

3

P16

4

R17

5

R16

6

P15

7

N17

8

P17

9

U16

10

T16

11

U17

12

U18

13

P19

14

R19

15

V18

16

V19

17

U20

18

V20

19

AA9

20

AB10

21

AA10

22

AA11

23

W10

24

V10

25

Y12

26

Y11

27

W12

28

W11

29

AA15

30

AB15

31

Y16

32

AA16

33

AB16

34

AB17

35

W14

36

Y14

37

GND

38

GND

39

+3.3V

40

+3.3V

www.alinx.com

49 /

ARTIX-7 FPGA Development Board AX7203 Mwongozo wa Mtumiaji

Kielelezo 3-9-3: Mchoro wa kichwa cha upanuzi J13
Kielelezo 3-9-4 kilielezea kwa kina bandari ya upanuzi ya J13 kwenye ubao wa mtoa huduma. Pin1 na Pin2 ya bandari ya upanuzi tayari imewekwa alama kwenye ubao.

Kielelezo 3-9-4: Kichwa cha upanuzi J13 kwenye ubao wa mtoa huduma

Mgawo wa Pini ya Kichwa cha Upanuzi cha J13

Nambari ya siri

Pini ya FPGA

1

GND

3

W16

5

V17

7

U15

Nambari ya siri 2 4 6 8

FPGA Pin +5V W15 W17 V15

www.alinx.com

50 /

ARTIX-7 FPGA Development Board AX7203 Mwongozo wa Mtumiaji

9

AB21

10

AB22

11

AA21

12

AA20

13

AB20

14

AA19

15

AA18

16

AB18

17

T20

18

Y17

19

W22

20

W21

21

T21

22

U21

23

Y21

24

Y22

25

W20

26

W19

27

Y19

28

Y18

29

V22

30

U22

31

T18

32

R18

33

R14

34

P14

35

N13

36

N14

37

GND

38

GND

39

+3.3V

40

+3.3V

Sehemu ya 3.10: JTAG Kiolesura
AJTAG interface imehifadhiwa kwenye ubao wa mtoa huduma wa AX7203 FPGA kwa ajili ya kupakua programu za FPGA au programu dhibiti kwenye FLASH. Ili kuzuia uharibifu wa chip ya FPGA unaosababishwa na kuziba moto, diode ya ulinzi huongezwa kwa J.TAG ishara ili kuhakikisha kuwa voltage ya mawimbi iko ndani ya masafa yanayokubaliwa na FPGA ili kuepuka uharibifu wa chipu ya FPGA.

Kielelezo 3-10-1: JTAG Mpangilio wa Kiolesura

www.alinx.com

51 /

ARTIX-7 FPGA Development Board AX7203 Mwongozo wa Mtumiaji
Kielelezo 3-10-2: JTAG Kiolesura kwenye ubao wa mtoa huduma
Kuwa mwangalifu usibadilishane moto wakati JTAG kebo imechomekwa na kuchomolewa.
Sehemu ya 3.11: interface ya XADC (haijasakinishwa kwa chaguomsingi)
Bodi ya mtoa huduma ya AX7203 ina kiolesura cha kiunganishi cha XADC kilichopanuliwa, na kiunganishi hutumia pini ya safu mlalo mbili ya 2×8 0.1inch. Kiolesura cha XADC hupanua jozi tatu za violesura tofauti vya ingizo vya ADC hadi kibadilishaji cha analogi hadi dijitali cha 12-Bit 1Msps cha FPGA. Jozi moja ya miingiliano tofauti imeunganishwa kwenye chaneli ya pembejeo ya analogi iliyojitolea ya VP/VN ya FPGA, na jozi nyingine mbili zimeunganishwa kwa njia tofauti kwenye njia za pembejeo za analogi (kituo cha analogi 0 na chaneli ya analogi 9). Kielelezo 3-11-1 kinaonyesha kichujio cha kuzuia utengano kilichoundwa kwa ajili ya pembejeo tatu tofauti za XADC.

Kielelezo 3-11-1: Kichujio cha Kichujio cha Kiratibu

www.alinx.com

52 /

ARTIX-7 FPGA Development Board AX7203 Mwongozo wa Mtumiaji

Kielelezo 3-11-2: Mpangilio wa Kiunganishi cha XADC

Kielelezo 3-11-3: Kiunganishi cha XADC kwenye ubao wa Mtoa huduma

Mgawo wa Pin XADC

Kiolesura cha XADC

Ingizo la Pini la FPGA ampelimu

Maelezo

12 56 910

VP_0 : L10 VN_0 : M9 AD9P : J15 AD9N : H15 AD0P : H13 AD0N : G13

Kilele cha chaneli ya ingizo ya 1V FPGA-mahususi ya XADC

Kilele hadi kilele 1V Kilele hadi kilele 1V

Njia 9 ya kuingiza data ya XADC inayosaidiwa na FPGA (inaweza kutumika kama IO ya kawaida)
Njia 0 ya kuingiza data ya XADC inayosaidiwa na FPGA (inaweza kutumika kama IO ya kawaida)

Sehemu ya 3.12: funguo
Ubao wa mtoa huduma wa AX7203 FPGA una vitufe viwili vya mtumiaji KEY1~KEY2. Vifunguo vyote vimeunganishwa kwa IO ya kawaida ya FPGA. Ufunguo uko chini kabisa. Kitufe kinapobonyezwa, ingizo la IO voltage ya FPGA iko chini. Wakati hakuna kitufe kinachobonyezwa, ingizo la IO juzuutage ya FPGA iko juu. Mzunguko wa sehemu muhimu unaonyeshwa kwenye Mchoro 3-12-1.

www.alinx.com

53 /

ARTIX-7 FPGA Development Board AX7203 Mwongozo wa Mtumiaji

Kielelezo 3-12-1: Mpangilio muhimu

Kielelezo 3-13-2: Funguo mbili kwenye ubao wa Mtoa huduma

funguo Pini Mgawo
Jina halisi KEY1 KEY2

FPGA PIN J21 E13

Sehemu ya 3.13: Mwanga wa LED
Kuna taa saba nyekundu kwenye ubao wa mtoa huduma wa AX7203 FPGA, mojawapo ikiwa ni kiashirio cha nguvu (PWR), mbili ni viashiria vya kupokea na kusambaza data vya USB Uart, na nne ni taa za watumiaji za LED (LED1~LED4). Wakati bodi imewashwa, kiashiria cha nguvu kitawaka; Mtumiaji LED1~LED4 zimeunganishwa kwenye IO ya kawaida ya FPGA. Wakati IO juzuu yatage kushikamana na mtumiaji LED ni kimeundwa kiwango cha chini, mtumiaji LED taa up. Wakati IO iliyounganishwa juzuu yatage imeundwa kama kiwango cha juu, LED ya mtumiaji itazimwa. The

www.alinx.com

54 /

ARTIX-7 FPGA Development Board AX7203 Mwongozo wa Mtumiaji
mchoro wa mpangilio wa uunganisho wa maunzi ya LEDs ya mtumiaji umeonyeshwa kwenye Mchoro 3-13-1.

Kielelezo 3-13-1: Mpango wa LEDs za Mtumiaji

Kielelezo 3-13-2: Taa za Mtumiaji kwenye ubao wa Mtoa huduma

Mgawo wa bani wa taa za LED za mtumiaji
Jina la Ishara LED1 LED2 LED3 LED4

FPGA PIN B13 C13 D14 D15

Sehemu ya 3.14: Ugavi wa Nguvu
Uingizaji wa nguvu ujazotage ya bodi ya ukuzaji ya AX7203 FPGA ni DC12V. Bodi ya ukuzaji pia inasaidia nguvu kutoka kwa kiolesura cha PCIe na inasaidia usambazaji wa umeme wa moja kwa moja kutoka kwa usambazaji wa nguvu wa chasi ya ATX (12V).

www.alinx.com

55 /

ARTIX-7 FPGA Development Board AX7203 Mwongozo wa Mtumiaji
Kielelezo 3-14-1: Mbinu ya ugavi wa umeme kwa Bodi ya AX7203 FPGA Bodi ya mtoa huduma ya FPGA inabadilisha sauti ya +12V.tage ndani ya +5V, +3.3V, +1.8V na +1.2V ugavi wa umeme wa njia nne kupitia chipu ya umeme ya MP4 yenye idhaa 1482 ya DC/DC. Kwa kuongezea, usambazaji wa umeme wa +5V kwenye ubao wa mtoa huduma wa FPGA hutoa nguvu kwa ubao wa msingi wa AC7100B FPGA kupitia kiunganishi baina ya bodi. Muundo wa usambazaji wa nguvu kwenye upanuzi unaonyeshwa kwenye Mchoro 3-14-2.

Kielelezo 3-14-2: Mpango wa Ugavi wa Nishati kwenye ubao wa Mtoa huduma

www.alinx.com

56 /

ARTIX-7 FPGA Development Board AX7203 Mwongozo wa Mtumiaji Kielelezo 3-14-3: Mzunguko wa Ugavi wa Nishati kwenye bodi ya Mtoa huduma.

www.alinx.com

57 /

Nyaraka / Rasilimali

Bodi ya Maendeleo ya ALINX AX7203 FPGA [pdf] Mwongozo wa Mtumiaji Bodi ya Maendeleo ya AX7203 FPGA, AX7203, Bodi ya Maendeleo ya FPGA, Bodi ya Maendeleo, Bodi

Marejeleo

• Mwongozo wa Mtumiaji