ເນື້ອໃນ ເຊື່ອງ
1 AX7203 FPGA ຄະນະກໍາມະການພັດທະນາ
2 ຂໍ້ມູນຜະລິດຕະພັນ
2.1 ARTIX-7 FPGA ກະດານພັດທະນາ AX7203 ຄູ່ມືຜູ້ໃຊ້
2.2 ສ່ວນທີ 1: ການແນະນຳຄະນະພັດທະນາ FPGA
2.3 ສ່ວນທີ 2: ການແນະນຳກະດານຫຼັກ AC7200
3 ຄໍາແນະນໍາການນໍາໃຊ້ຜະລິດຕະພັນ
3.1 ເອກະສານ / ຊັບພະຍາກອນ
3.1.1 ເອກະສານອ້າງອີງ
3.2 ກະທູ້ທີ່ກ່ຽວຂ້ອງ

AX7203 FPGA ຄະນະກໍາມະການພັດທະນາ

ຂໍ້ມູນຜະລິດຕະພັນ

ARTIX-7 FPGA ກະດານພັດທະນາ AX7203 ຄູ່ມືຜູ້ໃຊ້

ຮຸ່ນ ສວັດ 1.2
ວັນທີ 2023-02-23
ປ່ອຍໂດຍ Rachel Zhou
ລາຍລະອຽດ ການປ່ອຍຄັ້ງທໍາອິດ

ສ່ວນທີ 1: ການແນະນຳຄະນະພັດທະນາ FPGA

ກະດານພັດທະນາ AX7203 FPGA ເປັນກະດານຫຼັກ + ຜູ້ໃຫ້ບໍລິການ
ເວທີກະດານທີ່ອະນຸຍາດໃຫ້ພັດທະນາຂັ້ນສອງສະດວກ
ການນໍາໃຊ້ກະດານຫຼັກ. ມັນໃຊ້ກະດານລະຫວ່າງກັນຄວາມໄວສູງ
ຕົວເຊື່ອມຕໍ່ລະຫວ່າງກະດານຫຼັກແລະກະດານຜູ້ໃຫ້ບໍລິການ.

ກະດານຜູ້ໃຫ້ບໍລິການ AX7203 ສະຫນອງການໂຕ້ຕອບອຸປະກອນຕ່າງໆ,
ລວມທັງ:

  • 1 ການໂຕ້ຕອບ PCIex4
  • 2 Gigabit Ethernet interfaces
  • 1 HDMI Output interface
  • 1 ການໂຕ້ຕອບການປ້ອນຂໍ້ມູນ HDMI
  • 1 ການໂຕ້ຕອບຂອງ Uart
  • 1 ຊ່ອງໃສ່ບັດ SD
  • ການໂຕ້ຕອບຕົວເຊື່ອມຕໍ່ XADC (ບໍ່ໄດ້ຕິດຕັ້ງຕາມຄ່າເລີ່ມຕົ້ນ)
  • ຫົວຂະຫຍາຍ 2-pin 40 ທາງ
  • ກະແຈບາງອັນ
  • LED
  • ວົງຈອນ EEPROM

ສ່ວນທີ 2: ການແນະນຳກະດານຫຼັກ AC7200

ກະດານຫຼັກ AC7200 ແມ່ນອີງໃສ່ XILINX's ARTIX-7 series 200T.
AC7200-2FGG484I. ມັນເປັນກະດານຫຼັກທີ່ມີປະສິດທິພາບສູງທີ່ເຫມາະສົມສໍາລັບ
ການສື່ສານຂໍ້ມູນຄວາມໄວສູງ, ການປະມວນຜົນຮູບພາບວິດີໂອ, ແລະ
ການ​ໄດ້​ມາ​ຂໍ້​ມູນ​ຄວາມ​ໄວ​ສູງ​.

ຄຸນນະສົມບັດທີ່ສໍາຄັນຂອງກະດານຫຼັກ AC7200 ປະກອບມີ:

  • ສອງຊິ້ນຂອງຊິບ MT41J256M16HA-125 DDR3 ຂອງ MICRON ກັບ
    ຄວາມອາດສາມາດຂອງ 4Gbit ແຕ່ລະຄົນ, ສະຫນອງຄວາມກວ້າງຂອງລົດເມຂໍ້ມູນ 32-bit ແລະສູງເຖິງ
    ແບນວິດຂໍ້ມູນ 25Gb ອ່ານ/ຂຽນລະຫວ່າງ FPGA ແລະ DDR3.
  • 180 ພອດ IO ມາດຕະຖານຂອງລະດັບ 3.3V
  • 15 ພອດ IO ມາດຕະຖານຂອງລະດັບ 1.5V
  • ສັນຍານຄວາມແຕກຕ່າງ GTP ຄວາມໄວສູງ RX/TX 4 ຄູ່
  • ຄວາມ​ຍາວ​ເທົ່າ​ທຽມ​ກັນ​ແລະ​ເສັ້ນ​ທາງ​ການ​ປຸງ​ແຕ່ງ​ທີ່​ແຕກ​ຕ່າງ​ລະ​ຫວ່າງ​
    ຊິບ FPGA ແລະການໂຕ້ຕອບ
  • ຂະໜາດກະທັດຮັດ 45*55 (ມມ)

ຄໍາແນະນໍາການນໍາໃຊ້ຜະລິດຕະພັນ

ເພື່ອໃຊ້ກະດານພັດທະນາ ARTIX-7 FPGA AX7203, ປະຕິບັດຕາມເຫຼົ່ານີ້
ຂັ້ນຕອນ:

  1. ເຊື່ອມຕໍ່ກະດານຫຼັກ ແລະກະດານຂົນສົ່ງໂດຍໃຊ້ຄວາມໄວສູງ
    ຕົວເຊື່ອມຕໍ່ລະຫວ່າງກະດານ.
  2. ຖ້າຕ້ອງການ, ຕິດຕັ້ງການໂຕ້ຕອບ XADC ໂດຍໃຊ້ທີ່ສະຫນອງໃຫ້
    ຕົວເຊື່ອມຕໍ່.
  3. ເຊື່ອມຕໍ່ອຸປະກອນຕໍ່ພ່ວງທີ່ຕ້ອງການກັບອິນເຕີເຟດທີ່ມີຢູ່
    ກະດານຜູ້ໃຫ້ບໍລິການ, ເຊັ່ນອຸປະກອນ PCIex4, Gigabit Ethernet
    ອຸປະກອນ, ອຸປະກອນ HDMI, ອຸປະກອນ Uart, SD ກາດ, ຫຼືພາຍນອກ
    ສ່ວນຫົວການຂະຫຍາຍ.
  4. ພະລັງງານຢູ່ໃນຄະນະກໍາມະການພັດທະນາໂດຍນໍາໃຊ້ພະລັງງານທີ່ເຫມາະສົມ
    ການສະຫນອງ.
View Fullscreen

ARTIX-7 ສະພາພັດທະນາ FPGA
AX7203
ຄູ່ມືຜູ້ໃຊ້

ARTIX-7 FPGA ກະດານພັດທະນາ AX7203 ຄູ່ມືຜູ້ໃຊ້
ບັນທຶກສະບັບ

ເວີຊັ່ນ Rev 1.2

ວັນທີ 2023-02-23

ປ່ອຍໂດຍ Rachel Zhou

ລາຍ​ລະ​ອຽດ​ການ​ປ່ອຍ​ຄັ້ງ​ທໍາ​ອິດ​

www.alinx.com

໑໐/໑໔໕

ARTIX-7 FPGA ກະດານພັດທະນາ AX7203 ຄູ່ມືຜູ້ໃຊ້
ສາລະບານ
ບັນທຶກສະບັບ …………………………………………………………………………………… 2 ພາກທີ 1: ບົດແນະນຳຂອງຄະນະພັດທະນາ FPGA ………………………. …………… 6 ພາກທີ 2: AC7200 Core Board Introduction ……………………………………………………..9
ພາກທີ 2.1: FPGA Chip ………………………………………………………………… 10 ພາກທີ 2.2: Active Differential Crystal ………………………………………. …………..12 ພາກທີ 2.3: 200Mhz Active Differential clock………………………………………12 Part 2.4: 148.5Mhz Active Differential Crystal …………………………….. 13 ພາກທີ 2.5: DDR3 DRAM …………………………………………………………… 15 ພາກທີ 2.6: QSPI Flash ………………………………………. ………………………………19 ພາກທີ 2.7: ໄຟ LED ເທິງກະດານຫຼັກ ……………………………………………………. 21 ພາກທີ 2.8: Reset Button ………………………………………………………………… 22 ພາກທີ 2.9: JTAG Interface ………………………………………………………………… 23 ພາກທີ 2.10: Power Interface on the Core Board ……………………………. 24 ພາກທີ 2.11: Board to Board Connectors ………………………………………….. 25 ພາກທີ 2.12: Power Supply ……………………………………………………. …………32 ພາກທີ 2.13: Structure Diagram ………………………………………………………..33 ພາກທີ 3: Carrier board………………………………. ………………………………………. 34 ພາກທີ 3.1: Carrier board Introduction …………………………………………………… 34 Part 3.2: Gigabit Ethernet Interface …………………………………………………… 35 Part 3.3: PCIe x4 Interface ……………………………………………………….. 38 ພາກທີ 3.4: HDMI output interface ………………………………………. ………….40 ພາກທີ 3.5: HDMI Input interface ……………………………………………………42 ພາກທີ 3.6: SD Card Slot …………………………………. ………………………………… 44 ພາກທີ 3.7: USB to Serial Port ……………………………………………………….45 ພາກທີ 3.8: EEPROM 24LC04 … ………………………………………………………….47 ພາກທີ 3.9: ສ່ວນຫົວການຂະຫຍາຍ …………………………………………………… 48 ພາກທີ 3.10: ຈTAG ການໂຕ້ຕອບ …………………………………………………………………. 51

www.alinx.com

໑໐/໑໔໕

ARTIX-7 FPGA ກະດານພັດທະນາ AX7203 ຄູ່ມືຜູ້ໃຊ້
ພາກທີ 3.11: ການໂຕ້ຕອບ XADC (ບໍ່ໄດ້ຕິດຕັ້ງໂດຍຄ່າເລີ່ມຕົ້ນ) ………………………….. 52 ພາກທີ 3.12: ຄີ ……………………………………………………………. …………53 ພາກທີ 3.13: ແສງ LED ………………………………………………………………… 54 ພາກທີ 3.14: ການສະໜອງພະລັງງານ………………………. ………………………………………55

www.alinx.com

໑໐/໑໔໕

ARTIX-7 FPGA ກະດານພັດທະນາ AX7203 ຄູ່ມືຜູ້ໃຊ້
ແພລະຕະຟອມການພັດທະນາ ARTIX-7 FPGA ນີ້ (ໂມດູນ: AX7203) ຮັບຮອງເອົາກະດານຫຼັກ + ຮູບແບບກະດານບັນທຸກ, ເຊິ່ງສະດວກສໍາລັບຜູ້ໃຊ້ໃນການນໍາໃຊ້ກະດານຫຼັກສໍາລັບການພັດທະນາຂັ້ນສອງ.
ໃນການອອກແບບກະດານຜູ້ໃຫ້ບໍລິການ, ພວກເຮົາໄດ້ຂະຫຍາຍສ່ວນຕິດຕໍ່ຜູ້ໃຊ້ຫຼາຍຢ່າງເຊັ່ນ: 1 PCIex4 interface, 2 Gigabit Ethernet interfaces, 1 HDMI Output interface, 1 HDMI Input interface, Uart Interface, SD card slot etc. ມັນຕອບສະຫນອງຄວາມຕ້ອງການຂອງຜູ້ໃຊ້. ສໍາລັບການແລກປ່ຽນຂໍ້ມູນຄວາມໄວສູງ PCIe, ການປຸງແຕ່ງສາຍສົ່ງວິດີໂອແລະການຄວບຄຸມອຸດສາຫະກໍາ. ມັນເປັນແພລະຕະຟອມການພັດທະນາ ARTIX-7 FPGA “ອະເນກປະສົງ”. ມັນສະຫນອງຄວາມເປັນໄປໄດ້ສໍາລັບການສົ່ງວິດີໂອຄວາມໄວສູງ, ການກວດສອບເບື້ອງຕົ້ນແລະຫຼັງການສະຫມັກຂອງການສື່ສານເຄືອຂ່າຍແລະເສັ້ນໄຍແລະການປະມວນຜົນຂໍ້ມູນ. ຜະລິດຕະພັນນີ້ແມ່ນເຫມາະສົມສໍາລັບນັກສຶກສາ, ວິສະວະກອນແລະກຸ່ມອື່ນໆທີ່ມີສ່ວນຮ່ວມໃນການພັດທະນາ ARTIX-7FPGA.

www.alinx.com

໑໐/໑໔໕

ARTIX-7 FPGA ກະດານພັດທະນາ AX7203 ຄູ່ມືຜູ້ໃຊ້
ສ່ວນທີ 1: ການແນະນຳຄະນະພັດທະນາ FPGA
ໂຄງສ້າງທັງຫມົດຂອງກະດານພັດທະນາ AX7203 FPGA ແມ່ນສືບທອດມາຈາກກະດານຫຼັກທີ່ສອດຄ່ອງຂອງພວກເຮົາ + ຮູບແບບກະດານຜູ້ໃຫ້ບໍລິການ. ຕົວເຊື່ອມຕໍ່ລະຫວ່າງກະດານຄວາມໄວສູງແມ່ນໃຊ້ລະຫວ່າງກະດານຫຼັກແລະກະດານຜູ້ໃຫ້ບໍລິການ.
ກະດານຫຼັກແມ່ນປະກອບດ້ວຍ FPGA + 2 DDR3 + QSPI FLASH, ເຊິ່ງປະຕິບັດຫນ້າທີ່ຂອງການປະມວນຜົນຂໍ້ມູນຄວາມໄວສູງແລະການເກັບຮັກສາ FPGA, ການອ່ານແລະຂຽນຂໍ້ມູນຄວາມໄວສູງລະຫວ່າງ FPGA ແລະສອງ DDR3s, ຄວາມກວ້າງຂອງຂໍ້ມູນແມ່ນ 32 ບິດ, ແລະແບນວິດຂອງລະບົບທັງຫມົດແມ່ນສູງເຖິງ 25Gb. /s(800M*32bit); ຄວາມອາດສາມາດ DDR3 ສອງແມ່ນສູງເຖິງ 8Gbit, ເຊິ່ງຕອບສະຫນອງຄວາມຕ້ອງການສໍາລັບ buffers ສູງໃນລະຫວ່າງການປະມວນຜົນຂໍ້ມູນ. FPGA ທີ່ເລືອກແມ່ນຊິບ XC7A200T ຂອງຊຸດ ARTIX-7 ຂອງ XILINX, ໃນຊຸດ BGA 484. ຄວາມຖີ່ການສື່ສານລະຫວ່າງ XC7A200T ແລະ DDR3 ຮອດ 400Mhz ແລະອັດຕາຂໍ້ມູນແມ່ນ 800Mhz, ເຊິ່ງຕອບສະໜອງໄດ້ຢ່າງເຕັມສ່ວນກັບຄວາມຕ້ອງການຂອງການປະມວນຜົນຂໍ້ມູນຫຼາຍຊ່ອງທາງຄວາມໄວສູງ. ນອກຈາກນັ້ນ, XC7A200T FPGA ມີເຄື່ອງສົ່ງສັນຍານຄວາມໄວສູງ GTP ສີ່ຕົວທີ່ມີຄວາມໄວສູງເຖິງ 6.6Gb/s ຕໍ່ຊ່ອງ, ເຮັດໃຫ້ມັນເຫມາະສົມສໍາລັບການສື່ສານໃຍແກ້ວນໍາແສງແລະການສື່ສານຂໍ້ມູນ PCIe.
ກະດານຜູ້ໃຫ້ບໍລິການ AX7203 ຂະຫຍາຍສ່ວນຕິດຕໍ່ອຸປະກອນທີ່ອຸດົມສົມບູນ, ລວມທັງ 1 PCIex4 interfaces, 2 Gigabit Ethernet interfaces, 1 HDMI Output interface, 1 HDMI Input interface, 1 Uart Interface, 1 SD card slot, XADC connector interface, 2-way 40-pin expansion header, ບາງຄີ, LED ແລະວົງຈອນ EEPROM.

www.alinx.com

໑໐/໑໔໕

ARTIX-7 FPGA ກະດານພັດທະນາ AX7203 ຄູ່ມືຜູ້ໃຊ້

ຮູບທີ 1-1-1: ແຜນວາດແຜນວາດຂອງ AX7203 ໂດຍຜ່ານແຜນວາດນີ້, ທ່ານສາມາດເບິ່ງການໂຕ້ຕອບ ແລະຫນ້າທີ່ຂອງຄະນະກໍາມະການພັດທະນາ AX7203 FPGA ປະກອບດ້ວຍ: ກະດານຫຼັກ Artix-7 FPGA.
ກະດານຫຼັກປະກອບດ້ວຍ XC7A200T + 8Gb DDR3 + 128Mb QSPI FLASH. ມີສອງໄປເຊຍກັນ Sitime LVDS ຄວາມແມ່ນຍໍາສູງ, ອັນຫນຶ່ງຢູ່ທີ່ 200MHz ແລະອີກອັນຫນຶ່ງຢູ່ທີ່ 125MHz, ສະຫນອງການປ້ອນຂໍ້ມູນໂມງທີ່ຫມັ້ນຄົງສໍາລັບລະບົບ FPGA ແລະໂມດູນ GTP. 1-channel PCIe x4 interface ຮອງຮັບມາດຕະຖານ PCI Express 2.0, ສະຫນອງການໂຕ້ຕອບການສົ່ງຂໍ້ມູນຄວາມໄວສູງ PCIe x4, ອັດຕາການສື່ສານຊ່ອງດຽວເຖິງ 5GBaud 2-channel Gigabit Ethernet Interface RJ-45 interface ຊິບການໂຕ້ຕອບ Gigabit Ethernet ໃຊ້ຊິບ KSZ9031RNX Ethernet PHY ຂອງ Micrel. ເພື່ອສະຫນອງການບໍລິການການສື່ສານເຄືອຂ່າຍກັບຜູ້ໃຊ້.

www.alinx.com

໑໐/໑໔໕

ARTIX-7 FPGA ກະດານພັດທະນາ AX7203 ຄູ່ມືຜູ້ໃຊ້
ຊິບ KSZ9031RNX ຮອງຮັບອັດຕາການສົ່ງຜ່ານເຄືອຂ່າຍ 10/100/1000 Mbps; duplex ເຕັມແລະປັບໄດ້. 1-channel HDMI Output interface ຂອງ Silion Image's SIL9134 HDMI ຊິບເຂົ້າລະຫັດຖືກເລືອກເພື່ອຮອງຮັບຜົນຜະລິດສູງສຸດ 1080P@60Hz ແລະຮອງຮັບຜົນຜະລິດ 3D. 1-channel HDMI Input interface Silion Image's SIL9013 HDMI decoder chip ຖືກເລືອກ, ເຊິ່ງຮອງຮັບການປ້ອນຂໍ້ມູນສູງສຸດ 1080P@60Hz ແລະຮອງຮັບການປ້ອນຂໍ້ມູນໃນຮູບແບບຕ່າງໆ. 1-channel Uart to USB interface 1 Uart to USB interface ສໍາລັບການສື່ສານກັບຄອມພິວເຕີສໍາລັບການ debugging ຜູ້ໃຊ້. ຊິບພອດ serial ແມ່ນຊິບ USB-UAR ຂອງ Silicon Labs CP2102GM, ແລະການໂຕ້ຕອບ USB ແມ່ນ MINI USB interface. ຜູ້ຖືບັດ Micro SD 1-port ຜູ້ຖືບັດ Micro SD, ສະຫນັບສະຫນູນຮູບແບບ SD ແລະຮູບແບບ SPI EEPROM Onboard an IIC interface EEPROM 24LC04 2-way 40-pin expansion port 2-way 40-pin 2.54mm pitch expansion port ສາມາດເຊື່ອມຕໍ່ກັບ ALINX ຕ່າງໆ. ໂມດູນ (ກ້ອງຖ່າຍຮູບ binocular, ຫນ້າຈໍ LCD TFT, ໂມດູນ AD ຄວາມໄວສູງ, ແລະອື່ນໆ). ພອດຂະຫຍາຍປະກອບດ້ວຍ 1 ຊ່ອງທາງການສະຫນອງພະລັງງານ 5V, 2 ຊ່ອງການສະຫນອງພະລັງງານ 3.3V, 3 ທາງດິນ, 34 ພອດ IOs. ຈTAG Interface A 10-pin 0.1inch ໄລຍະຫ່າງມາດຕະຖານ JTAG ພອດສໍາລັບການດາວໂຫຼດໂຄງການ FPGA ແລະດີບັກ. ຄີ 2 ກະແຈ; ກະແຈຣີເຊັດ 1 ອັນ (ຢູ່ກະດານຫຼັກ) ໄຟ LED 5 ດອກ LED ຜູ້ໃຊ້ (1 ອັນຢູ່ກະດານຫຼັກ ແລະ 4 ອັນຢູ່ກະດານຜູ້ໃຫ້ບໍລິການ)

www.alinx.com

໑໐/໑໔໕

ARTIX-7 FPGA ກະດານພັດທະນາ AX7203 ຄູ່ມືຜູ້ໃຊ້
ສ່ວນທີ 2: ການແນະນຳກະດານຫຼັກ AC7200
AC7200 (ຮູບແບບກະດານຫຼັກ, ດຽວກັນຂ້າງລຸ່ມນີ້) ກະດານຫຼັກ FPGA, ມັນແມ່ນອີງໃສ່ XILINX ຂອງ ARTIX-7 ຊຸດ 200T AC7200-2FGG484I. ມັນເປັນກະດານຫຼັກທີ່ມີປະສິດທິພາບສູງທີ່ມີຄວາມໄວສູງ, ແບນວິດສູງແລະຄວາມສາມາດສູງ. ມັນເຫມາະສົມສໍາລັບການສື່ສານຂໍ້ມູນຄວາມໄວສູງ, ການປຸງແຕ່ງຮູບພາບວິດີໂອ, ການຊື້ຂໍ້ມູນຄວາມໄວສູງ, ແລະອື່ນໆ.
ກະດານຫຼັກ AC7200 ນີ້ໃຊ້ສອງຊິ້ນຂອງຊິບ MT41J256M16HA-125 DDR3 ຂອງ MICRON, ແຕ່ລະ DDR ມີຄວາມຈຸຂອງ 4Gbit; ສອງຊິບ DDR ຖືກລວມເຂົ້າກັນເປັນຄວາມກວ້າງຂອງລົດເມຂໍ້ມູນ 32-bit, ແລະແບນວິດຂໍ້ມູນການອ່ານ/ຂຽນລະຫວ່າງ FPGA ແລະ DDR3 ແມ່ນສູງເຖິງ 25Gb; ການຕັ້ງຄ່າດັ່ງກ່າວສາມາດຕອບສະຫນອງຄວາມຕ້ອງການຂອງການປະມວນຜົນຂໍ້ມູນແບນວິດສູງ.
ກະດານຫຼັກ AC7200 ຂະຫຍາຍ 180 ພອດ IO ມາດຕະຖານລະດັບ 3.3V, 15 ພອດ IO ມາດຕະຖານລະດັບ 1.5V, ແລະສັນຍານຄວາມແຕກຕ່າງ GTP ຄວາມໄວສູງ RX/TX 4 ຄູ່. ສໍາລັບຜູ້ໃຊ້ທີ່ຕ້ອງການ IO ຫຼາຍ, ກະດານຫຼັກນີ້ຈະເປັນທາງເລືອກທີ່ດີ. ຍິ່ງໄປກວ່ານັ້ນ, ເສັ້ນທາງລະຫວ່າງຊິບ FPGA ແລະອິນເຕີເຟດແມ່ນຄວາມຍາວເທົ່າທຽມກັນແລະການປະມວນຜົນຄວາມແຕກຕ່າງ, ແລະຂະຫນາດກະດານຫຼັກແມ່ນພຽງແຕ່ 45 * 55 (ມມ), ເຊິ່ງເຫມາະສົມສໍາລັບການພັດທະນາຂັ້ນສອງ.

www.alinx.com

໑໐/໑໔໕

ARTIX-7 FPGA ກະດານພັດທະນາ AX7203 ຄູ່ມືຜູ້ໃຊ້ AC7200 ກະດານຫຼັກ (ດ້ານຫນ້າ View)

AC7200 Core Board (ດ້ານຫລັງ View)
ສ່ວນທີ 2.1: ຊິບ FPGA
ດັ່ງທີ່ໄດ້ກ່າວມາຂ້າງເທິງ, ຮູບແບບ FPGA ທີ່ພວກເຮົາໃຊ້ແມ່ນ AC7200-2FGG484I, ເຊິ່ງເປັນຊຸດ Artix-7 ຂອງ Xilinx. ລະດັບຄວາມໄວແມ່ນ 2, ແລະລະດັບອຸນຫະພູມແມ່ນຊັ້ນອຸດສາຫະກໍາ. ຮູບແບບນີ້ແມ່ນຊຸດ FGG484 ທີ່ມີ 484 pins. ກົດລະບຽບການຕັ້ງຊື່ຊິບ Xilinx ARTIX-7 FPGA ດັ່ງລຸ່ມນີ້

ນິຍາມແບບຈໍາລອງຂອງຊິບສະເພາະຂອງ ARTIX-7 Series

www.alinx.com

10/.

ARTIX-7 FPGA ກະດານພັດທະນາ AX7203 ຄູ່ມືຜູ້ໃຊ້

ຊິບ FPGA ໃນກະດານ ຕົວກໍານົດການຕົ້ນຕໍຂອງຊິບ FPGA AC7200 ມີດັ່ງນີ້

ຊື່ຕາລາງ Logic
Slices CLB flip-flops Block RAMkb DSP Slices
PCIe Gen2 XADC
ເກຣດຄວາມໄວການຮັບສັນຍານ GTP
ລະດັບອຸນຫະພູມ

ພາລາມິເຕີສະເພາະ 215360 33650 269200 13140 740 1
1 XADC, 12bit, 1Mbps AD 4 GTP6.6Gb/s ສູງສຸດ -2 ອຸດສາຫະກໍາ

ລະບົບການສະຫນອງພະລັງງານ FPGA Artix-7 FPGA ການສະຫນອງພະລັງງານແມ່ນ V, CCINT V, CCBRAM V, CCAUX VCCO, VMGTAVCC ແລະ V . MGTAVTT VCCINT ແມ່ນ pin ການສະຫນອງພະລັງງານຫຼັກ FPGA, ເຊິ່ງຈໍາເປັນຕ້ອງເຊື່ອມຕໍ່ກັບ 1.0V; VCCBRAM ແມ່ນ pin ການສະຫນອງພະລັງງານຂອງ FPGA block RAM, ເຊື່ອມຕໍ່ກັບ 1.0V; VCCAUX ແມ່ນ FPGA auxiliary power supply pin, ເຊື່ອມຕໍ່ 1.8V; VCCO ແມ່ນ voltage ຂອງ

www.alinx.com

11/.

ARTIX-7 FPGA ກະດານພັດທະນາ AX7203 ຄູ່ມືຜູ້ໃຊ້
ແຕ່ລະທະນາຄານຂອງ FPGA, ລວມທັງ BANK0, BANK13~16, BANK34~35. ໃນກະດານຫຼັກ AC7200 FPGA, BANK34 ແລະ BANK35 ຈໍາເປັນຕ້ອງເຊື່ອມຕໍ່ກັບ DDR3, voltage ການເຊື່ອມຕໍ່ຂອງທະນາຄານແມ່ນ 1.5V, ແລະ voltage ຂອງທະນາຄານອື່ນແມ່ນ 3.3V. VCCO ຂອງ BANK15 ແລະ BANK16 ແມ່ນຂັບເຄື່ອນໂດຍ LDO, ແລະສາມາດປ່ຽນໄດ້ໂດຍການປ່ຽນຊິບ LDO. VMGTAVCC ແມ່ນການສະຫນອງ voltage ຂອງ FPGA transceiver GTP ພາຍໃນ, ເຊື່ອມຕໍ່ກັບ 1.0V; VMGTAVTT ແມ່ນການສິ້ນສຸດ voltage ຂອງຕົວຮັບສັນຍານ GTP, ເຊື່ອມຕໍ່ກັບ 1.2V.
ລະບົບ Artix-7 FPGA ຮຽກຮ້ອງໃຫ້ລໍາດັບການເພີ່ມພະລັງງານໂດຍ VCCINT, ຫຼັງຈາກນັ້ນ VCCBRAM, ຫຼັງຈາກນັ້ນ VCCAUX, ແລະສຸດທ້າຍ VCCO. ຖ້າ VCCINT ແລະ VCCBRAM ມີ voltage, ພວກເຂົາສາມາດຖືກພະລັງງານໃນເວລາດຽວກັນ. ຄໍາສັ່ງຂອງພະລັງງານ outages ແມ່ນປີ້ນກັບກັນ. ລຳດັບການເພີ່ມພະລັງງານຂອງເຄື່ອງຮັບສັນຍານ GTP ແມ່ນ VCCINT, ຈາກນັ້ນ VMGTAVCC, ຈາກນັ້ນ VMGTAVTT. ຖ້າ VCCINT ແລະ VMGTAVCC ມີ voltage, ພວກເຂົາສາມາດຖືກພະລັງງານໃນເວລາດຽວກັນ. ລໍາດັບປິດເຄື່ອງແມ່ນກົງກັນຂ້າມກັບລໍາດັບເປີດປິດ.
ສ່ວນທີ 2.2: Active Differential Crystal
ກະດານຫຼັກ AC7200 ແມ່ນມີສອງກ້ອນ Sitime active differential, ຫນຶ່ງແມ່ນ 200MHz, ຮູບແບບແມ່ນ SiT9102-200.00MHz, ໂມງຕົ້ນຕໍຂອງລະບົບສໍາລັບ FPGA ແລະນໍາໃຊ້ເພື່ອສ້າງໂມງຄວບຄຸມ DDR3; ອີກອັນຫນຶ່ງແມ່ນ 125MHz, ຮູບແບບແມ່ນ SiT9102 -125MHz, ການປ້ອນຂໍ້ມູນໂມງອ້າງອີງສໍາລັບ GTP transceivers.
ສ່ວນທີ 2.3: 200Mhz Active Differential ໂມງ
G1 ໃນຮູບ 3-1 ແມ່ນຜລຶກຄວາມແຕກຕ່າງທີ່ມີການເຄື່ອນໄຫວ 200M ທີ່ສະຫນອງແຫຼ່ງໂມງຂອງລະບົບກະດານພັດທະນາ. ຜົນຜະລິດຜລຶກແມ່ນເຊື່ອມຕໍ່ກັບ BANK34 ເຂັມໂມງທົ່ວໂລກ MRCC (R4 ແລະ T4) ຂອງ FPGA. ໂມງຄວາມແຕກຕ່າງ 200Mhz ນີ້ສາມາດຖືກນໍາໃຊ້ເພື່ອຂັບລົດຕາມເຫດຜົນຂອງຜູ້ໃຊ້ໃນ FPGA. ຜູ້ໃຊ້ສາມາດຕັ້ງຄ່າ PLLs ແລະ DCMs ພາຍໃນ FPGA ເພື່ອສ້າງໂມງຂອງຄວາມຖີ່ທີ່ແຕກຕ່າງກັນ.

www.alinx.com

12/.

ARTIX-7 FPGA ກະດານພັດທະນາ AX7203 ຄູ່ມືຜູ້ໃຊ້

200Mhz Active Differential Crystal Schematic

200Mhz Active Differential Crystal ໃນກະດານຫຼັກ

200Mhz ການກຳນົດເຂັມໂມງທີ່ແຕກຕ່າງ
ຊື່ສັນຍານ SYS_CLK_P SYS_CLK_N

FPGA PIN R4 T4

ສ່ວນທີ 2.4: Active Differential Crystal 148.5Mhz
G2 ແມ່ນໄປເຊຍກັນຄວາມແຕກຕ່າງທີ່ມີການເຄື່ອນໄຫວ 148.5Mhz, ເຊິ່ງເປັນໂມງປ້ອນຂໍ້ມູນອ້າງອີງທີ່ສະໜອງໃຫ້ກັບໂມດູນ GTP ພາຍໃນ FPGA. ຜົນຜະລິດຜລຶກແມ່ນເຊື່ອມຕໍ່ກັບເຂັມໂມງ GTP BANK216 MGTREFCLK0P (F6) ແລະ MGTREFCLK0N (E6) ຂອງ FPGA.

www.alinx.com

13/.

ARTIX-7 FPGA ກະດານພັດທະນາ AX7203 ຄູ່ມືຜູ້ໃຊ້

148.5Mhz Active Differential Crystal Schematic

1148.5Mhz Active Differential Crystal ໃນກະດານຫຼັກ

125Mhz ການກຳນົດເຂັມໂມງທີ່ແຕກຕ່າງ

ຊື່ສຸດທິ

FPGA PIN

MGT_CLK0_P

F6

MGT_CLK0_N

E6

www.alinx.com

14/.

ARTIX-7 FPGA ກະດານພັດທະນາ AX7203 ຄູ່ມືຜູ້ໃຊ້

ສ່ວນທີ 2.5: DDR3 DRAM

ກະດານຫຼັກ FPGA AC7200 ມີສອງຊິບ Micron 4Gbit (512MB) DDR3, ແບບ MT41J256M16HA-125 (ເຂົ້າກັນໄດ້ກັບ MT41K256M16HA-125). DDR3 SDRAM ມີຄວາມໄວການເຮັດວຽກສູງສຸດ 800MHz (ອັດຕາຂໍ້ມູນ 1600Mbps). ລະບົບຫນ່ວຍຄວາມຈໍາ DDR3 ແມ່ນເຊື່ອມຕໍ່ໂດຍກົງກັບສ່ວນຕິດຕໍ່ຫນ່ວຍຄວາມຈໍາຂອງ BANK 34 ແລະ BANK35 ຂອງ FPGA. ການຕັ້ງຄ່າສະເພາະຂອງ DDR3 SDRAM ແມ່ນສະແດງຢູ່ໃນຕາຕະລາງ 4-1.

ເລກບິດ U5,U6

ຊິບແບບ MT41J256M16HA-125

ຄວາມຈຸ 256M x 16bit

ໂຮງງານໄມໂຄຣນ

ການຕັ້ງຄ່າ DDR3 SDRAM

ການອອກແບບຮາດແວຂອງ DDR3 ຮຽກຮ້ອງໃຫ້ມີການພິຈາລະນາຢ່າງເຂັ້ມງວດກ່ຽວກັບຄວາມສົມບູນຂອງສັນຍານ. ພວກເຮົາໄດ້ພິຈາລະນາຢ່າງເຕັມສ່ວນການຈັບຄູ່ຕົວຕ້ານທານ / ການຕໍ່ຕ້ານຢູ່ປາຍຍອດ, ການຄວບຄຸມການຂັດຂວາງການຕິດຕາມ, ແລະການຄວບຄຸມຄວາມຍາວຕາມຮອຍໃນການອອກແບບວົງຈອນແລະການອອກແບບ PCB ເພື່ອຮັບປະກັນການດໍາເນີນງານທີ່ມີຄວາມໄວສູງແລະຄວາມຫມັ້ນຄົງຂອງ DDR3.

ແຜນຜັງ DDR3 DRAM

www.alinx.com

15/.

ARTIX-7 FPGA ກະດານພັດທະນາ AX7203 ຄູ່ມືຜູ້ໃຊ້

DDR3 ໃນກະດານຫຼັກ

ການກຳນົດ PIN DDR3 DRAM:

ຊື່ສຸດທິ

ຊື່ FPGA PIN

DDR3_DQS0_P

IO_L3P_T0_DQS_AD5P_35

DDR3_DQS0_N DDR3_DQS1_P DDR3_DQS1_N DDR3_DQS2_P DDR3_DQS2_N DDR3_DQS3_P DDR3_DQS3_N
DDR3_DQ[0] DDR3_DQ [1] DDR3_DQ [2] DDR3_DQ [3] DDR3_DQ [4] DDR3_DQ [5]

IO_L3N_T0_DQS_AD5N_35 IO_L9P_T1_DQS_AD7P_35 IO_L9N_T1_DQS_AD7N_35
IO_L15P_T2_DQS_35 IO_L15N_T2_DQS_35 IO_L21P_T3_DQS_35 IO_L21N_T3_DQS_35 IO_L2P_T0_AD12P_35 IO_L5P_T0_AD13P_35 IO_L1N_T0_AD4N_35
IO_L6P_T0_35 IO_L2N_T0_AD12N_35 IO_L5N_T0_AD13N_35

www.alinx.com

FPGA P/N E1 D1 K2 J2 M1 L1 P5 P4 C2 G1 A1 F3 B2 F1
16/.

ARTIX-7 FPGA ກະດານພັດທະນາ AX7203 ຄູ່ມືຜູ້ໃຊ້

DDR3_DQ [6]

IO_L1P_T0_AD4P_35

B1

DDR3_DQ [7]

IO_L4P_T0_35

E2

DDR3_DQ [8]

IO_L11P_T1_SRCC_35

H3

DDR3_DQ [9]

IO_L11N_T1_SRCC_35

G3

DDR3_DQ [10]

IO_L8P_T1_AD14P_35

H2

DDR3_DQ [11]

IO_L10N_T1_AD15N_35

H5

DDR3_DQ [12]

IO_L7N_T1_AD6N_35

J1

DDR3_DQ [13]

IO_L10P_T1_AD15P_35

J5

DDR3_DQ [14]

IO_L7P_T1_AD6P_35

K1

DDR3_DQ [15]

IO_L12P_T1_MRCC_35

H4

DDR3_DQ [16]

IO_L18N_T2_35

L4

DDR3_DQ [17]

IO_L16P_T2_35

M3

DDR3_DQ [18]

IO_L14P_T2_SRCC_35

L3

DDR3_DQ [19]

IO_L17N_T2_35

J6

DDR3_DQ [20]

IO_L14N_T2_SRCC_35

K3

DDR3_DQ [21]

IO_L17P_T2_35

K6

DDR3_DQ [22]

IO_L13N_T2_MRCC_35

J4

DDR3_DQ [23]

IO_L18P_T2_35

L5

DDR3_DQ [24]

IO_L20N_T3_35

P1

DDR3_DQ [25]

IO_L19P_T3_35

N4

DDR3_DQ [26]

IO_L20P_T3_35

R1

DDR3_DQ [27]

IO_L22N_T3_35

N2

DDR3_DQ [28]

IO_L23P_T3_35

M6

DDR3_DQ [29]

IO_L24N_T3_35

N5

DDR3_DQ [30]

IO_L24P_T3_35

P6

DDR3_DQ [31]

IO_L22P_T3_35

P2

DDR3_DM0

IO_L4N_T0_35

D2

DDR3_DM1

IO_L8N_T1_AD14N_35

G2

DDR3_DM2

IO_L16N_T2_35

M2

DDR3_DM3

IO_L23N_T3_35

M5

DDR3_A[0]

IO_L11N_T1_SRCC_34

AA4

DDR3_A[1]

IO_L8N_T1_34

AB2

DDR3_A[2]

IO_L10P_T1_34

AA5

DDR3_A[3]

IO_L10N_T1_34

AB5

DDR3_A[4]

IO_L7N_T1_34

AB1

DDR3_A[5]

IO_L6P_T0_34

U3

www.alinx.com

17/.

ARTIX-7 FPGA ກະດານພັດທະນາ AX7203 ຄູ່ມືຜູ້ໃຊ້

DDR3_A[6] DDR3_A[7] DDR3_A[8] DDR3_A[9] DDR3_A[10] DDR3_A[11] DDR3_A[12] DDR3_A[13] DDR3_A[14] DDR3_BA[0] DDR3_BA_BA[1] DDR3_BA_BA[2] DDR3_BA_BA DDR0_CAS DDR3_WE DDR3_ODT DDR3_RESET DDR3_CLK_P DDR3_CLK_N DDR3_CKE

IO_L5P_T0_34 IO_L1P_T0_34 IO_L2N_T0_34 IO_L2P_T0_34 IO_L5N_T0_34 IO_L4P_T0_34 IO_L4N_T0_34 IO_L1N_T0_34 IO_L6N_T0_VREF_34 IO_L9N_T1_DQS_34 IO_L9P_T1_DQS_34 IO_L11P_T1_SRCC_34 IO_L8P_T1_34 IO_L12P_T1_MRCC_34 IO_L12N_T1_MRCC_34 IO_L7P_T1_34 IO_L14N_T2_SRCC_34 IO_L15P_T2_DQS_34 IO_L3P_T0_DQS_34 IO_L3N_T0_DQS_34 IO_L14P_T2_SRCC_34

W1 T1 V2 U2 Y1 W2 Y2 U1 V3 AA3 Y3 Y4 AB3 V4 W4 AA1 U5 W6 R3 R2 T5

www.alinx.com

18/.

ARTIX-7 FPGA ກະດານພັດທະນາ AX7203 ຄູ່ມືຜູ້ໃຊ້

ສ່ວນທີ 2.6: QSPI Flash

ກະດານຫຼັກ FPGA AC7200 ແມ່ນມີຫນຶ່ງ 128MBit QSPI FLASH, ແລະຮູບແບບແມ່ນ W25Q256FVEI, ເຊິ່ງໃຊ້ 3.3V CMOS vol.tage ມາດຕະຖານ. ເນື່ອງຈາກລັກສະນະທີ່ບໍ່ມີການລະເຫີຍຂອງ QSPI FLASH, ມັນສາມາດຖືກນໍາໃຊ້ເປັນອຸປະກອນ boot ສໍາລັບລະບົບເພື່ອເກັບຮັກສາຮູບພາບ boot ຂອງລະບົບ. ຮູບພາບເຫຼົ່ານີ້ສ່ວນໃຫຍ່ແມ່ນປະກອບມີ FPGA bit files, ລະຫັດຄໍາຮ້ອງສະຫມັກ ARM, ລະຫັດຄໍາຮ້ອງສະຫມັກຫຼັກແລະຂໍ້ມູນຜູ້ໃຊ້ອື່ນໆ files. ຮູບແບບສະເພາະ ແລະຕົວກໍານົດການທີ່ກ່ຽວຂ້ອງຂອງ QSPI FLASH ແມ່ນສະແດງໃຫ້ເຫັນ .

ຕໍາແໜ່ງ U8

ຮຸ່ນ N25Q128

ຄວາມຈຸ 128M Bit

ໂຮງງານ Numonyx

ຂໍ້ມູນຈໍາເພາະຂອງ QSPI FLASH
QSPI FLASH ແມ່ນເຊື່ອມຕໍ່ກັບ pins ສະເພາະຂອງ BANK0 ແລະ BANK14 ຂອງຊິບ FPGA. ເຂັມໂມງເຊື່ອມຕໍ່ກັບ CCLK0 ຂອງ BANK0, ແລະຂໍ້ມູນອື່ນໆ ແລະສັນຍານເລືອກຊິບແມ່ນເຊື່ອມຕໍ່ກັບ D00~D03 ແລະ FCS pins ຂອງ BANK14 ຕາມລໍາດັບ. ສະແດງການເຊື່ອມຕໍ່ຮາດແວຂອງ QSPI Flash.

ການມອບໝາຍ QSPI Flash Schematic QSPI Flash pin:

www.alinx.com

19/.

ARTIX-7 FPGA ກະດານພັດທະນາ AX7203 ຄູ່ມືຜູ້ໃຊ້

ຊື່ສຸດທິ QSPI_CLK QSPI_CS QSPI_DQ0 QSPI_DQ1 QSPI_DQ2 QSPI_DQ3

FPGA PIN ຊື່ CCLK_0
IO_L6P_T0_FCS_B_14 IO_L1P_T0_D00_MOSI_14 IO_L1N_T0_D01_DIN_14
IO_L2P_T0_D02_14 IO_L2N_T0_D03_14

FPGA P/N L12 T19 P22 R22 P21 R21

QSPI ໃນກະດານຫຼັກ

www.alinx.com

20/.

ARTIX-7 FPGA ກະດານພັດທະນາ AX7203 ຄູ່ມືຜູ້ໃຊ້
ສ່ວນທີ 2.7: ໄຟ LED ຢູ່ເທິງກະດານຫຼັກ
ມີ 3 ໄຟ LED ສີແດງຢູ່ໃນກະດານຫຼັກ AC7200 FPGA, ຫນຶ່ງໃນນັ້ນແມ່ນໄຟຊີ້ບອກພະລັງງານ (PWR), ຫນຶ່ງແມ່ນໄຟ LED ການຕັ້ງຄ່າ (DONE), ແລະຫນຶ່ງແມ່ນໄຟ LED ຜູ້ໃຊ້. ເມື່ອກະດານຫຼັກຖືກຂັບເຄື່ອນ, ຕົວຊີ້ວັດພະລັງງານຈະສະຫວ່າງ; ເມື່ອ FPGA ຖືກຕັ້ງຄ່າ, LED ການຕັ້ງຄ່າຈະສະຫວ່າງ. ໄຟ LED ຂອງຜູ້ໃຊ້ເຊື່ອມຕໍ່ກັບ IO ຂອງ BANK34, ຜູ້ໃຊ້ສາມາດຄວບຄຸມໄຟເປີດແລະປິດໂດຍໂຄງການ. ໃນເວລາທີ່ IO voltage ເຊື່ອມຕໍ່ກັບຜູ້ໃຊ້ LED ແມ່ນສູງ, LED ຜູ້ໃຊ້ປິດ. ເມື່ອການເຊື່ອມຕໍ່ IO voltage ແມ່ນຕ່ໍາ, LED ຜູ້ໃຊ້ຈະໄດ້ຮັບການ lit. ແຜນວາດ schematic ຂອງການເຊື່ອມຕໍ່ຮາດແວໄຟ LED ແມ່ນສະແດງ:

ໄຟ LED ໃນກະດານຫຼັກ Schematic

ໄຟ LED ໃນ Core Board User LEDs Pin Assignment

ຊື່ສັນຍານ LED1

FPGA Pin ຊື່ IO_L15N_T2_DQS_34

ໝາຍເລກ PIN FPGA W5

ລາຍລະອຽດຜູ້ໃຊ້ LED

www.alinx.com

21/.

ARTIX-7 FPGA ກະດານພັດທະນາ AX7203 ຄູ່ມືຜູ້ໃຊ້
ສ່ວນທີ 2.8: Reset Button
ມີປຸ່ມຣີເຊັດໃນກະດານຫຼັກ AC7200 FPGA. ປຸ່ມຣີເຊັດແມ່ນເຊື່ອມຕໍ່ກັບ IO ປົກກະຕິຂອງ BANK34 ຂອງຊິບ FPGA. ຜູ້ໃຊ້ສາມາດໃຊ້ປຸ່ມຣີເຊັດນີ້ເພື່ອເລີ່ມຕົ້ນໂຄງການ FPGA. ເມື່ອກົດປຸ່ມໃນການອອກແບບ, ສັນຍານ voltage input to IO ແມ່ນຕ່ໍາ, ແລະສັນຍານການປັບແມ່ນຖືກຕ້ອງ; ເມື່ອປຸ່ມບໍ່ໄດ້ກົດ, ສັນຍານເຂົ້າກັບ IO ແມ່ນສູງ. ແຜນວາດ schematic ຂອງການເຊື່ອມຕໍ່ປຸ່ມຣີເຊັດແມ່ນສະແດງ:

ຣີເຊັດປຸ່ມ Schematic

ປຸ່ມຣີເຊັດເທິງການກຳນົດ PIN ປຸ່ມ Reset ກະດານຫຼັກ

ຊື່ສັນຍານ RESET_N

ZYNQ Pin ຊື່ IO_L17N_T2_34

ZYNQ ເລກ PIN T6

ລາຍລະອຽດການປັບລະບົບ FPGA

www.alinx.com

22/.

ARTIX-7 FPGA ກະດານພັດທະນາ AX7203 ຄູ່ມືຜູ້ໃຊ້
ພາກທີ 2.9: JTAG ການໂຕ້ຕອບ
ເຈTAG ເຕົ້າຮັບການທົດສອບ J1 ຖືກສະຫງວນໄວ້ໃນກະດານຫຼັກ AC7200 ສໍາລັບ JTAG ດາວໂຫຼດ ແລະ debugging ເມື່ອກະດານຫຼັກຖືກໃຊ້ຢ່າງດຽວ. ຮູບແມ່ນພາກສ່ວນ schematic ຂອງ JTAG ພອດ, ເຊິ່ງກ່ຽວຂ້ອງກັບ TMS, TDI, TDO, TCK. , GND, +3.3V ເຫຼົ່ານີ້ຫົກສັນຍານ.

JTAG Interface Schematic The JTAG ອິນເຕີເຟດ J1 ເທິງກະດານຫຼັກ AC7200 FPGA ໃຊ້ 6-pin 2.54mm pitch single-row test hole. ຖ້າທ່ານຕ້ອງການໃຊ້ JTAG ການ​ເຊື່ອມ​ຕໍ່​ກັບ​ການ​ແກ້​ໄຂ​ບັນ​ຫາ​ໃນ​ຄະ​ນະ​ຫຼັກ​, ທ່ານ​ຈໍາ​ເປັນ​ຕ້ອງ​ໄດ້ solder ເປັນ 6 pin header pin ແຖວ​ດຽວ​ກັນ​. ສະ​ແດງ​ໃຫ້​ເຫັນ JTAG ການໂຕ້ຕອບ J1 ໃນກະດານຫຼັກ AC7200 FPGA.
JTAG ການໂຕ້ຕອບເທິງກະດານຫຼັກ

www.alinx.com

23/.

ARTIX-7 FPGA ກະດານພັດທະນາ AX7203 ຄູ່ມືຜູ້ໃຊ້
ສ່ວນທີ 2.10: Power Interface ເທິງກະດານຫຼັກ
ເພື່ອເຮັດໃຫ້ກະດານຫຼັກ AC7200 FPGA ເຮັດວຽກຢ່າງດຽວ, ກະດານຫຼັກໄດ້ຖືກສະຫງວນໄວ້ດ້ວຍການໂຕ້ຕອບພະລັງງານ 2PIN (J3). ເມື່ອຜູ້ໃຊ້ສະໜອງພະລັງງານໃຫ້ກັບກະດານຫຼັກຜ່ານ 2PIN power interface (J3), ມັນບໍ່ສາມາດສົ່ງພະລັງງານຜ່ານກະດານຜູ້ໃຫ້ບໍລິການໄດ້. ຖ້າບໍ່ດັ່ງນັ້ນ, ຄວາມຂັດແຍ້ງໃນປະຈຸບັນອາດຈະເກີດຂື້ນ.
ການໂຕ້ຕອບພະລັງງານຢູ່ໃນກະດານຫຼັກ

www.alinx.com

24/.

ARTIX-7 FPGA ກະດານພັດທະນາ AX7203 ຄູ່ມືຜູ້ໃຊ້
ສ່ວນທີ 2.11: Board to Board Connectors
ກະດານຫຼັກມີທັງຫມົດສີ່ກະດານຄວາມໄວສູງເຖິງຕົວເຊື່ອມຕໍ່ກະດານ. ກະດານຫຼັກໃຊ້ສີ່ເຊື່ອມຕໍ່ລະຫວ່າງກະດານ 80-pin ເພື່ອເຊື່ອມຕໍ່ກັບກະດານຜູ້ໃຫ້ບໍລິການ. ພອດ IO ຂອງ FPGA ແມ່ນເຊື່ອມຕໍ່ກັບສີ່ຕົວເຊື່ອມຕໍ່ໂດຍການກໍານົດເສັ້ນທາງທີ່ແຕກຕ່າງກັນ. ໄລຍະຫ່າງ pin ຂອງຕົວເຊື່ອມຕໍ່ແມ່ນ 0.5 ມມ, ໃສ່ກັບກະດານເພື່ອເຊື່ອມຕໍ່ board ໃນກະດານຜູ້ໃຫ້ບໍລິການສໍາລັບການສື່ສານຂໍ້ມູນຄວາມໄວສູງ.
ກະດານຫຼັກມີທັງຫມົດສີ່ກະດານຄວາມໄວສູງເຖິງຕົວເຊື່ອມຕໍ່ກະດານ. ກະດານຫຼັກໃຊ້ສີ່ເຊື່ອມຕໍ່ລະຫວ່າງກະດານ 80-pin ເພື່ອເຊື່ອມຕໍ່ກັບກະດານຜູ້ໃຫ້ບໍລິການ. ພອດ IO ຂອງ FPGA ແມ່ນເຊື່ອມຕໍ່ກັບສີ່ຕົວເຊື່ອມຕໍ່ໂດຍການກໍານົດເສັ້ນທາງທີ່ແຕກຕ່າງກັນ. ໄລຍະຫ່າງ pin ຂອງຕົວເຊື່ອມຕໍ່ແມ່ນ 0.5 ມມ, ໃສ່ກັບກະດານເພື່ອເຊື່ອມຕໍ່ board ໃນກະດານຜູ້ໃຫ້ບໍລິການສໍາລັບການສື່ສານຂໍ້ມູນຄວາມໄວສູງ.

Board to Board Connectors CON1 ກະດານເຊື່ອມຕໍ່ 80-pin board to board CON1, ທີ່ຖືກນໍາໃຊ້ເພື່ອເຊື່ອມຕໍ່.
ດ້ວຍການສະຫນອງພະລັງງານ VCCIN (+5V) ແລະດິນຢູ່ເທິງກະດານຜູ້ໃຫ້ບໍລິການ, ຂະຫຍາຍ IOs ປົກກະຕິຂອງ FPGA. ມັນຄວນຈະສັງເກດເຫັນຢູ່ທີ່ນີ້ວ່າ 15 pins ຂອງ CON1 ແມ່ນເຊື່ອມຕໍ່ກັບພອດ IO ຂອງ BANK34, ເພາະວ່າການເຊື່ອມຕໍ່ BANK34 ແມ່ນເຊື່ອມຕໍ່ກັບ DDR3. ເພາະສະນັ້ນ, voltage ມາດຕະຖານຂອງ IOs ທັງຫມົດຂອງ BANK34 ນີ້ແມ່ນ 1.5V. ປັກໝຸດການມອບໝາຍຂອງກະດານຕໍ່ Board Connectors CON1

CON1 PIN PIN1 PIN3 PIN5 PIN7 PIN9

ຊື່ສັນຍານ
VCCIN VCCIN VCCIN VCCIN GND

FPGA Pin Voltage ລະດັບ

–

+5V

–

+5V

–

+5V

–

+5V

–

ດິນ

CON1 PIN PIN2 PIN4 PIN6 PIN8 PIN10

ຊື່ສັນຍານ
VCCIN VCCIN VCCIN VCCIN
GND

FPGA Pin Voltage ລະດັບ

–

+5V

–

+5V

–

+5V

–

+5V

–

ດິນ

www.alinx.com

25/.

ARTIX-7 FPGA ກະດານພັດທະນາ AX7203 ຄູ່ມືຜູ້ໃຊ້

PIN11 PIN13 PIN15 PIN17 PIN19 PIN21 PIN23 PIN25 PIN27 PIN29 PIN31 PIN33 PIN35 PIN37 PIN39 PIN41 PIN43 PIN45 PIN47 PIN49 PIN51 PIN53 PIN55 PIN57 PIN59 PIN61 PIN63 PIN65 PIN67 PIN69 PIN71 PINXNUMX PINXNUMX

NC NC NC NC GND B13_L5_P B13_L5_N B13_L7_P B13_L7_P GND B13_L3_P B13_L3_N B34_L23_P B34_L23_N GND B34_L18_N B34_L18_P N XADC_VP NC NC GND B34_L19_N B34_L19_P B16_L1_N B16_L1_P GND B16_L4_N

Y13 AA14 AB11 AB12 AA13 AB13 Y8 Y7 AA6 Y6 V7 W7 M9 L10 F14 F13 E14 E13 D15

ජີ 3.3V 3.3V 3.3V 3.3V Ground 3.3V 3.3V 1.5V 1.5V Ground 1.5V 1.5V 1.5V Ground ADC 1.5V 3.3V 3.3V 3.3V Ground 3.3.

PIN12 PIN14 PIN16 PIN18 PIN20 PIN22 PIN24 PIN26 PIN28 PIN30 PIN32 PIN34 PIN36 PIN38 PIN40 PIN42 PIN44 PIN46 PIN48 PIN50 PIN52 PIN54 PIN56 PIN58 PIN60 PIN62 PIN64 PIN66 PIN68 PIN70 PIN72 PINXNUMX PINXNUMX

NC NC B13_L4_P B13_L4_N GND B13_L1_P B13_L1_N B13_L2_P B13_L2_N GND B13_L6_P B13_L6_N B34_L20_P B34_L20_N GND B34_L21_L_34 L21_N GND NC B34_L22 B34_L22_P B34_L25_N GND NC NC NC NC GND NC

AA15 AB15 Y16 AA16 AB16 AB17 W14 Y14 AB7 AB6 V8 V9 AA8 AB8 –

ුຳເั ජຳີ 3.3V 3.3V Ground 3.3V 3.3V 3.3V 3.3V Ground 3.3V 3.3V 1.5V 1.5V Ground 1.5V 1.5V 1.5V 1.5V ถ.

U7

1.5V

W9

1.5V

Y9

1.5V

–

ດິນ

–

–

–

–

–

–

–

–

–

ດິນ

–

–

www.alinx.com

26/.

ARTIX-7 FPGA ກະດານພັດທະນາ AX7203 ຄູ່ມືຜູ້ໃຊ້

Board to Board Connectors CON2 ຫົວເຊື່ອມຕໍ່ເພດຍິງ 80-pin CON2 ຖືກນໍາໃຊ້ເພື່ອຂະຫຍາຍປົກກະຕິ.
IO ຂອງ BANK13 ແລະ BANK14 ຂອງ FPGA. ສະບັບເລກທີtage ມາດຕະຖານຂອງທະນາຄານທັງສອງແມ່ນ 3.3V. ປັກໝຸດການມອບໝາຍຂອງກະດານຕໍ່ Board Connectors CON2

CON1 Pin

ຊື່ສັນຍານ

PIN1 B13_L16_P

PIN3 B13_L16_N

PIN5 B13_L15_P

PIN7 B13_L15_N

ລະຫັດ PIN9

GND

PIN11 B13_L13_P

PIN13 B13_L13_N

PIN15 B13_L12_P

PIN17 B13_L12_N

ລະຫັດ PIN19

GND

PIN21 B13_L11_P

PIN23 B13_L11_N

PIN25 B13_L10_P

PIN27 B13_L10_N

ລະຫັດ PIN29

GND

PIN31 B13_L9_N

PIN33 B13_L9_P

PIN35 B13_L8_N

PIN37 B13_L8_P

ລະຫັດ PIN39

GND

PIN41 B14_L11_N

PIN43 B14_L11_P

PIN45 B14_L14_N

PIN47 B14_L14_P

FPGA Pin W15 W16 T14 T15 V13 V14 W11 W12 Y11 Y12 V10 W10 AA11 AA10 AB10 AA9 V20 U20 V19 V18

ສະບັບtage ຶ්ອ 3.3V 3.3V 3.3V 3.3V 3.3V 3.3V 3.3V 3.3V 3.3V 3.3V 3.3V 3.3V 3.3V 3.3V 3.3V 3.3V 3.3V 3.3V 3.3V 3.3V XNUMXV XNUMXV .

CON1 PIN PIN2 PIN4 PIN6 PIN8 PIN10 PIN12 PIN14 PIN16 PIN18 PIN20 PIN22 PIN24 PIN26 PIN28 PIN30 PIN32 PIN34 PIN36 PIN38 PIN40 PIN42 PIN44 PIN46 PIN48

ຊື່ສັນຍານ
B14_L16_P B14_L16_N B13_L14_P B13_L14_N
GND B14_L10_P B14_L10_N B14_L8_N B14_L8_P
GND B14_L15_N B14_L15_P B14_L17_P B14_L17_N
GND B14_L6_N B13_IO0 B14_L7_N B14_L7_P
GND B14_L4_P B14_L4_N B14_L9_P B14_L9_N

FPGA Pin Voltage

ລະດັບ

V17

3.3V

W17

3.3V

U15

3.3V

V15

3.3V

–

ດິນ

AB21

3.3V

AB22

3.3V

AA21

3.3V

AA20

3.3V

–

ດິນ

AB20

3.3V

AA19

3.3V

AA18

3.3V

AB18

3.3V

–

ດິນ

T20

3.3V

Y17

3.3V

W22

3.3V

W21

3.3V

–

ດິນ

T21

3.3V

U21

3.3V

Y21

3.3V

Y22

3.3V

www.alinx.com

27/.

ARTIX-7 FPGA ກະດານພັດທະນາ AX7203 ຄູ່ມືຜູ້ໃຊ້

PIN49 PIN51 PIN53 PIN55 PIN57 PIN59 PIN61 PIN63 PIN65 PIN67 PIN69 PIN71 PIN73 PIN75 PIN77 PIN79

GND B14_L5_N B14_L5_P B14_L18_N B14_L18_P
GND B13_L17_P B13_L17_N B14_L21_N B14_L21_P
GND B14_L22_P B14_L22_N B14_L24_N B14_L24_P
B14_IO0

R19 P19 U18 U17
T16 U16 P17 N17
P15 R16 R17 P16 P20

ුຳເั ฒີ 3.3V 3.3V 3.3V 3.3V 3.3V 3.3V 3.3V 3.3V 3.3V 3.3V 3.3V 3.3 .

PIN50 PIN52 PIN54 PIN56 PIN58 PIN60 PIN62 PIN64 PIN66 PIN68 PIN70 PIN72 PIN74 PIN76 PIN78 PIN80

GND B14_L12_N B14_L12_P B14_L13_N B14_L13_P
GND B14_L3_N B14_L3_P B14_L20_N B14_L20_P
GND B14_L19_N B14_L19_P B14_L23_P B14_L23_N B14_IO25

W20 W19 Y19 Y18
V22 U22 T18 R18
R14 P14 N13 N14 N15

ජີ 3.3V 3.3V 3.3V 3.3V
ජີ 3.3V 3.3V 3.3V 3.3V
ජີ 3.3V 3.3V 3.3V 3.3V 3.3V

Board to Board Connectors CON3 ຕົວເຊື່ອມຕໍ່ 80-pin CON3 ຖືກນໍາໃຊ້ເພື່ອຂະຫຍາຍ IO ປົກກະຕິຂອງ.
ທະນາຄານ 15 ແລະ BANK16 ຂອງ FPGA. ນອກຈາກນັ້ນ, ສີ່ JTAG ສັນຍານຍັງເຊື່ອມຕໍ່ກັບກະດານຜູ້ໃຫ້ບໍລິການຜ່ານຕົວເຊື່ອມຕໍ່ CON3. ສະບັບເລກທີtagມາດຕະຖານ e ຂອງ BANK15 ແລະ BANK16 ສາມາດປັບໄດ້ໂດຍຊິບ LDO. ຄ່າເລີ່ມຕົ້ນທີ່ຕິດຕັ້ງ LDO ແມ່ນ 3.3V. ຖ້າທ່ານຕ້ອງການຜະລິດລະດັບມາດຕະຖານອື່ນໆ, ທ່ານສາມາດທົດແທນມັນດ້ວຍ LDO ທີ່ເຫມາະສົມ. ປັກໝຸດການມອບໝາຍຂອງກະດານຕໍ່ Board Connectors CON3

CON1 PIN PIN1 PIN3 PIN5 PIN7

ຊື່ສັນຍານ
B15_IO0 B16_IO0 B15_L4_P B15_L4_N

FPGA Pin J16 F15 G17 G18

ສະບັບtage ລະດັບ

CON1 Pin

3.3V PIN2

3.3V PIN4

3.3V PIN6

3.3V

ລະຫັດ PIN8

ຊື່ສັນຍານ
B15_IO25 B16_IO25 B16_L21_N B16_L21_P

FPGA Pin Voltage ລະດັບ

M17

3.3V

F21

3.3V

A21

3.3V

B21

3.3V

www.alinx.com

28/.

ARTIX-7 FPGA ກະດານພັດທະນາ AX7203 ຄູ່ມືຜູ້ໃຊ້

PIN9 PIN11 PIN13 PIN15 PIN17 PIN19 PIN21 PIN23 PIN25 PIN27 PIN29 PIN31 PIN33 PIN35 PIN37 PIN39 PIN41 PIN43 PIN45 PIN47 PIN49 PIN51 PIN53 PIN55 PIN57 PIN59 PIN61 PIN63 PIN65 PIN67 PIN69 PIN71

GND B15_L2_P B15_L2_N B15_L12_P B15_L12_N
GND B15_L11_P B15_L11_N B15_L1_N B15_L1_P
GND B15_L5_P B15_L5_N B15_L3_N B15_L3_P
GND B15_L19_P B15_L19_N B15_L20_P B15_L20_N
GND B15_L14_P B15_L14_N B15_L21_P B15_L21_N
GND B15_L23_P B15_L23_N B15_L22_P B15_L22_N
GND B15_L24_P

G15 G16 J19 H19
J20 J21 G13 H13
J15 H15 H14 J14
K13 K14 M13 L13
L19 L20 K17 J17 L16 K16 L14 L15 M15

ජີ 3.3V 3.3V 3.3V 3.3V
ජີ 3.3V 3.3V 3.3V 3.3V
ජີ 3.3V 3.3V 3.3V 3.3V
ජີ 3.3V 3.3V 3.3V 3.3V
ජີ 3.3V 3.3V 3.3V 3.3V Ground 3.3V 3.3V 3.3V 3.3V ກສ

PIN10 PIN12 PIN14 PIN16 PIN18 PIN20 PIN22 PIN24 PIN26 PIN28 PIN30 PIN32 PIN34 PIN36 PIN38 PIN40 PIN42 PIN44 PIN46 PIN48 PIN50 PIN52 PIN54 PIN56 PIN58 PIN60 PIN62 PIN64 PIN66 PIN68 PIN70 PIN72

GND B16_L23_P B16_L23_N B16_L22_P B16_L22_N
GND B16_L24_P B16_L24_N B15_L8_N B15_L8_P
GND B15_L7_N B15_L7_P B15_L9_P B15_L9_N
GND B15_L15_N B15_L15_P B15_L6_N B15_L6_P
GND B15_L13_N B15_L13_P B15_L10_P B15_L10_N
GND B15_L18_P B15_L18_N B15_L17_N B15_L17_P
GND B15_L16_P

E21 D21 E22 D22
G21 G22 G20 H20
H22 J22 K21 K22
M22 N22 H18 H17
K19 K18 M21 L21
N20 M20 N19 N18
M18

ජີ 3.3V 3.3V 3.3V 3.3V
ජີ 3.3V 3.3V 3.3V 3.3V
ජີ 3.3V 3.3V 3.3V 3.3V
ජີ 3.3V 3.3V 3.3V 3.3V
ජີ 3.3V 3.3V 3.3V 3.3V
ජີ 3.3V 3.3V 3.3V 3.3V
ດິນ 3.3V

www.alinx.com

29/.

ARTIX-7 FPGA ກະດານພັດທະນາ AX7203 ຄູ່ມືຜູ້ໃຊ້

PIN73 B15_L24_N

M16

3.3V

PIN74 B15_L16_N

L18

3.3V

ລະຫັດ PIN75

NC

–

ລະຫັດ PIN76

NC

–

PIN77 FPGA_TCK

V12

3.3V

ລະຫັດ PIN78

FPGA_TDI

R13

3.3V

PIN79 FPGA_TDO

U13

3.3V

PIN80 FPGA_TMS

T13

3.3V

Board to Board Connectors CON4 ຕົວເຊື່ອມຕໍ່ 80-Pin CON4 ຖືກນໍາໃຊ້ເພື່ອຂະຫຍາຍ IO ແລະ GTP ປົກກະຕິ.
ຂໍ້ມູນຄວາມໄວສູງ ແລະສັນຍານໂມງຂອງ FPGA BANK16. ສະບັບເລກທີtage ມາດຕະຖານຂອງພອດ IO ຂອງ BANK16 ສາມາດປັບໄດ້ໂດຍຊິບ LDO. ຄ່າເລີ່ມຕົ້ນທີ່ຕິດຕັ້ງ LDO ແມ່ນ 3.3V. ຖ້າຜູ້ໃຊ້ຕ້ອງການຜົນຜະລິດລະດັບມາດຕະຖານອື່ນໆ, ມັນສາມາດຖືກແທນທີ່ດ້ວຍ LDO ທີ່ເຫມາະສົມ. ຂໍ້​ມູນ​ຄວາມ​ໄວ​ສູງ​ແລະ​ສັນ​ຍານ​ໂມງ​ຂອງ GTP ແມ່ນ​ຢ່າງ​ເຂັ້ມ​ງວດ​ທາງ​ແຕກ​ຕ່າງ​ກັນ​ໃນ​ຄະ​ນະ​ກໍາ​ມະ​ຫຼັກ​. ສາຍຂໍ້ມູນມີຄວາມຍາວເທົ່າກັນ ແລະ ຮັກສາໄວ້ໃນຊ່ວງເວລາໃດໜຶ່ງເພື່ອປ້ອງກັນການລົບກວນຂອງສັນຍານ. ປັກໝຸດການມອບໝາຍຂອງກະດານຕໍ່ Board Connectors CON4

CON1 PIN PIN1 PIN3 PIN5 PIN7 PIN9 PIN11 PIN13 PIN15 PIN17 PIN19 PIN21 PIN23 PIN25 PIN27 PIN29

ຊື່ສັນຍານ
NC NC

FPGA Pin Voltage ລະ​ດັບ –
–

CON1 Pin NC NC

NC

–

NC

NC

–

NC

GND NC

–

PIN10

–

ລະຫັດ PIN12

NC

–

ລະຫັດ PIN14

GND

–

PIN16

MGT_TX3_P

D7 ຄວາມແຕກຕ່າງ PIN18

MGT_TX3_N

C7 ຄວາມແຕກຕ່າງ PIN20

GND

–

PIN22

MGT_RX3_P D9 ຄວາມແຕກຕ່າງ PIN24

MGT_RX3_N

C9 ຄວາມແຕກຕ່າງ PIN26

GND

– ດິນ

ລະຫັດ PIN28

MGT_TX1_P

D5 ຄວາມແຕກຕ່າງ PIN30

ຊື່ສັນຍານ FPGA Pin Voltage

ລະດັບ

–

NC

–

NC

–

NC

–

NC

GND

–

ດິນ

MGT_TX2_P

B6 ຄວາມແຕກຕ່າງ

MGT_TX2_N

A6 ຄວາມແຕກຕ່າງ

GND

–

ດິນ

MGT_RX2_P

B10 ຄວາມແຕກຕ່າງ

MGT_RX2_N

A10 ຄວາມແຕກຕ່າງ

GND

–

ດິນ

MGT_TX0_P

B4 ຄວາມແຕກຕ່າງ

MGT_TX0_N

A4 ຄວາມແຕກຕ່າງ

GND

–

ດິນ

MGT_RX0_P

B8 ຄວາມແຕກຕ່າງ

www.alinx.com

30/.

ARTIX-7 FPGA ກະດານພັດທະນາ AX7203 ຄູ່ມືຜູ້ໃຊ້

PIN31 PIN33 PIN35 PIN37 PIN39 PIN41 PIN43 PIN45 PIN47 PIN49 PIN51 PIN53 PIN55 PIN57 PIN59 PIN61 PIN63 PIN65 PIN67 PIN69 PIN71 PIN73 PIN75 PIN77 PIN79

MGT_TX1_N GND
MGT_RX1_P MGT_RX1_N
GND B16_L5_P B16_L5_N B16_L7_P B16_L7_N
GND B16_L9_P B16_L9_N B16_L11_P B16_L11_N
GND B16_L13_P B16_L13_N B16_L15_P B16_L15_N
GND B16_L17_P B16_L17_N B16_L19_P B16_L19_N
NC

C5 D11 C11 E16 D16 B15 B16 A15 A16 B17 B18 C18 C19 F18 E18 A18 A19 D20 C20 –

ພື້ນ​ທີ່​ແຕກ​ຕ່າງ
ຄວາມແຕກຕ່າງທີ່ແຕກຕ່າງ
ජີ 3.3V 3.3V 3.3V 3.3V
ජີ 3.3V 3.3V 3.3V 3.3V 3.3V 3.3V 3.3V 3.3V 3.3V 3.3V 3.3V .

PIN32 PIN34 PIN36 PIN38 PIN40 PIN42 PIN44 PIN46 PIN48 PIN50 PIN52 PIN54 PIN56 PIN58 PIN60 PIN62 PIN64 PIN66 PIN68 PIN70 PIN72 PIN74 PIN76 PIN78 PIN80

MGT_RX0_N GND
MGT_CLK1_P MGT_CLK1_N
GND B16_L2_P B16_L2_N B16_L3_P B16_L3_N
GND B16_L10_P B16_L10_N B16_L12_P B16_L12_N
GND B16_L14_P B16_L14_N B16_L16_P B16_L16_N
GND B16_L18_P B16_L18_N B16_L20_P B16_L20_N
NC

A8 ຄວາມແຕກຕ່າງ

–

ດິນ

F10 ຄວາມແຕກຕ່າງ

E10 ຄວາມແຕກຕ່າງ

–

ດິນ

F16

3.3V

E17

3.3V

C14

3.3V

C15

3.3V

–

ດິນ

A13

3.3V

A14

3.3V

D17

3.3V

C17

3.3V

–

ດິນ

E19

3.3V

D19

3.3V

B20

3.3V

A20

3.3V

–

ດິນ

F19

3.3V

F20

3.3V

C22

3.3V

B22

3.3V

–

www.alinx.com

31/.

ARTIX-7 FPGA ກະດານພັດທະນາ AX7203 ຄູ່ມືຜູ້ໃຊ້
ສ່ວນທີ 2.12: ການສະຫນອງພະລັງງານ
ກະດານຫຼັກ AC7200 FPGA ແມ່ນຂັບເຄື່ອນໂດຍ DC5V ຜ່ານກະດານຜູ້ໃຫ້ບໍລິການ, ແລະມັນຖືກຂັບເຄື່ອນໂດຍການໂຕ້ຕອບ J3 ເມື່ອມັນຖືກນໍາໃຊ້ຢ່າງດຽວ. ກະລຸນາລະມັດລະວັງບໍ່ໃຫ້ສະຫນອງພະລັງງານໂດຍການໂຕ້ຕອບ J3 ແລະກະດານຜູ້ໃຫ້ບໍລິການໃນເວລາດຽວກັນເພື່ອຫຼີກເວັ້ນການເສຍຫາຍ. ແຜນວາດການອອກແບບການສະຫນອງພະລັງງານຢູ່ໃນກະດານສະແດງຢູ່ໃນ.

ການສະຫນອງພະລັງງານຢູ່ໃນກະດານຫຼັກ schematic

ກະດານພັດທະນາແມ່ນຂັບເຄື່ອນໂດຍ +5V ແລະປ່ຽນເປັນ +3.3V, +1.5V, +1.8V, +1.0V ການສະຫນອງພະລັງງານສີ່ທາງຜ່ານຊິບສະຫນອງພະລັງງານ DC / DC ສີ່ທາງ TLV62130RGT. ກະແສຜົນຜະລິດສາມາດສູງເຖິງ 3A ຕໍ່ຊ່ອງ. VCCIO ແມ່ນສ້າງຂຶ້ນໂດຍ LDOSPX3819M5-3-3 ອັນໜຶ່ງ. VCCIO ສ່ວນໃຫຍ່ສະໜອງພະລັງງານໃຫ້ກັບ BANK15 ແລະ BANK16 ຂອງ FPGA. ຜູ້ໃຊ້ສາມາດປ່ຽນ IO ຂອງ BANK15,16 ເປັນ vol ທີ່ແຕກຕ່າງກັນtage ມາດຕະຖານໂດຍການປ່ຽນຊິບ LDO ຂອງພວກເຂົາ. 1.5V ສ້າງ VTT ແລະ VREF voltagແມ່ນຕ້ອງການໂດຍ DDR3 ຜ່ານ TPS51200 ຂອງ TI. ການສະຫນອງພະລັງງານ 1.8V MGTAVTT MGTAVCC ສໍາລັບເຄື່ອງຮັບສັນຍານ GTP ແມ່ນຜະລິດໂດຍຊິບ TPS74801 ຂອງ TI. ຫນ້າທີ່ຂອງການກະຈາຍພະລັງງານແຕ່ລະແມ່ນສະແດງຢູ່ໃນຕາຕະລາງຕໍ່ໄປນີ້:

www.alinx.com

32/.

ARTIX-7 FPGA ກະດານພັດທະນາ AX7203 ຄູ່ມືຜູ້ໃຊ້

ການສະຫນອງພະລັງງານ +1.0V +1.8V +3.3V +1.5V
VREF,VTT(+0.75V) MVCCIP(+3.3V) MGTAVTT(+1.2V)
MGTVCCAUX(+1.8V)

ຟັງຊັນ FPGA Core Voltage FPGA auxiliary voltage, ການສະຫນອງພະລັງງານ TPS74801 VCCIO ຂອງ Bank0, Bank13 ແລະ Bank14 ຂອງ FPGA, QSIP FLASH, Clock Crystal DDR3, Bank34 ແລະ Bank35 ຂອງ FPGA
DDR3 FPGA Bank15, Bank16 GTP Transceiver Bank216 ຂອງ FPGA GTP Transceiver Bank216 ຂອງ FPGA

ເນື່ອງຈາກວ່າການສະຫນອງພະລັງງານຂອງ Artix-7 FPGA ມີຄວາມຕ້ອງການລໍາດັບການເປີດ, ໃນການອອກແບບວົງຈອນ, ພວກເຮົາໄດ້ອອກແບບຕາມຄວາມຕ້ອງການພະລັງງານຂອງຊິບ, ແລະການເປີດແມ່ນ 1.0V->1.8V->(1.5. V, 3.3V, VCCIO) ແລະ 1.0V-> MGTAVCC -> MGTAVTT, ການອອກແບບວົງຈອນເພື່ອຮັບປະກັນການເຮັດວຽກປົກກະຕິຂອງຊິບ.

ພາກທີ 2.13: ແຜນວາດໂຄງສ້າງ

www.alinx.com

33/.

ARTIX-7 FPGA ກະດານພັດທະນາ AX7203 ຄູ່ມືຜູ້ໃຊ້
ສ່ວນທີ 3: ກະດານຂົນສົ່ງ

ພາກທີ 3.1: ການແນະນຳກະດານຂົນສົ່ງ
ໂດຍຜ່ານການແນະນໍາຫນ້າທີ່ທີ່ຜ່ານມາ, ທ່ານສາມາດເຂົ້າໃຈຫນ້າທີ່ຂອງພາກສ່ວນຂອງກະດານຂົນສົ່ງ
1-channel PCIe x4 ການໂຕ້ຕອບການສົ່ງຂໍ້ມູນຄວາມໄວສູງ 2-channel 10/100M/1000M Ethernet RJ-45 interface 1-channel HDMI video input interface 1-channel HDMI video Output interface 1-channel USB Uart Communication interface 1 SD Card Slot XADA Interface ພອດຂະຫຍາຍ EEPROM 2-channel 40-pin JTAG debugging interface 2 ກະແຈເອກະລາດ 4 ໄຟ LED ຜູ້ໃຊ້

www.alinx.com

34/.

ARTIX-7 FPGA ກະດານພັດທະນາ AX7203 ຄູ່ມືຜູ້ໃຊ້

ສ່ວນທີ 3.2: Gigabit Ethernet Interface

ກະດານພັດທະນາ AX7203 FPGA ໃຫ້ຜູ້ໃຊ້ 2 ຊ່ອງ

ບໍລິການການສື່ສານເຄືອຂ່າຍ Gigabit ຜ່ານ Micrel KSZ9031RNX

ຊິບອີເທີເນັດ PHY. ຊິບ KSZ9031RNX ຮອງຮັບ 10/100/1000 Mbps

ອັດຕາການສົ່ງຜ່ານເຄືອຂ່າຍແລະການສື່ສານກັບ FPGA ຜ່ານ GMII

ການໂຕ້ຕອບ. KSZ9031RNX ຮອງຮັບການປັບຕົວ MDI/MDX, ຄວາມໄວຕ່າງໆ

ການປັບຕົວ, ການປັບຕົວ Master/Slave, ແລະການສະຫນັບສະຫນູນລົດເມ MDIO ສໍາລັບ PHY

ການ​ຄຸ້ມ​ຄອງ​ການ​ຈົດ​ທະ​ບຽນ​.

KSZ9031RNX ຈະກວດພົບສະຖານະລະດັບຂອງ IOs ສະເພາະບາງອັນ

ກໍານົດຮູບແບບການເຮັດວຽກຂອງເຂົາເຈົ້າຫຼັງຈາກເປີດ. ຕາຕະລາງ 3-1-1 ອະທິບາຍເຖິງ

ຂໍ້ມູນການຕັ້ງຄ່າເລີ່ມຕົ້ນຫຼັງຈາກຊິບ GPHY ຖືກເປີດ.

ຄໍາແນະນໍາການຕັ້ງຄ່າ Pin

ຄ່າການຕັ້ງຄ່າ

PHYAD[2:0] CLK125_EN
SELRGV AN[1:0] RX Delay TX Delay

ໂໝດ MDIO/MDC PHY ທີ່ຢູ່ 3.3V, 2.5V, 1.5/1.8V voltage ການເລືອກການຕັ້ງຄ່າການເຈລະຈາອັດຕະໂນມັດ
ໂມງ RX 2ns ຊັກຊ້າ TX ໂມງ 2ns ເລື່ອນ RGMII ຫຼືການເລືອກ GMII

PHY ທີ່ຢູ່ 011 3.3V
(10/100/1000M) ການປັບຕົວເລື່ອນການຊັກຊ້າ GMII

ຕາຕະລາງ 3-2-1: ຄ່າການຕັ້ງຄ່າເລີ່ມຕົ້ນຂອງຊິບ PHY

ເມື່ອເຄືອຂ່າຍເຊື່ອມຕໍ່ກັບ Gigabit Ethernet, ການສົ່ງຂໍ້ມູນຂອງ FPGA ແລະຊິບ PHY KSZ9031RNX ແມ່ນຕິດຕໍ່ສື່ສານຜ່ານລົດເມ GMII, ໂມງສາຍສົ່ງແມ່ນ 125Mhz. ໂມງຮັບ E_RXC ແມ່ນສະໜອງໃຫ້ໂດຍຊິບ PHY, ໂມງສົ່ງສັນຍານ E_GTXC ແມ່ນສະໜອງໃຫ້ໂດຍ FPGA, ແລະຂໍ້ມູນແມ່ນ s.ampນໍາພາຢູ່ໃນຂອບທີ່ເພີ່ມຂຶ້ນຂອງໂມງ.
ເມື່ອເຄືອຂ່າຍເຊື່ອມຕໍ່ກັບ 100M Ethernet, ການສົ່ງຂໍ້ມູນຂອງ FPGA ແລະຊິບ PHY KSZ9031RNX ແມ່ນຕິດຕໍ່ສື່ສານຜ່ານລົດເມ GMII, ໂມງສາຍສົ່ງແມ່ນ 25Mhz. ໂມງຮັບ E_RXC ແມ່ນສະໜອງໃຫ້ໂດຍຊິບ PHY, ໂມງສົ່ງສັນຍານ E_GTXC ແມ່ນສະໜອງໃຫ້ໂດຍ FPGA, ແລະຂໍ້ມູນແມ່ນ

www.alinx.com

35/.

ARTIX-7 FPGA ກະດານພັດທະນາ AX7203 ຄູ່ມືຜູ້ໃຊ້ sampນໍາພາຢູ່ໃນຂອບທີ່ເພີ່ມຂຶ້ນຂອງໂມງ.
ຮູບທີ 3-2-1: Gigabit Ethernet Interface Schematic

ຮູບທີ 3-3-2: ອິນເຕີເຟດ Gigabit Ethernet ໃນກະດານ Carrier

www.alinx.com

36/.

ARTIX-7 FPGA ກະດານພັດທະນາ AX7203 ຄູ່ມືຜູ້ໃຊ້

ການມອບໝາຍຂອງ Gigabit Ethernet Chip PHY1 ມີດັ່ງນີ້

ຊື່ສັນຍານ E1_GTXC E1_TXD0 E1_TXD1 E1_TXD2 E1_TXD3 E1_TXEN E1_RXC E1_RXD0 E1_RXD1 E1_RXD2 E1_RXD3 E1_RXDV E1_MDC E1_MDIO E1_RESET

ໝາຍເລກ PIN FPGA E18 C20 D20 A19 A18 F18 B17 A16 B18 C18 C19 A15 B16 B15 D16

Description ໂມງສົ່ງສັນຍານ PHY1 RGMII
PHY1 Transmit Data bit0 PHY1 Transmit Data bit1 PHY1 Transmit Data bit2 PHY1 Transmit Data bit3 PHY1 Transmit Enable Signal PHY1 RGMII ຮັບໂມງ PHY1 ຮັບ Data Bit0 PHY1 ຮັບ Data Bit1 PHY1 ຮັບ Data Bit2 PHY1 ຮັບ Data Bit3 PHY1 ຮັບ Data Management PHY1 Clock ທີ່ຖືກຕ້ອງ ຂໍ້ມູນ
PHY1 ຣີເຊັດສັນຍານ

ການມອບໝາຍຂອງ Gigabit Ethernet Chip PHY2 ມີດັ່ງນີ້

ຊື່ສັນຍານ E2_GTXC E2_TXD0 E2_TXD1 E2_TXD2 E2_TXD3 E2_TXEN E2_RXC E2_RXD0 E2_RXD1 E2_RXD2 E2_RXD3 E2_RXDV E2_MDC E2_MDIO E2_RESET

ໝາຍເລກ PIN FPGA A14 E17 C14 C15 A13 D17 E19 A20 B20 D19 C17 F19 F20 C22 B22

Description ໂມງສົ່ງສັນຍານ PHY2 RGMII
PHY2 Transmit Data bit0 PHY2 Transmit Data bit1 PHY2 Transmit Data bit2 PHY2 Transmit Data bit3 PHY2 Transmit Enable Signal PHY2 RGMII ຮັບໂມງ PHY2 ຮັບ Data Bit0 PHY2 ຮັບ Data Bit1 PHY2 ຮັບ Data Bit2 PHY2 ຮັບ Data Bit3 PHY2 ຮັບ Data Management PHY2 Clock ທີ່ຖືກຕ້ອງ ຂໍ້ມູນ
PHY2 ຣີເຊັດສັນຍານ

www.alinx.com

37/.

ARTIX-7 FPGA ກະດານພັດທະນາ AX7203 ຄູ່ມືຜູ້ໃຊ້
ສ່ວນທີ 3.3: ການໂຕ້ຕອບ PCIe x4
ກະດານພັດທະນາ AX7203 FPGA ສະຫນອງການໂຕ້ຕອບການໂອນຂໍ້ມູນຄວາມໄວສູງລະດັບອຸດສາຫະກໍາ PCIe x4. ອິນເຕີເຟດບັດ PCIE ສອດຄ່ອງກັບສະເປັກໄຟຟ້າຂອງບັດ PCIe ມາດຕະຖານ ແລະສາມາດນຳໃຊ້ໄດ້ໂດຍກົງໃນຊ່ອງ x4 PCIe ຂອງເຄື່ອງຄອມພິວເຕີທົ່ວໄປ.
ການສົ່ງແລະຮັບສັນຍານຂອງການໂຕ້ຕອບ PCIe ແມ່ນເຊື່ອມຕໍ່ໂດຍກົງກັບ GTP transceiver ຂອງ FPGA. ສີ່ຊ່ອງສັນຍານ TX ແລະ RX ແມ່ນເຊື່ອມຕໍ່ກັບ FPGA ໃນສັນຍານທີ່ແຕກຕ່າງກັນ, ແລະອັດຕາການສື່ສານຊ່ອງດຽວສາມາດສູງເຖິງ 5G ແບນວິດບິດ. ໂມງອ້າງອິງ PCIe ໄດ້ຖືກສະຫນອງໃຫ້ຄະນະກໍາມະການພັດທະນາ AX7203 FPGA ໂດຍຊ່ອງສຽບ PCIe ຂອງ PC ທີ່ມີຄວາມຖີ່ຂອງໂມງອ້າງອີງຂອງ 100Mhz.
ແຜນວາດການອອກແບບຂອງອິນເຕີເຟດ PCIe ຂອງກະດານພັດທະນາ AX7203 FPGA ແມ່ນສະແດງຢູ່ໃນຮູບ 3-3-1, ບ່ອນທີ່ສັນຍານການສົ່ງສັນຍານ TX ແລະໂມງອ້າງອີງຂອງສັນຍານ CLK ແມ່ນເຊື່ອມຕໍ່ໃນຮູບແບບຄູ່ AC.

ຮູບທີ 3-3-1: PCIex4 schematic

www.alinx.com

38/.

ARTIX-7 FPGA ກະດານພັດທະນາ AX7203 ຄູ່ມືຜູ້ໃຊ້

ຮູບທີ 3-3-2: PCIex4 ເທິງກະດານ Carrier

PCIex4 Interface Pin Assignment:

ຊື່ສັນຍານ

FPGA Pin

PCIE_RX0_P

D11

PCIE_RX0_N

C11

PCIE_RX1_P

B8

PCIE_RX1_N

A8

PCIE_RX2_P

B10

PCIE_RX2_N

A10

PCIE_RX3_P

D9

PCIE_RX3_N

C9

PCIE_TX0_P

D5

PCIE_TX0_N

C5

PCIE_TX1_P

B4

PCIE_TX1_N

A4

PCIE_TX2_P

B6

PCIE_TX2_N

A6

PCIE_TX3_P

D7

PCIE_TX3_N

C7

PCIE_CLK_P

F10

PCIE_CLK_N

E10

ລາຍ​ລະ​ອຽດ PCIE Channel 0 ຂໍ້​ມູນ​ຮັບ​ທາງ​ບວກ PCIE Channel 0 ຂໍ້​ມູນ​ໄດ້​ຮັບ PCIE ຊ່ອງ​ທາງ​ລົບ 1 ຂໍ້​ມູນ​ຮັບ PCIE ຊ່ອງ​ທາງ​ບວກ 1 ຂໍ້​ມູນ​ຮັບ PCIE ຊ່ອງ​ທາງ​ລົບ 2 ຂໍ້​ມູນ​ຮັບ PCIE ຊ່ອງ​ທາງ​ບວກ 2 ຂໍ້​ມູນ​ຮັບ PCIE ລົບ Channel 3 ຂໍ້​ມູນ​ຮັບ PCIE ຊ່ອງ 3 ຂໍ້​ມູນ​ຮັບ PCIE ລົບ ຊ່ອງທາງ 0 ການຖ່າຍທອດຂໍ້ມູນທາງບວກ PCIE Channel 0 ຂໍ້ມູນການສົ່ງຂໍ້ມູນທາງລົບ PCIE Channel 1 ຂໍ້ມູນການສົ່ງຂໍ້ມູນທາງບວກ PCIE Channel 1 ຂໍ້ມູນການສົ່ງຂໍ້ມູນທາງລົບ PCIE Channel 2 ຂໍ້ມູນການສົ່ງຂໍ້ມູນທາງບວກ PCIE Channel 2 ຂໍ້ມູນການສົ່ງຂໍ້ມູນທາງລົບ PCIE Channel 3 ຂໍ້ມູນການສົ່ງຂໍ້ມູນທາງບວກ PCIE Channel 3 ຂໍ້ມູນການສົ່ງຂໍ້ມູນທາງລົບ
ໂມງອ້າງອີງ PCIE ບວກໂມງອ້າງອີງ PCIE ທາງລົບ

www.alinx.com

39/.

ARTIX-7 FPGA ກະດານພັດທະນາ AX7203 ຄູ່ມືຜູ້ໃຊ້
ສ່ວນທີ 3.4: ການໂຕ້ຕອບຜົນອອກ HDMI
ການໂຕ້ຕອບຜົນຜະລິດ HDMI, ເລືອກຊິບເຂົ້າລະຫັດ SIL9134 HDMI (DVI) ຂອງ Silion Image, ຮອງຮັບຜົນຜະລິດໄດ້ເຖິງ 1080P@60Hz, ຮອງຮັບຜົນຜະລິດ 3D.
ການໂຕ້ຕອບການຕັ້ງຄ່າ IIC ຂອງ SIL9134 ຍັງເຊື່ອມຕໍ່ກັບ IO ຂອງ FPGA. SIL9134 ຖືກເລີ່ມຕົ້ນແລະຄວບຄຸມໂດຍການຂຽນໂປລແກລມ FPGA. ການເຊື່ອມຕໍ່ຮາດແວຂອງການໂຕ້ຕອບຜົນອອກ HDMI ແມ່ນສະແດງຢູ່ໃນຮູບ 3-4-1.

ຮູບທີ 3-4-1: HDMI Output Schematic

ຮູບທີ 3-4-1: HDMI Output ຢູ່ເທິງກະດານ Carrier

www.alinx.com

40/.

ARTIX-7 FPGA ກະດານພັດທະນາ AX7203 ຄູ່ມືຜູ້ໃຊ້

ການມອບໝາຍ PIN ຂາເຂົ້າ HDMI:
ຊື່ສັນຍານ 9134_nRESET
9134_CLK 9134_HS 9134_VS 9134_DE 9134_D[0] 9134_D[1] 9134_D[2] 9134_D[3] 9134_D[4] 9134_D[5] 9134_6_9134 7_D[9134] 8_D[9134] 9_D[ 9134] 10_D[9134] 11_D[9134] 12_D[9134] 13_D[9134] 14_D[9134] 15_D[9134] 16_D[9134] 17_D[9134] 18_D[9134] 19_9134 20] 9134_D[21]

FPGA Pin J19 M13 T15 T14 V13 V14 H14 J14 K13 K14 L13 L19 L20 K17 J17 L16 K16 L14 L15 M15 M16 L18 M18 N18 N19 M20 N20 L21 M21

www.alinx.com

41/.

ARTIX-7 FPGA ກະດານພັດທະນາ AX7203 ຄູ່ມືຜູ້ໃຊ້
ສ່ວນທີ 3.5: HDMI Input interface
ການໂຕ້ຕອບຜົນຜະລິດ HDMI, ເລືອກຊິບຖອດລະຫັດ HDMI ຂອງ Silion Image's SIL9013 HDMI, ຮອງຮັບການປ້ອນຂໍ້ມູນເຖິງ 1080P@60Hz ແລະຮອງຮັບຜົນຜະລິດຂໍ້ມູນໃນຮູບແບບຕ່າງໆ.
ການໂຕ້ຕອບການຕັ້ງຄ່າ IIC ຂອງ SIL9013 ແມ່ນເຊື່ອມຕໍ່ກັບ IO ຂອງ FPGA. SIL9013 ໄດ້ຖືກເລີ່ມຕົ້ນແລະຄວບຄຸມໂດຍຜ່ານການຂຽນໂປລແກລມ FPGA. ການເຊື່ອມຕໍ່ຮາດແວຂອງການໂຕ້ຕອບ HDMI input ແມ່ນສະແດງຢູ່ໃນຮູບ 3-5-1.

ຮູບທີ 3-5-1: ຕາຕະລາງການປ້ອນຂໍ້ມູນ HDMI

ຮູບທີ 3-5-2: HDMI Input ຢູ່ໃນກະດານ Carrier

www.alinx.com

42/.

ARTIX-7 FPGA ກະດານພັດທະນາ AX7203 ຄູ່ມືຜູ້ໃຊ້

ການມອບໝາຍ PIN ຂາເຂົ້າ HDMI:
ຊື່ສັນຍານ 9013_nRESET
9013_CLK 9013_HS 9013_VS 9013_DE 9013_D[0] 9013_D[1] 9013_D[2] 9013_D[3] 9013_D[4] 9013_D[5] 9013_6_9013 7_D[9013] 8_D[9013] 9_D[ 9013] 10_D[9013] 11_D[9013] 12_D[9013] 13_D[9013] 14_D[9013] 15_D[9013] 16_D[9013] 17_D[9013] 18_D[9013] 19_9013 20] 9013_D[21]

ໝາຍເລກ PIN FPG H19 K21 K19 K18 H17 H18 N22 M22 K22 J22 H22 H20 G20 G22 G21 D22 E22 D21 E21 B21 A21 F21 M17 J16 F15 G17 G18 G15 G16

www.alinx.com

43/.

ARTIX-7 FPGA ກະດານພັດທະນາ AX7203 ຄູ່ມືຜູ້ໃຊ້
ສ່ວນທີ 3.6: ຊ່ອງສຽບກາດ SD
SD card (Secure Digital Memory Card) ເປັນແຜ່ນຄວາມຊົງຈໍາທີ່ອີງໃສ່ຂະບວນການຫນ່ວຍຄວາມຈໍາ flash semiconductor. ມັນໄດ້ຖືກສໍາເລັດໃນປີ 1999 ໂດຍແນວຄວາມຄິດ Panasonic ຂອງຍີ່ປຸ່ນ, ແລະຜູ້ເຂົ້າຮ່ວມ Toshiba ແລະ SanDisk ຂອງສະຫະລັດໄດ້ດໍາເນີນການຄົ້ນຄ້ວາແລະການພັດທະນາຢ່າງຫຼວງຫຼາຍ. ໃນປີ 2000, ບໍລິສັດເຫຼົ່ານີ້ໄດ້ເປີດຕົວສະມາຄົມ SD (Secure Digital Association), ທີ່ມີ lineup ທີ່ເຂັ້ມແຂງແລະດຶງດູດຜູ້ຂາຍຈໍານວນຫລາຍ. ເຫຼົ່ານີ້ລວມມີ IBM, Microsoft, Motorola, NEC, Samsung, ແລະອື່ນໆ. ຂັບເຄື່ອນໂດຍຜູ້ຜະລິດຊັ້ນນໍາເຫຼົ່ານີ້, ບັດ SD ໄດ້ກາຍເປັນກາດຫນ່ວຍຄວາມຈໍາທີ່ໃຊ້ກັນຢ່າງກວ້າງຂວາງທີ່ສຸດໃນອຸປະກອນດິຈິຕອນຂອງຜູ້ບໍລິໂພກ.
SD card ເປັນອຸປະກອນເກັບຮັກສາທົ່ວໄປຫຼາຍ. ກາດ SD ຂະຫຍາຍຮອງຮັບໂໝດ SPI ແລະໂໝດ SD. ແຜ່ນ SD ທີ່ໃຊ້ແມ່ນບັດ MicroSD. ແຜນວາດ schematic ແມ່ນສະແດງຢູ່ໃນຮູບ 3-6-1.

ຮູບທີ 3-6-1: SD Card Schematic

www.alinx.com

44/.

ARTIX-7 FPGA ກະດານພັດທະນາ AX7203 ຄູ່ມືຜູ້ໃຊ້

ຮູບທີ 3-6-2: ຊ່ອງໃສ່ SD Card ເທິງກະດານ Carrier

ການກຳນົດ PIN ຊ່ອງສຽບກາດ SD:
ຊື່ສັນຍານ SD_CLK SD_CMD SD_CD_N SD_DAT0 SD_DAT1 SD_DAT2 SD_DAT3

ໂໝດ SD

FPGA PIN AB12 AB11 F14 AA13 AB13 Y13 AA14

ສ່ວນທີ 3.7: USB to Serial Port
ກະດານພັດທະນາ AX7203 FPGA ປະກອບມີຊິບ USB-UAR ຂອງ Silicon Labs CP2102GM. ການໂຕ້ຕອບ USB ໃຊ້ອິນເຕີເຟດ MINI USB. ມັນສາມາດເຊື່ອມຕໍ່ກັບພອດ USB ຂອງ PC ເທິງສໍາລັບການສື່ສານຂໍ້ມູນ serial ດ້ວຍສາຍ USB. ແຜນວາດ schematic ຂອງການອອກແບບວົງຈອນ USB Uart ແມ່ນສະແດງຢູ່ໃນຮູບ 3-7-1:

www.alinx.com

45/.

ARTIX-7 FPGA ກະດານພັດທະນາ AX7203 ຄູ່ມືຜູ້ໃຊ້ Figure 3-7-1: USB to serial port schematic

ຮູບທີ 3-7-2: USB to serial port on the Carrier board
ຕົວຊີ້ວັດ LED ສອງ (LED3 ແລະ LED4) ຖືກກໍານົດໄວ້ສໍາລັບສັນຍານພອດ serial, ແລະ silkscreen ໃນ PCB ແມ່ນ TX ແລະ RX, ສະແດງໃຫ້ເຫັນວ່າພອດ serial ມີການສົ່ງຂໍ້ມູນຫຼືການຮັບ, ດັ່ງທີ່ສະແດງຢູ່ໃນຮູບຕໍ່ໄປນີ້ 3-3-3.

ຮູບທີ 3-7-3: Serial Port communication LED Indicators Schematic

www.alinx.com

46/.

ARTIX-7 FPGA ກະດານພັດທະນາ AX7203 ຄູ່ມືຜູ້ໃຊ້

ການ​ມອບ​ໝາຍ​ປັກ​ສຽບ USB ຫາ​ພອດ serial:
ຊື່ສັນຍານ UART1_RXD UART1_TXD

FPGA PIN P20 N15

ສ່ວນທີ 3.8: EEPROM 24LC04
ກະດານຜູ້ໃຫ້ບໍລິການ AX7013 ປະກອບດ້ວຍ EEPROM, ຮຸ່ນ 24LC04, ແລະມີຄວາມຈຸ 4Kbit (2*256*8bit). ມັນປະກອບດ້ວຍສອງບລັອກ 256-byte ແລະຕິດຕໍ່ສື່ສານຜ່ານ IIC bus. EEPROM ເທິງເຮືອແມ່ນເພື່ອຮຽນຮູ້ວິທີການຕິດຕໍ່ສື່ສານກັບລົດເມ IIC. ສັນຍານ I2C ຂອງ EEPROM ແມ່ນເຊື່ອມຕໍ່ກັບພອດ BANK14 IO ຢູ່ດ້ານ FPGA. ຮູບ 3-8-1 ຂ້າງລຸ່ມນີ້ສະແດງໃຫ້ເຫັນການອອກແບບຂອງ EEPROM

ຮູບທີ 3-8-1: EEPROM Schematic

ຮູບທີ 3-8-2: EEPROM ເທິງກະດານ Carrier

www.alinx.com

47/.

ARTIX-7 FPGA ກະດານພັດທະນາ AX7203 ຄູ່ມືຜູ້ໃຊ້

EEPROM Pin Assignment
ຊື່ສຸດທິ EEPROM_I2C_SCL EEPROM_I2C_SDA

FPGA PIN F13 E14

ສ່ວນທີ 3.9: ສ່ວນຫົວການຂະຫຍາຍ
ກະດານຂົນສົ່ງແມ່ນສະຫງວນໄວ້ດ້ວຍສອງຊ່ອງສຽບມາດຕະຖານ 0.1 ນິ້ວ J40 ແລະ J11, ເຊິ່ງຖືກນໍາໃຊ້ເພື່ອເຊື່ອມຕໍ່ໂມດູນ ALINX ຫຼືວົງຈອນພາຍນອກທີ່ອອກແບບໂດຍຜູ້ໃຊ້. ພອດຂະຫຍາຍມີ 13 ສັນຍານ, ໃນນັ້ນ 40-channel 1V ການສະຫນອງພະລັງງານ, 5-channel 2 V power supply, 3.3-channle ground ແລະ 3 IOs. ຢ່າເຊື່ອມຕໍ່ IO ໂດຍກົງກັບອຸປະກອນ 34V ເພື່ອຫຼີກເວັ້ນການເຜົາໄຫມ້ FPGA. ຖ້າທ່ານຕ້ອງການເຊື່ອມຕໍ່ອຸປະກອນ 5V, ທ່ານຈໍາເປັນຕ້ອງເຊື່ອມຕໍ່ຊິບປ່ຽນລະດັບ.
ຕົວຕ້ານທານ 33 ohm ແມ່ນເຊື່ອມຕໍ່ເປັນຊຸດລະຫວ່າງພອດຂະຫຍາຍແລະການເຊື່ອມຕໍ່ FPGA ເພື່ອປົກປ້ອງ FPGA ຈາກ vol ພາຍນອກ.tage ຫຼືປະຈຸບັນ. ວົງຈອນຂອງພອດການຂະຫຍາຍຕົວ (J11) ແມ່ນສະແດງຢູ່ໃນຮູບ 3-9-1.

ຮູບທີ 3-9-1: ສ່ວນຫົວການຂະຫຍາຍ J11 schematic

www.alinx.com

48/.

ARTIX-7 FPGA ກະດານພັດທະນາ AX7203 ຄູ່ມືຜູ້ໃຊ້
ຕົວເລກ 3-9-2 ລາຍລະອຽດຂອງທ່າເຮືອຂະຫຍາຍ J4 ໃນກະດານຂົນສົ່ງ. Pin1 ແລະ Pin2 ຂອງພອດການຂະຫຍາຍຕົວໄດ້ຖືກຫມາຍໄວ້ແລ້ວຢູ່ໃນກະດານ.

ຮູບທີ 3-9-2: ສ່ວນຫົວການຂະຫຍາຍ J11 ຢູ່ກະດານຜູ້ໃຫ້ບໍລິການ

J11 Expansion Pin Assignment

ເລກ PIN

FPGA Pin

ເລກ PIN

FPGA Pin

1

GND

2

+5V

3

P16

4

R17

5

R16

6

P15

7

N17

8

P17

9

U16

10

T16

11

U17

12

U18

13

P19

14

R19

15

V18

16

V19

17

U20

18

V20

19

AA9

20

AB10

21

AA10

22

AA11

23

W10

24

V10

25

Y12

26

Y11

27

W12

28

W11

29

AA15

30

AB15

31

Y16

32

AA16

33

AB16

34

AB17

35

W14

36

Y14

37

GND

38

GND

39

+3.3V

40

+3.3V

www.alinx.com

49/.

ARTIX-7 FPGA ກະດານພັດທະນາ AX7203 ຄູ່ມືຜູ້ໃຊ້

ຮູບທີ 3-9-3: ສ່ວນຫົວການຂະຫຍາຍ J13 schematic
ຕົວເລກ 3-9-4 ລາຍລະອຽດຂອງທ່າເຮືອຂະຫຍາຍ J13 ໃນກະດານຂົນສົ່ງ. Pin1 ແລະ Pin2 ຂອງພອດການຂະຫຍາຍຕົວໄດ້ຖືກຫມາຍໄວ້ແລ້ວຢູ່ໃນກະດານ.

ຮູບທີ 3-9-4: ສ່ວນຫົວຂະຫຍາຍ J13 ຢູ່ເທິງກະດານຜູ້ໃຫ້ບໍລິການ

J13 Expansion Pin Assignment

ເລກ PIN

FPGA Pin

1

GND

3

W16

5

V17

7

U15

ເລກ PIN 2 4 6 8

FPGA Pin +5V W15 W17 V15

www.alinx.com

50/.

ARTIX-7 FPGA ກະດານພັດທະນາ AX7203 ຄູ່ມືຜູ້ໃຊ້

9

AB21

10

AB22

11

AA21

12

AA20

13

AB20

14

AA19

15

AA18

16

AB18

17

T20

18

Y17

19

W22

20

W21

21

T21

22

U21

23

Y21

24

Y22

25

W20

26

W19

27

Y19

28

Y18

29

V22

30

U22

31

T18

32

R18

33

R14

34

P14

35

N13

36

N14

37

GND

38

GND

39

+3.3V

40

+3.3V

ພາກທີ 3.10: JTAG ການໂຕ້ຕອບ
AJTAG ອິນເຕີເຟດແມ່ນສະຫງວນໄວ້ໃນກະດານຜູ້ໃຫ້ບໍລິການ AX7203 FPGA ສໍາລັບການດາວໂຫຼດໂປຼແກຼມ FPGA ຫຼືເຟີມແວເພື່ອ FLASH. ເພື່ອປ້ອງກັນຄວາມເສຍຫາຍຂອງຊິບ FPGA ທີ່ເກີດຈາກການສຽບຮ້ອນ, ໄດໂອດປ້ອງກັນຈະຖືກເພີ່ມໃສ່ JTAG ສັນຍານເພື່ອຮັບປະກັນວ່າ voltage ຂອງສັນຍານຢູ່ໃນຂອບເຂດທີ່ຍອມຮັບໂດຍ FPGA ເພື່ອຫຼີກເວັ້ນຄວາມເສຍຫາຍຂອງຊິບ FPGA.

ຮູບ 3-10-1: ຈTAG Interface Schematic

www.alinx.com

51/.

ARTIX-7 FPGA ກະດານພັດທະນາ AX7203 ຄູ່ມືຜູ້ໃຊ້
ຮູບ 3-10-2: ຈTAG ການໂຕ້ຕອບຢູ່ໃນກະດານຜູ້ໃຫ້ບໍລິການ
ຈົ່ງລະມັດລະວັງບໍ່ໃຫ້ຮ້ອນໃນການແລກປ່ຽນໃນເວລາທີ່ JTAG ສາຍຖືກສຽບແລະຖອດອອກ.
ສ່ວນທີ 3.11: ການໂຕ້ຕອບ XADC (ບໍ່ໄດ້ຕິດຕັ້ງໂດຍຄ່າເລີ່ມຕົ້ນ)
ກະດານຜູ້ໃຫ້ບໍລິການ AX7203 ມີສ່ວນຕິດຕໍ່ຂອງຕົວເຊື່ອມຕໍ່ XADC ຂະຫຍາຍ, ແລະຕົວເຊື່ອມຕໍ່ໃຊ້ເຂັມຂັດສອງແຖວ 2×8 0.1inch. ອິນເຕີເຟດ XADC ຂະຫຍາຍສາມຄູ່ຂອງການໂຕ້ຕອບການປ້ອນຂໍ້ມູນທີ່ແຕກຕ່າງກັນ ADC ໄປຫາຕົວແປງອະນາລັອກ 12-Bit 1Msps ຂອງ FPGA. ຄູ່ໜຶ່ງຂອງອິນເຕີເຟດຄວາມແຕກຕ່າງແມ່ນເຊື່ອມຕໍ່ກັບຊ່ອງປ້ອນຂໍ້ມູນອະນາລັອກທີ່ແຕກຕ່າງສະເພາະ VP/VN ຂອງ FPGA, ແລະອີກສອງຄູ່ແມ່ນເຊື່ອມຕໍ່ແຕກຕ່າງກັນກັບຊ່ອງປ້ອນຂໍ້ມູນອະນາລັອກຕົວຊ່ວຍ (ຊ່ອງອະນາລັອກ 0 ແລະຊ່ອງອະນາລັອກ 9). ຮູບ 3-11-1 ສະແດງການກັ່ນຕອງຕ້ານການນາມແຝງທີ່ຖືກອອກແບບສໍາລັບສາມປັດໄຈ XADC ທີ່ແຕກຕ່າງກັນ.

ຮູບທີ 3-11-1: Anti-Aliasing filter Schematic

www.alinx.com

52/.

ARTIX-7 FPGA ກະດານພັດທະນາ AX7203 ຄູ່ມືຜູ້ໃຊ້

ຮູບ 3-11-2: XADC Connector Schematic

ຮູບທີ 3-11-3: ຕົວເຊື່ອມຕໍ່ XADC ຢູ່ເທິງກະດານ Carrier

ການມອບໝາຍ XADC Pin

ການໂຕ້ຕອບ XADC

ການປ້ອນຂໍ້ມູນ PIN FPGA ampຄວາມກວ້າງ

ລາຍລະອຽດ

12 56 910

VP_0 : L10 VN_0 : M9 AD9P : J15 AD9N : H15 AD0P : H13 AD0N : G13

ສູງສຸດເຖິງຈຸດສູງສຸດ 1V FPGA ຊ່ອງປ້ອນຂໍ້ມູນ XADC ສະເພາະ

ສູງສຸດເຖິງສູງສຸດ 1V ສູງສຸດເຖິງສູງສຸດ 1V

ຊ່ອງປ້ອນຂໍ້ມູນ XADC ທີ່ໄດ້ຮັບການຊ່ວຍເຫຼືອ FPGA 9 (ສາມາດໃຊ້ເປັນ IO ປົກກະຕິໄດ້)
ຊ່ອງປ້ອນຂໍ້ມູນ XADC ທີ່ໄດ້ຮັບການຊ່ວຍເຫຼືອ FPGA 0 (ສາມາດໃຊ້ເປັນ IO ປົກກະຕິໄດ້)

ພາກທີ 3.12: ກຸນແຈ
ກະດານຜູ້ໃຫ້ບໍລິການ AX7203 FPGA ປະກອບດ້ວຍກະແຈຜູ້ໃຊ້ສອງອັນ KEY1~KEY2. ກະແຈທັງໝົດແມ່ນເຊື່ອມຕໍ່ກັບ IO ປົກກະຕິຂອງ FPGA. ທີ່ສໍາຄັນແມ່ນການເຄື່ອນໄຫວຕ່ໍາ. ເມື່ອກົດຖືກກົດ, IO input voltage ຂອງ FPGA ແມ່ນຕໍ່າ. ເມື່ອບໍ່ມີປຸ່ມກົດ, The IO input voltage ຂອງ FPGA ແມ່ນສູງ. ວົງຈອນຂອງພາກສ່ວນທີ່ສໍາຄັນແມ່ນສະແດງຢູ່ໃນຮູບ 3-12-1.

www.alinx.com

53/.

ARTIX-7 FPGA ກະດານພັດທະນາ AX7203 ຄູ່ມືຜູ້ໃຊ້

ຮູບທີ 3-12-1: ຕາຕະລາງຫຼັກ

ຮູບທີ 3-13-2: ສອງກະແຈຢູ່ເທິງກະດານ Carrier

ລະຫັດ Pin Assignment
ຊື່ສຸດທິ KEY1 KEY2

FPGA PIN J21 E13

ສ່ວນທີ 3.13: ໄຟ LED
ມີເຈັດ LED ສີແດງຢູ່ໃນກະດານຂົນສົ່ງ AX7203 FPGA, ຫນຶ່ງໃນນັ້ນແມ່ນຕົວຊີ້ວັດພະລັງງານ (PWR), ສອງແມ່ນຕົວຊີ້ວັດການຮັບແລະສົ່ງຂໍ້ມູນ USB Uart, ແລະສີ່ແມ່ນໄຟ LED ຂອງຜູ້ໃຊ້ (LED1~LED4). ເມື່ອກະດານເປີດ, ຕົວຊີ້ວັດພະລັງງານຈະສະຫວ່າງຂຶ້ນ; ຜູ້ໃຊ້ LED1~LED4 ແມ່ນເຊື່ອມຕໍ່ກັບ IO ປົກກະຕິຂອງ FPGA. ເມື່ອ IO voltage ເຊື່ອມຕໍ່ກັບຜູ້ໃຊ້ LED ແມ່ນ configured ລະດັບຕ່ໍາ, ຜູ້ໃຊ້ LED ໄດ້ສະຫວ່າງຂຶ້ນ. ໃນເວລາທີ່ເຊື່ອມຕໍ່ IO voltage ແມ່ນ configured ເປັນລະດັບສູງ, LED ຜູ້ໃຊ້ຈະໄດ້ຮັບການ extinguished. ໄດ້

www.alinx.com

54/.

ARTIX-7 FPGA ກະດານພັດທະນາ AX7203 ຄູ່ມືຜູ້ໃຊ້
ແຜນວາດ schematic ຂອງການເຊື່ອມຕໍ່ຮາດແວ LEDs ຂອງຜູ້ໃຊ້ແມ່ນສະແດງຢູ່ໃນຮູບ 3-13-1.

ຮູບທີ 3-13-1: The User LEDs Schematic

ຮູບທີ 3-13-2: LEDs ຜູ້ໃຊ້ຢູ່ໃນກະດານ Carrier

ປັກໝຸດການກຳນົດໄຟ LED ຂອງຜູ້ໃຊ້
ຊື່ສັນຍານ LED1 LED2 LED3 LED4

FPGA PIN B13 C13 D14 D15

ສ່ວນທີ 3.14: ການສະຫນອງພະລັງງານ
ການປ້ອນຂໍ້ມູນພະລັງງານ voltage ຂອງກະດານພັດທະນາ AX7203 FPGA ແມ່ນ DC12V. ກະດານພັດທະນາຍັງສະຫນັບສະຫນູນພະລັງງານຈາກການໂຕ້ຕອບ PCIe ແລະສະຫນັບສະຫນູນການສະຫນອງພະລັງງານໂດຍກົງຈາກ ATX chassis power supply (12V).

www.alinx.com

55/.

ARTIX-7 FPGA ກະດານພັດທະນາ AX7203 ຄູ່ມືຜູ້ໃຊ້
ຮູບທີ 3-14-1: ວິທີການສະໜອງພະລັງງານສຳລັບກະດານ AX7203 FPGA ກະດານຜູ້ໃຫ້ບໍລິການ FPGA ປ່ຽນກະແສໄຟ +12Vtage ເຂົ້າໄປໃນ +5V, +3.3V, +1.8V ແລະ +1.2V ການສະຫນອງພະລັງງານສີ່ທາງຜ່ານ chip ການສະຫນອງພະລັງງານ 4-channel DC / DC MP1482. ນອກຈາກນັ້ນ, ການສະຫນອງພະລັງງານ +5V ໃນກະດານຜູ້ໃຫ້ບໍລິການ FPGA ສະຫນອງພະລັງງານໃຫ້ກັບກະດານຫຼັກ AC7100B FPGA ຜ່ານຕົວເຊື່ອມຕໍ່ລະຫວ່າງກະດານ. ການອອກແບບການສະຫນອງພະລັງງານກ່ຽວກັບການຂະຫຍາຍແມ່ນສະແດງຢູ່ໃນຮູບ 3-14-2.

ຮູບທີ 3-14-2: ແຜນຜັງການສະໜອງພະລັງງານຢູ່ກະດານ Carrier

www.alinx.com

56/.

ARTIX-7 FPGA ກະດານພັດທະນາ AX7203 ຄູ່ມືຜູ້ໃຊ້ ຮູບ 3-14-3: ວົງຈອນການສະຫນອງພະລັງງານຢູ່ໃນກະດານ Carrier

www.alinx.com

57/.

ເອກະສານ / ຊັບພະຍາກອນ

ALINX AX7203 FPGA ຄະນະກໍາມະການພັດທະນາ [pdf] ຄູ່ມືຜູ້ໃຊ້
AX7203 FPGA ຄະນະກໍາມະການພັດທະນາ, AX7203, ຄະນະກໍາມະການພັດທະນາ FPGA, ຄະນະກໍາມະການພັດທະນາ, ຄະນະກໍາມະການ

ເອກະສານອ້າງອີງ

ກະທູ້ທີ່ກ່ຽວຂ້ອງ

ອອກຄໍາເຫັນ

ທີ່ຢູ່ອີເມວຂອງເຈົ້າຈະບໍ່ຖືກເຜີຍແຜ່. ຊ່ອງຂໍ້ມູນທີ່ຕ້ອງການຖືກໝາຍໄວ້ *