AX7203 FPGA þróunarráð
Upplýsingar um vöru
ARTIX-7 FPGA þróunarborð AX7203 notendahandbók
| Útgáfa | Opinber 1.2 |
|---|---|
| Dagsetning | 2023-02-23 |
| Gefa út af | Rachel Zhou |
| Lýsing | Fyrsta útgáfan |
Hluti 1: FPGA Development Board Inngangur
AX7203 FPGA þróunarborðið er kjarnaborð + burðarefni
borðpallur sem gerir ráð fyrir þægilegri aukaþróun
með því að nota kjarnaborðið. Það notar háhraða milliborð
tengi á milli kjarnaborðsins og burðarborðsins.
AX7203 burðarborðið býður upp á ýmis jaðarviðmót,
þar á meðal:
- 1 PCIex4 tengi
- 2 Gigabit Ethernet tengi
- 1 HDMI Output tengi
- 1 HDMI inntaksviðmót
- 1 Uart tengi
- 1 SD kortarauf
- XADC tengiviðmót (ekki sjálfgefið uppsett)
- 2-átta 40-pinna stækkunarhaus
- Sumir lyklar
- LED
- EEPROM hringrás
Hluti 2: AC7200 Core Board Inngangur
AC7200 kjarnaborðið er byggt á XILINX ARTIX-7 röð 200T
AC7200-2FGG484I. Það er afkastamikil kjarnaplata sem hentar fyrir
háhraða gagnasamskipti, myndvinnslu myndbands og
háhraða gagnaöflun.
Helstu eiginleikar AC7200 kjarnaborðsins eru:
- Tvö stykki af MICRON's MT41J256M16HA-125 DDR3 flísum með
getu 4Gbit hver, sem veitir 32 bita gagnastútubreidd og allt að
25Gb les/skrifa gagnabandbreidd milli FPGA og DDR3. - 180 staðlaðar IO tengi á 3.3V stigi
- 15 staðlaðar IO tengi á 1.5V stigi
- 4 pör af GTP háhraða RX/TX mismunadrifsmerkjum
- Jöfn lengd og mismunadrifsvinnsluleið milli
FPGA flís og viðmótið - Lítil stærð 45*55 (mm)
Notkunarleiðbeiningar fyrir vöru
Til að nota ARTIX-7 FPGA þróunarbrettið AX7203 skaltu fylgja þessum
skref:
- Tengdu kjarnaborðið og burðarborðið með háhraða
milliborðstengi. - Ef þörf krefur skaltu setja upp XADC viðmótið með því að nota meðfylgjandi
tengi. - Tengdu hvaða jaðartæki sem þú vilt við tiltæk viðmót á
flutningsborðið, eins og PCIex4 tæki, Gigabit Ethernet
tæki, HDMI tæki, Uart tæki, SD kort eða ytri
stækkunarhausar. - Kveiktu á þróunarborðinu með því að nota viðeigandi kraft
framboð.
ARTIX-7 FPGA þróunarráð
AX7203
Notendahandbók
ARTIX-7 FPGA þróunarborð AX7203 notendahandbók
Útgáfuskrá
Útgáfa Rev 1.2
Dagsetning 2023-02-23
Útgáfa eftir Rachel Zhou
Lýsing Fyrsta útgáfa
www.alinx.com
2 / 57
ARTIX-7 FPGA þróunarborð AX7203 notendahandbók
Efnisyfirlit
Útgáfuskrá …………………………………………………………………………………………2 Hluti 1: FPGA þróunarráð Inngangur ……………………… ………………… 6 Hluti 2: AC7200 Core Board Inngangur …………………………………………………..9
Hluti 2.1: FPGA Chip ………………………………………………………………………… 10 Hluti 2.2: Virkur mismunadrifskristall ………………………………………… …………..12 Hluti 2.3: 200Mhz virk mismunaklukka …………………………………………12 Hluti 2.4: 148.5Mhz virk mismunaklukka ………………………………….. 13 Hluti 2.5: DDR3 DRAM ………………………………………………………………15 Hluti 2.6: QSPI Flash ………………………………………… …………………………………19 Hluti 2.7: LED ljós á kjarnaborði …………………………………………………. 21 Hluti 2.8: Endurstillingarhnappur ……………………………………………………………………… 22 Hluti 2.9: JTAG Tengi ………………………………………………………………… 23 Hluti 2.10: Rafmagnsviðmót á kjarnaborðinu …………………………………. 24 Hluti 2.11: Tengi frá borði í borð ……………………………………….. 25 Hluti 2.12: Aflgjafi ………………………………………………………… …………32 Hluti 2.13: Byggingarmynd …………………………………………………………..33 Hluti 3: Burðarborð ………………………… …………………………………………. 34 Hluti 3.1: Flutningaborð Inngangur ………………………………………………… 34 Hluti 3.2: Gigabit Ethernet tengi ………………………………………………… 35 Hluti 3.3: PCIe x4 tengi ……………………………………………………………….. 38 Hluti 3.4: HDMI úttaksviðmót ……………………………………………… ………….40 Hluti 3.5: HDMI inntaksviðmót …………………………………………………………42 Hluti 3.6: SD kortarauf ………………………………… ………………………………… 44 Hluti 3.7: USB til raðtengi ……………………………………………………………….45 Hluti 3.8: EEPROM 24LC04 … ………………………………………………………….47 Hluti 3.9: Stækkunarhaus ……………………………………………………………… 48 Hluti 3.10: JTAG Viðmót …………………………………………………………………. 51
www.alinx.com
3 / 57
ARTIX-7 FPGA þróunarborð AX7203 notendahandbók
Hluti 3.11: XADC tengi (ekki sjálfgefið uppsett) ………………………….. 52 Hluti 3.12: lyklar ……………………………………………………………………… …………53 Hluti 3.13: LED ljós ………………………………………………………………… 54 Hluti 3.14: Aflgjafi ……………………… …………………………………………55
www.alinx.com
4 / 57
ARTIX-7 FPGA þróunarborð AX7203 notendahandbók
Þessi ARTIX-7 FPGA þróunarvettvangur (eining: AX7203) samþykkir kjarnaborð + burðarborðsham, sem er þægilegt fyrir notendur að nota kjarnaborðið fyrir framhaldsþróun.
Við hönnun burðarborðs höfum við útvíkkað mikið af viðmótum fyrir notendur, svo sem 1 PCIex4 tengi, 2 Gigabit Ethernet tengi, 1 HDMI Output tengi, 1 HDMI inntak tengi, Uart tengi, SD kortarauf o.fl. Það uppfyllir kröfur notenda fyrir PCIe háhraða gagnaskipti, myndflutningsvinnslu og iðnaðarstýringu. Þetta er „fjölhæfur“ ARTIX-7 FPGA þróunarvettvangur. Það gefur möguleika á háhraða myndflutningi, forstaðfestingu og eftirbeitingu á net- og ljósleiðarasamskiptum og gagnavinnslu. Þessi vara er mjög hentug fyrir nemendur, verkfræðinga og aðra hópa sem taka þátt í ARTIX-7FPGA þróun.
www.alinx.com
5 / 57
ARTIX-7 FPGA þróunarborð AX7203 notendahandbók
Hluti 1: FPGA Development Board Inngangur
Öll uppbygging AX7203 FPGA þróunarborðsins er arfleifð frá samræmdu kjarnaborði + burðarborðslíkani okkar. Háhraða milliborðstengi er notað á milli kjarnaborðsins og burðarborðsins.
Kjarnaborðið er aðallega samsett úr FPGA + 2 DDR3 + QSPI FLASH, sem tekur að sér aðgerðir háhraða gagnavinnslu og geymslu FPGA, háhraða gagnalestur og ritun á milli FPGA og tveggja DDR3, gagnabitabreidd er 32 bitar, og bandbreidd alls kerfisins er allt að 25Gb. /s(800M*32bita); Tveir DDR3 getu eru allt að 8Gbit, sem uppfyllir þörfina fyrir háa biðminni við gagnavinnslu. Valin FPGA er XC7A200T flís ARTIX-7 röð XILINX, í BGA 484 pakka. Samskiptatíðni milli XC7A200T og DDR3 nær 400Mhz og gagnahraðinn er 800Mhz, sem uppfyllir að fullu þarfir háhraða fjölrása gagnavinnslu. Að auki er XC7A200T FPGA með fjórum GTP háhraða senditækjum með hraða allt að 6.6Gb/s á rás, sem gerir það tilvalið fyrir ljósleiðarasamskipti og PCIe gagnasamskipti.
AX7203 burðarborðið stækkar ríkulegt jaðarviðmót sitt, þar á meðal 1 PCIex4 tengi, 2 Gigabit Ethernet tengi, 1 HDMI Output tengi, 1 HDMI inntak tengi, 1 Uart tengi, 1 SD kortarauf, XADC tengi tengi, 2-vega 40 pinna stækkun haus, nokkrir lyklar, LED og EEPROM hringrás.
www.alinx.com
6 / 57
ARTIX-7 FPGA þróunarborð AX7203 notendahandbók
Mynd 1-1-1: Skýringarmynd AX7203 Í gegnum þessa skýringarmynd geturðu séð viðmót og virkni sem AX7203 FPGA þróunarborðið inniheldur: Artix-7 FPGA kjarnaborð
Kjarnaborðið samanstendur af XC7A200T + 8Gb DDR3 + 128Mb QSPI FLASH. Það eru tveir Sitime LVDS mismunadrifskristallar með mikilli nákvæmni, annar á 200MHz og hinn á 125MHz, sem gefur stöðugt klukkuinntak fyrir FPGA kerfi og GTP einingar. 1-rás PCIe x4 tengi Styður PCI Express 2.0 staðal, veitir PCIe x4 háhraða gagnaflutningsviðmót, einrásar samskiptahraði allt að 5GBaud 2-rása Gigabit Ethernet tengi RJ-45 tengi Gigabit Ethernet tengikubburinn notar Micrel's KSZ9031RNX Ethernet PHY flís að veita notendum netsamskiptaþjónustu.
www.alinx.com
7 / 57
ARTIX-7 FPGA þróunarborð AX7203 notendahandbók
KSZ9031RNX flísinn styður 10/100/1000 Mbps netflutningshraða; full duplex og aðlögunarhæfni. 1-rás HDMI úttaksviðmót SIL9134 HDMI kóðunarflögur Silion Image er valinn til að styðja allt að 1080P@60Hz úttak og styðja 3D úttak. 1-rás HDMI inntaksviðmót Silion Image's SIL9013 HDMI afkóðakubbur er valinn, sem styður allt að 1080P@60Hz inntak og styður gagnaúttak á mismunandi sniðum. 1-rás Uart til USB tengi 1 Uart til USB tengi fyrir samskipti við tölvuna til að kemba. Raðtengi flísinn er USB-UAR flís Silicon Labs CP2102GM og USB tengið er MINI USB tengi. Micro SD kortahaldari 1-port Micro SD kortahaldari, styður SD-stillingu og SPI-stillingu EEPROM Um borð í IIC tengi EEPROM 24LC04 2-vega 40-pinna stækkunartengi 2-vega 40-pinna 2.54 mm stækkunartengi er hægt að tengja við ýmsa ALINX einingar (sjónaukamyndavél, TFT LCD skjár, háhraða AD eining osfrv.). Stækkunartengið inniheldur 1 rás 5V aflgjafa, 2 rása 3.3V aflgjafa, 3 leiða jörð, 34 IOs tengi. JTAG Tengi A 10 pinna 0.1 tommu bil staðall JTAG tengi fyrir FPGA forrit niðurhal og villuleit. lyklar 2 lyklar; 1 endurstillingarlykill (á kjarnaborðinu) LED ljós 5 notendaljós (1 á kjarnaborðinu og 4 á burðarborðinu)
www.alinx.com
8 / 57
ARTIX-7 FPGA þróunarborð AX7203 notendahandbók
Hluti 2: AC7200 Core Board Inngangur
AC7200 (kjarna borð líkan, sama hér að neðan) FPGA kjarna borð, það er byggt á XILINX's ARTIX-7 röð 200T AC7200-2FGG484I. Það er afkastamikið kjarnaborð með miklum hraða, mikilli bandbreidd og mikilli getu. Það er hentugur fyrir háhraða gagnasamskipti, myndbandsmyndvinnslu, háhraða gagnaöflun osfrv.
Þetta AC7200 kjarnaborð notar tvö stykki af MICRON's MT41J256M16HA-125 DDR3 flís, hver DDR hefur afkastagetu upp á 4Gbit; tveir DDR flísar eru sameinaðir í 32-bita gagnastútubreidd og les/skrifa gagnabandbreidd milli FPGA og DDR3 er allt að 25Gb; slík uppsetning getur mætt þörfum gagnavinnslu með mikilli bandbreidd.
AC7200 kjarnaborðið stækkar 180 staðlaðar IO tengi með 3.3V stigi, 15 staðlaða IO tengi á 1.5V stigi og 4 pör af GTP háhraða RX/TX mismunadrifsmerkjum. Fyrir notendur sem þurfa mikið af IO mun þetta kjarnaborð vera góður kostur. Þar að auki er leiðin milli FPGA flíssins og viðmótsins jöfn lengd og mismunadrifsvinnsla og stærð kjarnaborðsins er aðeins 45*55 (mm), sem er mjög hentugur fyrir framhaldsþróun.
www.alinx.com
9 / 57
ARTIX-7 FPGA þróunarborð AX7203 notendahandbók AC7200 kjarnaborð (framan View)
AC7200 kjarnaborð (aftan View)
Hluti 2.1: FPGA Chip
Eins og getið er hér að ofan er FPGA líkanið sem við notum AC7200-2FGG484I, sem tilheyrir Artix-7 röð Xilinx. Hraðastigið er 2 og hitastigið er iðnaðareinkunn. Þetta líkan er FGG484 pakki með 484 pinna. Xilinx ARTIX-7 FPGA flís nafnareglur eins og hér að neðan
Sérstök flíslíkan skilgreining á ARTIX-7 seríunni
www.alinx.com
10 /
ARTIX-7 FPGA þróunarborð AX7203 notendahandbók
FPGA flís um borð Helstu breytur FPGA flís AC7200 eru sem hér segir
Nefndu rökfræðifrumur
Sneiðar CLB flip-flops Block RAMkb DSP sneiðar
PCIe Gen2 XADC
GTP senditæki hraðastig
Hitastig
Sérstakar færibreytur 215360 33650 269200 13140 740 1
1 XADC, 12bit, 1Mbps AD 4 GTP6.6Gb/s max -2 iðnaðar
FPGA aflgjafakerfi Artix-7 FPGA aflgjafar eru V , CCINT V , CCBRAM V , CCAUX VCCO, VMGTAVCC og V . MGTAVTT VCCINT er FPGA kjarna aflgjafa pinna, sem þarf að tengja við 1.0V; VCCBRAM er aflgjafapinninn á FPGA blokk vinnsluminni, tengdur við 1.0V; VCCAUX er FPGA aukaaflgjafa pinna, tengdu 1.8V; VCCO er binditage af
www.alinx.com
11 /
ARTIX-7 FPGA þróunarborð AX7203 notendahandbók
hver BANK FPGA, þar á meðal BANK0, BANK13~16, BANK34~35. Á AC7200 FPGA kjarnaborði þarf að tengja BANK34 og BANK35 við DDR3, binditage tenging BANK er 1.5V, og voltage af öðrum BANK er 3.3V. VCCO BANK15 og BANK16 er knúið af LDO og hægt er að breyta því með því að skipta um LDO flís. VMGTAVCC er framboð binditage af FPGA innri GTP senditæki, tengdur við 1.0V; VMGTAVTT er uppsögn binditage af GTP senditækinu, tengt við 1.2V.
Artix-7 FPGA kerfið krefst þess að virkjunarröðin sé knúin af VCCINT, síðan VCCBRAM, síðan VCCAUX og loks VCCO. Ef VCCINT og VCCBRAM hafa sama binditage, þá er hægt að kveikja á þeim á sama tíma. Röð valds outages er snúið við. Upphafsröð GTP senditækisins er VCCINT, síðan VMGTAVCC, síðan VMGTAVTT. Ef VCCINT og VMGTAVCC hafa sama binditage, þá er hægt að kveikja á þeim á sama tíma. Slökkvunaröðin er bara andstæða kveikjuröðarinnar.
Hluti 2.2: Virkur mismunadrifskristall
AC7200 kjarnaborðið er búið tveimur Sitime virkum mismunadrifskristöllum, annar er 200MHz, líkanið er SiT9102-200.00MHz, aðalklukka kerfisins fyrir FPGA og notuð til að búa til DDR3 stjórnklukku; hitt er 125MHz, gerðin er SiT9102 -125MHz, viðmiðunarklukkuinntak fyrir GTP senditæki.
Hluti 2.3: 200Mhz virk mismunaklukka
G1 á mynd 3-1 er 200M virki mismunadrifskristallinn sem veitir klukkuuppsprettu þróunarborðskerfisins. Kristalúttakið er tengt við BANK34 alþjóðlega klukkupinni MRCC (R4 og T4) FPGA. Hægt er að nota þessa 200Mhz mismunaklukku til að keyra notendarökfræðina í FPGA. Notendur geta stillt PLL og DCM inni í FPGA til að búa til klukkur með mismunandi tíðni.
www.alinx.com
12 /
ARTIX-7 FPGA þróunarborð AX7203 notendahandbók
200Mhz virk mismunadrif kristalsteikning
200Mhz virkur mismunadrif á kjarnaborðinu
200Mhz mismunaklukka pinnaúthlutun
Merkjaheiti SYS_CLK_P SYS_CLK_N
FPGA PIN R4 T4
Hluti 2.4: 148.5Mhz virkur mismunadrifskristall
G2 er 148.5Mhz virki mismunadrifskristallinn, sem er viðmiðunarinntaksklukkan sem GTP einingunni er inni í FPGA. Kristalúttakið er tengt við GTP BANK216 klukkupinnana MGTREFCLK0P (F6) og MGTREFCLK0N (E6) á FPGA.
www.alinx.com
13 /
ARTIX-7 FPGA þróunarborð AX7203 notendahandbók
148.5Mhz virk mismunadrif kristalsteikning
1148.5Mhz virkur mismunadrif á kjarnaborðinu
125Mhz mismunaklukka pinnaúthlutun
Nettóheiti
FPGA PIN
MGT_CLK0_P
F6
MGT_CLK0_N
E6
www.alinx.com
14 /
ARTIX-7 FPGA þróunarborð AX7203 notendahandbók
Hluti 2.5: DDR3 DRAM
FPGA kjarnaborðið AC7200 er búið tveimur Micron 4Gbit (512MB) DDR3 flögum, gerð MT41J256M16HA-125 (samhæft við MT41K256M16HA-125). DDR3 SDRAM hefur hámarkshraða 800MHz (gagnahraði 1600Mbps). DDR3 minniskerfið er beintengt við minnisviðmót BANK 34 og BANK35 FPGA. Sértæk uppsetning DDR3 SDRAM er sýnd í töflu 4-1.
Bitanúmer U5, U6
Flís gerð MT41J256M16HA-125
Stærð 256M x 16bit
Verksmiðju Míkron
DDR3 SDRAM stillingar
Vélbúnaðarhönnun DDR3 krefst strangs tillits til merkiheilleika. Við höfum að fullu íhugað samsvarandi viðnám / tengiviðnám, sporviðnámsstýringu og snefillengdarstýringu í hringrásarhönnun og PCB hönnun til að tryggja háhraða og stöðugan rekstur DDR3.
DDR3 DRAM skýringarmyndin
www.alinx.com
15 /
ARTIX-7 FPGA þróunarborð AX7203 notendahandbók
DDR3 á kjarnaborðinu
DDR3 DRAM pinnaúthlutun:
Nettóheiti
FPGA PIN nafn
DDR3_DQS0_P
IO_L3P_T0_DQS_AD5P_35
DDR3_DQS0_N DDR3_DQS1_P DDR3_DQS1_N DDR3_DQS2_P DDR3_DQS2_N DDR3_DQS3_P DDR3_DQS3_N
DDR3_DQ[0] DDR3_DQ [1] DDR3_DQ [2] DDR3_DQ [3] DDR3_DQ [4] DDR3_DQ [5]
IO_L3N_T0_DQS_AD5N_35 IO_L9P_T1_DQS_AD7P_35 IO_L9N_T1_DQS_AD7N_35
IO_L15P_T2_DQS_35 IO_L15N_T2_DQS_35 IO_L21P_T3_DQS_35 IO_L21N_T3_DQS_35 IO_L2P_T0_AD12P_35 IO_L5P_T0_AD13P_35 IO_L1N_T0_AD4N_35
IO_L6P_T0_35 IO_L2N_T0_AD12N_35 IO_L5N_T0_AD13N_35
www.alinx.com
FPGA P/N E1 D1 K2 J2 M1 L1 P5 P4 C2 G1 A1 F3 B2 F1
16 /
ARTIX-7 FPGA þróunarborð AX7203 notendahandbók
DDR3_DQ [6]
IO_L1P_T0_AD4P_35
B1
DDR3_DQ [7]
IO_L4P_T0_35
E2
DDR3_DQ [8]
IO_L11P_T1_SRCC_35
H3
DDR3_DQ [9]
IO_L11N_T1_SRCC_35
G3
DDR3_DQ [10]
IO_L8P_T1_AD14P_35
H2
DDR3_DQ [11]
IO_L10N_T1_AD15N_35
H5
DDR3_DQ [12]
IO_L7N_T1_AD6N_35
J1
DDR3_DQ [13]
IO_L10P_T1_AD15P_35
J5
DDR3_DQ [14]
IO_L7P_T1_AD6P_35
K1
DDR3_DQ [15]
IO_L12P_T1_MRCC_35
H4
DDR3_DQ [16]
IO_L18N_T2_35
L4
DDR3_DQ [17]
IO_L16P_T2_35
M3
DDR3_DQ [18]
IO_L14P_T2_SRCC_35
L3
DDR3_DQ [19]
IO_L17N_T2_35
J6
DDR3_DQ [20]
IO_L14N_T2_SRCC_35
K3
DDR3_DQ [21]
IO_L17P_T2_35
K6
DDR3_DQ [22]
IO_L13N_T2_MRCC_35
J4
DDR3_DQ [23]
IO_L18P_T2_35
L5
DDR3_DQ [24]
IO_L20N_T3_35
P1
DDR3_DQ [25]
IO_L19P_T3_35
N4
DDR3_DQ [26]
IO_L20P_T3_35
R1
DDR3_DQ [27]
IO_L22N_T3_35
N2
DDR3_DQ [28]
IO_L23P_T3_35
M6
DDR3_DQ [29]
IO_L24N_T3_35
N5
DDR3_DQ [30]
IO_L24P_T3_35
P6
DDR3_DQ [31]
IO_L22P_T3_35
P2
DDR3_DM0
IO_L4N_T0_35
D2
DDR3_DM1
IO_L8N_T1_AD14N_35
G2
DDR3_DM2
IO_L16N_T2_35
M2
DDR3_DM3
IO_L23N_T3_35
M5
DDR3_A[0]
IO_L11N_T1_SRCC_34
AA4
DDR3_A[1]
IO_L8N_T1_34
AB2
DDR3_A[2]
IO_L10P_T1_34
AA5
DDR3_A[3]
IO_L10N_T1_34
AB5
DDR3_A[4]
IO_L7N_T1_34
AB1
DDR3_A[5]
IO_L6P_T0_34
U3
www.alinx.com
17 /
ARTIX-7 FPGA þróunarborð AX7203 notendahandbók
DDR3_A[6] DDR3_A[7] DDR3_A[8] DDR3_A[9] DDR3_A[10] DDR3_A[11] DDR3_A[12] DDR3_A[13] DDR3_A[14] DDR3_BA[0] DDR3_BA[1] DDR3_BA_2] DDR3_BA_S DDR0_CAS DDR3_WE DDR3_ODT DDR3_RESET DDR3_CLK_P DDR3_CLK_N DDR3_CKE
IO_L5P_T0_34 IO_L1P_T0_34 IO_L2N_T0_34 IO_L2P_T0_34 IO_L5N_T0_34 IO_L4P_T0_34 IO_L4N_T0_34 IO_L1N_T0_34 IO_L6N_T0_VREF_34 IO_L9N_T1_DQS_34 IO_L9P_T1_DQS_34 IO_L11P_T1_SRCC_34 IO_L8P_T1_34 IO_L12P_T1_MRCC_34 IO_L12N_T1_MRCC_34 IO_L7P_T1_34 IO_L14N_T2_SRCC_34 IO_L15P_T2_DQS_34 IO_L3P_T0_DQS_34 IO_L3N_T0_DQS_34 IO_L14P_T2_SRCC_34
W1 T1 V2 U2 Y1 W2 Y2 U1 V3 AA3 Y3 Y4 AB3 V4 W4 AA1 U5 W6 R3 R2 T5
www.alinx.com
18 /
ARTIX-7 FPGA þróunarborð AX7203 notendahandbók
Hluti 2.6: QSPI Flash
FPGA kjarnaborðið AC7200 er búið einum 128MBit QSPI FLASH, og líkanið er W25Q256FVEI, sem notar 3.3V CMOS vol.tage staðall. Vegna þess að QSPI FLASH er ekki rokgjarnt, er hægt að nota það sem ræsibúnað fyrir kerfið til að geyma ræsimynd kerfisins. Þessar myndir innihalda aðallega FPGA bita files, ARM forritakóði, kjarnaforritakóða og önnur notendagögn files. Sérstök líkön og tengdar breytur QSPI FLASH eru sýndar.
Staða U8
Gerð N25Q128
Stærð 128M bita
Verksmiðjan Numonyx
QSPI FLASH forskrift
QSPI FLASH er tengt við sérstaka pinna á BANK0 og BANK14 á FPGA flögunni. Klukkupinninn er tengdur við CCLK0 á BANK0 og önnur gagna- og flísvalmerki eru tengd við D00~D03 og FCS pinna á BANK14 í sömu röð. Sýnir vélbúnaðartengingu QSPI Flash.
QSPI Flash Schematic QSPI Flash pinna úthlutun:
www.alinx.com
19 /
ARTIX-7 FPGA þróunarborð AX7203 notendahandbók
Nettó nafn QSPI_CLK QSPI_CS QSPI_DQ0 QSPI_DQ1 QSPI_DQ2 QSPI_DQ3
FPGA PIN nafn CCLK_0
IO_L6P_T0_FCS_B_14 IO_L1P_T0_D00_MOSI_14 IO_L1N_T0_D01_DIN_14
IO_L2P_T0_D02_14 IO_L2N_T0_D03_14
FPGA P/N L12 T19 P22 R22 P21 R21
QSPI í kjarnastjórn
www.alinx.com
20 /
ARTIX-7 FPGA þróunarborð AX7203 notendahandbók
Hluti 2.7: LED ljós á kjarnaborði
Það eru 3 rauð LED ljós á AC7200 FPGA kjarnaborðinu, eitt þeirra er rafmagnsvísirljósið (PWR), eitt er stillingar LED ljósið (DONE), og eitt er notandi LED ljósið. Þegar kjarnaborðið er knúið mun aflvísirinn kvikna; þegar FPGA er stillt mun stillingarljósið kvikna. Notanda LED ljósið er tengt við IO á BANK34, notandinn getur stjórnað ljósinu á og slökkt með forritinu. Þegar IO binditage tengt við notanda LED er hátt, notandi LED er slökkt. Þegar tengingin IO voltage er lágt mun notendaljósið loga. Skýringarmynd LED ljóss vélbúnaðartengingarinnar er sýnd:
LED ljós á kjarnaborði Skýringarmynd
LED ljós á Core Board User LEDs Pin Assignment
Merkisheiti LED1
FPGA pinnaheiti IO_L15N_T2_DQS_34
FPGA pinnanúmer W5
Lýsing Notanda LED
www.alinx.com
21 /
ARTIX-7 FPGA þróunarborð AX7203 notendahandbók
Hluti 2.8: Endurstilla hnappur
Það er endurstillingarhnappur á AC7200 FPGA kjarnaborðinu. Endurstillingarhnappurinn er tengdur við venjulegan IO á BANK34 á FPGA flísinni. Notandinn getur notað þennan endurstillingarhnapp til að frumstilla FPGA forritið. Þegar ýtt er á hnappinn í hönnuninni mun merkið voltaginntak til IO er lágt og endurstillingarmerkið er gilt; þegar ekki er ýtt á hnappinn er merki inntak til IO hátt. Skýringarmynd endurstillingarhnappstengingarinnar er sýnd:
Endurstilla hnappaáætlun
Endurstilla hnappinn á pinnaúthlutun Core Board Endurstillingarhnappsins
Merkisheiti RESET_N
ZYNQ pinnaheiti IO_L17N_T2_34
ZYNQ pinnanúmer T6
Lýsing FPGA kerfi endurstilling
www.alinx.com
22 /
ARTIX-7 FPGA þróunarborð AX7203 notendahandbók
2.9. hluti: JTAG Viðmót
Hinn J.TAG prófunarinnstunga J1 er frátekin á AC7200 kjarnaborðinu fyrir JTAG niðurhal og villuleit þegar kjarnaborðið er notað eitt og sér. Myndin er skýringarmynd af JTAG höfn, sem felur í sér TMS, TDI, TDO, TCK. , GND, +3.3V þessi sex merki.
JTAG Viðmótsteikning The JTAG tengi J1 á AC7200 FPGA kjarnaborði notar 6-pinna 2.54 mm hæð í einni röð prófunarholu. Ef þú þarft að nota JTAG tengingu við kembiforrit á kjarnaborðinu, þú þarft að lóða 6-pinna einradda pinnahaus. sýnir JTAG tengi J1 á AC7200 FPGA kjarnaborðinu.
JTAG Viðmót á Core Board
www.alinx.com
23 /
ARTIX-7 FPGA þróunarborð AX7203 notendahandbók
Hluti 2.10: Power Interface á Core Board
Til að láta AC7200 FPGA kjarnaborðið virka ein og sér er kjarnaborðið frátekið með 2PIN aflviðmótinu (J3). Þegar notandinn veitir kjarnaborðinu afl í gegnum 2PIN aflviðmót (J3), er ekki hægt að knýja það í gegnum burðarborðið. Annars geta núverandi átök átt sér stað.
Power Interface á Core Board
www.alinx.com
24 /
ARTIX-7 FPGA þróunarborð AX7203 notendahandbók
Hluti 2.11: Borð til borð tengi
Kjarnaborðið hefur alls fjögur háhraða borð til borðs tengi. Kjarnaborðið notar fjögur 80 pinna milliborðstengi til að tengja við burðarborðið. IO tengi FPGA er tengt við tengjunum fjórum með mismunaleið. Pinnabil tengjanna er 0.5 mm, settu inn í borð til borðtengi á burðarborðinu fyrir háhraða gagnasamskipti.
Kjarnaborðið hefur alls fjögur háhraða borð til borðs tengi. Kjarnaborðið notar fjögur 80 pinna milliborðstengi til að tengja við burðarborðið. IO tengi FPGA er tengt við tengjunum fjórum með mismunaleið. Pinnabil tengjanna er 0.5 mm, settu inn í borð til borðtengi á burðarborðinu fyrir háhraða gagnasamskipti.
Borð til borð tengi CON1 80 pinna borð í borð tengi CON1, sem eru notuð til að tengja
með VCCIN aflgjafa (+5V) og jörð á burðarborðinu, framlengdu venjulega IO FPGA. Það skal tekið fram hér að 15 pinnar af CON1 eru tengdir við IO tengi BANK34, vegna þess að BANK34 tengingin er tengd við DDR3. Þess vegna er árgtagStaðall allra IO í þessum BANK34 er 1.5V. Pinnaúthlutun borðs við borðtengja CON1
CON1 PIN PIN1 PIN3 PIN5 PIN7 PIN9
Merkisheiti
VCCIN VCCIN VCCIN VCCIN GND
FPGA Pin Voltage Stig
–
+5V
–
+5V
–
+5V
–
+5V
–
Jarðvegur
CON1 PIN PIN2 PIN4 PIN6 PIN8 PIN10
Merkisheiti
VCCIN VCCIN VCCIN VCCIN
GND
FPGA Pin Voltage Stig
–
+5V
–
+5V
–
+5V
–
+5V
–
Jarðvegur
www.alinx.com
25 /
ARTIX-7 FPGA þróunarborð AX7203 notendahandbók
PIN11 PIN13 PIN15 PIN17 PIN19 PIN21 PIN23 PIN25 PIN27 PIN29 PIN31 PIN33 PIN35 PIN37 PIN39 PIN41 PIN43 PIN45 PIN47 PIN49 PIN51 PIN53 PIN55 PIN57 PIN59 PIN61 PIN63 PIN65 PIN67 PIN69 PIN71
NC NC NC NC GND B13_L5_P B13_L5_N B13_L7_P B13_L7_P GND B13_L3_P B13_L3_N B34_L23_P B34_L23_N GND B34_L18_N B34_L18_34_V GL B19_L34_V XADC_VP NC NC GND B19_L16_N B1_L16_P B1_L16_N B4_L16_P GND B4_L16_N
Y13 AA14 AB11 AB12 AA13 AB13 Y8 Y7 AA6 Y6 V7 W7 M9 L10 F14 F13 E14 E13 D15
Jörð 3.3V 3.3V 3.3V 3.3V Jörð 3.3V 3.3V 1.5V 1.5V Jörð 1.5V 1.5V 1.5V 1.5V Jörð ADC ADC Jörð 3.3V 3.3V 3.3V 3.3V Jörð
PIN12 PIN14 PIN16 PIN18 PIN20 PIN22 PIN24 PIN26 PIN28 PIN30 PIN32 PIN34 PIN36 PIN38 PIN40 PIN42 PIN44 PIN46 PIN48 PIN50 PIN52 PIN54 PIN56 PIN58 PIN60 PIN62 PIN64 PIN66 PIN68 PIN70 PIN72
NC NC B13_L4_P B13_L4_N GND B13_L1_P B13_L1_N B13_L2_P B13_L2_N GND B13_L6_P B13_L6_N B34_L20_P B34_L20_N GND B34_21 B34_L21_N BL34_22_34_22_34 25_N GND NC B34_L24 B34_L24_P BXNUMX_LXNUMX_N GND NC NC NC NC GND NC
AA15 AB15 Y16 AA16 AB16 AB17 W14 Y14 AB7 AB6 V8 V9 AA8 AB8 –
3.3V 3.3V Jörð 3.3V 3.3V 3.3V 3.3V Jörð 3.3V 3.3V 1.5V 1.5V Jörð 1.5V 1.5V 1.5V 1.5V Jörð
U7
1.5V
W9
1.5V
Y9
1.5V
–
Jarðvegur
–
–
–
–
–
–
–
–
–
Jarðvegur
–
–
www.alinx.com
26 /
ARTIX-7 FPGA þróunarborð AX7203 notendahandbók
Borð til borð tengi CON2 80 pinna kventengihaus CON2 er notað til að framlengja venjulega
IO á BANK13 og BANK14 á FPGA. The voltagStaðlar beggja banka eru 3.3V. Pinnaúthlutun borðs við borðtengja CON2
CON1 pinna
Merkisheiti
PIN1 B13_L16_P
PIN3 B13_L16_N
PIN5 B13_L15_P
PIN7 B13_L15_N
PIN9
GND
PIN11 B13_L13_P
PIN13 B13_L13_N
PIN15 B13_L12_P
PIN17 B13_L12_N
PIN19
GND
PIN21 B13_L11_P
PIN23 B13_L11_N
PIN25 B13_L10_P
PIN27 B13_L10_N
PIN29
GND
PIN31 B13_L9_N
PIN33 B13_L9_P
PIN35 B13_L8_N
PIN37 B13_L8_P
PIN39
GND
PIN41 B14_L11_N
PIN43 B14_L11_P
PIN45 B14_L14_N
PIN47 B14_L14_P
FPGA Pin W15 W16 T14 T15 V13 V14 W11 W12 Y11 Y12 V10 W10 AA11 AA10 AB10 AA9 V20 U20 V19 V18
Voltage Stig 3.3V 3.3V 3.3V 3.3V Jörð 3.3V 3.3V 3.3V 3.3V Jörð 3.3V 3.3V 3.3V 3.3V Jörð 3.3V 3.3V 3.3V 3.3V Jörð 3.3V 3.3V 3.3V.
CON1 PIN PIN2 PIN4 PIN6 PIN8 PIN10 PIN12 PIN14 PIN16 PIN18 PIN20 PIN22 PIN24 PIN26 PIN28 PIN30 PIN32 PIN34 PIN36 PIN38 PIN40 PIN42 PIN44 PIN46 PIN48
Merkisheiti
B14_L16_P B14_L16_N B13_L14_P B13_L14_N
GND B14_L10_P B14_L10_N B14_L8_N B14_L8_P
GND B14_L15_N B14_L15_P B14_L17_P B14_L17_N
GND B14_L6_N B13_IO0 B14_L7_N B14_L7_P
GND B14_L4_P B14_L4_N B14_L9_P B14_L9_N
FPGA Pin Voltage
Stig
V17
3.3V
W17
3.3V
U15
3.3V
V15
3.3V
–
Jarðvegur
AB21
3.3V
AB22
3.3V
AA21
3.3V
AA20
3.3V
–
Jarðvegur
AB20
3.3V
AA19
3.3V
AA18
3.3V
AB18
3.3V
–
Jarðvegur
T20
3.3V
Y17
3.3V
W22
3.3V
W21
3.3V
–
Jarðvegur
T21
3.3V
U21
3.3V
Y21
3.3V
Y22
3.3V
www.alinx.com
27 /
ARTIX-7 FPGA þróunarborð AX7203 notendahandbók
PIN49 PIN51 PIN53 PIN55 PIN57 PIN59 PIN61 PIN63 PIN65 PIN67 PIN69 PIN71 PIN73 PIN75 PIN77 PIN79
GND B14_L5_N B14_L5_P B14_L18_N B14_L18_P
GND B13_L17_P B13_L17_N B14_L21_N B14_L21_P
GND B14_L22_P B14_L22_N B14_L24_N B14_L24_P
B14_IO0
R19 P19 U18 U17
T16 U16 P17 N17
P15 R16 R17 P16 P20
Jörð 3.3V 3.3V 3.3V 3.3V Jörð 3.3V 3.3V 3.3V 3.3V Jörð 3.3V 3.3V 3.3V 3.3V 3.3V
PIN50 PIN52 PIN54 PIN56 PIN58 PIN60 PIN62 PIN64 PIN66 PIN68 PIN70 PIN72 PIN74 PIN76 PIN78 PIN80
GND B14_L12_N B14_L12_P B14_L13_N B14_L13_P
GND B14_L3_N B14_L3_P B14_L20_N B14_L20_P
GND B14_L19_N B14_L19_P B14_L23_P B14_L23_N B14_IO25
W20 W19 Y19 Y18
V22 U22 T18 R18
R14 P14 N13 N14 N15
Jörð 3.3V 3.3V 3.3V 3.3V
Jörð 3.3V 3.3V 3.3V 3.3V
Jörð 3.3V 3.3V 3.3V 3.3V 3.3V
Borð til borð tengi CON3 80 pinna tengi CON3 er notað til að framlengja venjulega IO á
BANK15 og BANK16 á FPGA. Auk þess hafa fjórir JTAG merki eru einnig tengd við burðarborðið í gegnum CON3 tengið. The voltagHægt er að breyta stöðlum BANK15 og BANK16 með LDO flís. Sjálfgefið uppsett LDO er 3.3V. Ef þú vilt gefa út önnur staðlað stig geturðu skipt út fyrir viðeigandi LDO. Pinnaúthlutun borðs við borðtengja CON3
CON1 PIN PIN1 PIN3 PIN5 PIN7
Merkisheiti
B15_IO0 B16_IO0 B15_L4_P B15_L4_N
FPGA Pin J16 F15 G17 G18
Voltage Stig
CON1 pinna
3.3V PIN2
3.3V PIN4
3.3V PIN6
3.3V
PIN8
Merkisheiti
B15_IO25 B16_IO25 B16_L21_N B16_L21_P
FPGA Pin Voltage Stig
M17
3.3V
F21
3.3V
A21
3.3V
B21
3.3V
www.alinx.com
28 /
ARTIX-7 FPGA þróunarborð AX7203 notendahandbók
PIN9 PIN11 PIN13 PIN15 PIN17 PIN19 PIN21 PIN23 PIN25 PIN27 PIN29 PIN31 PIN33 PIN35 PIN37 PIN39 PIN41 PIN43 PIN45 PIN47 PIN49 PIN51 PIN53 PIN55 PIN57 PIN59 PIN61 PIN63 PIN65 PIN67 PIN69 PIN71
GND B15_L2_P B15_L2_N B15_L12_P B15_L12_N
GND B15_L11_P B15_L11_N B15_L1_N B15_L1_P
GND B15_L5_P B15_L5_N B15_L3_N B15_L3_P
GND B15_L19_P B15_L19_N B15_L20_P B15_L20_N
GND B15_L14_P B15_L14_N B15_L21_P B15_L21_N
GND B15_L23_P B15_L23_N B15_L22_P B15_L22_N
GND B15_L24_P
G15 G16 J19 H19
J20 J21 G13 H13
J15 H15 H14 J14
K13 K14 M13 L13
L19 L20 K17 J17 L16 K16 L14 L15 M15
Jörð 3.3V 3.3V 3.3V 3.3V
Jörð 3.3V 3.3V 3.3V 3.3V
Jörð 3.3V 3.3V 3.3V 3.3V
Jörð 3.3V 3.3V 3.3V 3.3V
Jörð 3.3V 3.3V 3.3V 3.3V Jörð 3.3V 3.3V 3.3V 3.3V Jörð 3.3V
PIN10 PIN12 PIN14 PIN16 PIN18 PIN20 PIN22 PIN24 PIN26 PIN28 PIN30 PIN32 PIN34 PIN36 PIN38 PIN40 PIN42 PIN44 PIN46 PIN48 PIN50 PIN52 PIN54 PIN56 PIN58 PIN60 PIN62 PIN64 PIN66 PIN68 PIN70 PIN72
GND B16_L23_P B16_L23_N B16_L22_P B16_L22_N
GND B16_L24_P B16_L24_N B15_L8_N B15_L8_P
GND B15_L7_N B15_L7_P B15_L9_P B15_L9_N
GND B15_L15_N B15_L15_P B15_L6_N B15_L6_P
GND B15_L13_N B15_L13_P B15_L10_P B15_L10_N
GND B15_L18_P B15_L18_N B15_L17_N B15_L17_P
GND B15_L16_P
E21 D21 E22 D22
G21 G22 G20 H20
H22 J22 K21 K22
M22 N22 H18 H17
K19 K18 M21 L21
N20 M20 N19 N18
M18
Jörð 3.3V 3.3V 3.3V 3.3V
Jörð 3.3V 3.3V 3.3V 3.3V
Jörð 3.3V 3.3V 3.3V 3.3V
Jörð 3.3V 3.3V 3.3V 3.3V
Jörð 3.3V 3.3V 3.3V 3.3V
Jörð 3.3V 3.3V 3.3V 3.3V
Jörð 3.3V
www.alinx.com
29 /
ARTIX-7 FPGA þróunarborð AX7203 notendahandbók
PIN73 B15_L24_N
M16
3.3V
PIN74 B15_L16_N
L18
3.3V
PIN75
NC
–
PIN76
NC
–
PIN77 FPGA_TCK
V12
3.3V
PIN78
FPGA_TDI
R13
3.3V
PIN79 FPGA_TDO
U13
3.3V
PIN80 FPGA_TMS
T13
3.3V
Borð til borð tengi CON4 80-pinna tengi CON4 er notað til að framlengja venjulega IO og GTP
háhraða gagna- og klukkumerki FPGA BANK16. The voltagHægt er að stilla staðalinn á IO tengi BANK16 með LDO flís. Sjálfgefið uppsett LDO er 3.3V. Ef notandinn vill gefa út önnur staðlað stig er hægt að skipta því út fyrir viðeigandi LDO. Háhraðagögn og klukkumerki GTP eru stranglega mismunadrifið á kjarnaborðinu. Gagnalínurnar eru jafn langar og haldið með ákveðnu millibili til að koma í veg fyrir truflun á merkjum. Pinnaúthlutun borðs við borðtengja CON4
CON1 PIN PIN1 PIN3 PIN5 PIN7 PIN9 PIN11 PIN13 PIN15 PIN17 PIN19 PIN21 PIN23 PIN25 PIN27 PIN29
Merkisheiti
NC NC
FPGA Pin Voltage stig -
–
CON1 Pinna NC NC
NC
–
NC
NC
–
NC
GND NC
–
Jarð PIN10
–
PIN12
NC
–
PIN14
GND
–
Jarð PIN16
MGT_TX3_P
D7 Mismunur PIN18
MGT_TX3_N
C7 Mismunadrif PIN20
GND
–
Jarð PIN22
MGT_RX3_P D9 Mismunadrif PIN24
MGT_RX3_N
C9 Mismunadrif PIN26
GND
— Jarðvegur
PIN28
MGT_TX1_P
D5 Mismunur PIN30
Merkjaheiti FPGA Pin Voltage
Stig
–
NC
–
NC
–
NC
–
NC
GND
–
Jarðvegur
MGT_TX2_P
B6 Mismunur
MGT_TX2_N
A6 mismunadrif
GND
–
Jarðvegur
MGT_RX2_P
B10 Mismunur
MGT_RX2_N
A10 mismunadrif
GND
–
Jarðvegur
MGT_TX0_P
B4 Mismunur
MGT_TX0_N
A4 mismunadrif
GND
–
Jarðvegur
MGT_RX0_P
B8 Mismunur
www.alinx.com
30 /
ARTIX-7 FPGA þróunarborð AX7203 notendahandbók
PIN31 PIN33 PIN35 PIN37 PIN39 PIN41 PIN43 PIN45 PIN47 PIN49 PIN51 PIN53 PIN55 PIN57 PIN59 PIN61 PIN63 PIN65 PIN67 PIN69 PIN71 PIN73 PIN75 PIN77 PIN79
MGT_TX1_N GND
MGT_RX1_P MGT_RX1_N
GND B16_L5_P B16_L5_N B16_L7_P B16_L7_N
GND B16_L9_P B16_L9_N B16_L11_P B16_L11_N
GND B16_L13_P B16_L13_N B16_L15_P B16_L15_N
GND B16_L17_P B16_L17_N B16_L19_P B16_L19_N
NC
C5 D11 C11 E16 D16 B15 B16 A15 A16 B17 B18 C18 C19 F18 E18 A18 A19 D20 C20 –
Mismunandi jörð
Mismunur Mismunur
Jörð 3.3V 3.3V 3.3V 3.3V
Jörð 3.3V 3.3V 3.3V 3.3V Jörð 3.3V 3.3V 3.3V 3.3V Jörð 3.3V 3.3V 3.3V 3.3V
PIN32 PIN34 PIN36 PIN38 PIN40 PIN42 PIN44 PIN46 PIN48 PIN50 PIN52 PIN54 PIN56 PIN58 PIN60 PIN62 PIN64 PIN66 PIN68 PIN70 PIN72 PIN74 PIN76 PIN78 PIN80
MGT_RX0_N GND
MGT_CLK1_P MGT_CLK1_N
GND B16_L2_P B16_L2_N B16_L3_P B16_L3_N
GND B16_L10_P B16_L10_N B16_L12_P B16_L12_N
GND B16_L14_P B16_L14_N B16_L16_P B16_L16_N
GND B16_L18_P B16_L18_N B16_L20_P B16_L20_N
NC
A8 mismunadrif
–
Jarðvegur
F10 Mismunur
E10 Mismunur
–
Jarðvegur
F16
3.3V
E17
3.3V
C14
3.3V
C15
3.3V
–
Jarðvegur
A13
3.3V
A14
3.3V
D17
3.3V
C17
3.3V
–
Jarðvegur
E19
3.3V
D19
3.3V
B20
3.3V
A20
3.3V
–
Jarðvegur
F19
3.3V
F20
3.3V
C22
3.3V
B22
3.3V
–
www.alinx.com
31 /
ARTIX-7 FPGA þróunarborð AX7203 notendahandbók
Hluti 2.12: Aflgjafi
AC7200 FPGA kjarnaborðið er knúið af DC5V í gegnum burðarborð og það er knúið af J3 viðmótinu þegar það er notað eitt og sér. Gættu þess að veita ekki rafmagn frá J3 tengi og burðarborðinu á sama tíma til að forðast skemmdir. Hönnunarmynd aflgjafa á borðinu er sýnd í.
Aflgjafi á kjarnaborði skýringarmynd
Þróunarspjaldið er knúið af +5V og breytt í +3.3V, +1.5V, +1.8V, +1.0V fjórhliða aflgjafa í gegnum fjóra DC/DC aflgjafaflís TLV62130RGT. Úttaksstraumurinn getur verið allt að 3A á hverja rás. VCCIO er búið til af einum LDOSPX3819M5-3-3. VCCIO veitir aðallega afl til BANK15 og BANK16 í FPGA. Notendur geta breytt IO á BANK15,16 í mismunandi binditage staðla með því að skipta um LDO flís þeirra. 1.5V Myndar VTT og VREF binditager krafist af DDR3 í gegnum TPS51200 TI. 1.8V aflgjafinn MGTAVTT MGTAVCC fyrir GTP senditækið er myndaður af TPS74801 flís TI. Aðgerðir hverrar orkudreifingar eru sýndar í eftirfarandi töflu:
www.alinx.com
32 /
ARTIX-7 FPGA þróunarborð AX7203 notendahandbók
Aflgjafi +1.0V +1.8V +3.3V +1.5V
VREF,VTT(+0.75V) MVCCIP(+3.3V) MGTAVTT(+1.2V)
MGTVCCAUX(+1.8V)
Virka FPGA Core Voltage FPGA auka binditage, TPS74801 aflgjafi VCCIO af Bank0, Bank13 og Bank14 af FPGA, QSIP FLASH, Clock Crystal DDR3, Bank34 og Bank35 af FPGA
DDR3 FPGA Bank15, Bank16 GTP Transceiver Bank216 of FPGA GTP Transceiver Bank216 of FPGA
Vegna þess að aflgjafinn á Artix-7 FPGA hefur kröfu um virkjunarröð, í hringrásarhönnuninni, höfum við hannað í samræmi við aflþörf flísarinnar og kveikjan er 1.0V->1.8V->(1.5) V, 3.3V, VCCIO) og 1.0V-> MGTAVCC -> MGTAVTT, hringrásarhönnunin til að tryggja eðlilega virkni flíssins.
2.13. hluti: Uppbyggingarmynd
www.alinx.com
33 /
ARTIX-7 FPGA þróunarborð AX7203 notendahandbók
Hluti 3: Burðarborð
Hluti 3.1: Inngangur burðarborðs
Í gegnum fyrri aðgerðakynningu geturðu skilið virkni burðarborðshlutans
1 rás PCIe x4 háhraða gagnaflutningsviðmót 2 rás 10/100M/1000M Ethernet RJ-45 tengi 1 rás HDMI myndbandsinntak tengi 1 rás HDMI myndband úttak tengi 1 rás USB Uart Samskiptaviðmót 1 SD kort rauf XADA tengi EEPROM 2-rása 40-pinna stækkunartengi JTAG villuleitarviðmót 2 sjálfstæðir lyklar 4 notenda LED ljós
www.alinx.com
34 /
ARTIX-7 FPGA þróunarborð AX7203 notendahandbók
Hluti 3.2: Gigabit Ethernet tengi
AX7203 FPGA þróunarborðið veitir notendum 2-rása
Gigabit netsamskiptaþjónusta í gegnum Micrel KSZ9031RNX
Ethernet PHY flís. KSZ9031RNX flísinn styður 10/100/1000 Mbps
flutningshraða netsins og hefur samskipti við FPGA gegnum GMII
viðmót. KSZ9031RNX styður MDI/MDX aðlögun, mismunandi hraða
aðlögun, Master/Slave aðlögun og stuðningur við MDIO strætó fyrir PHY
skráarstjórnun.
KSZ9031RNX mun greina stigi stöðu sumra tiltekinna IOs til
ákvarða vinnuham þeirra eftir að kveikt er á þeim. Tafla 3-1-1 lýsir
sjálfgefna uppsetningarupplýsingar eftir að kveikt er á GPHY-flögunni.
Leiðbeiningar um stillingarpinna
Stillingargildi
PHYAD[2:0] CLK125_EN
SELRGV AN[1:0] RX Delay TX Delay
MDIO/MDC Mode PHY heimilisfang 3.3V, 2.5V, 1.5/1.8V voltage val Sjálfvirk samningaviðræður stillingar
RX klukka 2ns seinkun TX klukka 2ns seinkun RGMII eða GMII val
PHY Heimilisfang 011 3.3V
(10/100/1000M) aðlagandi Delay Delay GMII
Tafla 3-2-1: PHY flís sjálfgefið stillingargildi
Þegar netið er tengt við Gigabit Ethernet er gagnaflutningur FPGA og PHY flís KSZ9031RNX miðlað í gegnum GMII rútuna, flutningsklukkan er 125Mhz. Móttökuklukkan E_RXC er veitt af PHY flísnum, sendingarklukkan E_GTXC er veitt af FPGA og gögnin eru sampleiddi á hækkandi brún klukkunnar.
Þegar netið er tengt við 100M Ethernet er gagnaflutningur FPGA og PHY flís KSZ9031RNX miðlað í gegnum GMII strætó, sendingarklukkan er 25Mhz. Móttökuklukkan E_RXC er veitt af PHY flísnum, sendingarklukkan E_GTXC er veitt af FPGA og gögnin eru
www.alinx.com
35 /
ARTIX-7 FPGA þróunarborð AX7203 notendahandbók sampleiddi á hækkandi brún klukkunnar.
Mynd 3-2-1: Gigabit Ethernet tengi yfirlitsmynd
Mynd 3-3-2: Gigabit Ethernet tengi á Carrier borðinu
www.alinx.com
36 /
ARTIX-7 FPGA þróunarborð AX7203 notendahandbók
Gigabit Ethernet Chip PHY1 pinnaúthlutun er sem hér segir
Merkjaheiti E1_GTXC E1_TXD0 E1_TXD1 E1_TXD2 E1_TXD3 E1_TXEN E1_RXC E1_RXD0 E1_RXD1 E1_RXD2 E1_RXD3 E1_RXDV E1_MDC E1_MDIO E1_RESET
FPGA pinnanúmer E18 C20 D20 A19 A18 F18 B17 A16 B18 C18 C19 A15 B16 B15 D16
Lýsing PHY1 RGMII sendiklukka
PHY1 Senda gagnabit0 PHY1 Senda gagnabit1 PHY1 Senda gagnabit2 PHY1 Senda gagnabit3 PHY1 Senda Virkja merki PHY1 RGMII Móttaka klukka PHY1 Móttaka gagnabit0 PHY1 Móttaka gagnabit1 PHY1 Móttaka gagnabit2 PHY1 Móttaka gagnabita PHY 3 Móttaka gögn Bit1 C PHY gögn móttaka bit1 C Gögn
PHY1 Endurstilla merki
Gigabit Ethernet Chip PHY2 pinnaúthlutun er sem hér segir
Merkjaheiti E2_GTXC E2_TXD0 E2_TXD1 E2_TXD2 E2_TXD3 E2_TXEN E2_RXC E2_RXD0 E2_RXD1 E2_RXD2 E2_RXD3 E2_RXDV E2_MDC E2_MDIO E2_RESET
FPGA pinnanúmer A14 E17 C14 C15 A13 D17 E19 A20 B20 D19 C17 F19 F20 C22 B22
Lýsing PHY2 RGMII sendiklukka
PHY2 Senda gagnabit0 PHY2 Senda gagnabit1 PHY2 Senda gagnabit2 PHY2 Senda gagnabit3 PHY2 Senda Virkja merki PHY2 RGMII Móttaka klukka PHY2 Móttaka gagnabit0 PHY2 Móttaka gagnabit1 PHY2 Móttaka gagnabit2 PHY2 Móttaka gagnabita PHY 3 Móttaka gögn Bit2 C PHY gögn móttaka bit2 C Gögn
PHY2 Endurstilla merki
www.alinx.com
37 /
ARTIX-7 FPGA þróunarborð AX7203 notendahandbók
Hluti 3.3: PCIe x4 tengi
AX7203 FPGA þróunarborðið býður upp á PCIe x4 viðmót fyrir háhraða gagnaflutning í iðnaði. PCIE kortaviðmótið er í samræmi við staðlaðar PCIe kort rafforskriftir og er hægt að nota beint á x4 PCIe rauf venjulegrar tölvu.
Sendingar- og móttökumerki PCIe tengisins eru beintengd við GTP senditæki FPGA. Fjórar rásir TX og RX merkja eru tengdar við FPGA í mismunamerkjum og samskiptahraði einnar rásar getur verið allt að 5G bita bandbreidd. PCIe viðmiðunarklukkan er afhent AX7203 FPGA þróunarborðinu með PCIe rauf tölvunnar með viðmiðunarklukkutíðni 100Mhz.
Hönnunarskýringarmynd PCIe tengi AX7203 FPGA þróunarborðsins er sýnd á mynd 3-3-1, þar sem TX sendimerkið og viðmiðunarklukkan CLK merki eru tengd í AC tengdri stillingu.
Mynd 3-3-1: PCIex4 skýringarmynd
www.alinx.com
38 /
ARTIX-7 FPGA þróunarborð AX7203 notendahandbók
Mynd 3-3-2: PCIex4 á Carrier borðinu
PCIex4 tengipinnaúthlutun:
Merkisheiti
FPGA pinna
PCIE_RX0_P
D11
PCIE_RX0_N
C11
PCIE_RX1_P
B8
PCIE_RX1_N
A8
PCIE_RX2_P
B10
PCIE_RX2_N
A10
PCIE_RX3_P
D9
PCIE_RX3_N
C9
PCIE_TX0_P
D5
PCIE_TX0_N
C5
PCIE_TX1_P
B4
PCIE_TX1_N
A4
PCIE_TX2_P
B6
PCIE_TX2_N
A6
PCIE_TX3_P
D7
PCIE_TX3_N
C7
PCIE_CLK_P
F10
PCIE_CLK_N
E10
Lýsing PCIE Channel 0 Data Receive Jákvæð PCIE Channel 0 Data Receive Negative PCIE Channel 1 Data Receive Positive PCIE Channel 1 Data Receive Negative PCIE Channel 2 Data Receive Positive PCIE Channel 2 Data Receive Negative PCIE Channel 3 Data Receive Positive PCIE Channel 3 Data Receive Negative PCIE Rás 0 gagnasending jákvætt PCIE rás 0 gagnasending neikvæð PCIE rás 1 gagnasending jákvæð PCIE rás 1 gagnasending neikvæð PCIE rás 2 gagnasending jákvæð PCIE rás 2 gagnasending neikvæð PCIE rás 3 gagnasending jákvæð PCIE rás 3 gagnasending neikvæð
PCIE viðmiðunarklukka Jákvæð PCIE viðmiðunarklukka neikvæð
www.alinx.com
39 /
ARTIX-7 FPGA þróunarborð AX7203 notendahandbók
Hluti 3.4: HDMI úttaksviðmót
HDMI úttaksviðmót, veldu Silion Image's SIL9134 HDMI (DVI) kóðunarflögu, styður allt að 1080P@60Hz úttak, styður 3D úttak.
IIC stillingarviðmót SIL9134 er einnig tengt við IO FPGA. SIL9134 er frumstillt og stjórnað af FPGA forritun. Vélbúnaðartenging HDMI úttaksviðmótsins er sýnd á mynd 3-4-1.
Mynd 3-4-1: HDMI Output Schematic
Mynd 3-4-1: HDMI úttak á burðarborðinu
www.alinx.com
40 /
ARTIX-7 FPGA þróunarborð AX7203 notendahandbók
Úthlutun HDMI inntaks pinna:
Merkisheiti 9134_nRESET
9134_CLK 9134_HS 9134_VS 9134_DE 9134_D[0] 9134_D[1] 9134_D[2] 9134_D[3] 9134_D[4] 9134_D[5] 9134_D[6] 9134_7D_9134] 8_D[9134] 9_D[9134] 10_D[ 9134] 11_D[9134] 12_D[9134] 13_D[9134] 14_D[9134] 15_D[9134] 16_D[9134] 17_D[9134] 18_D[9134_D[19_9134] 20_9134] ] 21_D[9134]
FPGA Pin J19 M13 T15 T14 V13 V14 H14 J14 K13 K14 L13 L19 L20 K17 J17 L16 K16 L14 L15 M15 M16 L18 M18 N18 N19 M20 N20 L21 M21
www.alinx.com
41 /
ARTIX-7 FPGA þróunarborð AX7203 notendahandbók
Hluti 3.5: HDMI inntaksviðmót
HDMI úttaksviðmót, veldu SIL9013 HDMI afkóðakubb Silion Image, styður allt að 1080P@60Hz inntak og styður gagnaúttak á mismunandi sniðum.
IIC stillingarviðmót SIL9013 er tengt við IO FPGA. SIL9013 er frumstillt og stjórnað með FPGA forritun. Vélbúnaðartenging HDMI-inntaksviðmótsins er sýnd á mynd 3-5-1.
Mynd 3-5-1: HDMI-inntaksskema
Mynd 3-5-2: HDMI-inntak á burðarborðinu
www.alinx.com
42 /
ARTIX-7 FPGA þróunarborð AX7203 notendahandbók
Úthlutun HDMI inntaks pinna:
Merkisheiti 9013_nRESET
9013_CLK 9013_HS 9013_VS 9013_DE 9013_D[0] 9013_D[1] 9013_D[2] 9013_D[3] 9013_D[4] 9013_D[5] 9013_D[6] 9013_7D_9013] 8_D[9013] 9_D[9013] 10_D[ 9013] 11_D[9013] 12_D[9013] 13_D[9013] 14_D[9013] 15_D[9013] 16_D[9013] 17_D[9013] 18_D[9013_D[19_9013] 20_9013] ] 21_D[9013]
FPG pinnanúmer H19 K21 K19 K18 H17 H18 N22 M22 K22 J22 H22 H20 G20 G22 G21 D22 E22 D21 E21 B21 A21 F21 M17 J16 F15 G17 G18 G15 G16
www.alinx.com
43 /
ARTIX-7 FPGA þróunarborð AX7203 notendahandbók
Hluti 3.6: SD kortarauf
SD-kortið (Secure Digital Memory Card) er minniskort byggt á hálfleiðurum flassminni. Það var fullgert árið 1999 af japönsku hugmyndinni undir forystu Panasonic og þátttakendur Toshiba og SanDisk í Bandaríkjunum stóðu fyrir umtalsverðum rannsóknum og þróun. Árið 2000 stofnuðu þessi fyrirtæki SD Association (Secure Digital Association), sem er með sterka línu og laðaði að sér mikinn fjölda söluaðila. Þar á meðal eru IBM, Microsoft, Motorola, NEC, Samsung og fleiri. Knúið áfram af þessum leiðandi framleiðendum hafa SD-kort orðið mest notaða minniskortið í stafrænum neytendatækjum.
SD-kortið er mjög algengt geymslutæki. Framlengda SD-kortið styður SPI-stillingu og SD-stillingu. SD kortið sem notað er er MicroSD kort. Skýringarmyndin er sýnd á mynd 3-6-1.
Mynd 3-6-1: SD Card Schematic
www.alinx.com
44 /
ARTIX-7 FPGA þróunarborð AX7203 notendahandbók
Mynd 3-6-2: SD kortarauf á burðarborðinu
Úthlutun pinna fyrir SD-kortarauf:
Merkjaheiti SD_CLK SD_CMD SD_CD_N SD_DAT0 SD_DAT1 SD_DAT2 SD_DAT3
SD ham
FPGA PIN AB12 AB11 F14 AA13 AB13 Y13 AA14
Hluti 3.7: USB í raðtengi
AX7203 FPGA þróunarborðið inniheldur USB-UAR flís Silicon Labs CP2102GM. USB tengið notar MINI USB tengi. Það er hægt að tengja það við USB tengi efri tölvunnar fyrir raðgagnasamskipti með USB snúru. Skýringarmynd USB Uart hringrásarhönnunarinnar er sýnd á mynd 3-7-1:
www.alinx.com
45 /
ARTIX-7 FPGA þróunarborð AX7203 notendahandbók Mynd 3-7-1: Skýringarmynd USB í raðtengi
Mynd 3-7-2: USB í raðtengi á burðarborðinu
Tveir LED vísar (LED3 og LED4) eru stilltir fyrir raðtengimerkið og silkiskjárinn á PCB er TX og RX, sem gefur til kynna að raðtengi sé með gagnasendingu eða móttöku, eins og sýnt er á eftirfarandi mynd 3-3-3
Mynd 3-7-3: Serial Port samskipti LED Vísar Skýringarmynd
www.alinx.com
46 /
ARTIX-7 FPGA þróunarborð AX7203 notendahandbók
USB til raðtengi pinna úthlutun:
Merkjaheiti UART1_RXD UART1_TXD
FPGA PIN P20 N15
Hluti 3.8: EEPROM 24LC04
AX7013 burðarborð inniheldur EEPROM, gerð 24LC04, og hefur afkastagetu upp á 4Kbit (2*256*8bit). Það samanstendur af tveimur 256-bæta blokkum og hefur samskipti í gegnum IIC strætó. EEPROM um borð er til að læra hvernig á að eiga samskipti við IIC strætó. I2C merki EEPROM er tengt við BANK14 IO tengið á FPGA hliðinni. Mynd 3-8-1 hér að neðan sýnir hönnun EEPROM
Mynd 3-8-1: EEPROM skýringarmynd
Mynd 3-8-2: EEPROM á Carrier borðinu
www.alinx.com
47 /
ARTIX-7 FPGA þróunarborð AX7203 notendahandbók
EEPROM pinnaúthlutun
Netnafn EEPROM_I2C_SCL EEPROM_I2C_SDA
FPGA PIN F13 E14
Hluti 3.9: Stækkunarhaus
Burðarborðið er frátekið með tveimur 0.1 tommu bili stöðluðum 40 pinna stækkunartengjum J11 og J13, sem eru notuð til að tengja ALINX einingarnar eða ytri hringrásina sem notandinn hefur hannað. Stækkunartengið hefur 40 merki, þar af 1 rás 5V aflgjafa, 2 rása 3.3 V aflgjafa, 3 rása jörð og 34 IO. Ekki tengja IO beint við 5V tækið til að forðast að brenna FPGA. Ef þú vilt tengja 5V búnað þarftu að tengja stigumbreytingarflögu.
33 ohm mótspyrna er tengd í röð á milli stækkunartengsins og FPGA tengingarinnar til að vernda FPGA fyrir utanaðkomandi volumtage eða núverandi. Hringrás stækkunartengsins (J11) er sýnd á mynd 3-9-1.
Mynd 3-9-1: Stækkunarhaus J11 skýringarmynd
www.alinx.com
48 /
ARTIX-7 FPGA þróunarborð AX7203 notendahandbók
Myndin 3-9-2 útskýrði J4 stækkunartengið á burðarborðinu. Pin1 og Pin2 á stækkunartenginu eru þegar merkt á borðið.
Mynd 3-9-2: Stækkunarhaus J11 á burðarborðinu
J11 Úthlutun stækkunarhausspinna
Pin númer
FPGA pinna
Pin númer
FPGA pinna
1
GND
2
+5V
3
P16
4
R17
5
R16
6
P15
7
N17
8
P17
9
U16
10
T16
11
U17
12
U18
13
P19
14
R19
15
V18
16
V19
17
U20
18
V20
19
AA9
20
AB10
21
AA10
22
AA11
23
W10
24
V10
25
Y12
26
Y11
27
W12
28
W11
29
AA15
30
AB15
31
Y16
32
AA16
33
AB16
34
AB17
35
W14
36
Y14
37
GND
38
GND
39
+3.3V
40
+3.3V
www.alinx.com
49 /
ARTIX-7 FPGA þróunarborð AX7203 notendahandbók
Mynd 3-9-3: Stækkunarhaus J13 skýringarmynd
Myndin 3-9-4 útskýrði J13 stækkunartengið á burðarborðinu. Pin1 og Pin2 á stækkunartenginu eru þegar merkt á borðið.
Mynd 3-9-4: Stækkunarhaus J13 á burðarborðinu
J13 Úthlutun stækkunarhausspinna
Pin númer
FPGA pinna
1
GND
3
W16
5
V17
7
U15
Pinnanúmer 2 4 6 8
FPGA Pin +5V W15 W17 V15
www.alinx.com
50 /
ARTIX-7 FPGA þróunarborð AX7203 notendahandbók
9
AB21
10
AB22
11
AA21
12
AA20
13
AB20
14
AA19
15
AA18
16
AB18
17
T20
18
Y17
19
W22
20
W21
21
T21
22
U21
23
Y21
24
Y22
25
W20
26
W19
27
Y19
28
Y18
29
V22
30
U22
31
T18
32
R18
33
R14
34
P14
35
N13
36
N14
37
GND
38
GND
39
+3.3V
40
+3.3V
3.10. hluti: JTAG Viðmót
AJTAG tengi er frátekið á AX7203 FPGA burðarborðinu til að hlaða niður FPGA forritum eða fastbúnaði í FLASH. Til að koma í veg fyrir skemmdir á FPGA flísinni af völdum heittengdar er verndardíóða bætt við JTAG merki til að tryggja að voltage af merkinu er innan þess sviðs sem FPGA samþykkir til að forðast skemmdir á FPGA flísinni.
Mynd 3-10-1: JTAG Viðmótsteikning
www.alinx.com
51 /
ARTIX-7 FPGA þróunarborð AX7203 notendahandbók
Mynd 3-10-2: JTAG Tengi á burðarborðinu
Gætið þess að skipta ekki um heitt þegar JTAG snúran er tengd og tekin úr sambandi.
Hluti 3.11: XADC tengi (ekki sjálfgefið uppsett)
AX7203 burðarborðið hefur útvíkkað XADC tengiviðmót og tengið notar 2×8 0.1 tommu tveggja raða pinna. XADC tengið framlengir þrjú pör af ADC mismunadrifsinntaksviðmótum yfir í 12-bita 1Msps hliðstæða-í-stafræna breytir FPGA. Eitt par af mismunatengdum viðmótum er tengt við sérstakri hliðrænu inntaksrásinni VP/VN á FPGA, og hin tvö pörin eru mismunatengd við hliðrænu aukainntaksrásirnar (hliðrænu rás 0 og hliðræn rás 9). Mynd 3-11-1 sýnir anti-aliasing síu sem er hönnuð fyrir þrjú mismunadrif XADC inntak.
Mynd 3-11-1: Anti-Aliasing sía Skýringarmynd
www.alinx.com
52 /
ARTIX-7 FPGA þróunarborð AX7203 notendahandbók
Mynd 3-11-2: Skýringarmynd XADC tengis
Mynd 3-11-3: XADC tengi á burðarborðinu
XADC pinnaúthlutun
XADC tengi
FPGA pinnainntak ampmálflutningur
Lýsing
12 56 910
VP_0 : L10 VN_0 : M9 AD9P : J15 AD9N : H15 AD0P : H13 AD0N : G13
Hámarki til hámarks 1V FPGA-sértæk XADC inntaksrás
Hámarki til hámarks 1V Hámarki til hámarks 1V
FPGA-aðstoðuð XADC inntaksrás 9 (hægt að nota sem venjulegan IO)
FPGA-aðstoðuð XADC inntaksrás 0 (hægt að nota sem venjulegan IO)
Hluti 3.12: lyklar
AX7203 FPGA burðarborðið inniheldur tvo notendalykla KEY1~KEY2. Allir lyklar eru tengdir við venjulega IO FPGA. Lykillinn er virkur lágt. Þegar ýtt er á takkann mun IO inntak voltage af FPGA er lágt. Þegar enginn takki er ýtt á, mun IO inntak voltage af FPGA er hátt. Hringrás lykilhlutans er sýnd á mynd 3-12-1.
www.alinx.com
53 /
ARTIX-7 FPGA þróunarborð AX7203 notendahandbók
Mynd 3-12-1: lykill Skýringarmynd
Mynd 3-13-2: Tveir lyklar á burðarborðinu
lyklar Pin Assignment
Nettó nafn LYKILL1 LYKILL2
FPGA PIN J21 E13
Hluti 3.13: LED ljós
Það eru sjö rauðar ljósdíóðir á AX7203 FPGA burðarborðinu, þar af ein aflvísirinn (PWR), tveir eru USB Uart gagnamóttöku- og sendingarvísir og fjögur eru LED ljós notenda (LED1~LED4). Þegar kveikt er á spjaldinu mun rafmagnsvísirinn kvikna; Notanda LED1 ~ LED4 eru tengd við venjulega IO FPGA. Þegar IO binditage tengt við notendaljósið er stillt á lágt stigi, notendaljósið kviknar. Þegar tengdur IO voltage er stillt sem hátt, mun notendaljósið slokkna. The
www.alinx.com
54 /
ARTIX-7 FPGA þróunarborð AX7203 notendahandbók
skýringarmynd af vélbúnaðartengingu notanda LED er sýnd á mynd 3-13-1.
Mynd 3-13-1: Skýringarmynd notendaljósa
Mynd 3-13-2: Notendaljósdíóður á burðarborðinu
Pinnaúthlutun LED ljósa notenda
Merkisheiti LED1 LED2 LED3 LED4
FPGA PIN B13 C13 D14 D15
Hluti 3.14: Aflgjafi
Aflinntak binditage af AX7203 FPGA þróunarborðinu er DC12V. Þróunarspjaldið styður einnig afl frá PCIe tengi og styður beina aflgjafa frá ATX undirvagn aflgjafa (12V).
www.alinx.com
55 /
ARTIX-7 FPGA þróunarborð AX7203 notendahandbók
Mynd 3-14-1: Aflgjafaaðferð fyrir AX7203 FPGA borð FPGA burðarborðið breytir +12V voltage í +5V, +3.3V, +1.8V og +1.2V fjórhliða aflgjafa í gegnum 4-rása DC/DC aflgjafaflís MP1482. Að auki veitir +5V aflgjafinn á FPGA burðarborðinu afl til AC7100B FPGA kjarnaborðsins í gegnum milliborðstengið. Hönnun aflgjafa á stækkuninni er sýnd á mynd 3-14-2.
Mynd 3-14-2: Teiknimynd aflgjafa á burðarborðinu
www.alinx.com
56 /
ARTIX-7 FPGA þróunarborð AX7203 notendahandbók Mynd 3-14-3: Aflgjafarrás á burðarborðinu
www.alinx.com
57 /
Skjöl / auðlindir
 |
ALINX AX7203 FPGA þróunarráð [pdfNotendahandbók AX7203 FPGA þróunarráð, AX7203, FPGA þróunarráð, þróunarráð, stjórn |
