Плата распрацоўкі FPGA AX7203

Інфармацыя аб прадукце

Кіраўніцтва карыстальніка платы распрацоўкі FPGA ARTIX-7 AX7203

Версія	Вяртанне 1.2
Дата	2023-02-23
Адпусціце	Рэйчел Чжоу
Апісанне	Першы выпуск

Частка 1: Увядзенне ў плату распрацоўкі FPGA

Плата распрацоўкі AX7203 FPGA - гэта асноўная плата + носьбіт
дошчачная платформа, якая дазваляе зручна другаснае развіццё
з дапамогай асноўнай платы. Ён выкарыстоўвае высакахуткасную міжплату
раз'ём паміж асноўнай платай і апорнай платай.

Носьбітная плата AX7203 забяспечвае розныя перыферыйныя інтэрфейсы,
у тым ліку:

• 1 інтэрфейс PCIex4
• 2 гігабітныя інтэрфейсы Ethernet
• 1 інтэрфейс выхаду HDMI
• 1 інтэрфейс HDMI Input
• 1 інтэрфейс Uart
• 1 Слот для SD-карты
• Інтэрфейс раздыма XADC (не ўсталяваны па змаўчанні)
• 2-канальны 40-кантактны раз'ём пашырэння
• Адны ключы
• святлодыёд
• Схема EEPROM

Частка 2: Увядзенне ў асноўную плату AC7200

Асноўная плата AC7200 заснавана на ARTIX-7 серыі XILINX 200T
AC7200-2FGG484I. Гэта высокапрадукцыйная асноўная плата, прыдатная для
высакахуткасная перадача дадзеных, апрацоўка відэамалюнкаў і
высакахуткасны збор дадзеных.

Асноўныя характарыстыкі асноўнай платы AC7200 ўключаюць:

• Дзве часткі мікрасхем DDR41 MT256J16M125HA-3 ад MICRON з
  ёмістасцю 4 Гбіт кожны, забяспечваючы 32-бітную шырыню даных да
  Прапускная здольнасць даных для чытання/запісу 25 Гб паміж FPGA і DDR3.
• 180 стандартных партоў IO з узроўнем 3.3 В
• 15 стандартных партоў IO з узроўнем 1.5 В
• 4 пары высакахуткасных дыферэнцыяльных сігналаў GTP RX/TX
• Роўная даўжыня і дыферэнцыяльная апрацоўка маршрутызацыі паміж
  Мікрасхема FPGA і інтэрфейс
• Кампактны памер 45*55 (мм)

Інструкцыя па ўжыванні прадукту

Каб выкарыстоўваць плату распрацоўкі ARTIX-7 FPGA AX7203, выканайце наступныя дзеянні
крокі:

1. Злучыце асноўную плату і апорную плату з дапамогай высакахуткаснага
   межплатный раз'ём.
2. Пры неабходнасці ўсталюйце інтэрфейс XADC з дапамогай прадастаўленага
   раз'ём.
3. Падключыце любыя патрэбныя перыферыйныя прылады да даступных інтэрфейсаў на
   апорная плата, напрыклад прылады PCIex4, Gigabit Ethernet
   прылад, прылад HDMI, прылад Uart, SD-карт або знешніх
   загалоўкі пашырэння.
4. Уключыце плату распрацоўкі з дапамогай адпаведнай магутнасці
   пастаўкі.

Плата распрацоўкі ARTIX-7 FPGA
AX7203
Кіраўніцтва карыстальніка

Кіраўніцтва карыстальніка платы распрацоўкі FPGA ARTIX-7 AX7203
Запіс версіі

Версія Rev 1.2

Дата 2023-02-23

Рэліз Рэйчэл Чжоу

Апісанне First Release

www.alinx.com

2 / 57

Кіраўніцтва карыстальніка платы распрацоўкі FPGA ARTIX-7 AX7203
Змест
Запіс версіі …………………………………………………………………………………2 Частка 1: Увядзенне ў плату распрацоўкі FPGA ……………………… …………… 6 Частка 2: Уводзіны ў асноўную плату AC7200 ……………………………………………..9
Частка 2.1: Мікрасхема FPGA …………………………………………………………………… 10 Частка 2.2: Актыўны дыферэнцыяльны крышталь …………………………………… …………..12 Частка 2.3: тактавая частата актыўнага дыферэнцыяла 200 МГц ………………………………………12 Частка 2.4: Актыўны дыферэнцыяльны крышталь 148.5 МГц ……………………………….. 13 Частка 2.5: DDR3 DRAM ……………………………………………………………………15 Частка 2.6: Успышка QSPI ……………………………………………………………………19 Частка 2.7: Святлодыёдная падсветка на асноўнай плаце ……………………………………………. 21 Частка 2.8: Кнопка скіду ………………………………………………………………… 22 Частка 2.9: JTAG Інтэрфейс …………………………………………………………… 23 Частка 2.10: Інтэрфейс харчавання на асноўнай плаце ………………………………. 24 Частка 2.11: Раздымы ад платы да платы ………………………………………….. 25 Частка 2.12: Электрасілкаванне ………………………………………………… …………32 Частка 2.13: Схема структуры ……………………………………………………..33 Частка 3: Плата-носьбіт …………………………………………………………………………. 34 Частка 3.1: Апорная плата Уводзіны ……………………………………………… 34 Частка 3.2: Інтэрфейс Gigabit Ethernet ……………………………………………… 35 Частка 3.3: Інтэрфейс PCIe x4 ………………………………………………………….. 38 Частка 3.4: Выхад HDMI інтэрфейс ………………………………………………….40 Частка 3.5: Уваходны інтэрфейс HDMI …………………………………………………………42 Частка 3.6: Слот для SD-карты ……………………………………………………………… 44 Частка 3.7: USB на паслядоўны порт …………………………………………………….45 Частка 3.8: EEPROM 24LC04 …………………………………………………………. 47 Частка 3.9: Загаловак пашырэння ………………………………………………………… 48 Частка 3.10: JTAG Інтэрфейс ……………………………………………………………. 51

www.alinx.com

3 / 57

Кіраўніцтва карыстальніка платы распрацоўкі FPGA ARTIX-7 AX7203
Частка 3.11: інтэрфейс XADC (не ўсталяваны па змаўчанні) …………………….. 52 Частка 3.12: клавішы ………………………………………………………………… …………53 Частка 3.13: Святлодыёдны святло …………………………………………………………………………………………………………………………………………………………………… ……………………………………54

www.alinx.com

4 / 57

Кіраўніцтва карыстальніка платы распрацоўкі FPGA ARTIX-7 AX7203
Гэтая платформа распрацоўкі ARTIX-7 FPGA (модуль: AX7203) выкарыстоўвае рэжым асноўнай платы + апорнай платы, які зручны для карыстальнікаў пры выкарыстанні асноўнай платы для другаснай распрацоўкі.
У канструкцыі апорнай платы мы пашырылі мноства інтэрфейсаў для карыстальнікаў, такіх як 1 інтэрфейс PCIex4, 2 інтэрфейсы Gigabit Ethernet, 1 інтэрфейс HDMI Output, 1 інтэрфейс HDMI Input, інтэрфейс Uart, слот для SD-карты і г. д. Ён адпавядае патрабаванням карыстальнікаў для высакахуткаснага абмену дадзенымі PCIe, апрацоўкі перадачы відэа і прамысловага кіравання. Гэта «ўніверсальная» платформа распрацоўкі ARTIX-7 FPGA. Гэта забяспечвае магчымасць для высакахуткаснай перадачы відэа, папярэдняй праверкі і пасля прымянення сеткавай і валаконнай сувязі і апрацоўкі даных. Гэты прадукт вельмі падыходзіць для студэнтаў, інжынераў і іншых груп, якія займаюцца распрацоўкай ARTIX-7FPGA.

www.alinx.com

5 / 57

Кіраўніцтва карыстальніка платы распрацоўкі FPGA ARTIX-7 AX7203
Частка 1: Увядзенне ў плату распрацоўкі FPGA
Уся структура распрацоўчай платы AX7203 FPGA атрымала ў спадчыну ад нашай паслядоўнай мадэлі асноўнай платы + апорнай платы. Паміж асноўнай платай і апорнай платай выкарыстоўваецца высакахуткасны міжплатны раз'ём.
Асноўная плата ў асноўным складаецца з FPGA + 2 DDR3 + QSPI FLASH, якая бярэ на сябе функцыі высакахуткаснай апрацоўкі і захоўвання даных FPGA, высакахуткаснага чытання і запісу даных паміж FPGA і двума DDR3, шырыня даных складае 32 біта, а прапускная здольнасць усёй сістэмы - да 25 Гб. /s(800M*32bit); Ёмістасць дзвюх памятак DDR3 складае да 8 Гбіт, што задавальняе патрэбу ў вялікіх буферах падчас апрацоўкі даных. Выбраная FPGA - гэта чып XC7A200T серыі ARTIX-7 кампаніі XILINX у корпусе BGA 484. Частата сувязі паміж XC7A200T і DDR3 дасягае 400 МГц, а хуткасць перадачы дадзеных - 800 МГц, што цалкам адпавядае патрэбам высакахуткаснай шматканальнай апрацоўкі дадзеных. Акрамя таго, XC7A200T FPGA мае чатыры высакахуткасных прыёмаперадатчыка GTP са хуткасцю да 6.6 Гбіт/с на канал, што робіць яго ідэальным для валаконна-аптычнай сувязі і перадачы дадзеных PCIe.
Носьбітная плата AX7203 пашырае свой багаты перыферыйны інтэрфейс, у тым ліку 1 інтэрфейс PCIex4, 2 інтэрфейсы Gigabit Ethernet, 1 інтэрфейс HDMI Output, 1 інтэрфейс HDMI Input, 1 інтэрфейс Uart, 1 слот для SD-карты, інтэрфейс раздыма XADC, 2-баковае 40-кантактнае пашырэнне загаловак, некаторыя клавішы, святлодыёд і схема EEPROM.

www.alinx.com

6 / 57

Кіраўніцтва карыстальніка платы распрацоўкі FPGA ARTIX-7 AX7203

Малюнак 1-1-1: Прынцыповая дыяграма AX7203 На гэтай схеме вы можаце ўбачыць інтэрфейсы і функцыі, якія змяшчае плата распрацоўкі FPGA AX7203: Асноўная плата FPGA Artix-7
Асноўная плата складаецца з XC7A200T + 8 Гб DDR3 + 128 Мб QSPI FLASH. Ёсць два высокадакладных дыферэнцыяльных крышталя Sitime LVDS, адзін на 200 МГц, а другі на 125 МГц, якія забяспечваюць стабільны тактавы сігнал для сістэм FPGA і модуляў GTP. 1-канальны інтэрфейс PCIe x4 Падтрымлівае стандарт PCI Express 2.0, забяспечвае высакахуткасны інтэрфейс перадачы даных PCIe x4, аднаканальную хуткасць перадачы да 5 ГБод 2-канальны інтэрфейс Gigabit Ethernet Інтэрфейс RJ-45 Чып інтэрфейсу Gigabit Ethernet выкарыстоўвае мікрасхему KSZ9031RNX Ethernet PHY Micrel прадастаўляць паслугі сеткавай сувязі карыстальнікам.

www.alinx.com

7 / 57

Кіраўніцтва карыстальніка платы распрацоўкі FPGA ARTIX-7 AX7203
Мікрасхема KSZ9031RNX падтрымлівае хуткасць перадачы па сетцы 10/100/1000 Мбіт/с; поўны дуплекс і адаптыўны. 1-канальны выхадны інтэрфейс HDMI. Чып для кадавання SIL9134 HDMI ад Silion Image выбраны для падтрымкі вываду да 1080P@60 Гц і 3D-вываду. 1-канальны інтэрфейс HDMI Input Выбраны чып-дэкодэр SIL9013 HDMI ад Silion Image, які падтрымлівае ўваход да 1080P@60Hz і падтрымлівае вывад дадзеных у розных фарматах. 1-канальны інтэрфейс Uart - USB 1 інтэрфейс Uart - USB для сувязі з кампутарам для адладкі карыстальнікам. Мікрасхема паслядоўнага порта - гэта мікрасхема USB-UAR ад Silicon Labs CP2102GM, а інтэрфейс USB - гэта інтэрфейс MINI USB. Трымальнік карты Micro SD 1-партовы трымальнік карты Micro SD, падтрымлівае рэжым SD і рэжым SPI EEPROM Убудаваны інтэрфейс IIC EEPROM 24LC04 2-кантактны 40-кантактны порт пашырэння 2-кантактны 40-кантактны порт пашырэння з крокам 2.54 мм можа падключацца да розных ALINX модулі (бінакулярная камера, TFT LCD экран, высакахуткасны модуль AD і інш.). Порт пашырэння змяшчае 1-канальны блок сілкавання 5 В, 2-канальны блок сілкавання 3.3 В, 3-канальнае зазямленне, 34 порта ўводу-выводу. ДжTAG Інтэрфейс A 10-кантактны стандарт J з інтэрвалам 0.1 цаліTAG парты для загрузкі і адладкі праграмы FPGA. ключы 2 ключа; 1 клавіша скіду (на асноўнай плаце) Святлодыёдны індыкатар 5 карыстальніцкіх святлодыёдаў (1 на асноўнай плаце і 4 на апорнай плаце)

www.alinx.com

8 / 57

Кіраўніцтва карыстальніка платы распрацоўкі FPGA ARTIX-7 AX7203
Частка 2: Увядзенне ў асноўную плату AC7200
AC7200 (мадэль асноўнай платы, тое ж самае ніжэй) Асноўная плата FPGA, яна заснавана на XILINX ARTIX-7 серыі 200T AC7200-2FGG484I. Гэта высокапрадукцыйная асноўная плата з высокай хуткасцю, высокай прапускной здольнасцю і вялікай ёмістасцю. Ён падыходзіць для высакахуткаснай перадачы дадзеных, апрацоўкі відэамалюнкаў, высакахуткаснага збору даных і г.д.
Гэтая асноўная плата AC7200 выкарыстоўвае дзве часткі чыпа DDR41 MT256J16M125HA-3 ад MICRON, кожная DDR мае ёмістасць 4 Гбіт; два чыпа DDR аб'яднаны ў 32-бітную шырыню шырыні дадзеных, а паласа прапускання дадзеных для чытання/запісу паміж FPGA і DDR3 складае да 25 Гб; такая канфігурацыя можа задаволіць патрэбы апрацоўкі дадзеных з высокай прапускной здольнасцю.
Асноўная плата AC7200 пашырае 180 стандартных партоў уводу-выводу з узроўнем 3.3 В, 15 стандартных партоў уводу-выводу з узроўнем 1.5 В і 4 пары высакахуткасных дыферэнцыяльных сігналаў GTP RX/TX. Для карыстальнікаў, якім патрабуецца шмат уводу-вываду, гэтая базавая плата стане добрым выбарам. Больш за тое, маршрут паміж чыпам FPGA і інтэрфейсам мае аднолькавую даўжыню і дыферэнцыяльную апрацоўку, а памер асноўнай платы складае ўсяго 45*55 (мм), што вельмі падыходзіць для другаснай распрацоўкі.

www.alinx.com

9 / 57

Плата распрацоўкі ARTIX-7 FPGA AX7203 Кіраўніцтва карыстальніка Асноўная плата AC7200 (спераду) View)

Асноўная плата AC7200 (ззаду View)
Частка 2.1: мікрасхема FPGA
Як згадвалася вышэй, мы выкарыстоўваем мадэль FPGA AC7200-2FGG484I, якая належыць да серыі Artix-7 Xilinx. Катэгорыя хуткасці - 2, а тэмпература - прамысловая. Гэтая мадэль уяўляе сабой пакет FGG484 з 484 кантактамі. Правілы наймення мікрасхем Xilinx ARTIX-7 FPGA, як паказана ніжэй

Вызначэнне канкрэтнай мадэлі чыпа серыі ARTIX-7

www.alinx.com

10 /

Кіраўніцтва карыстальніка платы распрацоўкі FPGA ARTIX-7 AX7203

Чып FPGA на борце Асноўныя параметры чыпа FPGA AC7200 наступныя

Імя лагічных вочак
Кавалачкі CLB шлапакі Блок RAMkb DSP Кавалачкі
PCIe Gen2 XADC
Клас хуткасці прыёмаперадатчыка GTP
Тэмпературны клас

Удзельныя параметры 215360 33650 269200 13140 740 1
1 XADC, 12 біт, 1 Мбіт/с AD 4 GTP6.6 Гбіт/с макс. -2 Прамысловы

Сістэма сілкавання FPGA Artix-7 Крыніцы сілкавання FPGA: V, CCINT V, CCBRAM V, CCAUX VCCO, VMGTAVCC і V. MGTAVTT VCCINT - гэта штыфт блока харчавання ядра FPGA, які неабходна падключыць да 1.0 В; VCCBRAM - гэта кантакт блока сілкавання аператыўнай памяці блока FPGA, падключаецца да 1.0 В; VCCAUX - гэта кантакт дапаможнага крыніцы харчавання FPGA, падключэнне 1.8 В; VCCO - гэта выпtagе з

www.alinx.com

11 /

Кіраўніцтва карыстальніка платы распрацоўкі FPGA ARTIX-7 AX7203
кожны BANK FPGA, уключаючы BANK0, BANK13~16, BANK34~35. На асноўнай плаце AC7200 FPGA BANK34 і BANK35 неабходна падключыць да DDR3, аб.tagзлучэнне BANK складае 1.5 В, а абtage іншага БАНКА складае 3.3 В. VCCO BANK15 і BANK16 сілкуецца ад LDO і можа быць зменены шляхам замены мікрасхемы LDO. VMGTAVCC - гэта пастаўка абtage ўнутранага прыёмаперадатчыка GTP FPGA, падлучанага да 1.0 В; ВМГТАВТТ — спыненне тtage трансівера GTP, падлучанага да 1.2 В.
Сістэма Artix-7 FPGA патрабуе, каб паслядоўнасць уключэння забяспечвалася VCCINT, потым VCCBRAM, потым VCCAUX і, нарэшце, VCCO. Калі VCCINT і VCCBRAM маюць аднолькавы аб'ёмtage, яны могуць быць уключаны адначасова. Парадак улады оtages адваротнае. Паслядоўнасць уключэння трансівера GTP - VCCINT, потым VMGTAVCC, потым VMGTAVTT. Калі VCCINT і VMGTAVCC маюць аднолькавы аб'ёмtage, яны могуць быць уключаны адначасова. Паслядоўнасць адключэння харчавання якраз супрацьлеглая паслядоўнасці ўключэння.
Частка 2.2: Актыўны дыферэнцыяльны крышталь
Асноўная плата AC7200 абсталявана двума актыўнымі дыферэнцыяльнымі крышталямі Sitime, адзін з якіх 200 МГц, мадэль SiT9102-200.00 МГц, асноўны такт сістэмы для FPGA і выкарыстоўваецца для генерацыі тактавага сігналу DDR3; іншы - 125 МГц, мадэль - SiT9102 -125 МГц, уваход эталоннага тактавага сігналу для прыёмаперадатчыкаў GTP.
Частка 2.3: 200 МГц з актыўным дыферэнцыялам
G1 на малюнку 3-1 - гэта актыўны дыферэнцыяльны крышталь 200M, які забяспечвае крыніцу тактавага сігналу сістэмнай платы развіцця. Выхад крышталя падлучаны да глабальнага тактавага кантакту BANK34 MRCC (R4 і T4) FPGA. Гэты дыферэнцыяльны тактавы сігнал 200 МГц можна выкарыстоўваць для кіравання карыстальніцкай логікай у FPGA. Карыстальнікі могуць канфігураваць PLL і DCM ўнутры FPGA для генерацыі тактавых сігналаў розных частот.

www.alinx.com

12 /

Кіраўніцтва карыстальніка платы распрацоўкі FPGA ARTIX-7 AX7203

Схема крышталя з актыўным дыферэнцыялам 200 МГц

Актыўны дыферэнцыяльны крышталь 200 МГц на асноўнай плаце

Прызначэнне штыфта дыферэнцыяльнага тактавага сігналу 200 МГц
Назва сігналу SYS_CLK_P SYS_CLK_N

FPGA PIN R4 T4

Частка 2.4: 148.5 МГц актыўны дыферэнцыяльны крышталь
G2 - гэта актыўны дыферэнцыяльны крышталь 148.5 МГц, які з'яўляецца эталонным уваходным тактавым сігналам, які падаецца модулю GTP у FPGA. Выхад крышталя падлучаны да тактавых кантактаў GTP BANK216 MGTREFCLK0P (F6) і MGTREFCLK0N (E6) FPGA.

www.alinx.com

13 /

Кіраўніцтва карыстальніка платы распрацоўкі FPGA ARTIX-7 AX7203

Схема крышталя з актыўным дыферэнцыялам 148.5 МГц

Актыўны дыферэнцыяльны крышталь 1148.5 МГц на асноўнай плаце

Прызначэнне штыфта дыферэнцыяльнага тактавага сігналу 125 МГц

Імя сеткі

PIN-код FPGA

MGT_CLK0_P

F6

MGT_CLK0_N

E6

www.alinx.com

14 /

Кіраўніцтва карыстальніка платы распрацоўкі FPGA ARTIX-7 AX7203

Частка 2.5: DDR3 DRAM

Асноўная плата FPGA AC7200 абсталявана двума мікрасхемамі Micron 4Gbit (512MB) DDR3, мадэль MT41J256M16HA-125 (сумяшчальная з MT41K256M16HA-125). DDR3 SDRAM мае максімальную працоўную хуткасць 800 МГц (хуткасць перадачы дадзеных 1600 Мбіт/с). Сістэма памяці DDR3 непасрэдна падключана да інтэрфейсу памяці BANK 34 і BANK35 FPGA. Канкрэтная канфігурацыя DDR3 SDRAM паказана ў табліцы 4-1.

Нумар біта U5,U6

Мадэль чыпа MT41J256M16HA-125

Ёмістасць 256M x 16bit

Завод Micron

Канфігурацыя DDR3 SDRAM

Апаратная канструкцыя DDR3 патрабуе строгага ўліку цэласнасці сігналу. Мы ў поўнай меры ўлічылі адпаведны супраціў рэзістара/выводу, кантроль імпедансу трасы і кантроль даўжыні трасы пры распрацоўцы схемы і друкаванай платы, каб забяспечыць высокую хуткасць і стабільную працу DDR3.

Схема DDR3 DRAM

www.alinx.com

15 /

Кіраўніцтва карыстальніка платы распрацоўкі FPGA ARTIX-7 AX7203

DDR3 на асноўнай плаце

Прызначэнне кантактаў DDR3 DRAM:

Імя сеткі

Імя PIN-кода FPGA

DDR3_DQS0_P

IO_L3P_T0_DQS_AD5P_35

DDR3_DQS0_N DDR3_DQS1_P DDR3_DQS1_N DDR3_DQS2_P DDR3_DQS2_N DDR3_DQS3_P DDR3_DQS3_N
DDR3_DQ[0] DDR3_DQ [1] DDR3_DQ [2] DDR3_DQ [3] DDR3_DQ [4] DDR3_DQ [5]

IO_L3N_T0_DQS_AD5N_35 IO_L9P_T1_DQS_AD7P_35 IO_L9N_T1_DQS_AD7N_35
IO_L15P_T2_DQS_35 IO_L15N_T2_DQS_35 IO_L21P_T3_DQS_35 IO_L21N_T3_DQS_35 IO_L2P_T0_AD12P_35 IO_L5P_T0_AD13P_35 IO_L1N_T0_AD4N_35
IO_L6P_T0_35 IO_L2N_T0_AD12N_35 IO_L5N_T0_AD13N_35

www.alinx.com

FPGA P/N E1 D1 K2 J2 M1 L1 P5 P4 C2 G1 A1 F3 B2 F1
16 /

Кіраўніцтва карыстальніка платы распрацоўкі FPGA ARTIX-7 AX7203

DDR3_DQ [6]

IO_L1P_T0_AD4P_35

B1

DDR3_DQ [7]

IO_L4P_T0_35

E2

DDR3_DQ [8]

IO_L11P_T1_SRCC_35

H3

DDR3_DQ [9]

IO_L11N_T1_SRCC_35

G3

DDR3_DQ [10]

IO_L8P_T1_AD14P_35

H2

DDR3_DQ [11]

IO_L10N_T1_AD15N_35

H5

DDR3_DQ [12]

IO_L7N_T1_AD6N_35

J1

DDR3_DQ [13]

IO_L10P_T1_AD15P_35

J5

DDR3_DQ [14]

IO_L7P_T1_AD6P_35

K1

DDR3_DQ [15]

IO_L12P_T1_MRCC_35

H4

DDR3_DQ [16]

IO_L18N_T2_35

L4

DDR3_DQ [17]

IO_L16P_T2_35

M3

DDR3_DQ [18]

IO_L14P_T2_SRCC_35

L3

DDR3_DQ [19]

IO_L17N_T2_35

J6

DDR3_DQ [20]

IO_L14N_T2_SRCC_35

K3

DDR3_DQ [21]

IO_L17P_T2_35

K6

DDR3_DQ [22]

IO_L13N_T2_MRCC_35

J4

DDR3_DQ [23]

IO_L18P_T2_35

L5

DDR3_DQ [24]

IO_L20N_T3_35

P1

DDR3_DQ [25]

IO_L19P_T3_35

N4

DDR3_DQ [26]

IO_L20P_T3_35

R1

DDR3_DQ [27]

IO_L22N_T3_35

N2

DDR3_DQ [28]

IO_L23P_T3_35

M6

DDR3_DQ [29]

IO_L24N_T3_35

N5

DDR3_DQ [30]

IO_L24P_T3_35

P6

DDR3_DQ [31]

IO_L22P_T3_35

P2

DDR3_DM0

IO_L4N_T0_35

D2

DDR3_DM1

IO_L8N_T1_AD14N_35

G2

DDR3_DM2

IO_L16N_T2_35

M2

DDR3_DM3

IO_L23N_T3_35

M5

DDR3_A[0]

IO_L11N_T1_SRCC_34

АА4

DDR3_A[1]

IO_L8N_T1_34

АВ2

DDR3_A[2]

IO_L10P_T1_34

АА5

DDR3_A[3]

IO_L10N_T1_34

АВ5

DDR3_A[4]

IO_L7N_T1_34

АВ1

DDR3_A[5]

IO_L6P_T0_34

U3

www.alinx.com

17 /

Кіраўніцтва карыстальніка платы распрацоўкі FPGA ARTIX-7 AX7203

DDR3_A[6] DDR3_A[7] DDR3_A[8] DDR3_A[9] DDR3_A[10] DDR3_A[11] DDR3_A[12] DDR3_A[13] DDR3_A[14] DDR3_BA[0] DDR3_BA[1] DDR3_BA[2] DDR3_S0 DDR3_RAS DDR3_CAS DDR3_WE DDR3_ODT DDR3_RESET DDR3_CLK_P DDR3_CLK_N DDR3_CKE

IO_L5P_T0_34 IO_L1P_T0_34 IO_L2N_T0_34 IO_L2P_T0_34 IO_L5N_T0_34 IO_L4P_T0_34 IO_L4N_T0_34 IO_L1N_T0_34 IO_L6N_T0_VREF_34 IO_L9N_T1_DQS_34 IO_L9P_T1_DQS_34 IO_L11P_T1_SRCC_34 IO_L8P_T1_34 IO_L12P_T1_MRCC_34 IO_L12N_T1_MRCC_34 IO_L7P_T1_34 IO_L14N_T2_SRCC_34 IO_L15P_T2_DQS_34 IO_L3P_T0_DQS_34 IO_L3N_T0_DQS_34 IO_L14P_T2_SRCC_34

W1 T1 V2 U2 Y1 W2 Y2 U1 V3 AA3 Y3 Y4 AB3 V4 W4 AA1 U5 W6 R3 R2 T5

www.alinx.com

18 /

Кіраўніцтва карыстальніка платы распрацоўкі FPGA ARTIX-7 AX7203

Частка 2.6: QSPI Flash

Асноўная плата FPGA AC7200 абсталявана адной флэш-памяццю QSPI 128 Мбіт, а мадэль - W25Q256FVEI, якая выкарыстоўвае 3.3 В CMOS voltagе стандарт. Дзякуючы энерганезалежнай прыродзе QSPI FLASH, яе можна выкарыстоўваць у якасці загрузачнай прылады для захавання вобраза загрузкі сістэмы. Гэтыя выявы ў асноўным уключаюць біт FPGA files, код прыкладання ARM, код асноўнага прыкладання і іншыя дадзеныя карыстальніка fileс. Паказаны канкрэтныя мадэлі і звязаныя з імі параметры QSPI FLASH.

Пазіцыя U8

Мадэль N25Q128

Ёмістасць 128M Bit

Фабрыка Numonyx

Спецыфікацыя QSPI FLASH
QSPI FLASH падключаецца да спецыяльных кантактаў BANK0 і BANK14 мікрасхемы FPGA. Вывад тактавага сігналу падлучаны да CCLK0 BANK0, а іншыя сігналы выбару даных і мікрасхемы падключаюцца да вывадаў D00~D03 і FCS BANK14 адпаведна. Паказвае апаратнае злучэнне QSPI Flash.

QSPI Flash Schematic QSPI Flash прызначэнні кантактаў:

www.alinx.com

19 /

Кіраўніцтва карыстальніка платы распрацоўкі FPGA ARTIX-7 AX7203

Імя сеткі QSPI_CLK QSPI_CS QSPI_DQ0 QSPI_DQ1 QSPI_DQ2 QSPI_DQ3

Імя PIN-кода FPGA CCLK_0
IO_L6P_T0_FCS_B_14 IO_L1P_T0_D00_MOSI_14 IO_L1N_T0_D01_DIN_14
IO_L2P_T0_D02_14 IO_L2N_T0_D03_14

FPGA P/N L12 T19 P22 R22 P21 R21

QSPI на асноўнай дошцы

www.alinx.com

20 /

Кіраўніцтва карыстальніка платы распрацоўкі FPGA ARTIX-7 AX7203
Частка 2.7: Святлодыёдная падсветка на асноўнай плаце
На асноўнай плаце AC3 FPGA ёсць 7200 чырвоныя святлодыёдныя лямпы, адна з якіх з'яўляецца індыкатарам сілкавання (PWR), адна - святлодыёдам канфігурацыі (ГАТОВА), а адна - святлодыёдам карыстальніка. Калі асноўная плата падключана, індыкатар харчавання загарыцца; калі FPGA наладжаны, святлодыёд канфігурацыі загарыцца. Карыстальніцкі святлодыёдны ліхтар падлучаны да ўваходу ўводу-вываду BANK34, карыстальнік можа кіраваць уключэннем і выключэннем святла з дапамогай праграмы. Калі IO voltage, падлучаны да індыкатара карыстальніка, высокі, святлодыёд карыстальніка не гарыць. Калі злучэнне IO voltage нізкі, святлодыёд карыстальніка будзе гарэць. Прынцыповая схема апаратнага падлучэння святлодыёднага свяцільні паказана:

Схема святлодыёдаў на асноўнай плаце

Святлодыёдныя ліхтары на асноўнай плаце Карыстальніцкія святлодыёды Прызначэнне штыфта

Назва сігналу LED1

Імя штыфта FPGA IO_L15N_T2_DQS_34

Нумар штыфта FPGA W5

Апісанне LED карыстальніка

www.alinx.com

21 /

Кіраўніцтва карыстальніка платы распрацоўкі FPGA ARTIX-7 AX7203
Частка 2.8: Кнопка скіду
На асноўнай плаце AC7200 FPGA ёсць кнопка скіду. Кнопка скіду падлучана да звычайнага ўваходу ўводу-выводу BANK34 мікрасхемы FPGA. Карыстальнік можа выкарыстоўваць гэтую кнопку скіду для ініцыялізацыі праграмы FPGA. Пры націску кнопкі ў канструкцыі сігнал Voltage на ўваходзе ў IO нізкі, і сігнал скіду сапраўдны; калі кнопка не націснутая, сігнал на ўваходзе ў IO высокі. Паказана прынцыповая схема падлучэння кнопкі скіду:

Схема кнопкі скіду

Кнопка скіду на асноўнай плаце Прызначэнне штыфта кнопкі скіду

Назва сігналу RESET_N

Назва PIN-кода ZYNQ IO_L17N_T2_34

Нумар PIN-кода ZYNQ T6

Апісанне Скід сістэмы FPGA

www.alinx.com

22 /

Кіраўніцтва карыстальніка платы распрацоўкі FPGA ARTIX-7 AX7203
Частка 2.9: ДжTAG Інтэрфейс
ДжTAG тэставы раз'ём J1 зарэзерваваны на асноўнай плаце AC7200 для JTAG загрузка і адладка, калі асноўная плата выкарыстоўваецца асобна. Малюнак з'яўляецца схематычнай часткай ДжTAG порт, які ўключае TMS, TDI, TDO, TCK. , GND, +3.3 В гэтыя шэсць сігналаў.

JTAG Схема інтэрфейсу JTAG інтэрфейс J1 на асноўнай плаце FPGA AC7200 выкарыстоўвае 6-кантактнае аднарадковае выпрабавальнае адтуліну з крокам 2.54 мм. Калі вам трэба выкарыстоўваць JTAG для адладкі злучэння на асноўнай плаце неабходна прылітаваць 6-кантактны аднарадковы штырьковый раз'ём. паказвае ДжTAG інтэрфейс J1 на асноўнай плаце FPGA AC7200.
JTAG Інтэрфейс на Core Board

www.alinx.com

23 /

Кіраўніцтва карыстальніка платы распрацоўкі FPGA ARTIX-7 AX7203
Частка 2.10: Інтэрфейс харчавання на асноўнай плаце
Для таго, каб асноўная плата AC7200 FPGA працавала асобна, асноўная плата зарэзервавана з 2PIN-інтэрфейсам харчавання (J3). Калі карыстальнік падае сілкаванне на асноўную плату праз 2PIN-інтэрфейс сілкавання (J3), яна не можа харчавацца праз апорную плату. У адваротным выпадку можа адбыцца цяперашні канфлікт.
Інтэрфейс харчавання на асноўнай плаце

www.alinx.com

24 /

Кіраўніцтва карыстальніка платы распрацоўкі FPGA ARTIX-7 AX7203
Частка 2.11: Раздымы «плата-плата».
Асноўная плата мае ў агульнай складанасці чатыры высакахуткасныя раздымы плата-плата. Асноўная плата выкарыстоўвае чатыры 80-кантактныя міжплатныя раздымы для падлучэння да апорнай платы. Порт уводу-выводу FPGA злучаны з чатырма раздымамі з дапамогай дыферэнцыяльнай маршрутызацыі. Адлегласць паміж кантактамі раздымаў складае 0.5 мм, устаўце ў раздымы платы на плаце-носьбіце для высакахуткаснай перадачы дадзеных.
Асноўная плата мае ў агульнай складанасці чатыры высакахуткасныя раздымы плата-плата. Асноўная плата выкарыстоўвае чатыры 80-кантактныя міжплатныя раздымы для падлучэння да апорнай платы. Порт уводу-выводу FPGA злучаны з чатырма раздымамі з дапамогай дыферэнцыяльнай маршрутызацыі. Адлегласць паміж кантактамі раздымаў складае 0.5 мм, устаўце ў раздымы платы на плаце-носьбіце для высакахуткаснай перадачы дадзеных.

Раздымы «плата-плата» CON1 80-кантактныя раздымы «плата-плата» CON1, якія выкарыстоўваюцца для злучэння
з крыніцай сілкавання VCCIN (+5 В) і зазямленнем на плаце-носьбіце пашырыце нармальны IO FPGA. Тут варта адзначыць, што 15 кантактаў CON1 падключаны да порта ўводу-выводу BANK34, таму што злучэнне BANK34 падключана да DDR3. Таму выпtagСтандарт усіх IO гэтага BANK34 складае 1.5 В. Прызначэнне кантактаў раздыма платы CON1

CON1 Pin1 PIN3 PIN5 PIN7 PIN9

Назва сігналу
VCCIN VCCIN VCCIN VCCIN GND

FPGA Pin Voltage ўзровень

–

+5В

–

+5В

–

+5В

–

+5В

–

зямля

CON1 Pin2 PIN4 PIN6 PIN8 PIN10

Назва сігналу
ВЦЦІН ВЦЦІН ВЦЦІН ВЦЦІН
GND

FPGA Pin Voltage ўзровень

–

+5В

–

+5В

–

+5В

–

+5В

–

зямля

www.alinx.com

25 /

Кіраўніцтва карыстальніка платы распрацоўкі FPGA ARTIX-7 AX7203

PIN11 PIN13 PIN15 PIN17 PIN19 PIN21 PIN23 PIN25 PIN27 PIN29 PIN31 PIN33 PIN35 PIN37 PIN39 PIN41 PIN43 PIN45 PIN47 PIN49 PIN51 PIN53 PIN55 PIN57 PIN59 PIN61 PIN63 PIN65 PIN67 PIN69 PIN71

NC NC NC GND B13_L5_P B13_L5_N B13_L7_P B13_L7_P GND B13_L3_P B13_L3_N B34_L23_P B34_L23_N GND B34_L18_N B34_L18_P B34_L19_P B34_L19_N GND XADC_V N XADC_VP NC NC GND B16_L1_N B16_L1_P B16_L4_N B16_L4_P GND B16_L6_N

Y13 AA14 AB11 AB12 AA13 AB13 Y8 Y7 AA6 Y6 V7 W7 M9 L10 F14 F13 E14 E13 D15

Зазямленне 3.3 В 3.3 В 3.3 В 3.3 В Зазямленне 3.3 В 3.3 В 1.5 В 1.5 В Зазямленне 1.5 В 1.5 В 1.5 В 1.5 В Зазямленне АЦП АЦП Зазямленне 3.3 В 3.3 В 3.3 В 3.3 В Зазямленне 3.3 В

PIN12 PIN14 PIN16 PIN18 PIN20 PIN22 PIN24 PIN26 PIN28 PIN30 PIN32 PIN34 PIN36 PIN38 PIN40 PIN42 PIN44 PIN46 PIN48 PIN50 PIN52 PIN54 PIN56 PIN58 PIN60 PIN62 PIN64 PIN66 PIN68 PIN70 PIN72

NC NC B13_L4_P B13_L4_N GND B13_L1_P B13_L1_N B13_L2_P B13_L2_N GND B13_L6_P B13_L6_N B34_L20_P B34_L20_N GND B34_L21_N B34_L21_P B34_L22_P B34_ L22_N GND NC B34_L25 B34_L24_P B34_L24_N GND NC NC NC NC GND NC

AA15 AB15 Y16 AA16 AB16 AB17 W14 Y14 AB7 AB6 V8 V9 AA8 AB8 –

3.3 В 3.3 В зазямленне 3.3 В 3.3 В 3.3 В 3.3 В зазямленне 3.3 В 3.3 В 1.5 В 1.5 В зазямленне 1.5 В 1.5 В 1.5 В 1.5 В зазямленне

U7

1.5В

W9

1.5В

Y9

1.5В

–

зямля

–

–

–

–

–

–

–

–

–

зямля

–

–

www.alinx.com

26 /

Кіраўніцтва карыстальніка платы распрацоўкі FPGA ARTIX-7 AX7203

Раздымы плата-плата CON2 80-кантактны раз'ём для злучэння CON2 выкарыстоўваецца для пашырэння звычайнага
IO BANK13 і BANK14 FPGA. ВыпtagСтандарты абодвух БАНКАЎ - 3.3В. Прызначэнне кантактаў раздыма платы CON2

Штыфт CON1

Назва сігналу

PIN1 B13_L16_P

PIN3 B13_L16_N

PIN5 B13_L15_P

PIN7 B13_L15_N

ПІН9

GND

PIN11 B13_L13_P

PIN13 B13_L13_N

PIN15 B13_L12_P

PIN17 B13_L12_N

ПІН19

GND

PIN21 B13_L11_P

PIN23 B13_L11_N

PIN25 B13_L10_P

PIN27 B13_L10_N

ПІН29

GND

PIN31 B13_L9_N

PIN33 B13_L9_P

PIN35 B13_L8_N

PIN37 B13_L8_P

ПІН39

GND

PIN41 B14_L11_N

PIN43 B14_L11_P

PIN45 B14_L14_N

PIN47 B14_L14_P

Вывод FPGA W15 W16 T14 T15 V13 V14 W11 W12 Y11 Y12 V10 W10 AA11 AA10 AB10 AA9 V20 U20 V19 V18

тtage Узровень 3.3 В 3.3 В 3.3 В 3.3 В зазямленне 3.3 В 3.3 В 3.3 В 3.3 В зазямленне 3.3 В 3.3 В 3.3 В 3.3 В зазямленне 3.3 В 3.3 В 3.3 В 3.3 В зазямленне 3.3 В 3.3 В 3.3 В 3.3 В

CON1 Pin2 PIN4 PIN6 PIN8 PIN10 PIN12 PIN14 PIN16 PIN18 PIN20 PIN22 PIN24 PIN26 PIN28 PIN30 PIN32 PIN34 PIN36 PIN38 PIN40 PIN42 PIN44 PIN46 PIN48

Назва сігналу
B14_L16_P B14_L16_N B13_L14_P B13_L14_N
GND B14_L10_P B14_L10_N B14_L8_N B14_L8_P
GND B14_L15_N B14_L15_P B14_L17_P B14_L17_N
GND B14_L6_N B13_IO0 B14_L7_N B14_L7_P
GND B14_L4_P B14_L4_N B14_L9_P B14_L9_N

FPGA Pin Voltage

Узровень

V17

3.3В

W17

3.3В

U15

3.3В

V15

3.3В

–

зямля

АВ21

3.3В

АВ22

3.3В

АА21

3.3В

АА20

3.3В

–

зямля

АВ20

3.3В

АА19

3.3В

АА18

3.3В

АВ18

3.3В

–

зямля

Т20

3.3В

Y17

3.3В

W22

3.3В

W21

3.3В

–

зямля

Т21

3.3В

U21

3.3В

Y21

3.3В

Y22

3.3В

www.alinx.com

27 /

Кіраўніцтва карыстальніка платы распрацоўкі FPGA ARTIX-7 AX7203

PIN49 PIN51 PIN53 PIN55 PIN57 PIN59 PIN61 PIN63 PIN65 PIN67 PIN69 PIN71 PIN73 PIN75 PIN77 PIN79

GND B14_L5_N B14_L5_P B14_L18_N B14_L18_P
GND B13_L17_P B13_L17_N B14_L21_N B14_L21_P
GND B14_L22_P B14_L22_N B14_L24_N B14_L24_P
B14_IO0

R19 P19 U18 U17
T16 U16 P17 N17
P15 R16 R17 P16 P20

Зазямленне 3.3 В 3.3 В 3.3 В 3.3 В Зазямленне 3.3 В 3.3 В 3.3 В 3.3 В Зазямленне 3.3 В 3.3 В 3.3 В 3.3 В 3.3 В

PIN50 PIN52 PIN54 PIN56 PIN58 PIN60 PIN62 PIN64 PIN66 PIN68 PIN70 PIN72 PIN74 PIN76 PIN78 PIN80

GND B14_L12_N B14_L12_P B14_L13_N B14_L13_P
GND B14_L3_N B14_L3_P B14_L20_N B14_L20_P
GND B14_L19_N B14_L19_P B14_L23_P B14_L23_N B14_IO25

W20 W19 Y19 Y18
V22 U22 T18 R18
R14 P14 N13 N14 N15

Зазямленне 3.3 В 3.3 В 3.3 В 3.3 В
Зазямленне 3.3 В 3.3 В 3.3 В 3.3 В
Зазямленне 3.3 В 3.3 В 3.3 В 3.3 В 3.3 В

Раздымы плата-плата CON3 80-кантактны раз'ём CON3 выкарыстоўваецца для пашырэння звычайнага ўводу-выводу
BANK15 і BANK16 FPGA. Акрамя таго, чатыры ДжTAG сігналы таксама падключаюцца да апорнай платы праз раз'ём CON3. ВыпtagСтандарты BANK15 і BANK16 можна наладзіць з дапамогай чыпа LDO. Па змаўчанні ўсталяваны LDO - 3.3 В. Калі вы хочаце вывесці іншыя стандартныя ўзроўні, вы можаце замяніць яго на прыдатны LDO. Прызначэнне кантактаў раздыма платы CON3

CON1 Pin1 PIN3 PIN5 PIN7

Назва сігналу
B15_IO0 B16_IO0 B15_L4_P B15_L4_N

Вывад FPGA J16 F15 G17 G18

тtage ўзровень

Штыфт CON1

3.3 В PIN2

3.3 В PIN4

3.3 В PIN6

3.3В

ПІН8

Назва сігналу
B15_IO25 B16_IO25 B16_L21_N B16_L21_P

FPGA Pin Voltage ўзровень

М17

3.3В

F21

3.3В

A21

3.3В

B21

3.3В

www.alinx.com

28 /

Кіраўніцтва карыстальніка платы распрацоўкі FPGA ARTIX-7 AX7203

PIN9 PIN11 PIN13 PIN15 PIN17 PIN19 PIN21 PIN23 PIN25 PIN27 PIN29 PIN31 PIN33 PIN35 PIN37 PIN39 PIN41 PIN43 PIN45 PIN47 PIN49 PIN51 PIN53 PIN55 PIN57 PIN59 PIN61 PIN63 PIN65 PIN67 PIN69 PIN71

GND B15_L2_P B15_L2_N B15_L12_P B15_L12_N
GND B15_L11_P B15_L11_N B15_L1_N B15_L1_P
GND B15_L5_P B15_L5_N B15_L3_N B15_L3_P
GND B15_L19_P B15_L19_N B15_L20_P B15_L20_N
GND B15_L14_P B15_L14_N B15_L21_P B15_L21_N
GND B15_L23_P B15_L23_N B15_L22_P B15_L22_N
GND B15_L24_P

G15 G16 J19 H19
J20 J21 G13 H13
J15 H15 H14 J14
K13 K14 M13 L13
L19 L20 K17 J17 L16 K16 L14 L15 M15

Зазямленне 3.3 В 3.3 В 3.3 В 3.3 В
Зазямленне 3.3 В 3.3 В 3.3 В 3.3 В
Зазямленне 3.3 В 3.3 В 3.3 В 3.3 В
Зазямленне 3.3 В 3.3 В 3.3 В 3.3 В
Зазямленне 3.3 В 3.3 В 3.3 В 3.3 В Зазямленне 3.3 В 3.3 В 3.3 В 3.3 В Зазямленне 3.3 В

PIN10 PIN12 PIN14 PIN16 PIN18 PIN20 PIN22 PIN24 PIN26 PIN28 PIN30 PIN32 PIN34 PIN36 PIN38 PIN40 PIN42 PIN44 PIN46 PIN48 PIN50 PIN52 PIN54 PIN56 PIN58 PIN60 PIN62 PIN64 PIN66 PIN68 PIN70 PIN72

GND B16_L23_P B16_L23_N B16_L22_P B16_L22_N
GND B16_L24_P B16_L24_N B15_L8_N B15_L8_P
GND B15_L7_N B15_L7_P B15_L9_P B15_L9_N
GND B15_L15_N B15_L15_P B15_L6_N B15_L6_P
GND B15_L13_N B15_L13_P B15_L10_P B15_L10_N
GND B15_L18_P B15_L18_N B15_L17_N B15_L17_P
GND B15_L16_P

E21 D21 E22 D22
G21 G22 G20 H20
H22 J22 K21 K22
M22 N22 H18 H17
K19 K18 M21 L21
N20 M20 N19 N18
М18

Зазямленне 3.3 В 3.3 В 3.3 В 3.3 В
Зазямленне 3.3 В 3.3 В 3.3 В 3.3 В
Зазямленне 3.3 В 3.3 В 3.3 В 3.3 В
Зазямленне 3.3 В 3.3 В 3.3 В 3.3 В
Зазямленне 3.3 В 3.3 В 3.3 В 3.3 В
Зазямленне 3.3 В 3.3 В 3.3 В 3.3 В
Зазямленне 3.3 В

www.alinx.com

29 /

Кіраўніцтва карыстальніка платы распрацоўкі FPGA ARTIX-7 AX7203

PIN73 B15_L24_N

М16

3.3В

PIN74 B15_L16_N

L18

3.3В

ПІН75

NC

–

ПІН76

NC

–

PIN77 FPGA_TCK

V12

3.3В

ПІН78

FPGA_TDI

R13

3.3В

PIN79 FPGA_TDO

U13

3.3В

PIN80 FPGA_TMS

Т13

3.3В

Раздымы «плата-плата» CON4 80-кантактны раз'ём CON4 выкарыстоўваецца для пашырэння звычайнага IO і GTP
высакахуткасныя дадзеныя і тактавыя сігналы FPGA BANK16. ВыпtagСтандарт порта ўводу-выводу BANK16 можна наладзіць з дапамогай чыпа LDO. Па змаўчанні ўсталяваны LDO - 3.3 В. Калі карыстальнік хоча вывесці іншыя стандартныя ўзроўні, яго можна замяніць прыдатным LDO. Высакахуткасныя дадзеныя і тактавыя сігналы GTP строга дыферэнцыяльна накіроўваюцца на асноўную плату. Лініі перадачы дадзеных маюць аднолькавую даўжыню і захоўваюцца з пэўным інтэрвалам, каб прадухіліць перашкоды сігналу. Прызначэнне кантактаў раздыма платы CON4

CON1 PIN1 PIN3 PIN5 PIN7 PIN9 PIN11 PIN13 PIN15 PIN17 PIN19 PIN21 PIN23 PIN25 PIN27 PIN29

Назва сігналу
NC NC

FPGA Pin Voltage ўзровень -
–

CON1 Pin NC NC

NC

–

NC

NC

–

NC

GND NC

–

Зазямленне PIN10

–

ПІН12

NC

–

ПІН14

GND

–

Зазямленне PIN16

MGT_TX3_P

D7 Дыферэнцыяльны PIN18

MGT_TX3_N

C7 Дыферэнцыял PIN20

GND

–

Зазямленне PIN22

MGT_RX3_P D9 Дыферэнцыял PIN24

MGT_RX3_N

C9 Дыферэнцыял PIN26

GND

– Зямля

ПІН28

MGT_TX1_P

D5 Дыферэнцыяльны PIN30

Назва сігналу FPGA Pin Voltage

Узровень

–

NC

–

NC

–

NC

–

NC

GND

–

зямля

MGT_TX2_P

Дыферэнцыял B6

MGT_TX2_N

Дыферэнцыял A6

GND

–

зямля

MGT_RX2_P

Дыферэнцыял B10

MGT_RX2_N

Дыферэнцыял A10

GND

–

зямля

MGT_TX0_P

Дыферэнцыял B4

MGT_TX0_N

Дыферэнцыял A4

GND

–

зямля

MGT_RX0_P

Дыферэнцыял B8

www.alinx.com

30 /

Кіраўніцтва карыстальніка платы распрацоўкі FPGA ARTIX-7 AX7203

PIN31 PIN33 PIN35 PIN37 PIN39 PIN41 PIN43 PIN45 PIN47 PIN49 PIN51 PIN53 PIN55 PIN57 PIN59 PIN61 PIN63 PIN65 PIN67 PIN69 PIN71 PIN73 PIN75 PIN77 PIN79

MGT_TX1_N GND
MGT_RX1_P MGT_RX1_N
GND B16_L5_P B16_L5_N B16_L7_P B16_L7_N
GND B16_L9_P B16_L9_N B16_L11_P B16_L11_N
GND B16_L13_P B16_L13_N B16_L15_P B16_L15_N
GND B16_L17_P B16_L17_N B16_L19_P B16_L19_N
NC

C5 D11 C11 E16 D16 B15 B16 A15 A16 B17 B18 C18 C19 F18 E18 A18 A19 D20 C20 –

Дыферэнцыяльнае зазямленне
Дыферэнцыял Дыферэнцыял
Зазямленне 3.3 В 3.3 В 3.3 В 3.3 В
Зазямленне 3.3 В 3.3 В 3.3 В 3.3 В Зазямленне 3.3 В 3.3 В 3.3 В 3.3 В Зазямленне 3.3 В 3.3 В 3.3 В 3.3 В

PIN32 PIN34 PIN36 PIN38 PIN40 PIN42 PIN44 PIN46 PIN48 PIN50 PIN52 PIN54 PIN56 PIN58 PIN60 PIN62 PIN64 PIN66 PIN68 PIN70 PIN72 PIN74 PIN76 PIN78 PIN80

MGT_RX0_N GND
MGT_CLK1_P MGT_CLK1_N
GND B16_L2_P B16_L2_N B16_L3_P B16_L3_N
GND B16_L10_P B16_L10_N B16_L12_P B16_L12_N
GND B16_L14_P B16_L14_N B16_L16_P B16_L16_N
GND B16_L18_P B16_L18_N B16_L20_P B16_L20_N
NC

Дыферэнцыял A8

–

зямля

Дыферэнцыял F10

Дыферэнцыял E10

–

зямля

F16

3.3В

E17

3.3В

C14

3.3В

C15

3.3В

–

зямля

A13

3.3В

A14

3.3В

D17

3.3В

C17

3.3В

–

зямля

E19

3.3В

D19

3.3В

B20

3.3В

A20

3.3В

–

зямля

F19

3.3В

F20

3.3В

C22

3.3В

B22

3.3В

–

www.alinx.com

31 /

Кіраўніцтва карыстальніка платы распрацоўкі FPGA ARTIX-7 AX7203
Частка 2.12: Электразабеспячэнне
Асноўная плата AC7200 FPGA сілкуецца ад пастаяннага току 5 В праз апорную плату, і яна сілкуецца ад інтэрфейсу J3, калі выкарыстоўваецца самастойна. Калі ласка, будзьце асцярожныя, каб не падаваць сілкаванне праз інтэрфейс J3 і апорную плату адначасова, каб пазбегнуць пашкоджання. Схема блока харчавання на плаце прадстаўлена ў.

Схема блока харчавання на асноўнай плаце

Плата распрацоўшчыка сілкуецца ад +5 В і пераўтворыцца ў +3.3 В, +1.5 В, +1.8 В, +1.0 В чатырохбаковае сілкаванне праз чатыры мікрасхемы DC/DC сілкавання TLV62130RGT. Выхадны ток можа складаць да 3А на канал. VCCIO генеруецца адным LDOSPX3819M5-3-3. VCCIO у асноўным забяспечвае харчаванне BANK15 і BANK16 FPGA. Карыстальнікі могуць змяніць IO BANK15,16 на іншы voltage стандартаў, замяніўшы іх чып LDO. 1.5 В Стварае VTT і VREF voltagпатрабуецца для DDR3 праз TPS51200 TI. Блок харчавання 1.8 В MGTAVTT MGTAVCC для прыёмаперадатчыка GTP генеруецца чыпам TPS74801 TI. Функцыі кожнага размеркавання магутнасці паказаны ў наступнай табліцы:

www.alinx.com

32 /

Кіраўніцтва карыстальніка платы распрацоўкі FPGA ARTIX-7 AX7203

Крыніца сілкавання +1.0В +1.8В +3.3В +1.5В
VREF,VTT(+0.75В) MVCCIP(+3.3В) MGTAVTT(+1.2В)
MGTVCCAUX (+1.8 В)

Функцыя FPGA Core Voltage FPGA дапаможны томtage, блок харчавання TPS74801 VCCIO Bank0, Bank13 і Bank14 FPGA, QSIP FLASH, Clock Crystal DDR3, Bank34 і Bank35 FPGA
DDR3 FPGA Bank15, Bank16 GTP Transiver Bank216 FPGA GTP Transceiver Bank216 FPGA

Паколькі крыніца сілкавання Artix-7 FPGA мае патрабаванне да паслядоўнасці ўключэння, у канструкцыі схемы мы распрацавалі ў адпаведнасці з патрабаваннямі сілкавання чыпа, і сілкаванне складае 1.0 В->1.8 В->(1.5 V, 3.3 В, VCCIO) і 1.0 В-> MGTAVCC -> MGTAVTT, схемная канструкцыя для забеспячэння нармальнай працы мікрасхемы.

Частка 2.13: Дыяграма структуры

www.alinx.com

33 /

Кіраўніцтва карыстальніка платы распрацоўкі FPGA ARTIX-7 AX7203
Частка 3: Апорная плата

Частка 3.1: Апорная плата Уводзіны
З папярэдняга ўвядзення функцыі вы можаце зразумець функцыю часткі апорнай платы
1-канальны інтэрфейс высакахуткаснай перадачы даных PCIe x4 2-канальны інтэрфейс 10/100M/1000M Ethernet RJ-45 1-канальны інтэрфейс відэаўваходу HDMI 1-канальны інтэрфейс выхаду відэа HDMI 1-канальны інтэрфейс сувязі USB Uart 1 слот для карты SD Інтэрфейс XADA 2-канальныя 40-кантактныя парты пашырэння EEPROM JTAG інтэрфейс адладкі 2 незалежныя клавішы 4 карыстацкія святлодыёды

www.alinx.com

34 /

Кіраўніцтва карыстальніка платы распрацоўкі FPGA ARTIX-7 AX7203

Частка 3.2: Гігабітны інтэрфейс Ethernet

Плата распрацоўкі AX7203 FPGA дае карыстальнікам 2-канальны

Сэрвіс гігабітнай сувязі праз Micrel KSZ9031RNX

Мікрасхема Ethernet PHY. Чып KSZ9031RNX падтрымлівае 10/100/1000 Мбіт/с

хуткасць перадачы па сетцы і звязваецца з FPGA праз GMII

інтэрфейс. KSZ9031RNX падтрымлівае адаптацыю MDI/MDX, розную хуткасць

адаптацыі, адаптацыя Master/Slave і падтрымка шыны MDIO для PHY

кіраванне рэестрам.

KSZ9031RNX будзе вызначаць стан узроўню некаторых канкрэтных IOs

вызначыць рэжым іх працы пасля ўключэння. Табліца 3-1-1 апісвае

інфармацыя аб наладах па змаўчанні пасля ўключэння чыпа GPHY.

Інструкцыі па канфігурацыі Pin

Значэнне канфігурацыі

PHYAD[2:0] CLK125_EN
SELRGV AN[1:0] Затрымка RX Затрымка TX

Рэжым MDIO/MDC PHY Адрас 3.3 В, 2.5 В, 1.5/1.8 В аб'ёмtage выбар Канфігурацыя аўтаматычнага ўзгаднення
Тактавы сігнал RX з затрымкай у 2 нс Тактавы сігнал TX з затрымкай у 2 нс Выбар RGMII або GMII

PHY адрас 011 3.3V
(10/100/1000M) адаптыўная затрымка Delay GMII

Табліца 3-2-1: Значэнне канфігурацыі мікрасхемы PHY па змаўчанні

Калі сетка падключана да Gigabit Ethernet, перадача дадзеных FPGA і PHY чыпа KSZ9031RNX перадаюцца праз шыну GMII, тактавая частата перадачы складае 125 МГц. Тактавыя частоты прыёму E_RXC забяспечваюцца чыпам PHY, тактавыя частоты перадачы E_GTXC забяспечваюцца FPGA, а даныя -ampсвятлодыёд на нарастаючым краі гадзінніка.
Калі сетка падключана да 100M Ethernet, перадача дадзеных FPGA і PHY чыпа KSZ9031RNX перадаюцца праз шыну GMII, тактавая частата перадачы складае 25 МГц. Тактавы сігнал E_RXC пры прыёме забяспечваецца чыпам PHY, тактавы сігнал E_GTXC перадачы забяспечваецца FPGA, а даныя -

www.alinx.com

35 /

Кіраўніцтва карыстальніка платы распрацоўкі FPGA ARTIX-7 AX7203 sampсвятлодыёд на нарастаючым краі гадзінніка.
Малюнак 3-2-1: Схема інтэрфейсу Gigabit Ethernet

Малюнак 3-3-2: Інтэрфейс Gigabit Ethernet на плаце Carrier

www.alinx.com

36 /

Кіраўніцтва карыстальніка платы распрацоўкі FPGA ARTIX-7 AX7203

Прызначэнне кантактаў Gigabit Ethernet Chip PHY1 наступнае

Назва сігналу E1_GTXC E1_TXD0 E1_TXD1 E1_TXD2 E1_TXD3 E1_TXEN E1_RXC E1_RXD0 E1_RXD1 E1_RXD2 E1_RXD3 E1_RXDV E1_MDC E1_MDIO E1_RESET

Нумар кантакту FPGA E18 C20 D20 A19 A18 F18 B17 A16 B18 C18 C19 A15 B16 B15 D16

Апісанне PHY1 RGMII такт перадачы
PHY1 Перадача даных біт0 PHY1 Перадача даных біт1 PHY1 Перадача даных біт2 PHY1 Перадача даных біт3 PHY1 Сігнал уключэння перадачы PHY1 RGMII Атрыманне тактавага сігналу PHY1 Атрыманне даных Біт0 PHY1 Атрыманне даных Біт1 PHY1 Атрыманне даных Біт2 PHY1 Атрыманне даных Біт3 PHY1 прыём дадзеных сапраўдны сігнал PHY1 Упраўленне тактавае PHY1 Упраўленне даныя
PHY1 Скід сігналу

Прызначэнне кантактаў Gigabit Ethernet Chip PHY2 наступнае

Назва сігналу E2_GTXC E2_TXD0 E2_TXD1 E2_TXD2 E2_TXD3 E2_TXEN E2_RXC E2_RXD0 E2_RXD1 E2_RXD2 E2_RXD3 E2_RXDV E2_MDC E2_MDIO E2_RESET

Нумар кантакту FPGA A14 E17 C14 C15 A13 D17 E19 A20 B20 D19 C17 F19 F20 C22 B22

Апісанне PHY2 RGMII такт перадачы
PHY2 Перадача даных біт0 PHY2 Перадача даных біт1 PHY2 Перадача даных біт2 PHY2 Перадача даных біт3 PHY2 Сігнал уключэння перадачы PHY2 RGMII Атрыманне тактавага сігналу PHY2 Атрыманне даных Біт0 PHY2 Атрыманне даных Біт1 PHY2 Атрыманне даных Біт2 PHY2 Атрыманне даных Біт3 PHY2 прыём дадзеных сапраўдны сігнал PHY2 Упраўленне тактавае PHY2 Упраўленне даныя
PHY2 Скід сігналу

www.alinx.com

37 /

Кіраўніцтва карыстальніка платы распрацоўкі FPGA ARTIX-7 AX7203
Частка 3.3: Інтэрфейс PCIe x4
Плата распрацоўніка AX7203 FPGA забяспечвае высакахуткасны інтэрфейс PCIe x4 прамысловага класа для перадачы даных. Інтэрфейс карты PCIE адпавядае стандартным электрычным характарыстыкам карты PCIe і можа выкарыстоўвацца непасрэдна ў слоце x4 PCIe звычайнага ПК.
Сігналы перадачы і прыёму інтэрфейсу PCIe непасрэдна падключаюцца да прыёмаперадатчыка GTP FPGA. Чатыры канала сігналаў TX і RX падключаюцца да FPGA ў выглядзе дыферэнцыяльных сігналаў, а хуткасць аднаканальнай сувязі можа складаць да 5 Гбіт паласы прапускання. Эталонны тактавы сігнал PCIe падаецца на плату распрацоўшчыка AX7203 FPGA слотам PCIe ПК з эталонным тактавым частатой 100 МГц.
Дыяграма дызайну інтэрфейсу PCIe платы распрацоўкі AX7203 FPGA паказана на малюнку 3-3-1, дзе сігнал перадачы TX і сігнал CLK апорнага тактавага сігналу злучаны ў рэжыме сувязі па пераменным току.

Малюнак 3-3-1: Схема PCIex4

www.alinx.com

38 /

Кіраўніцтва карыстальніка платы распрацоўкі FPGA ARTIX-7 AX7203

Малюнак 3-3-2: PCIex4 на плаце Carrier

Прызначэнне кантактаў інтэрфейсу PCIex4:

Назва сігналу

Штыфт FPGA

PCIE_RX0_P

D11

PCIE_RX0_N

C11

PCIE_RX1_P

B8

PCIE_RX1_N

A8

PCIE_RX2_P

B10

PCIE_RX2_N

A10

PCIE_RX3_P

D9

PCIE_RX3_N

C9

PCIE_TX0_P

D5

PCIE_TX0_N

C5

PCIE_TX1_P

B4

PCIE_TX1_N

A4

PCIE_TX2_P

B6

PCIE_TX2_N

A6

PCIE_TX3_P

D7

PCIE_TX3_N

C7

PCIE_CLK_P

F10

PCIE_CLK_N

E10

Апісанне Канал PCIE 0 Атрыманне даных Станоўчы Канал PCIE 0 Атрыманне даных Адмоўнае Канал PCIE 1 Атрыманне даных Станоўчае Канал PCIE 1 Атрыманне даных Адмоўнае Канал PCIE 2 Атрыманне даных Станоўчае Канал PCIE 2 Атрыманне даных Адмоўнае Канал PCIE 3 Атрыманне даных Станоўчае Канал PCIE 3 Атрыманне даных Адмоўнае PCIE Канал 0 Перадача даных Станоўчая PCIE Канал 0 Перадача даных Адмоўная PCIE Канал 1 Перадача даных Станоўчая PCIE Канал 1 Перадача даных Адмоўная PCIE Канал 2 Перадача даных Станоўчая PCIE Канал 2 Перадача даных Адмоўная PCIE Канал 3 Перадача даных Станоўчая PCIE Канал 3 Перадача даных Адмоўная
Апорны тактавы сігнал PCIE - станоўчы. Апорны тактавы сігнал PCIE - адмоўны

www.alinx.com

39 /

Кіраўніцтва карыстальніка платы распрацоўкі FPGA ARTIX-7 AX7203
Частка 3.4: выхадны інтэрфейс HDMI
Інтэрфейс выхаду HDMI, абярыце чып кадавання SIL9134 HDMI (DVI) ад Silion Image, падтрымка выхаду да 1080P@60 Гц, падтрымка выхаду 3D.
Інтэрфейс канфігурацыі IIC SIL9134 таксама падлучаны да IO FPGA. SIL9134 ініцыялізуецца і кіруецца праграмаваннем FPGA. Апаратнае падключэнне выхаднога інтэрфейсу HDMI паказана на малюнку 3-4-1.

Малюнак 3-4-1: Схема выхаду HDMI

Малюнак 3-4-1: Выхад HDMI на плаце Carrier

www.alinx.com

40 /

Кіраўніцтва карыстальніка платы распрацоўкі FPGA ARTIX-7 AX7203

Прызначэнне уваходнага кантакту HDMI:
Назва сігналу 9134_nRESET
9134_CLK 9134_HS 9134_VS 9134_DE 9134_D[0] 9134_D[1] 9134_D[2] 9134_D[3] 9134_D[4] 9134_D[5] 9134_D[6] 9134_D[7] 9134 8_D[9134] 9_D[9134] 10_D[ 9134] 11_D[9134] 12_D[9134] 13_D[9134] 14_D[9134] 15_D[9134] 16_D[9134] 17_D[9134] 18_D[9134] 19_D[9134] 20_D[9134 21] 9134_D[22]

Вывад FPGA J19 M13 T15 T14 V13 V14 H14 J14 K13 K14 L13 L19 L20 K17 J17 L16 K16 L14 L15 M15 M16 L18 M18 N18 N19 M20 N20 L21 M21

www.alinx.com

41 /

Кіраўніцтва карыстальніка платы распрацоўкі FPGA ARTIX-7 AX7203
Частка 3.5: Уваходны інтэрфейс HDMI
Інтэрфейс выхаду HDMI, выбар мікрасхемы дэкодэра SIL9013 HDMI ад Silion Image, падтрымка ўваходу да 1080P@60 Гц і падтрымка вываду дадзеных у розных фарматах.
Інтэрфейс канфігурацыі IIC SIL9013 падлучаны да IO FPGA. SIL9013 ініцыялізуецца і кіруецца праз праграмаванне FPGA. Апаратнае падключэнне ўваходнага інтэрфейсу HDMI паказана на малюнку 3-5-1.

Малюнак 3-5-1: Схема ўваходу HDMI

Малюнак 3-5-2: Уваход HDMI на плаце Carrier

www.alinx.com

42 /

Кіраўніцтва карыстальніка платы распрацоўкі FPGA ARTIX-7 AX7203

Прызначэнне уваходнага кантакту HDMI:
Назва сігналу 9013_nRESET
9013_CLK 9013_HS 9013_VS 9013_DE 9013_D[0] 9013_D[1] 9013_D[2] 9013_D[3] 9013_D[4] 9013_D[5] 9013_D[6] 9013_D[7] 9013 8_D[9013] 9_D[9013] 10_D[ 9013] 11_D[9013] 12_D[9013] 13_D[9013] 14_D[9013] 15_D[9013] 16_D[9013] 17_D[9013] 18_D[9013] 19_D[9013] 20_D[9013 21] 9013_D[22]

Нумар штыфта FPG H19 K21 K19 K18 H17 H18 N22 M22 K22 J22 H22 H20 G20 G22 G21 D22 E22 D21 E21 B21 A21 F21 M17 J16 F15 G17 G18 G15 G16

www.alinx.com

43 /

Кіраўніцтва карыстальніка платы распрацоўкі FPGA ARTIX-7 AX7203
Частка 3.6: Слот для SD-карты
SD-карта (Secure Digital Memory Card) - гэта карта памяці, заснаваная на працэсе паўправадніковай флэш-памяці. Ён быў завершаны ў 1999 годзе японскай канцэпцыяй пад кіраўніцтвам Panasonic, а ўдзельнікі Toshiba і SanDisk з ЗША правялі значныя даследаванні і распрацоўкі. У 2000 годзе гэтыя кампаніі запусцілі асацыяцыю SD (Secure Digital Association), якая мае моцную лінейку і прыцягнула вялікую колькасць пастаўшчыкоў. Сярод іх IBM, Microsoft, Motorola, NEC, Samsung і іншыя. Кіруючыся гэтымі вядучымі вытворцамі, SD-карты сталі найбольш шырока выкарыстоўванай картай памяці ў спажывецкіх лічбавых прыладах.
SD-карта - гэта вельмі распаўсюджаная прылада захоўвання дадзеных. Пашыраная SD-карта падтрымлівае рэжым SPI і SD. SD-карта, якая выкарыстоўваецца, - гэта карта MicroSD. Прынцыповая дыяграма паказана на малюнку 3-6-1.

Малюнак 3-6-1: Схема SD-карты

www.alinx.com

44 /

Кіраўніцтва карыстальніка платы распрацоўкі FPGA ARTIX-7 AX7203

Малюнак 3-6-2: Слот для карты SD на плаце Carrier

Прызначэнне штыфта слота SD-карты:
Назва сігналу SD_CLK SD_CMD SD_CD_N SD_DAT0 SD_DAT1 SD_DAT2 SD_DAT3

Рэжым SD

PIN-код FPGA AB12 AB11 F14 AA13 AB13 Y13 AA14

Частка 3.7: USB да паслядоўнага порта
Плата распрацоўніка AX7203 FPGA уключае чып USB-UAR ад Silicon Labs CP2102GM. Інтэрфейс USB выкарыстоўвае інтэрфейс MINI USB. Яго можна падключыць да USB-порта верхняга ПК для паслядоўнай перадачы дадзеных з дапамогай кабеля USB. Прынцыповая схема схемы USB Uart паказана на малюнку 3-7-1:

www.alinx.com

45 /

Плата распрацоўкі ARTIX-7 FPGA AX7203 Кіраўніцтва карыстальніка Малюнак 3-7-1: Схема USB да паслядоўнага порта

Малюнак 3-7-2: USB - паслядоўны порт на плаце Carrier
Два святлодыёдныя індыкатары (LED3 і LED4) усталяваны для сігналу паслядоўнага порта, а шаўкаграфія на друкаванай плаце - гэта TX і RX, што паказвае, што паслядоўны порт мае магчымасць перадачы або прыёму даных, як паказана на наступным малюнку 3-3-3

Малюнак 3-7-3: Схема святлодыёдных індыкатараў сувязі паслядоўнага порта

www.alinx.com

46 /

Кіраўніцтва карыстальніка платы распрацоўкі FPGA ARTIX-7 AX7203

Прызначэнне штыфта USB для паслядоўнага порта:
Назва сігналу UART1_RXD UART1_TXD

PIN-код FPGA P20 N15

Частка 3.8: EEPROM 24LC04
Плата носьбіта AX7013 змяшчае EEPROM, мадэль 24LC04, і мае ёмістасць 4Kbit (2*256*8bit). Ён складаецца з двух 256-байтных блокаў і ўзаемадзейнічае праз шыну IIC. Убудаваная EEPROM павінна навучыцца ўзаемадзейнічаць з шынай IIC. Сігнал I2C EEPROM падключаецца да порта IO BANK14 на баку FPGA. На малюнку 3-8-1 ніжэй паказаны дызайн EEPROM

Малюнак 3-8-1: Схема EEPROM

Малюнак 3-8-2: EEPROM на плаце Carrier

www.alinx.com

47 /

Кіраўніцтва карыстальніка платы распрацоўкі FPGA ARTIX-7 AX7203

Прызначэнне штыфта EEPROM
Сеткавая назва EEPROM_I2C_SCL EEPROM_I2C_SDA

PIN-код FPGA F13 E14

Частка 3.9: Загаловак пашырэння
Носьбітная плата зарэзервавана з двума стандартнымі 0.1-кантактнымі партамі пашырэння J40 і J11 з інтэрвалам 13 цалі, якія выкарыстоўваюцца для падлучэння модуляў ALINX або знешняй схемы, распрацаванай карыстальнікам. Порт пашырэння мае 40 сігналаў, з якіх 1-канальны блок харчавання 5 В, 2-канальны блок харчавання 3.3 В, 3-канальны зазямленне і 34 выхады ўводу-вываду. Не падключайце IO непасрэдна да прылады 5 В, каб пазбегнуць спалення FPGA. Калі вы хочаце падключыць абсталяванне 5 В, вам трэба падключыць мікрасхему пераўтварэння ўзроўню.
Рэзістар на 33 Ом падлучаны паслядоўна паміж портам пашырэння і злучэннем FPGA, каб абараніць FPGA ад знешняга аб'ёмуtagе або ток. Схема порта пашырэння (J11) паказана на малюнку 3-9-1.

Малюнак 3-9-1: Схема пашыральнага загалоўка J11

www.alinx.com

48 /

Кіраўніцтва карыстальніка платы распрацоўкі FPGA ARTIX-7 AX7203
На малюнку 3-9-2 падрабязна апісаны порт пашырэння J4 на плаце-носьбіце. Pin1 і Pin2 порта пашырэння ўжо пазначаны на плаце.

Малюнак 3-9-2: Загаловак пашырэння J11 на плаце Carrier

Прызначэнне штыфта загалоўка пашырэння J11

PIN-код

Штыфт FPGA

PIN-код

Штыфт FPGA

1

GND

2

+5В

3

P16

4

R17

5

R16

6

P15

7

N17

8

P17

9

U16

10

Т16

11

U17

12

U18

13

P19

14

R19

15

V18

16

V19

17

U20

18

V20

19

АА9

20

АВ10

21

АА10

22

АА11

23

W10

24

V10

25

Y12

26

Y11

27

W12

28

W11

29

АА15

30

АВ15

31

Y16

32

АА16

33

АВ16

34

АВ17

35

W14

36

Y14

37

GND

38

GND

39

+3.3В

40

+3.3В

www.alinx.com

49 /

Кіраўніцтва карыстальніка платы распрацоўкі FPGA ARTIX-7 AX7203

Малюнак 3-9-3: Схема пашыральнага загалоўка J13
На малюнку 3-9-4 падрабязна апісаны порт пашырэння J13 на плаце-носьбіце. Pin1 і Pin2 порта пашырэння ўжо пазначаны на плаце.

Малюнак 3-9-4: Раз'ём пашырэння J13 на плаце-носьбіце

Прызначэнне штыфта загалоўка пашырэння J13

PIN-код

Штыфт FPGA

1

GND

3

W16

5

V17

7

U15

PIN-код 2 4 6 8

Кантакт FPGA +5V W15 W17 V15

www.alinx.com

50 /

Кіраўніцтва карыстальніка платы распрацоўкі FPGA ARTIX-7 AX7203

9

АВ21

10

АВ22

11

АА21

12

АА20

13

АВ20

14

АА19

15

АА18

16

АВ18

17

Т20

18

Y17

19

W22

20

W21

21

Т21

22

U21

23

Y21

24

Y22

25

W20

26

W19

27

Y19

28

Y18

29

V22

30

U22

31

Т18

32

R18

33

R14

34

P14

35

N13

36

N14

37

GND

38

GND

39

+3.3В

40

+3.3В

Частка 3.10: ДжTAG Інтэрфейс
AJTAG Інтэрфейс зарэзерваваны на плаце носьбіта AX7203 FPGA для загрузкі праграм FPGA або прашыўкі на флэш-памяці. Для прадухілення пашкоджання чыпа FPGA, выкліканага гарачым падключэннем, ахоўны дыёд дадаецца да JTAG сігналу для таго, каб абtagКаб пазбегнуць пашкоджання мікрасхемы FPGA, сігнал знаходзіцца ў дыяпазоне, які прымаецца FPGA.

Малюнак 3-10-1: ДжTAG Схема інтэрфейсу

www.alinx.com

51 /

Кіраўніцтва карыстальніка платы распрацоўкі FPGA ARTIX-7 AX7203
Малюнак 3-10-2: ДжTAG Інтэрфейс на апорнай плаце
Будзьце асцярожныя, не выконваючы гарачую замену, калі JTAG кабель падключаецца і адключаецца.
Частка 3.11: Інтэрфейс XADC (не ўсталяваны па змаўчанні)
Носьбітная плата AX7203 мае пашыраны інтэрфейс раздыма XADC, а раз'ём выкарыстоўвае двухрадковы штыфт 2×8 з крокам 0.1 цалі. Інтэрфейс XADC пашырае тры пары дыферэнцыяльных уваходных інтэрфейсаў АЦП на 12-бітны аналага-лічбавы пераўтваральнік FPGA з хуткасцю 1 Мс/с. Адна пара дыферэнцыяльных інтэрфейсаў падключана да спецыяльнага дыферэнцыяльнага аналагавага ўваходнага канала VP/VN FPGA, а дзве іншыя пары дыферэнцыяльна падлучаны да дапаможных аналагавых ўваходных каналаў (аналагавы канал 0 і аналагавы канал 9). На малюнку 3-11-1 паказаны фільтр згладжвання, прызначаны для трох дыферэнцыяльных уваходаў XADC.

Малюнак 3-11-1: Схема фільтра згладжвання

www.alinx.com

52 /

Кіраўніцтва карыстальніка платы распрацоўкі FPGA ARTIX-7 AX7203

Малюнак 3-11-2: Схема раздыма XADC

Малюнак 3-11-3: Раз'ём XADC на плаце Carrier

Прызначэнне штыфта XADC

Інтэрфейс XADC

FPGA кантактны ўваход ampлітуда

Апісанне

12 56 910

VP_0 : L10 VN_0 : M9 AD9P : J15 AD9N : H15 AD0P : H13 AD0N : G13

Уваходны канал XADC, спецыфічны для FPGA, 1 В ад размаху да піку

Пік да піку 1В Пік да піку 1В

Уваходны канал XADC з падтрымкай FPGA 9 (можна выкарыстоўваць як звычайны IO)
Уваходны канал XADC з падтрымкай FPGA 0 (можна выкарыстоўваць як звычайны IO)

Частка 3.12: ключы
Плата носьбіта FPGA AX7203 змяшчае два карыстальніцкія ключы KEY1~KEY2. Усе ключы падлучаны да звычайнага ўводу-выводу FPGA. Ключ актыўны нізкі. Пры націсканні клавішы IO input voltage FPGA нізкі. Калі ні адна клавіша не націснутая, IO input voltage FPGA высокі. Схема ключавой часткі паказана на малюнку 3-12-1.

www.alinx.com

53 /

Кіраўніцтва карыстальніка платы распрацоўкі FPGA ARTIX-7 AX7203

Малюнак 3-12-1: Схема ключа

Малюнак 3-13-2: Дзве клавішы на плаце Carrier

ключы Pin Assignment
Чыстая назва KEY1 KEY2

PIN-код FPGA J21 E13

Частка 3.13: Святлодыёдны святло
На плаце носьбіта AX7203 FPGA ёсць сем чырвоных святлодыёдаў, адзін з якіх з'яўляецца індыкатарам сілкавання (PWR), два з'яўляюцца індыкатарамі прыёму і перадачы даных USB Uart і чатыры з'яўляюцца святлодыёдамі карыстальніка (LED1~LED4). Калі плата ўключана, індыкатар харчавання загарыцца; Карыстальніцкія LED1~LED4 падлучаны да звычайнага ўваходу ўводу-выводу FPGA. Калі IO voltage, падлучаны да карыстальніцкага святлодыёда, настроены на нізкі ўзровень, карыстацкі святлодыёд загараецца. Калі падлучаны IO voltage наладжана як высокі ўзровень, святлодыёд карыстальніка будзе згас. The

www.alinx.com

54 /

Кіраўніцтва карыстальніка платы распрацоўкі FPGA ARTIX-7 AX7203
прынцыповая схема апаратнага падлучэння карыстальніцкіх святлодыёдаў паказана на малюнку 3-13-1.

Малюнак 3-13-1: Схема карыстацкіх святлодыёдаў

Малюнак 3-13-2: Карыстальніцкія святлодыёды на плаце Carrier

Прызначэнне штыфта карыстальніцкіх святлодыёдаў
Назва сігналу LED1 LED2 LED3 LED4

PIN-код FPGA B13 C13 D14 D15

Частка 3.14: Электразабеспячэнне
Спажываная магутнасць абtagПлата распрацоўніка AX7203 FPGA мае DC12V. Плата распрацоўшчыка таксама падтрымлівае харчаванне ад інтэрфейсу PCIe і падтрымлівае прамое харчаванне ад блока харчавання шасі ATX (12 В).

www.alinx.com

55 /

Кіраўніцтва карыстальніка платы распрацоўкі FPGA ARTIX-7 AX7203
Малюнак 3-14-1: Спосаб сілкавання для платы FPGA AX7203 Плата носьбіта FPGA пераўтворыць напругу +12 Вtage у +5 В, +3.3 В, +1.8 В і +1.2 В чатырохбаковае сілкаванне праз 4-канальны чып DC/DC сілкавання MP1482. Акрамя таго, крыніца харчавання +5 В на апорнай плаце FPGA забяспечвае харчаванне асноўнай платы FPGA AC7100B праз раз'ём паміж платамі. Канструкцыя блока харчавання на пашырэнні паказана на малюнку 3-14-2.

Малюнак 3-14-2: Схема блока харчавання на плаце Carrier

www.alinx.com

56 /

Плата распрацоўкі ARTIX-7 FPGA AX7203 Кіраўніцтва карыстальніка Малюнак 3-14-3: Схема сілкавання на плаце Carrier

www.alinx.com

57 /

Дакументы / Рэсурсы

Плата распрацоўкі ALINX AX7203 FPGA [pdfКіраўніцтва карыстальніка Плата распрацоўкі FPGA AX7203, плата распрацоўкі FPGA AX7203, плата распрацоўкі, плата

Спасылкі

• Кіраўніцтва карыстальніка