ALINX AC7Z020 ZYNQ7000 Bord għall-Iżvilupp FPGA
Informazzjoni dwar il-Prodott
Il-Bord ta 'żvilupp ZYNQ7000 FPGA huwa bord ta' żvilupp li fih iċ-ċippa XC7Z100-1CLG400I, li hija parti mis-serje ZYNQ7000. Għandu proċessur ta 'applikazzjoni ARM dual-core ibbażat fuq CortexA9 b'veloċità ta' arloġġ sa 800MHz, 256KB on-chip RAM, u interface ta 'ħażna esterna li tappoġġja 16/32 bit DDR2, interface DDR3. Il-bord għandu wkoll żewġ appoġġ Gigabit NIC, żewġ interfaces USB2.0 OTG, żewġ interfaces tal-linja CAN2.0B, żewġ karti SD, SDIO, kontrolluri kompatibbli MMC, 2 SPIs, 2 UARTs, 2 interfaces I2C, u 4 pari ta '32bit GPIO. Il-bord għandu bord tal-qalba (AC7Z010) li juża żewġ ċipep MT41K128M16TW-107 DDR3 ta 'Micron b'kapaċità magħquda ta' 256MB u wisa 'ta' bus data ta '32-bit. Il-bord għandu wkoll LEDs tal-utent, ċwievet tal-utent, header ta 'espansjoni, JTAG debug port, u provvista ta 'enerġija.
Istruzzjonijiet għall-Użu tal-Prodott
Biex tuża l-Bord tal-Iżvilupp ZYNQ7000 FPGA, segwi dawn il-passi:
- Qabbad il-provvista tal-enerġija mal-bord.
- Qabbad il-bord mal-kompjuter tiegħek billi tuża kejbil USB.
- Installa kwalunkwe drivers meħtieġa għall-bord fuq il-kompjuter tiegħek.
- Iftaħ l-ambjent tal-iżvilupp tas-softwer tiegħek u oħloq proġett ġdid.
- Ikkonfigura s-settings tal-proġett tiegħek biex tuża l-Bord tal-Iżvilupp FPGA ZYNQ7000.
- Ikteb il-kodiċi tiegħek u kkumpilaha.
- Ittella’ l-kodiċi miġbura fuq il-bord billi tuża l-JTAG debug port.
- Ittestja l-kodiċi tiegħek fuq il-bord.
Nota: Irreferi għall-manwal tal-utent għal informazzjoni aktar dettaljata dwar il-karatteristiċi u l-użu tal-bord.
Rekord tal-Verżjoni
| Verżjoni | Data | Rilaxx Sa | Deskrizzjoni |
| Rev 1.0 | 2019-12-15 | Rachel Zhou | L-Ewwel Ħruġ |
Bord tal-qalba AC7Z010
Bord tal-qalba AC7Z010 Introduzzjoni
- AC7Z010 (mudell tal-bord tal-qalba, l-istess hawn taħt) Bord tal-qalba FPGA, ċippa ZYNQ hija bbażata fuq XC7Z010-1CLG400I tal-kumpanija XILINX serje ZYNQ7000. Is-sistema PS taċ-ċippa ZYNQ tintegra żewġ proċessuri ARM CortexTM-A9, interkonnessjonijiet AMBA®, memorja interna, interfaces tal-memorja esterna u periferali. L-FPGA taċ-ċippa ZYNQ fiha rikkezza ta 'ċelloli loġiċi programmabbli, DSP u RAM interna.
- Dan il-bord tal-qalba juża żewġ ċipep MT41K128M16TW-107 DDR3 ta 'Micron, li kull wieħed minnhom għandu kapaċità ta' 256MB; iż-żewġ ċipep DDR jingħaqdu biex jiffurmaw wisa 'tal-bus tad-dejta ta' 32 bit, u l-frekwenza tal-arloġġ tad-dejta tal-qari u tal-kitba bejn ZYNQ u DDR3 Sa 533Mhz; din il-konfigurazzjoni tista 'tissodisfa l-ħtiġijiet ta' l-ipproċessar tad-data ta 'frekwenza għolja tas-sistema
- Sabiex tikkonnettja mal-bord tal-ġarr, iż-żewġ konnetturi board-to-board ta 'dan il-bord tal-qalba huma estiżi b'portijiet USB fuq in-naħa tal-PS, interfaces Gigabit Ethernet, slot għall-karta SD, u portijiet MIO oħra li fadal (48). Kif ukoll kważi l-portijiet IO kollha (100) ta 'BANK13 (biss għal AC7Z010), BAN34 u BANK35 fuq in-naħa PL, il-livelli IO ta' BANK34 u BANK35 jistgħu jiġu pprovduti permezz tal-bord tal-ġarr biex jissodisfaw ir-rekwiżiti tal-utenti għal interfaces ta 'livell differenti. Għal utenti li jeħtieġu ħafna IO, dan il-bord ewlieni se jkun għażla tajba. U l-parti tal-konnessjoni IO, iċ-ċippa ZYNQ għall-interface bejn it-tul ugwali u l-ipproċessar differenzjali, u d-daqs tal-bord tal-qalba huwa biss 35 * 42 (mm), li huwa adattat ħafna għall-iżvilupp sekondarju.
Ċippa ZYNQ
Il-bord tal-qalba FPGA AC7Z010 juża ċ-ċippa tas-serje Zynq7000 ta ' Xilinx, il-modulu XC7Z010-1CLG400I. Is-sistema PS taċ-ċippa tintegra żewġ proċessuri ARM Cortex™-A9, interkonnessjonijiet AMBA®, memorja interna, interfaces tal-memorja esterna u periferali. Dawn il-periferali jinkludu prinċipalment interface USB bus, interface Ethernet, interface SD/SDIO, interface bus I2C, interface CAN bus, interface UART, GPIO eċċ. Figura 2-2-1 iddettaljat id-Dijagramma tal-Blokk Ġenerali taċ-Ċippa ZYNQ7000.
Il-parametri ewlenin tal-parti tas-sistema PS huma kif ġej:
- Proċessur tal-applikazzjoni ARM dual-core ibbażat fuq CortexA9, arkitettura ARM-v7, sa 800MHz
- 32KB livell 1 istruzzjoni u data cache għal kull CPU, 512KB livell 2 cache 2 CPU shares
- On-chip boot ROM u 256KB on-chip RAM
- Interface tal-ħażna esterna, appoġġ 16/32 bit DDR2, interface DDR3
- Appoġġ għal żewġ Gigabit NIC: interface DMA, GMII, RGMII, SGMII diverġenti-aggregati
- Żewġ interfaces OTG USB2.0, kull wieħed jappoġġa sa 12-il nodu
- Żewġ interfaces tal-linja CAN2.0B
- Żewġ SD card, SDIO, kontrolluri kompatibbli MMC
- 2 SPIs, 2 UARTs, 2 interfaces I2C
- 4 pari ta '32bit GPIO, 54 (32 + 22) bħala sistema PS IO, 64 konnessi ma' PL
- Konnessjoni ta' bandwidth għoli fi ħdan PS u PS għal PL
Il-parametri ewlenin tal-parti loġika PL huma kif ġej:
- Ċelloli Loġiċi: 28K
- Look-up-tables (LUTs): 17600
- Flip-flops: 35,200
- 18x25MACCs: 80
- Blokk RAM: 240KB
- Żewġ konvertituri AD għal vol on-chiptage, sensing tat-temperatura u sa 17-il kanal ta 'input differenzjali estern, 1MBPS
- XC7Z100-1CLG400I grad ta 'veloċità taċ-ċippa huwa -1, grad industrijali, pakkett huwa BGA400, żift tal-pin huwa 0.8mm id-definizzjoni speċifika tal-mudell taċ-ċippa tas-serje ZYNQ7000 hija murija fil-Figura 2-2-2
DRAM DDR3
- Il-bord tal-qalba FPGA AC7Z010 huwa mgħammar b'żewġ ċipep Micron DDR3 SDRAM (1GB b'kollox), mudell MT41K128M16TW-107 (Kompatibbli ma' Hynix
- H5TQ2G63AFR-PBI). Il-wisa' totali tal-bus ta 'DDR3 SDRAM hija 32bit. DDR3 SDRAM topera b'veloċità massima ta '533MHz (rata tad-dejta 1066Mbps). Is-sistema tal-memorja DDR3 hija konnessa direttament mal-interface tal-memorja tal-BANK 502 tas-Sistema tal-Ipproċessar ZYNQ (PS). Il-konfigurazzjoni speċifika tad-DDR3 SDRAM tidher fit-Tabella 2-3-1 hawn taħt:
| Numru tal-Bit | Mudell taċ-Ċippa | Kapaċità | Fabbrika |
| U8,U9 | MT41K128M16TW-107 | 256M x 16bit | Micron |
Tabella 2-3-1: Konfigurazzjoni DDR3 SDRAM
Id-disinn tal-ħardwer tad-DDR3 jeħtieġ konsiderazzjoni stretta tal-integrità tas-sinjal. Aħna ikkunsidrajna bis-sħiħ ir-reżistenza tat-tqabbil/terminal, il-kontroll tal-impedenza tat-traċċa, u l-kontroll tat-tul tat-traċċa fid-disinn taċ-ċirkwit u d-disinn tal-PCB biex niżguraw tħaddim stabbli u b'veloċità għolja ta 'DDR3.
Assenjazzjoni tal-pin DDR3 DRAM:
| Isem tas-Sinjal | Isem tal-Pin ZYNQ | Numru tal-Pin ZYNQ |
| DDR3_DQS0_P | PS_DDR_DQS_P0_502 | C2 |
| DDR3_DQS0_N | PS_DDR_DQS_N0_502 | B2 |
| DDR3_DQS1_P | PS_DDR_DQS_P1_502 | G2 |
| DDR3_DQS1_N | PS_DDR_DQS_N1_502 | F2 |
| DDR3_DQS2_P | PS_DDR_DQS_P2_502 | R2 |
| DDR3_DQS2_N | PS_DDR_DQS_N2_502 | T2 |
| DDR3_DQS3_P | PS_DDR_DQS_P3_502 | W5 |
| DDR3_DQS4_N | PS_DDR_DQS_N3_502 | W4 |
| DDR3_D0 | PS_DDR_DQ0_502 | C3 |
| DDR3_D1 | PS_DDR_DQ1_502 | B3 |
| DDR3_D2 | PS_DDR_DQ2_502 | A2 |
| DDR3_D3 | PS_DDR_DQ3_502 | A4 |
| DDR3_D4 | PS_DDR_DQ4_502 | D3 |
| DDR3_D5 | PS_DDR_DQ5_502 | D1 |
| DDR3_D6 | PS_DDR_DQ6_502 | C1 |
| DDR3_D7 | PS_DDR_DQ7_502 | E1 |
| DDR3_D8 | PS_DDR_DQ8_502 | E2 |
| DDR3_D9 | PS_DDR_DQ9_502 | E3 |
| DDR3_D10 | PS_DDR_DQ10_502 | G3 |
| DDR3_D11 | PS_DDR_DQ11_502 | H3 |
| DDR3_D12 | PS_DDR_DQ12_502 | J3 |
| DDR3_D13 | PS_DDR_DQ13_502 | H2 |
| DDR3_D14 | PS_DDR_DQ14_502 | H1 |
| DDR3_D15 | PS_DDR_DQ15_502 | J1 |
| DDR3_D16 | PS_DDR_DQ16_502 | P1 |
| DDR3_D17 | PS_DDR_DQ17_502 | P3 |
| DDR3_D18 | PS_DDR_DQ18_502 | R3 |
| DDR3_D19 | PS_DDR_DQ19_502 | R1 |
| DDR3_D20 | PS_DDR_DQ20_502 | T4 |
| DDR3_D21 | PS_DDR_DQ21_502 | U4 |
| DDR3_D22 | PS_DDR_DQ22_502 | U2 |
| DDR3_D23 | PS_DDR_DQ23_502 | U3 |
| DDR3_D24 | PS_DDR_DQ24_502 | V1 |
| DDR3_D25 | PS_DDR_DQ25_502 | Y3 |
| DDR3_D26 | PS_DDR_DQ26_502 | W1 |
| DDR3_D27 | PS_DDR_DQ27_502 | Y4 |
| DDR3_D28 | PS_DDR_DQ28_502 | Y2 |
| DDR3_D29 | PS_DDR_DQ29_502 | W3 |
| DDR3_D30 | PS_DDR_DQ30_502 | V2 |
| DDR3_D31 | PS_DDR_DQ31_502 | V3 |
| DDR3_DM0 | PS_DDR_DM0_502 | A1 |
| DDR3_DM1 | PS_DDR_DM1_502 | F1 |
| DDR3_DM2 | PS_DDR_DM2_502 | T1 |
| DDR3_DM3 | PS_DDR_DM3_502 | Y1 |
| DDR3_A0 | PS_DDR_A0_502 | N2 |
| DDR3_A1 | PS_DDR_A1_502 | K2 |
| DDR3_A2 | PS_DDR_A2_502 | M3 |
| DDR3_A3 | PS_DDR_A3_502 | K3 |
| DDR3_A4 | PS_DDR_A4_502 | M4 |
| DDR3_A5 | PS_DDR_A5_502 | L1 |
| DDR3_A6 | PS_DDR_A6_502 | L4 |
| DDR3_A7 | PS_DDR_A7_502 | K4 |
| DDR3_A8 | PS_DDR_A8_502 | K1 |
| DDR3_A9 | PS_DDR_A9_502 | J4 |
| DDR3_A10 | PS_DDR_A10_502 | F5 |
| DDR3_A11 | PS_DDR_A11_502 | G4 |
| DDR3_A12 | PS_DDR_A12_502 | E4 |
| DDR3_A13 | PS_DDR_A13_502 | D4 |
| DDR3_A14 | PS_DDR_A14_502 | F4 |
| DDR3_BA0 | PS_DDR_BA0_502 | L5 |
| DDR3_BA1 | PS_DDR_BA1_502 | R4 |
| DDR3_BA2 | PS_DDR_BA2_502 | J5 |
| DDR3_S0 | PS_DDR_CS_B_502 | N1 |
| DDR3_RAS | PS_DDR_RAS_B_502 | P4 |
| DDR3_CAS | PS_DDR_CAS_B_502 | P5 |
| DDR3_WE | PS_DDR_WE_B_502 | M5 |
| DDR3_ODT | PS_DDR_ODT_502 | N5 |
| DDR3_RESET | PS_DDR_DRST_B_502 | B4 |
| DDR3_CLK0_P | PS_DDR_CKP_502 | L2 |
| DDR3_CLK0_N | PS_DDR_CKN_502 | M2 |
| DDR3_CKE | PS_DDR_CKE_502 | N3 |
QSPI Flash
Il-bord tal-qalba FPGA AC7Z010 huwa mgħammar b'ċippa waħda 256MBit Quad-SPI FLASH, il-mudell flash huwa W25Q256FVEI, li juża l-vol CMOS 3.3Vtage standard. Minħabba n-natura mhux volatili ta 'QSPI FLASH, jista' jintuża bħala apparat tal-but għas-sistema biex taħżen l-immaġni tal-but tas-sistema. Dawn l-immaġini jinkludu prinċipalment FPGA bit files, kodiċi tal-applikazzjoni ARM, u data oħra tal-utent files. Il-mudelli speċifiċi u l-parametri relatati tal-QSPI FLASH huma murija fit-Tabella 2-4-1.
| Pożizzjoni | Mudell | Kapaċità | Fabbrika |
| U15 | W25Q256FVEI | 32M Byte | Winbond |
Tabella 2-4-1: Speċifikazzjoni QSPI FLASH
QSPI FLASH huwa konness mal-port GPIO tal-BANK500 fit-taqsima PS taċ-ċippa ZYNQ. Fid-disinn tas-sistema, il-funzjonijiet tal-port GPIO ta 'dawn il-portijiet PS jeħtieġ li jiġu kkonfigurati bħala l-interface QSPI FLASH. Figura 2-4-1 turi l-QSPI Flash fl-iskematika.
Ikkonfigura l-assenjazzjonijiet tal-pin taċ-ċippa:
| Isem tas-Sinjal | Isem tal-Pin ZYNQ | Numru tal-Pin ZYNQ |
| QSPI_SCK | PS_MIO6_500 | A5 |
| QSPI_CS | PS_MIO1_500 | A7 |
| QSPI_D0 | PS_MIO2_500 | B8 |
| QSPI_D1 | PS_MIO3_500 | D6 |
| QSPI_D2 | PS_MIO4_500 | B7 |
| QSPI_D3 | PS_MIO5_500 | A6 |
Konfigurazzjoni tal-arloġġ
Il-bord tal-qalba AC7Z010 jipprovdi arloġġ attiv għas-sistema PS, sabiex is-sistema PS tkun tista 'taħdem b'mod indipendenti.
Sors tal-arloġġ tas-sistema PS
Iċ-ċippa ZYNQ tipprovdi input ta 'arloġġ ta' 33.333333MHz għall-parti PS permezz tal-kristall X1 fuq il-bord tal-qalba. L-input tal-arloġġ huwa konness mal-pin PS_CLK_500 taċ-ċippa ZYNQ BANK500. Id-dijagramma skematika tagħha tidher fil-Figura 2-5-1:
Assenjazzjoni tal-pin tal-arloġġ:
| Isem tas-sinjal | ZYNQ Pin |
| PS_CLK_500 | E7 |
Provvista tal-Enerġija
Il-provvista tal-enerġija voltage tal-bord tal-qalba AC7Z010 huwa DC5V, li huwa fornut billi tgħaqqad il-bord tal-ġarr. Barra minn hekk, il-qawwa ta 'BANK34 u BANK35 hija pprovduta wkoll permezz tal-bord tat-trasportatur. Id-dijagramma skematika tad-disinn tal-provvista tal-enerġija fuq il-bord tal-qalba tidher fil-Figura 2-6-1:
Il-bord ta 'żvilupp FPGA huwa mħaddem minn + 5V, u huwa kkonvertit fi + 1.0V, + 1.8V, + 1.5V, + 3.3V erba' provvisti ta 'enerġija permezz ta' erba 'ċipep ta' enerġija DC / DC. Il-kurrent tal-ħruġ ta '+ 1.0V jista' jilħaq 6A, + 1.8V u + 1.5V kurrent tal-ħruġ tal-qawwa huwa 3A, + 3.3V kurrenti tal-ħruġ huwa 500mA. J29 għandu wkoll 4 pins kull wieħed biex iforni l-enerġija lill-FPGA BANK34 u BANK35. In-nuqqas huwa 3.3V. L-utenti jistgħu jibdlu l-qawwa ta 'BANK34 u BANK35 billi jibdlu VCCIO34 u VCCIO35 fuq il-backplane. 1.5V jiġġenera l-VTT u VREF voltaghuma meħtieġa minn DDR3 permezz tat-TPS51206 ta' TI. Il-funzjonijiet ta' kull distribuzzjoni tal-enerġija huma murija fit-tabella li ġejja:
| Provvista tal-Enerġija | Funzjoni |
| +1.0V | ZYNQ PS u PL sezzjoni Core Voltage |
| +1.8V | ZYNQ PS u PL parzjali awżiljarju voltage
BANK501 IO voltage |
| +3.3V | ZYNQ Bank0,Bank500,QSIP FLASH
Crystal Arloġġ |
| +1.5V | DDR3, ZYNQ Bank501 |
| VREF,VTT(+0.75V) | DDR3 |
| VCCIO34/35 | Bank34, Bank35 |
Minħabba li l-provvista tal-enerġija taż-ZYNQ FPGA għandha r-rekwiżiti tas-sekwenza tal-power-on, fid-disinn taċ-ċirkwit, iddisinna skont ir-rekwiżiti tal-enerġija taċ-ċippa. Is-sekwenza tal-power-on hija + 1.0V->+1.8V->(+1.5 V, +3.3V, VCCIO) disinn taċ-ċirkwit biex tiżgura t-tħaddim normali taċ-ċippa. Minħabba li l-istandards tal-livell ta 'BANK34 u BANK35 huma determinati mill-provvista tal-enerġija pprovduta mill-bord tal-ġarr, l-ogħla hija 3.3V. Meta tiddisinja l-bord tal-ġarr biex tipprovdi l-qawwa VCCIO34 u VCCIO35 għall-bord tal-qalba, is-sekwenza tal-power-on hija aktar bil-mod minn + 5V.
AC7Z010 Dimensjoni tad-Daqs tal-Bord tal-Qofol
Assenjazzjoni tal-pin tal-Konnetturi Bord għal Bord
Il-bord tal-qalba għandu total ta 'żewġ portijiet ta' espansjoni ta 'veloċità għolja. Juża żewġ konnetturi inter-bord ta '120 pin (J29/J30) biex jgħaqqdu mal-bord tal-ġarr. L-ispazjar tal-PIN tal-bord għall-konnettur tal-bord huwa 0.5mm, fosthom, J29 huwa konness ma 'enerġija 5V, input ta' enerġija VCCIO, xi sinjali IO u JTAG sinjali, u J30 huwa konness mas-sinjali IO li jifdal u MIO. Il-livell IO ta 'BANK34 u BANK35 jista' jinbidel billi jiġi aġġustat l-input VCCIO fuq il-konnettur, l-ogħla livell ma jaqbiżx it-3.3V. Il-bord tal-ġarr AX7Z010 li ddisinjajna huwa 3.3V awtomatikament. Innota li l-IO ta 'BANK13 mhuwiex
Assenjazzjoni tal-brilli tal-konnettur bord għal bord J29
| J29 Pin | Sinjal
Isem |
ZYNQ Pin
Numru |
J29 Pin | Isem tas-Sinjal | ZYNQ Pin
Numru |
| 1 | VCC5V | – | 2 | VCC5V | – |
| 3 | VCC5V | – | 4 | VCC5V | – |
| 5 | VCC5V | – | 6 | VCC5V | – |
| 7 | VCC5V | – | 8 | VCC5V | – |
| 9 | GND | – | 10 | GND | – |
| 11 | VCCIO_34 | – | 12 | VCCIO_35 | – |
| 13 | VCCIO_34 | – | 14 | VCCIO_35 | – |
| 15 | VCCIO_34 | – | 16 | VCCIO_35 | – |
| 17 | VCCIO_34 | – | 18 | VCCIO_35 | – |
| 19 | GND | – | 20 | GND | – |
| 21 | IO34_L10P | V15 | 22 | IO34_L7P | Y16 |
| 23 | IO34_L10N | W15 | 24 | IO34_L7N | Y17 |
| 25 | IO34_L15N | U20 | 26 | IO34_L17P | Y18 |
| 27 | IO34_L15P | T20 | 28 | IO34_L17N | Y19 |
| 29 | GND | – | 30 | GND | – |
| 31 | IO34_L9N | U17 | 32 | IO34_L8P | W14 |
| 33 | IO34_L9P | T16 | 34 | IO34_L8N | Y14 |
| 35 | IO34_L12N | U19 | 36 | IO34_L3P | U13 |
| 37 | IO34_L12P | U18 | 38 | IO34_L3N | V13 |
| 39 | GND | – | 40 | GND | – |
| 41 | IO34_L14N | P20 | 42 | IO34_L21N | V18 |
| 43 | IO34_L14P | N20 | 44 | IO34_L21P | V17 |
| 45 | IO34_L16N | W20 | 46 | IO34_L18P | V16 |
| 47 | IO34_L16P | V20 | 48 | IO34_L18N | W16 |
| 49 | GND | – | 50 | GND | – |
| 51 | IO34_L22N | W19 | 52 | IO34_L23P | N17 |
| 53 | IO34_L22P | W18 | 54 | IO34_L23N | P18 |
| 55 | IO34_L20N | R18 | 56 | IO34_L13N | P19 |
| 57 | IO34_L20P | T17 | 58 | IO34_L13P | N18 |
| 59 | GND | – | 60 | GND | – |
| 61 | IO34_L19N | R17 | 62 | IO34_L11N | U15 |
| 63 | IO34_L19P | R16 | 64 | IO34_L11P | U14 |
| 65 | IO34_L24P | P15 | 66 | IO34_L5N | T15 |
| 67 | IO34_L24N | P16 | 68 | IO34_L5P | T14 |
| 69 | GND | – | 70 | GND | – |
| 71 | IO34_L4P | V12 | 72 | IO34_L2N | U12 |
| 73 | IO34_L4N | W13 | 74 | IO34_L2P | T12 |
| 75 | IO34_L1P | T11 | 76 | IO34_L6N | R14 |
| 77 | IO34_L1N | T10 | 78 | IO34_L6P | P14 |
| 79 | GND | – | 80 | GND | – |
| 81 | IO13_L13P | Y7 | 82 | IO13_L21P | V11 |
| 83 | IO13_L13N | Y6 | 84 | IO13_L21N | V10 |
| 85 | IO13_L11N | V7 | 86 | IO13_L14N | Y8 |
| 87 | IO13_L11P | U7 | 88 | IO13_L14P | Y9 |
| 89 | GND | – | 90 | GND | – |
| 91 | IO13_L19N | U5 | 92 | IO13_L22N | W6 |
| 93 | IO13_L19P | T5 | 94 | IO13_L22P | V6 |
| 95 | IO13_L16P | W10 | 96 | IO13_L15P | V8 |
| 97 | IO13_L16N | W9 | 98 | IO13_L15N | W8 |
| 99 | GND | – | 100 | GND | – |
| 101 | IO13_L17P | U9 | 102 | IO13_L20P | Y12 |
| 103 | IO13_L17N | U8 | 104 | IO13_L20N | Y13 |
| 105 | IO13_L18P | W11 | 106 | IO13_L12N | U10 |
| 107 | IO13_L18N | Y11 | 108 | IO13_L12P | T9 |
| 109 | GND | – | 110 | GND | – |
| 111 | FPGA_TCK | F9 | 112 | VP | K9 |
| 113 | FPGA_TMS | J6 | 114 | VN | L10 |
| 115 | FPGA_TDO | F6 | 116 | PS_POR_B | C7 |
| 117 | FPGA_TDI | G6 | 118 | FPGA_DONE | R11 |
Assenjazzjoni tal-brilli tal-konnettur bord għal bord J30
| J30 Pin | Isem tas-Sinjal | ZYNQ Pin
Numru |
J30 Pin | Isem tas-Sinjal | ZYNQ
Numru tal-Pin |
| 1 | IO35_L1P | C20 | 2 | IO35_L15N | F20 |
| 3 | IO35_L1N | B20 | 4 | IO35_L15P | F19 |
| 5 | IO35_L18N | G20 | 6 | IO35_L5P | E18 |
| 7 | IO35_L18P | G19 | 8 | IO35_L5N | E19 |
| 9 | GND | T13 | 10 | GND | T13 |
| 11 | IO35_L10N | J19 | 12 | IO35_L3N | D18 |
| 13 | IO35_L10P | K19 | 14 | IO35_L3P | E17 |
| 15 | IO35_L2N | A20 | 16 | IO35_L4P | D19 |
| 17 | IO35_L2P | B19 | 18 | IO35_L4N | D20 |
| 19 | GND | T13 | 20 | GND | T13 |
| 21 | IO35_L8P | M17 | 22 | IO35_L9N | L20 |
| 23 | IO35_L8N | M18 | 24 | IO35_L9P | L19 |
| 25 | IO35_L7P | M19 | 26 | IO35_L6P | F16 |
| 27 | IO35_L7N | M20 | 28 | IO35_L6N | F17 |
| 29 | GND | T13 | 30 | GND | T13 |
| 31 | IO35_L17N | H20 | 32 | IO35_L16N | G18 |
| 33 | IO35_L17P | J20 | 34 | IO35_L16P | G17 |
| 35 | IO35_L19N | G15 | 36 | IO35_L13N | H17 |
| 37 | IO35_L19P | H15 | 38 | IO35_L13P | H16 |
| 39 | GND | T13 | 40 | GND | T13 |
| 41 | IO35_L12N | K18 | 42 | IO35_L14N | H18 |
| 43 | IO35_L12P | K17 | 44 | IO35_L14P | J18 |
| 45 | IO35_L24N | J16 | 46 | IO35_L20P | K14 |
| 47 | IO35_L24P | K16 | 48 | IO35_L20N | J14 |
| 49 | GND | T13 | 50 | GND | T13 |
| 51 | IO35_L21N | N16 | 52 | IO35_L11P | L16 |
| 53 | IO35_L21P | N15 | 54 | IO35_L11N | L17 |
| 55 | IO35_L22N | L15 | 56 | IO35_L23P | M14 |
| 57 | IO35_L22P | L14 | 58 | IO35_L23N | M15 |
| 59 | GND | T13 | 60 | GND | T13 |
| 61 | PS_MIO22 | B17 | 62 | PS_MIO50 | B13 |
| 63 | PS_MIO27 | D13 | 64 | PS_MIO45 | B15 |
| 65 | PS_MIO23 | D11 | 66 | PS_MIO46 | D16 |
| 67 | PS_MIO24 | A16 | 68 | PS_MIO41 | C17 |
| 69 | GND | T13 | 70 | GND | T13 |
| 71 | PS_MIO25 | F15 | 72 | PS_MIO7 | D8 |
| 73 | PS_MIO26 | A15 | 74 | PS_MIO12 | D9 |
| 75 | PS_MIO21 | F14 | 76 | PS_MIO10 | E9 |
| 77 | PS_MIO16 | A19 | 78 | PS_MIO11 | C6 |
| 79 | GND | T13 | 80 | GND | T13 |
| 81 | PS_MIO20 | A17 | 82 | PS_MIO9 | B5 |
| 83 | PS_MIO19 | D10 | 84 | PS_MIO14 | C5 |
| 85 | PS_MIO18 | B18 | 86 | PS_MIO8 | D5 |
| 87 | PS_MIO17 | E14 | 88 | PS_MIO0 | E6 |
| 89 | GND | T13 | 90 | GND | T13 |
| 91 | PS_MIO39 | C18 | 92 | PS_MIO13 | E8 |
| 93 | PS_MIO38 | E13 | 94 | PS_MIO47 | B14 |
| 95 | PS_MIO37 | A10 | 96 | PS_MIO48 | B12 |
| 97 | PS_MIO28 | C16 | 98 | PS_MIO49 | C12 |
| 99 | GND | T13 | 100 | GND | T13 |
| 101 | PS_MIO35 | F12 | 102 | PS_MIO52 | C10 |
| 103 | PS_MIO34 | A12 | 104 | PS_MIO51 | B9 |
| 105 | PS_MIO33 | D15 | 106 | PS_MIO40 | D14 |
| 107 | PS_MIO32 | A14 | 108 | PS_MIO44 | F13 |
| 109 | GND | T13 | 110 | GND | T13 |
| 111 | PS_MIO31 | E16 | 112 | PS_MIO15 | C8 |
| 113 | PS_MIO36 | A11 | 114 | PS_MIO42 | E12 |
| 115 | PS_MIO29 | C13 | 116 | PS_MIO43 | A9 |
| 117 | PS_MIO30 | C15 | 118 | PS_MIO53 | C11 |
| 119 | QSPI_D3_PS_MIO5 | A6 | 120 | QSPI_D2_PS_MIO4 | B7 |
Dokumenti / Riżorsi
 |
ALINX AC7Z020 ZYNQ7000 Bord għall-Iżvilupp FPGA [pdfManwal tal-Utent AC7Z020, AC7Z020 ZYNQ7000 Bord għall-Iżvilupp FPGA, Bord għall-Iżvilupp FPGA ZYNQ7000, Bord għall-Iżvilupp FPGA, Bord għall-Iżvilupp, Bord |
