ALINX AC7Z020 ZYNQ7000 FPGA ຄະນະກໍາມະການພັດທະນາ
ຂໍ້ມູນຜະລິດຕະພັນ
ກະດານພັດທະນາ ZYNQ7000 FPGA ແມ່ນກະດານພັດທະນາທີ່ມີລັກສະນະຊິບ XC7Z100-1CLG400I, ເຊິ່ງເປັນສ່ວນຫນຶ່ງຂອງຊຸດ ZYNQ7000. ມັນມີໂປເຊດເຊີແອັບພລິເຄຊັນ ARM dual-core CortexA9 ທີ່ມີຄວາມໄວໂມງເຖິງ 800MHz, 256KB on-chip RAM, ແລະສ່ວນຕິດຕໍ່ການເກັບຮັກສາພາຍນອກທີ່ສະຫນັບສະຫນູນ 16/32 bit DDR2, DDR3 interface. ກະດານຍັງມີສອງ Gigabit NIC ສະຫນັບສະຫນູນ, ສອງ USB2.0 OTG interfaces, ສອງ CAN2.0B bus interfaces, ສອງ SD card, SDIO, MMC compatible controllers, 2 SPIs, 2 UARTs, 2 I2C interfaces, ແລະ 4 ຄູ່ຂອງ 32bit GPIO. ກະດານມີກະດານຫຼັກ (AC7Z010) ທີ່ໃຊ້ຊິບ MT41K128M16TW-107 DDR3 ຂອງ Micron ສອງຊິບທີ່ມີຄວາມຈຸລວມກັນຂອງ 256MB ແລະຄວາມກວ້າງຂອງຂໍ້ມູນ 32-bit. ກະດານຍັງມີ LEDs ຜູ້ໃຊ້, ກະແຈຜູ້ໃຊ້, ສ່ວນຫົວຂະຫຍາຍ, JTAG ດີບັກພອດ, ແລະການສະຫນອງພະລັງງານ.
ຄໍາແນະນໍາການນໍາໃຊ້ຜະລິດຕະພັນ
ເພື່ອໃຊ້ກະດານພັດທະນາ ZYNQ7000 FPGA, ປະຕິບັດຕາມຂັ້ນຕອນເຫຼົ່ານີ້:
- ເຊື່ອມຕໍ່ການສະຫນອງພະລັງງານກັບກະດານ.
- ເຊື່ອມຕໍ່ກະດານກັບຄອມພິວເຕີຂອງທ່ານໂດຍໃຊ້ສາຍ USB.
- ຕິດຕັ້ງໄດເວີທີ່ຈໍາເປັນສໍາລັບກະດານໃນຄອມພິວເຕີຂອງທ່ານ.
- ເປີດສະພາບແວດລ້ອມການພັດທະນາຊອບແວຂອງທ່ານແລະສ້າງໂຄງການໃຫມ່.
- ຕັ້ງຄ່າການຕັ້ງຄ່າໂຄງການຂອງທ່ານເພື່ອໃຊ້ກະດານພັດທະນາ ZYNQ7000 FPGA.
- ຂຽນລະຫັດຂອງທ່ານແລະລວບລວມມັນ.
- ອັບໂຫລດລະຫັດທີ່ລວບລວມໃສ່ກະດານໂດຍໃຊ້ JTAG ດີບັກພອດ.
- ທົດສອບລະຫັດຂອງທ່ານໃນກະດານ.
ໝາຍເຫດ: ເບິ່ງຄູ່ມືຜູ້ໃຊ້ສຳລັບຂໍ້ມູນລະອຽດເພີ່ມເຕີມກ່ຽວກັບຄຸນສົມບັດ ແລະການນຳໃຊ້ຂອງກະດານ.
ບັນທຶກສະບັບ
| ຮຸ່ນ | ວັນທີ | ປ່ອຍໂດຍ | ລາຍລະອຽດ |
| ສວັດ 1.0 | 2019-12-15 | Rachel Zhou | ການປ່ອຍຄັ້ງທໍາອິດ |
ກະດານຫຼັກ AC7Z010
ແນະນຳກະດານຫຼັກ AC7Z010
- AC7Z010 (ຮູບແບບກະດານຫຼັກ, ດຽວກັນຂ້າງລຸ່ມນີ້) ກະດານຫຼັກ FPGA, ຊິບ ZYNQ ແມ່ນອີງໃສ່ XC7Z010-1CLG400I ຂອງບໍລິສັດ XILINX ຊຸດ ZYNQ7000. ລະບົບ PS ຂອງຊິບ ZYNQ ປະສົມປະສານສອງໂປເຊດເຊີ ARM CortexTM-A9, ເຊື່ອມຕໍ່ກັນ AMBA®, ໜ່ວຍຄວາມຈຳພາຍໃນ, ການໂຕ້ຕອບໜ່ວຍຄວາມຈຳພາຍນອກ ແລະອຸປະກອນຕໍ່ພ່ວງ. FPGA ຂອງຊິບ ZYNQ ປະກອບດ້ວຍເຊລ logic ທີ່ມີໂປຼແກຼມ, DSP ແລະ RAM ພາຍໃນ.
- ກະດານຫຼັກນີ້ໃຊ້ຊິບ MT41K128M16TW-107 DDR3 ຂອງ Micron ສອງຊິບ, ແຕ່ລະແຜ່ນມີຄວາມຈຸ 256MB; ຊິບ DDR ສອງຊິບຜະສົມຜະສານກັນເພື່ອສ້າງຄວາມກວ້າງຂອງລົດເມຂໍ້ມູນ 32-bit, ແລະຄວາມຖີ່ໂມງຂອງການອ່ານ ແລະຂຽນຂໍ້ມູນລະຫວ່າງ ZYNQ ແລະ DDR3 ເຖິງ 533Mhz; ການຕັ້ງຄ່ານີ້ສາມາດຕອບສະໜອງຄວາມຕ້ອງການຂອງລະບົບການປະມວນຜົນຂໍ້ມູນແບນວິດສູງຂອງລະບົບ
- ເພື່ອເຊື່ອມຕໍ່ກັບກະດານຜູ້ໃຫ້ບໍລິການ, ສອງຕົວເຊື່ອມຕໍ່ກະດານກັບກະດານຫຼັກນີ້ຖືກຂະຫຍາຍອອກດ້ວຍພອດ USB ຢູ່ດ້ານ PS, ການໂຕ້ຕອບ Gigabit Ethernet, ຊ່ອງສຽບກາດ SD, ແລະພອດ MIO ອື່ນໆທີ່ຍັງເຫຼືອ (48). ເຊັ່ນດຽວກັນກັບພອດ IO ເກືອບທັງໝົດ (100) ຂອງ BANK13 (ສະເພາະກັບ AC7Z010), BAN34 ແລະ BANK35 ຢູ່ດ້ານ PL, ລະດັບ IO ຂອງ BANK34 ແລະ BANK35 ສາມາດສະໜອງຜ່ານກະດານຜູ້ໃຫ້ບໍລິການເພື່ອຕອບສະໜອງຄວາມຕ້ອງການຂອງຜູ້ໃຊ້ສຳລັບການໂຕ້ຕອບລະດັບຕ່າງໆ. ສໍາລັບຜູ້ໃຊ້ທີ່ຕ້ອງການ IO ຫຼາຍ, ກະດານຫຼັກນີ້ຈະເປັນທາງເລືອກທີ່ດີ. ແລະສ່ວນເຊື່ອມຕໍ່ IO, ຊິບ ZYNQ ກັບການໂຕ້ຕອບລະຫວ່າງຄວາມຍາວເທົ່າທຽມກັນແລະການປະມວນຜົນທີ່ແຕກຕ່າງກັນ, ແລະຂະຫນາດກະດານຫຼັກແມ່ນພຽງແຕ່ 35 * 42 (ມມ), ທີ່ເຫມາະສົມຫຼາຍສໍາລັບການພັດທະນາຂັ້ນສອງ.
ຊິບ ZYNQ
ກະດານຫຼັກ FPGA AC7Z010 ໃຊ້ຊິບຊຸດ Zynq7000 ຂອງ Xilinx, ໂມດູນ XC7Z010-1CLG400I. ລະບົບ PS ຂອງຊິບປະສົມປະສານສອງໂປເຊດເຊີ ARM Cortex™-A9, ເຊື່ອມຕໍ່ກັນ AMBA®, ໜ່ວຍຄວາມຈຳພາຍໃນ, ການໂຕ້ຕອບໜ່ວຍຄວາມຈຳພາຍນອກ ແລະອຸປະກອນຕໍ່ພ່ວງ. ອຸປະກອນຕໍ່ພ່ວງເຫຼົ່ານີ້ສ່ວນໃຫຍ່ປະກອບມີສ່ວນຕິດຕໍ່ USB bus, ການໂຕ້ຕອບ Ethernet, SD/SDIO interface, I2C bus interface, CAN bus interface, UART interface, GPIO ແລະອື່ນໆ. PS ສາມາດເຮັດວຽກເປັນອິດສະຫຼະ ແລະເລີ່ມເປີດ ຫຼືຣີເຊັດ. ຮູບ 2-2-1 ລາຍລະອຽດຂອງແຜນວາດບລັອກໂດຍລວມຂອງຊິບ ZYNQ7000.
ຕົວກໍານົດການຕົ້ນຕໍຂອງພາກສ່ວນລະບົບ PS ມີດັ່ງນີ້:
- ໂປເຊດເຊີແອັບພລິເຄຊັນທີ່ໃຊ້ ARM dual-core CortexA9, ສະຖາປັດຕະຍະກຳ ARM-v7, ສູງສຸດ 800MHz
- 32KB ລະດັບ 1 ຄໍາແນະນໍາແລະຂໍ້ມູນ cache ຕໍ່ CPU, 512KB ລະດັບ 2 cache 2 ການແບ່ງປັນ CPU
- ROM boot ເທິງຊິບ ແລະ 256KB on-chip RAM
- ການໂຕ້ຕອບການເກັບຮັກສາພາຍນອກ, ສະຫນັບສະຫນູນ 16/32 bit DDR2, ການໂຕ້ຕອບ DDR3
- ສອງ Gigabit NIC ສະຫນັບສະຫນູນ: divergent-aggregate DMA, GMII, RGMII, SGMII interface
- ສອງຕົວເຊື່ອມຕໍ່ USB2.0 OTG, ແຕ່ລະອັນຮອງຮັບໄດ້ເຖິງ 12 nodes
- ສອງຕົວເຊື່ອມຕໍ່ລົດເມ CAN2.0B
- ສອງແຜ່ນ SD, SDIO, MMC ຄວບຄຸມເຂົ້າກັນໄດ້
- 2 SPIs, 2 UARTs, 2 I2C interfaces
- 4 ຄູ່ GPIO 32bit, 54 (32 + 22) ເປັນ PS ລະບົບ IO, 64 ເຊື່ອມຕໍ່ກັບ PL
- ການເຊື່ອມຕໍ່ແບນວິດສູງພາຍໃນ PS ແລະ PS ກັບ PL
ຕົວກໍານົດການຕົ້ນຕໍຂອງພາກສ່ວນ logic PL ແມ່ນດັ່ງຕໍ່ໄປນີ້:
- Logic Cells: 28K
- ຕາຕະລາງຊອກຫາ (LUTs): 17600
- Flip-flops: 35,200
- 18x25MACCs: 80
- ບລັອກ RAM: 240KB
- ສອງ AD converters ສໍາລັບ on-chip voltage, ການຮັບຮູ້ອຸນຫະພູມແລະເຖິງ 17 ຊ່ອງປ້ອນຂໍ້ມູນທີ່ແຕກຕ່າງກັນພາຍນອກ, 1MBPS
- ເກຣດຄວາມໄວຊິບ XC7Z100-1CLG400I ແມ່ນ -1, ເກຣດອຸດສາຫະກໍາ, ຊຸດແມ່ນ BGA400, pin pitch ແມ່ນ 0.8mm ນິຍາມແບບຈໍາລອງຊິບສະເພາະຂອງຊຸດ ZYNQ7000 ແມ່ນສະແດງຢູ່ໃນຮູບ 2-2-2.
DDR3 DRAM
- ກະດານຫຼັກ FPGA AC7Z010 ມີສອງຊິບ Micron DDR3 SDRAM (ທັງໝົດ 1GB), ແບບ MT41K128M16TW-107 (ເຂົ້າກັນໄດ້ກັບ Hynix.
- H5TQ2G63AFR-PBI). ຄວາມກວ້າງຂອງລົດເມທັງໝົດຂອງ DDR3 SDRAM ແມ່ນ 32bit. DDR3 SDRAM ເຮັດວຽກດ້ວຍຄວາມໄວສູງສຸດ 533MHz (ອັດຕາຂໍ້ມູນ 1066Mbps). ລະບົບຄວາມຊົງຈໍາ DDR3 ແມ່ນເຊື່ອມຕໍ່ໂດຍກົງກັບການໂຕ້ຕອບຫນ່ວຍຄວາມຈໍາຂອງ BANK 502 ຂອງລະບົບການປະມວນຜົນ ZYNQ (PS). ການຕັ້ງຄ່າສະເພາະຂອງ DDR3 SDRAM ແມ່ນສະແດງຢູ່ໃນຕາຕະລາງ 2-3-1 ຂ້າງລຸ່ມນີ້:
| ຈໍານວນບິດ | ຕົວແບບຊິບ | ຄວາມອາດສາມາດ | ໂຮງງານ |
| U8,U9 | MT41K128M16TW-107 | 256M x 16bit | ໄມໂຄຣນ |
ຕາຕະລາງ 2-3-1: ການຕັ້ງຄ່າ DDR3 SDRAM
ການອອກແບບຮາດແວຂອງ DDR3 ຮຽກຮ້ອງໃຫ້ມີການພິຈາລະນາຢ່າງເຂັ້ມງວດກ່ຽວກັບຄວາມສົມບູນຂອງສັນຍານ. ພວກເຮົາໄດ້ພິຈາລະນາຢ່າງເຕັມສ່ວນການຈັບຄູ່ຕົວຕ້ານທານ / ການຕໍ່ຕ້ານຢູ່ປາຍຍອດ, ການຄວບຄຸມການຂັດຂວາງການຕິດຕາມ, ແລະການຄວບຄຸມຄວາມຍາວຕາມຮອຍໃນການອອກແບບວົງຈອນແລະການອອກແບບ PCB ເພື່ອຮັບປະກັນການດໍາເນີນງານທີ່ມີຄວາມໄວສູງແລະຄວາມຫມັ້ນຄົງຂອງ DDR3.
ການກຳນົດ PIN DDR3 DRAM:
| ຊື່ສັນຍານ | ZYNQ Pin ຊື່ | ໝາຍເລກ PIN ZYNQ |
| DDR3_DQS0_P | PS_DDR_DQS_P0_502 | C2 |
| DDR3_DQS0_N | PS_DDR_DQS_N0_502 | B2 |
| DDR3_DQS1_P | PS_DDR_DQS_P1_502 | G2 |
| DDR3_DQS1_N | PS_DDR_DQS_N1_502 | F2 |
| DDR3_DQS2_P | PS_DDR_DQS_P2_502 | R2 |
| DDR3_DQS2_N | PS_DDR_DQS_N2_502 | T2 |
| DDR3_DQS3_P | PS_DDR_DQS_P3_502 | W5 |
| DDR3_DQS4_N | PS_DDR_DQS_N3_502 | W4 |
| DDR3_D0 | PS_DDR_DQ0_502 | C3 |
| DDR3_D1 | PS_DDR_DQ1_502 | B3 |
| DDR3_D2 | PS_DDR_DQ2_502 | A2 |
| DDR3_D3 | PS_DDR_DQ3_502 | A4 |
| DDR3_D4 | PS_DDR_DQ4_502 | D3 |
| DDR3_D5 | PS_DDR_DQ5_502 | D1 |
| DDR3_D6 | PS_DDR_DQ6_502 | C1 |
| DDR3_D7 | PS_DDR_DQ7_502 | E1 |
| DDR3_D8 | PS_DDR_DQ8_502 | E2 |
| DDR3_D9 | PS_DDR_DQ9_502 | E3 |
| DDR3_D10 | PS_DDR_DQ10_502 | G3 |
| DDR3_D11 | PS_DDR_DQ11_502 | H3 |
| DDR3_D12 | PS_DDR_DQ12_502 | J3 |
| DDR3_D13 | PS_DDR_DQ13_502 | H2 |
| DDR3_D14 | PS_DDR_DQ14_502 | H1 |
| DDR3_D15 | PS_DDR_DQ15_502 | J1 |
| DDR3_D16 | PS_DDR_DQ16_502 | P1 |
| DDR3_D17 | PS_DDR_DQ17_502 | P3 |
| DDR3_D18 | PS_DDR_DQ18_502 | R3 |
| DDR3_D19 | PS_DDR_DQ19_502 | R1 |
| DDR3_D20 | PS_DDR_DQ20_502 | T4 |
| DDR3_D21 | PS_DDR_DQ21_502 | U4 |
| DDR3_D22 | PS_DDR_DQ22_502 | U2 |
| DDR3_D23 | PS_DDR_DQ23_502 | U3 |
| DDR3_D24 | PS_DDR_DQ24_502 | V1 |
| DDR3_D25 | PS_DDR_DQ25_502 | Y3 |
| DDR3_D26 | PS_DDR_DQ26_502 | W1 |
| DDR3_D27 | PS_DDR_DQ27_502 | Y4 |
| DDR3_D28 | PS_DDR_DQ28_502 | Y2 |
| DDR3_D29 | PS_DDR_DQ29_502 | W3 |
| DDR3_D30 | PS_DDR_DQ30_502 | V2 |
| DDR3_D31 | PS_DDR_DQ31_502 | V3 |
| DDR3_DM0 | PS_DDR_DM0_502 | A1 |
| DDR3_DM1 | PS_DDR_DM1_502 | F1 |
| DDR3_DM2 | PS_DDR_DM2_502 | T1 |
| DDR3_DM3 | PS_DDR_DM3_502 | Y1 |
| DDR3_A0 | PS_DDR_A0_502 | N2 |
| DDR3_A1 | PS_DDR_A1_502 | K2 |
| DDR3_A2 | PS_DDR_A2_502 | M3 |
| DDR3_A3 | PS_DDR_A3_502 | K3 |
| DDR3_A4 | PS_DDR_A4_502 | M4 |
| DDR3_A5 | PS_DDR_A5_502 | L1 |
| DDR3_A6 | PS_DDR_A6_502 | L4 |
| DDR3_A7 | PS_DDR_A7_502 | K4 |
| DDR3_A8 | PS_DDR_A8_502 | K1 |
| DDR3_A9 | PS_DDR_A9_502 | J4 |
| DDR3_A10 | PS_DDR_A10_502 | F5 |
| DDR3_A11 | PS_DDR_A11_502 | G4 |
| DDR3_A12 | PS_DDR_A12_502 | E4 |
| DDR3_A13 | PS_DDR_A13_502 | D4 |
| DDR3_A14 | PS_DDR_A14_502 | F4 |
| DDR3_BA0 | PS_DDR_BA0_502 | L5 |
| DDR3_BA1 | PS_DDR_BA1_502 | R4 |
| DDR3_BA2 | PS_DDR_BA2_502 | J5 |
| DDR3_S0 | PS_DDR_CS_B_502 | N1 |
| DDR3_RAS | PS_DDR_RAS_B_502 | P4 |
| DDR3_CAS | PS_DDR_CAS_B_502 | P5 |
| DDR3_WE | PS_DDR_WE_B_502 | M5 |
| DDR3_ODT | PS_DDR_ODT_502 | N5 |
| DDR3_RESET | PS_DDR_DRST_B_502 | B4 |
| DDR3_CLK0_P | PS_DDR_CKP_502 | L2 |
| DDR3_CLK0_N | PS_DDR_CKN_502 | M2 |
| DDR3_CKE | PS_DDR_CKE_502 | N3 |
QSPI Flash
ກະດານຫຼັກ FPGA AC7Z010 ມີຫນຶ່ງຊິບ 256MBit Quad-SPI FLASH, ຮູບແບບແຟດແມ່ນ W25Q256FVEI, ເຊິ່ງໃຊ້ 3.3V CMOS vol.tage ມາດຕະຖານ. ເນື່ອງຈາກລັກສະນະທີ່ບໍ່ມີການລະເຫີຍຂອງ QSPI FLASH, ມັນສາມາດຖືກນໍາໃຊ້ເປັນອຸປະກອນ boot ສໍາລັບລະບົບເພື່ອເກັບຮັກສາຮູບພາບ boot ຂອງລະບົບ. ຮູບພາບເຫຼົ່ານີ້ສ່ວນໃຫຍ່ແມ່ນປະກອບມີ FPGA bit files, ລະຫັດຄໍາຮ້ອງສະຫມັກ ARM, ແລະຂໍ້ມູນຜູ້ໃຊ້ອື່ນໆ fileດ. ຮູບແບບສະເພາະ ແລະຕົວກໍານົດການທີ່ກ່ຽວຂ້ອງຂອງ QSPI FLASH ແມ່ນສະແດງຢູ່ໃນຕາຕະລາງ 2-4-1.
| ຕໍາແໜ່ງ | ຕົວແບບ | ຄວາມອາດສາມາດ | ໂຮງງານ |
| U15 | W25Q256FVEI | 32M Byte | Winbond |
ຕາຕະລາງ 2-4-1: ຂໍ້ມູນຈໍາເພາະຂອງ QSPI FLASH
QSPI FLASH ແມ່ນເຊື່ອມຕໍ່ກັບພອດ GPIO ຂອງ BANK500 ໃນພາກ PS ຂອງຊິບ ZYNQ. ໃນການອອກແບບລະບົບ, ຫນ້າທີ່ພອດ GPIO ຂອງພອດ PS ເຫຼົ່ານີ້ຕ້ອງໄດ້ຮັບການຕັ້ງຄ່າເປັນການໂຕ້ຕອບ QSPI FLASH. ຮູບ 2-4-1 ສະແດງໃຫ້ເຫັນ QSPI Flash ໃນ schematic.
ຕັ້ງຄ່າການມອບໝາຍ chip pin:
| ຊື່ສັນຍານ | ZYNQ Pin ຊື່ | ໝາຍເລກ PIN ZYNQ |
| QSPI_SCK | PS_MIO6_500 | A5 |
| QSPI_CS | PS_MIO1_500 | A7 |
| QSPI_D0 | PS_MIO2_500 | B8 |
| QSPI_D1 | PS_MIO3_500 | D6 |
| QSPI_D2 | PS_MIO4_500 | B7 |
| QSPI_D3 | PS_MIO5_500 | A6 |
ການຕັ້ງຄ່າໂມງ
ກະດານຫຼັກ AC7Z010 ສະຫນອງໂມງທີ່ມີການເຄື່ອນໄຫວສໍາລັບລະບົບ PS, ດັ່ງນັ້ນລະບົບ PS ສາມາດເຮັດວຽກເປັນເອກະລາດ.
PS ແຫຼ່ງໂມງລະບົບ
ຊິບ ZYNQ ສະຫນອງການປ້ອນຂໍ້ມູນໂມງ 33.333333MHz ສໍາລັບພາກສ່ວນ PS ຜ່ານໄປເຊຍກັນ X1 ໃນກະດານຫຼັກ. ການປ້ອນຂໍ້ມູນໂມງຖືກເຊື່ອມຕໍ່ກັບ PIN PS_CLK_500 ຂອງຊິບ ZYNQ BANK500. ແຜນວາດ schematic ຂອງມັນຖືກສະແດງຢູ່ໃນຮູບ 2-5-1:
ການກຳນົດເຂັມໂມງ:
| ຊື່ສັນຍານ | ZYNQ Pin |
| PS_CLK_500 | E7 |
ການສະຫນອງພະລັງງານ
ການສະຫນອງພະລັງງານ voltage ຂອງກະດານຫຼັກ AC7Z010 ແມ່ນ DC5V, ເຊິ່ງສະຫນອງໂດຍການເຊື່ອມຕໍ່ກະດານຜູ້ໃຫ້ບໍລິການ. ນອກຈາກນັ້ນ, ພະລັງງານຂອງ BANK34 ແລະ BANK35 ຍັງຖືກສະຫນອງໃຫ້ໂດຍຜ່ານຄະນະກໍາມະການຂົນສົ່ງ. ແຜນວາດ schematic ຂອງການອອກແບບການສະຫນອງພະລັງງານຢູ່ໃນກະດານຫຼັກແມ່ນສະແດງຢູ່ໃນຮູບ 2-6-1:
ກະດານພັດທະນາ FPGA ແມ່ນພະລັງງານໂດຍ + 5V, ແລະຖືກປ່ຽນເປັນ + 1.0V, + 1.8V, + 1.5V, + 3.3V ສີ່ການສະຫນອງພະລັງງານໂດຍຜ່ານສີ່ຊິບພະລັງງານ DC / DC. ປະຈຸບັນຜົນຜະລິດຂອງ + 1.0V ສາມາດບັນລຸ 6A, + 1.8V ແລະ + 1.5V ປະຈຸບັນພະລັງງານຜົນຜະລິດແມ່ນ 3A, + 3.3V ປະຈຸບັນຜົນຜະລິດແມ່ນ 500mA. J29 ຍັງມີ 4 pins ແຕ່ລະເພື່ອສະຫນອງພະລັງງານໃຫ້ກັບ FPGA BANK34 ແລະ BANK35. ຄ່າເລີ່ມຕົ້ນແມ່ນ 3.3V. ຜູ້ໃຊ້ສາມາດປ່ຽນພະລັງງານຂອງ BANK34 ແລະ BANK35 ໄດ້ໂດຍການປ່ຽນ VCCIO34 ແລະ VCCIO35 ໃນ backplane. 1.5V ສ້າງ VTT ແລະ VREF voltagແມ່ນຕ້ອງການໂດຍ DDR3 ຜ່ານ TPS51206 ຂອງ TI. ຫນ້າທີ່ຂອງການກະຈາຍພະລັງງານແຕ່ລະແມ່ນສະແດງຢູ່ໃນຕາຕະລາງຕໍ່ໄປນີ້:
| ການສະຫນອງພະລັງງານ | ຟັງຊັນ |
| +1.0V | ZYNQ PS ແລະ PL ພາກ Core Voltage |
| +1.8V | ZYNQ PS ແລະ PL partial auxiliary voltage
BANK501 IO voltage |
| +3.3V | ZYNQ Bank0,Bank500,QSIP FLASH
ໂມງ Crystal |
| +1.5V | DDR3, ZYNQ Bank501 |
| VREF,VTT(+0.75V) | DDR3 |
| VCCIO34/35 | Bank34, Bank35 |
ເນື່ອງຈາກວ່າການສະຫນອງພະລັງງານຂອງ ZYNQ FPGA ມີຄວາມຕ້ອງການລໍາດັບພະລັງງານ, ໃນການອອກແບບວົງຈອນ, ພວກເຮົາໄດ້ອອກແບບຕາມຄວາມຕ້ອງການພະລັງງານຂອງຊິບ. ລຳດັບການເປີດໄຟແມ່ນ +1.0V->+1.8V->(+1.5V, +3.3V, VCCIO) ການອອກແບບວົງຈອນເພື່ອຮັບປະກັນການເຮັດວຽກປົກກະຕິຂອງຊິບ. ເນື່ອງຈາກວ່າມາດຕະຖານລະດັບຂອງ BANK34 ແລະ BANK35 ຖືກກໍານົດໂດຍການສະຫນອງພະລັງງານທີ່ສະຫນອງໂດຍຄະນະກໍາມະການຂົນສົ່ງ, ສູງສຸດແມ່ນ 3.3V. ເມື່ອທ່ານອອກແບບກະດານບັນທຸກເພື່ອໃຫ້ພະລັງງານ VCCIO34 ແລະ VCCIO35 ສໍາລັບກະດານຫຼັກ, ລໍາດັບການເປີດໄຟແມ່ນຊ້າກວ່າ + 5V.
ຂະໜາດກະດານຫຼັກ AC7Z010
ການມອບໝາຍ pin Board to Board Connectors
ກະດານຫຼັກມີທັງຫມົດຂອງສອງພອດການຂະຫຍາຍຕົວຄວາມໄວສູງ. ມັນໃຊ້ສອງຕົວເຊື່ອມຕໍ່ລະຫວ່າງກະດານ 120-pin (J29/J30) ເພື່ອເຊື່ອມຕໍ່ກັບກະດານຜູ້ໃຫ້ບໍລິການ. ໄລຍະຫ່າງ PIN ຂອງ board ກັບ board connector ແມ່ນ 0.5mm, ໃນບັນດາພວກເຂົາ, J29 ແມ່ນເຊື່ອມຕໍ່ກັບພະລັງງານ 5V, ການປ້ອນຂໍ້ມູນພະລັງງານ VCCIO, ບາງສັນຍານ IO ແລະ J.TAG ສັນຍານ, ແລະ J30 ແມ່ນເຊື່ອມຕໍ່ກັບສັນຍານ IO ທີ່ຍັງເຫຼືອແລະ MIO. ລະດັບ IO ຂອງ BANK34 ແລະ BANK35 ສາມາດປ່ຽນແປງໄດ້ໂດຍການປັບ VCCIO input ໃນຕົວເຊື່ອມຕໍ່, ລະດັບສູງສຸດບໍ່ເກີນ 3.3V. ກະດານຂົນສົ່ງ AX7Z010 ທີ່ພວກເຮົາອອກແບບແມ່ນ 3.3V ໂດຍຄ່າເລີ່ມຕົ້ນ. ໃຫ້ສັງເກດວ່າ IO ຂອງ BANK13 ບໍ່ແມ່ນ
ປັກໝຸດການມອບໝາຍຂອງກະດານກັບຕົວເຊື່ອມຕໍ່ກະດານ J29
| J29 Pin | ສັນຍານ
ຊື່ |
ZYNQ Pin
ເລກ |
J29 Pin | ຊື່ສັນຍານ | ZYNQ Pin
ເລກ |
| 1 | VCC5V | – | 2 | VCC5V | – |
| 3 | VCC5V | – | 4 | VCC5V | – |
| 5 | VCC5V | – | 6 | VCC5V | – |
| 7 | VCC5V | – | 8 | VCC5V | – |
| 9 | GND | – | 10 | GND | – |
| 11 | VCCIO_34 | – | 12 | VCCIO_35 | – |
| 13 | VCCIO_34 | – | 14 | VCCIO_35 | – |
| 15 | VCCIO_34 | – | 16 | VCCIO_35 | – |
| 17 | VCCIO_34 | – | 18 | VCCIO_35 | – |
| 19 | GND | – | 20 | GND | – |
| 21 | IO34_L10P | V15 | 22 | IO34_L7P | Y16 |
| 23 | IO34_L10N | W15 | 24 | IO34_L7N | Y17 |
| 25 | IO34_L15N | U20 | 26 | IO34_L17P | Y18 |
| 27 | IO34_L15P | T20 | 28 | IO34_L17N | Y19 |
| 29 | GND | – | 30 | GND | – |
| 31 | IO34_L9N | U17 | 32 | IO34_L8P | W14 |
| 33 | IO34_L9P | T16 | 34 | IO34_L8N | Y14 |
| 35 | IO34_L12N | U19 | 36 | IO34_L3P | U13 |
| 37 | IO34_L12P | U18 | 38 | IO34_L3N | V13 |
| 39 | GND | – | 40 | GND | – |
| 41 | IO34_L14N | P20 | 42 | IO34_L21N | V18 |
| 43 | IO34_L14P | N20 | 44 | IO34_L21P | V17 |
| 45 | IO34_L16N | W20 | 46 | IO34_L18P | V16 |
| 47 | IO34_L16P | V20 | 48 | IO34_L18N | W16 |
| 49 | GND | – | 50 | GND | – |
| 51 | IO34_L22N | W19 | 52 | IO34_L23P | N17 |
| 53 | IO34_L22P | W18 | 54 | IO34_L23N | P18 |
| 55 | IO34_L20N | R18 | 56 | IO34_L13N | P19 |
| 57 | IO34_L20P | T17 | 58 | IO34_L13P | N18 |
| 59 | GND | – | 60 | GND | – |
| 61 | IO34_L19N | R17 | 62 | IO34_L11N | U15 |
| 63 | IO34_L19P | R16 | 64 | IO34_L11P | U14 |
| 65 | IO34_L24P | P15 | 66 | IO34_L5N | T15 |
| 67 | IO34_L24N | P16 | 68 | IO34_L5P | T14 |
| 69 | GND | – | 70 | GND | – |
| 71 | IO34_L4P | V12 | 72 | IO34_L2N | U12 |
| 73 | IO34_L4N | W13 | 74 | IO34_L2P | T12 |
| 75 | IO34_L1P | T11 | 76 | IO34_L6N | R14 |
| 77 | IO34_L1N | T10 | 78 | IO34_L6P | P14 |
| 79 | GND | – | 80 | GND | – |
| 81 | IO13_L13P | Y7 | 82 | IO13_L21P | V11 |
| 83 | IO13_L13N | Y6 | 84 | IO13_L21N | V10 |
| 85 | IO13_L11N | V7 | 86 | IO13_L14N | Y8 |
| 87 | IO13_L11P | U7 | 88 | IO13_L14P | Y9 |
| 89 | GND | – | 90 | GND | – |
| 91 | IO13_L19N | U5 | 92 | IO13_L22N | W6 |
| 93 | IO13_L19P | T5 | 94 | IO13_L22P | V6 |
| 95 | IO13_L16P | W10 | 96 | IO13_L15P | V8 |
| 97 | IO13_L16N | W9 | 98 | IO13_L15N | W8 |
| 99 | GND | – | 100 | GND | – |
| 101 | IO13_L17P | U9 | 102 | IO13_L20P | Y12 |
| 103 | IO13_L17N | U8 | 104 | IO13_L20N | Y13 |
| 105 | IO13_L18P | W11 | 106 | IO13_L12N | U10 |
| 107 | IO13_L18N | Y11 | 108 | IO13_L12P | T9 |
| 109 | GND | – | 110 | GND | – |
| 111 | FPGA_TCK | F9 | 112 | VP | K9 |
| 113 | FPGA_TMS | J6 | 114 | VN | L10 |
| 115 | FPGA_TDO | F6 | 116 | PS_POR_B | C7 |
| 117 | FPGA_TDI | G6 | 118 | FPGA_DONE | R11 |
ປັກໝຸດການມອບໝາຍຂອງກະດານກັບຕົວເຊື່ອມຕໍ່ກະດານ J30
| J30 Pin | ຊື່ສັນຍານ | ZYNQ Pin
ເລກ |
J30 Pin | ຊື່ສັນຍານ | ZYNQ
ເລກ PIN |
| 1 | IO35_L1P | C20 | 2 | IO35_L15N | F20 |
| 3 | IO35_L1N | B20 | 4 | IO35_L15P | F19 |
| 5 | IO35_L18N | G20 | 6 | IO35_L5P | E18 |
| 7 | IO35_L18P | G19 | 8 | IO35_L5N | E19 |
| 9 | GND | T13 | 10 | GND | T13 |
| 11 | IO35_L10N | J19 | 12 | IO35_L3N | D18 |
| 13 | IO35_L10P | K19 | 14 | IO35_L3P | E17 |
| 15 | IO35_L2N | A20 | 16 | IO35_L4P | D19 |
| 17 | IO35_L2P | B19 | 18 | IO35_L4N | D20 |
| 19 | GND | T13 | 20 | GND | T13 |
| 21 | IO35_L8P | M17 | 22 | IO35_L9N | L20 |
| 23 | IO35_L8N | M18 | 24 | IO35_L9P | L19 |
| 25 | IO35_L7P | M19 | 26 | IO35_L6P | F16 |
| 27 | IO35_L7N | M20 | 28 | IO35_L6N | F17 |
| 29 | GND | T13 | 30 | GND | T13 |
| 31 | IO35_L17N | H20 | 32 | IO35_L16N | G18 |
| 33 | IO35_L17P | J20 | 34 | IO35_L16P | G17 |
| 35 | IO35_L19N | G15 | 36 | IO35_L13N | H17 |
| 37 | IO35_L19P | H15 | 38 | IO35_L13P | H16 |
| 39 | GND | T13 | 40 | GND | T13 |
| 41 | IO35_L12N | K18 | 42 | IO35_L14N | H18 |
| 43 | IO35_L12P | K17 | 44 | IO35_L14P | J18 |
| 45 | IO35_L24N | J16 | 46 | IO35_L20P | K14 |
| 47 | IO35_L24P | K16 | 48 | IO35_L20N | J14 |
| 49 | GND | T13 | 50 | GND | T13 |
| 51 | IO35_L21N | N16 | 52 | IO35_L11P | L16 |
| 53 | IO35_L21P | N15 | 54 | IO35_L11N | L17 |
| 55 | IO35_L22N | L15 | 56 | IO35_L23P | M14 |
| 57 | IO35_L22P | L14 | 58 | IO35_L23N | M15 |
| 59 | GND | T13 | 60 | GND | T13 |
| 61 | PS_MIO22 | B17 | 62 | PS_MIO50 | B13 |
| 63 | PS_MIO27 | D13 | 64 | PS_MIO45 | B15 |
| 65 | PS_MIO23 | D11 | 66 | PS_MIO46 | D16 |
| 67 | PS_MIO24 | A16 | 68 | PS_MIO41 | C17 |
| 69 | GND | T13 | 70 | GND | T13 |
| 71 | PS_MIO25 | F15 | 72 | PS_MIO7 | D8 |
| 73 | PS_MIO26 | A15 | 74 | PS_MIO12 | D9 |
| 75 | PS_MIO21 | F14 | 76 | PS_MIO10 | E9 |
| 77 | PS_MIO16 | A19 | 78 | PS_MIO11 | C6 |
| 79 | GND | T13 | 80 | GND | T13 |
| 81 | PS_MIO20 | A17 | 82 | PS_MIO9 | B5 |
| 83 | PS_MIO19 | D10 | 84 | PS_MIO14 | C5 |
| 85 | PS_MIO18 | B18 | 86 | PS_MIO8 | D5 |
| 87 | PS_MIO17 | E14 | 88 | PS_MIO0 | E6 |
| 89 | GND | T13 | 90 | GND | T13 |
| 91 | PS_MIO39 | C18 | 92 | PS_MIO13 | E8 |
| 93 | PS_MIO38 | E13 | 94 | PS_MIO47 | B14 |
| 95 | PS_MIO37 | A10 | 96 | PS_MIO48 | B12 |
| 97 | PS_MIO28 | C16 | 98 | PS_MIO49 | C12 |
| 99 | GND | T13 | 100 | GND | T13 |
| 101 | PS_MIO35 | F12 | 102 | PS_MIO52 | C10 |
| 103 | PS_MIO34 | A12 | 104 | PS_MIO51 | B9 |
| 105 | PS_MIO33 | D15 | 106 | PS_MIO40 | D14 |
| 107 | PS_MIO32 | A14 | 108 | PS_MIO44 | F13 |
| 109 | GND | T13 | 110 | GND | T13 |
| 111 | PS_MIO31 | E16 | 112 | PS_MIO15 | C8 |
| 113 | PS_MIO36 | A11 | 114 | PS_MIO42 | E12 |
| 115 | PS_MIO29 | C13 | 116 | PS_MIO43 | A9 |
| 117 | PS_MIO30 | C15 | 118 | PS_MIO53 | C11 |
| 119 | QSPI_D3_PS_MIO5 | A6 | 120 | QSPI_D2_PS_MIO4 | B7 |
ເອກະສານ / ຊັບພະຍາກອນ
 |
ALINX AC7Z020 ZYNQ7000 FPGA ຄະນະກໍາມະການພັດທະນາ [pdf] ຄູ່ມືຜູ້ໃຊ້ AC7Z020, AC7Z020 ZYNQ7000 FPGA ຄະນະກໍາມະການພັດທະນາ, ຄະນະກໍາມະການພັດທະນາ ZYNQ7000 FPGA, ຄະນະກໍາມະການພັດທະນາ FPGA, ຄະນະກໍາມະການພັດທະນາ, ຄະນະກໍາມະການ |
