ALINX-LOGO

ALINX AC7Z020 ZYNQ7000 FPGA Komisyon Konsèy Devlopman

ALINX-AC7Z020-ZYNQ7000-FPGA-Devlopman-Komisyon Konsèy-pwodwi

Enfòmasyon sou pwodwi

ZYNQ7000 FPGA Devlopman Komisyon Konsèy la se yon tablo devlopman ki prezante chip XC7Z100-1CLG400I, ki se yon pati nan seri ZYNQ7000. Li gen yon processeur aplikasyon ARM double-nwayo ki baze sou CortexA9 ak yon vitès revèy ki rive jiska 800MHz, 256KB sou-chip RAM, ak koòdone depo ekstèn ki sipòte 16/32 bit DDR2, koòdone DDR3. Tablo a tou gen de sipò Gigabit NIC, de koòdone USB2.0 OTG, de koòdone otobis CAN2.0B, de kat SD, SDIO, kontwolè konpatib MMC, 2 SPI, 2 UART, 2 koòdone I2C, ak 4 pè GPIO 32bit. Komisyon Konsèy la gen yon tablo debaz (AC7Z010) ki sèvi ak de chip Micron MT41K128M16TW-107 DDR3 ak yon kapasite konbine nan 256MB ak yon lajè otobis done 32-bit. Tablo a tou gen poul itilizatè, kle itilizatè, header ekspansyon, JTAG debug pò, ak ekipman pou pouvwa.

Enstriksyon Itilizasyon Pwodwi

Pou itilize ZYNQ7000 FPGA Development Board, swiv etap sa yo:

  1. Konekte ekipman pou pouvwa a nan tablo a.
  2. Konekte tablo a nan òdinatè w lan lè l sèvi avèk yon kab USB.
  3. Enstale nenpòt chofè ki nesesè pou tablo a sou òdinatè w lan.
  4. Louvri anviwònman devlopman lojisyèl ou a epi kreye yon nouvo pwojè.
  5. Konfigure paramèt pwojè ou a pou itilize ZYNQ7000 FPGA Development Board.
  6. Ekri kòd ou a epi konpile li.
  7. Voye kòd konpile a sou tablo a lè l sèvi avèk JTAG debug pò.
  8. Teste kòd ou sou tablo a.

Nòt: Gade manyèl itilizatè a pou plis enfòmasyon detaye sou karakteristik ak itilizasyon tablo a.

Dosye vèsyon an

Version Dat Lage pa Deskripsyon
Rev. 1.0 2019-12-15 Rachèl Zhou Premye Lage

AC7Z010 nwayo tablo

AC7Z010 nwayo tablo Entwodiksyon

  • AC7Z010 (modèl nwayo tablo, menm bagay la tou anba a) FPGA nwayo tablo, ZYNQ chip ki baze sou XC7Z010-1CLG400I nan seri ZYNQ7000 konpayi XILINX. Sistèm PS chip ZYNQ a entegre de processeur ARM CortexTM-A9, AMBA® entèkonekte, memwa entèn, entèfas memwa ekstèn ak periferik. FPGA nan chip ZYNQ a gen yon richès selil lojik pwogramasyon, DSP ak RAM entèn.
  • Tablo debaz sa a sèvi ak de chip Micron MT41K128M16TW-107 DDR3, chak nan yo ki gen yon kapasite de 256MB; de chips DDR yo konbine pou fòme yon lajè otobis done 32-bit, ak frekans revèy done li ak ekri ant ZYNQ ak DDR3 Jiska 533Mhz; konfigirasyon sa a ka satisfè bezwen pwosesis done gwo bandwidth sistèm lan
  • Yo nan lòd yo konekte ak tablo konpayi asirans lan, de konektè tablo-a-tablo nan tablo debaz sa a yo pwolonje ak pò USB sou bò PS, koòdone Gigabit Ethernet, plas kat SD, ak lòt pò MIO ki rete (48). Osi byen ke prèske tout pò IO (100) nan BANK13 (sèlman pou AC7Z010), BAN34 ak BANK35 sou bò PL, nivo yo IO nan BANK34 ak BANK35 ka bay nan tablo konpayi asirans lan satisfè kondisyon itilizatè yo pou diferan nivo interfaces. Pou itilizatè ki bezwen anpil IO, tablo debaz sa a pral yon bon chwa. Ak pati nan koneksyon IO, chip nan ZYNQ nan koòdone ki genyen ant longè a egal ak pwosesis diferans, ak gwosè a tablo debaz se sèlman 35 * 42 (mm), ki se trè apwopriye pou devlopman segondè.ALINX-AC7Z020-ZYNQ7000-FPGA-Devlopman-Tablo-FIG-1

ZYNQ Chip

FPGA nwayo tablo AC7Z010 la sèvi ak chip seri Zynq7000 Xilinx a, modil XC7Z010-1CLG400I. Sistèm PS chip la entegre de processeur ARM Cortex™-A9, entèkonekte AMBA®, memwa entèn, entèfas memwa ekstèn ak periferik. Periferik sa yo sitou gen ladan koòdone USB otobis, koòdone Ethernet, koòdone SD/SDIO, koòdone otobis I2C, koòdone otobis CAN, koòdone UART, GPIO elatriye. Figi 2-2-1 detaye dyagram an jeneral blòk Chip ZYNQ7000 la.ALINX-AC7Z020-ZYNQ7000-FPGA-Devlopman-Tablo-FIG-2

Paramèt prensipal yo nan pati nan sistèm PS yo jan sa a:

  • ARM double-nwayo CortexA9 ki baze sou aplikasyon processeur, ARM-v7 achitekti, jiska 800MHz
  • 32KB nivo 1 enstriksyon ak done kachèt pou chak CPU, 512KB nivo 2 kachèt 2 CPU pataje
  • Sou-chip bòt ROM ak 256KB sou-chip RAM
  • Entèfas depo ekstèn, sipò 16/32 bit DDR2, koòdone DDR3
  • De sipò Gigabit NIC: divergent-total DMA, GMII, RGMII, SGMII koòdone
  • De USB2.0 OTG interfaces, chak sipòte jiska 12 nœuds
  • De interfaces otobis CAN2.0B
  • De kat SD, SDIO, MMC contrôleur konpatib
  • 2 SPI, 2 UART, 2 interfaces I2C
  • 4 pè 32bit GPIO, 54 (32 + 22) kòm PS sistèm IO, 64 konekte ak PL
  • Gwo koneksyon Pleasant nan PS ak PS nan PL

Paramèt prensipal yo nan pati lojik PL yo se jan sa a:

  • Selil lojik: 28K
  • Tablo rechèch (LUTs): 17600
  • Flip-flops: 35,200
  • 18x25MACCs: 80
  • Blòk RAM: 240KB
  • De AD konvètisè pou sou-chip voltage, tanperati deteksyon ak jiska 17 chanèl ekstèn opinyon diferans, 1MBPS
  • XC7Z100-1CLG400I klas vitès chip se -1, klas endistriyèl, pake se BGA400, anplasman PIN se 0.8mm definisyon an espesifik modèl chip nan seri ZYNQ7000 yo montre nan Figi 2-2-2.ALINX-AC7Z020-ZYNQ7000-FPGA-Devlopman-Tablo-FIG-3

DDR3 DRAM

  • Tablo debaz FPGA AC7Z010 ekipe ak de chip Micron DDR3 SDRAM (1GB nan total), modèl MT41K128M16TW-107 (konpatib ak Hynix).
  • H5TQ2G63AFR-PBI). Lajè total otobis DDR3 SDRAM se 32bit. DDR3 SDRAM opere nan yon vitès maksimòm de 533MHz (to done 1066Mbps). Sistèm memwa DDR3 la konekte dirèkteman ak koòdone memwa BANK 502 nan ZYNQ Processing System (PS). Konfigirasyon espesifik DDR3 SDRAM yo montre nan Tablo 2-3-1 ki anba a:
Nimewo Bit Chip ki gen konpòtman egzanplè Kapasite Faktori
U8,U9 MT41K128M16TW-107 256M x 16bit Micron

Tablo 2-3-1: DDR3 SDRAM Konfigirasyon

Konsepsyon pyès ki nan konpitè DDR3 mande pou yon konsiderasyon strik sou entegrite siyal la. Nou te konplètman konsidere matche rezistans / rezistans tèminal la, kontwòl enpedans tras, ak kontwòl longè tras nan konsepsyon sikwi ak konsepsyon PCB asire gwo vitès ak operasyon ki estab nan DDR3.ALINX-AC7Z020-ZYNQ7000-FPGA-Devlopman-Tablo-FIG-4ALINX-AC7Z020-ZYNQ7000-FPGA-Devlopman-Tablo-FIG-5

Plasman PIN DDR3 DRAM:

Non siyal ZYNQ Pin Non Nimewo PIN ZYNQ
DDR3_DQS0_P PS_DDR_DQS_P0_502 C2
DDR3_DQS0_N PS_DDR_DQS_N0_502 B2
DDR3_DQS1_P PS_DDR_DQS_P1_502 G2
DDR3_DQS1_N PS_DDR_DQS_N1_502 F2
DDR3_DQS2_P PS_DDR_DQS_P2_502 R2
DDR3_DQS2_N PS_DDR_DQS_N2_502 T2
DDR3_DQS3_P PS_DDR_DQS_P3_502 W5
DDR3_DQS4_N PS_DDR_DQS_N3_502 W4
DDR3_D0 PS_DDR_DQ0_502 C3
DDR3_D1 PS_DDR_DQ1_502 B3
DDR3_D2 PS_DDR_DQ2_502 A2
DDR3_D3 PS_DDR_DQ3_502 A4
DDR3_D4 PS_DDR_DQ4_502 D3
DDR3_D5 PS_DDR_DQ5_502 D1
DDR3_D6 PS_DDR_DQ6_502 C1
DDR3_D7 PS_DDR_DQ7_502 E1
DDR3_D8 PS_DDR_DQ8_502 E2
DDR3_D9 PS_DDR_DQ9_502 E3
DDR3_D10 PS_DDR_DQ10_502 G3
DDR3_D11 PS_DDR_DQ11_502 H3
DDR3_D12 PS_DDR_DQ12_502 J3
DDR3_D13 PS_DDR_DQ13_502 H2
DDR3_D14 PS_DDR_DQ14_502 H1
DDR3_D15 PS_DDR_DQ15_502 J1
DDR3_D16 PS_DDR_DQ16_502 P1
DDR3_D17 PS_DDR_DQ17_502 P3
DDR3_D18 PS_DDR_DQ18_502 R3
DDR3_D19 PS_DDR_DQ19_502 R1
DDR3_D20 PS_DDR_DQ20_502 T4
DDR3_D21 PS_DDR_DQ21_502 U4
DDR3_D22 PS_DDR_DQ22_502 U2
DDR3_D23 PS_DDR_DQ23_502 U3
DDR3_D24 PS_DDR_DQ24_502 V1
DDR3_D25 PS_DDR_DQ25_502 Y3
DDR3_D26 PS_DDR_DQ26_502 W1
DDR3_D27 PS_DDR_DQ27_502 Y4
DDR3_D28 PS_DDR_DQ28_502 Y2
DDR3_D29 PS_DDR_DQ29_502 W3
DDR3_D30 PS_DDR_DQ30_502 V2
DDR3_D31 PS_DDR_DQ31_502 V3
DDR3_DM0 PS_DDR_DM0_502 A1
DDR3_DM1 PS_DDR_DM1_502 F1
DDR3_DM2 PS_DDR_DM2_502 T1
DDR3_DM3 PS_DDR_DM3_502 Y1
DDR3_A0 PS_DDR_A0_502 N2
DDR3_A1 PS_DDR_A1_502 K2
DDR3_A2 PS_DDR_A2_502 M3
DDR3_A3 PS_DDR_A3_502 K3
DDR3_A4 PS_DDR_A4_502 M4
DDR3_A5 PS_DDR_A5_502 L1
DDR3_A6 PS_DDR_A6_502 L4
DDR3_A7 PS_DDR_A7_502 K4
DDR3_A8 PS_DDR_A8_502 K1
DDR3_A9 PS_DDR_A9_502 J4
DDR3_A10 PS_DDR_A10_502 F5
DDR3_A11 PS_DDR_A11_502 G4
DDR3_A12 PS_DDR_A12_502 E4
DDR3_A13 PS_DDR_A13_502 D4
DDR3_A14 PS_DDR_A14_502 F4
DDR3_BA0 PS_DDR_BA0_502 L5
DDR3_BA1 PS_DDR_BA1_502 R4
DDR3_BA2 PS_DDR_BA2_502 J5
DDR3_S0 PS_DDR_CS_B_502 N1
DDR3_RAS PS_DDR_RAS_B_502 P4
DDR3_CAS PS_DDR_CAS_B_502 P5
DDR3_WE PS_DDR_WE_B_502 M5
DDR3_ODT PS_DDR_ODT_502 N5
DDR3_RESET PS_DDR_DRST_B_502 B4
DDR3_CLK0_P PS_DDR_CKP_502 L2
DDR3_CLK0_N PS_DDR_CKN_502 M2
DDR3_CKE PS_DDR_CKE_502 N3

QSPI Flash

Tablo debaz FPGA AC7Z010 ekipe ak yon sèl 256MBit Quad-SPI FLASH chip, modèl flash la se W25Q256FVEI, ki sèvi ak 3.3V CMOS vol.tage estanda. Akòz nati ki pa temèt nan QSPI FLASH, li ka itilize kòm yon aparèy bòt pou sistèm nan magazen imaj la bòt nan sistèm nan. Imaj sa yo sitou gen ladan ti jan FPGA files, kòd aplikasyon ARM, ak lòt done itilizatè files. Modèl espesifik ak paramèt ki gen rapò ak QSPI FLASH yo montre nan Tablo 2-4-1.

Pozisyon Modèl Kapasite Faktori
U15 W25Q256FVEI 32M byte Winbond

Tablo 2-4-1: QSPI FLASH Spesifikasyon
QSPI FLASH konekte ak pò GPIO nan BANK500 nan seksyon PS nan chip ZYNQ la. Nan konsepsyon sistèm lan, fonksyon pò GPIO pò PS sa yo bezwen konfigirasyon kòm koòdone QSPI FLASH. Figi 2-4-1 montre QSPI Flash nan chema a.ALINX-AC7Z020-ZYNQ7000-FPGA-Devlopman-Tablo-FIG-6

Konfigirasyon devwa PIN chip:

Non siyal ZYNQ Pin Non Nimewo PIN ZYNQ
QSPI_SCK PS_MIO6_500 A5
QSPI_CS PS_MIO1_500 A7
QSPI_D0 PS_MIO2_500 B8
QSPI_D1 PS_MIO3_500 D6
QSPI_D2 PS_MIO4_500 B7
QSPI_D3 PS_MIO5_500 A6

Konfigirasyon revèy

Tablo debaz AC7Z010 bay yon revèy aktif pou sistèm PS la, pou sistèm PS la ka travay poukont li.
PS sistèm revèy sous
Chip ZYNQ la bay revèy 33.333333MHz pou pati PS la atravè kristal X1 sou tablo debaz la. Antre revèy la konekte ak PIN PS_CLK_500 ZYNQ chip BANK500 la. Dyagram chema li yo montre nan Figi 2-5-1:ALINX-AC7Z020-ZYNQ7000-FPGA-Devlopman-Tablo-FIG-7

Plasman PIN revèy:

Non siyal ZYNQ PIN
PS_CLK_500 E7

Pwovizyon pou pouvwa
Ekipman pou pouvwa a voltage nan tablo debaz AC7Z010 la se DC5V, ki se apwovizyone pa konekte tablo konpayi asirans lan. Anplis de sa, pouvwa a nan BANK34 ak BANK35 tou bay nan tablo konpayi asirans lan. Dyagram chema konsepsyon ekipman pou pouvwa a sou tablo nwayo a montre nan Figi 2-6-1:ALINX-AC7Z020-ZYNQ7000-FPGA-Devlopman-Tablo-FIG-8

Komisyon Konsèy devlopman FPGA la mache ak + 5V, epi li konvèti an + 1.0V, + 1.8V, + 1.5V, + 3.3V kat ekipman pou pouvwa atravè kat bato DC / DC pouvwa. Pwodiksyon aktyèl la nan + 1.0V ka rive jwenn 6A, + 1.8V ak + 1.5V pouvwa pwodiksyon aktyèl la se 3A, + 3.3V pwodiksyon aktyèl se 500mA. J29 tou gen 4 broch chak pou bay pouvwa FPGA BANK34 ak BANK35. Defo a se 3.3V. Itilizatè yo ka chanje pouvwa BANK34 ak BANK35 lè yo chanje VCCIO34 ak VCCIO35 sou backplane la. 1.5V jenere VTT ak VREF voltagDDR3 obligatwa jiska TPS51206 TI a. Fonksyon chak distribisyon pouvwa yo montre nan tablo sa a:

Pwovizyon pou pouvwa Fonksyon
+1.0V ZYNQ PS ak PL seksyon Core Voltage
+1.8V ZYNQ PS ak PL pasyèl oksilyè voltage

BANK501 IO voltage

+3.3V ZYNQ Bank0,Bank500,QSIP FLASH

Revèy Crystal

+1.5V DDR3, ZYNQ Bank501
VREF,VTT(+0.75V) DDR3
VCCIO34/35 Bank34, Bank35

Paske ekipman pou pouvwa ZYNQ FPGA a gen kondisyon sekans pouvwa-sou, nan konsepsyon sikwi a, nou te fèt selon kondisyon pouvwa chip la. Sekans pouvwa-sou se +1.0V->+1.8V->(+1.5 V, +3.3V, VCCIO) konsepsyon sikwi pou asire operasyon nòmal chip la. Paske estanda nivo BANK34 ak BANK35 yo detèmine pa ekipman pou pouvwa a bay tablo konpayi asirans lan, pi wo a se 3.3V. Lè ou desine tablo konpayi asirans lan pou bay pouvwa VCCIO34 ak VCCIO35 pou tablo debaz la, sekans pouvwa-sou pi dousman pase + 5V.

AC7Z010 Dimansyon Gwosè Konsèy NwayoALINX-AC7Z020-ZYNQ7000-FPGA-Devlopman-Tablo-FIG-9

Plasman Pinch Konektè Komisyon Konsèy la
Tablo debaz la gen yon total de pò ekspansyon gwo vitès. Li itilize de 120-pin entè-konektè tablo (J29 / J30) pou konekte avèk tablo konpayi asirans lan. Espas PIN nan tablo a nan konektè tablo a se 0.5mm, pami yo, J29 konekte ak 5V pouvwa, VCCIO pouvwa opinyon, kèk siyal IO ak J.TAG siyal yo, epi J30 konekte ak siyal IO ki rete yo ak MIO. Nivo IO nan BANK34 ak BANK35 ka chanje pa ajiste opinyon VCCIO sou konektè a, nivo ki pi wo a pa depase 3.3V. Tablo transpòtè AX7Z010 nou fèt la se 3.3V pa default. Remake byen ke IO nan BANK13 se pa

Plasman PIN nan tablo a konektè tablo J29

J29 PIN Siyal

 Non

ZYNQ PIN

Nimewo

J29 PIN Non siyal ZYNQ PIN

Nimewo

1 VCC5V 2 VCC5V
3 VCC5V 4 VCC5V
5 VCC5V 6 VCC5V
7 VCC5V 8 VCC5V
9 GND 10 GND
11 VCCIO_34 12 VCCIO_35
13 VCCIO_34 14 VCCIO_35
15 VCCIO_34 16 VCCIO_35
17 VCCIO_34 18 VCCIO_35
19 GND 20 GND
21 IO34_L10P V15 22 IO34_L7P Y16
23 IO34_L10N W15 24 IO34_L7N Y17
25 IO34_L15N U20 26 IO34_L17P Y18
27 IO34_L15P T20 28 IO34_L17N Y19
29 GND 30 GND
31 IO34_L9N U17 32 IO34_L8P W14
33 IO34_L9P T16 34 IO34_L8N Y14
35 IO34_L12N U19 36 IO34_L3P U13
37 IO34_L12P U18 38 IO34_L3N V13
39 GND 40 GND
41 IO34_L14N P20 42 IO34_L21N V18
43 IO34_L14P N20 44 IO34_L21P V17
45 IO34_L16N W20 46 IO34_L18P V16
47 IO34_L16P V20 48 IO34_L18N W16
49 GND 50 GND
51 IO34_L22N W19 52 IO34_L23P N17
53 IO34_L22P W18 54 IO34_L23N P18
55 IO34_L20N R18 56 IO34_L13N P19
57 IO34_L20P T17 58 IO34_L13P N18
59 GND 60 GND
61 IO34_L19N R17 62 IO34_L11N U15
63 IO34_L19P R16 64 IO34_L11P U14
65 IO34_L24P P15 66 IO34_L5N T15
67 IO34_L24N P16 68 IO34_L5P T14
69 GND 70 GND
71 IO34_L4P V12 72 IO34_L2N U12
73 IO34_L4N W13 74 IO34_L2P T12
75 IO34_L1P T11 76 IO34_L6N R14
77 IO34_L1N T10 78 IO34_L6P P14
79 GND 80 GND
81 IO13_L13P Y7 82 IO13_L21P V11
83 IO13_L13N Y6 84 IO13_L21N V10
85 IO13_L11N V7 86 IO13_L14N Y8
87 IO13_L11P U7 88 IO13_L14P Y9
89 GND 90 GND
91 IO13_L19N U5 92 IO13_L22N W6
93 IO13_L19P T5 94 IO13_L22P V6
95 IO13_L16P W10 96 IO13_L15P V8
97 IO13_L16N W9 98 IO13_L15N W8
99 GND 100 GND
101 IO13_L17P U9 102 IO13_L20P Y12
103 IO13_L17N U8 104 IO13_L20N Y13
105 IO13_L18P W11 106 IO13_L12N U10
107 IO13_L18N Y11 108 IO13_L12P T9
109 GND 110 GND
111 FPGA_TCK F9 112 VP K9
113 FPGA_TMS J6 114 VN L10
115 FPGA_TDO F6 116 PS_POR_B C7
117 FPGA_TDI G6 118 FPGA_FÈ R11

Plasman PIN nan tablo a konektè tablo J30

J30 PIN Non siyal ZYNQ PIN

Nimewo

J30 PIN Non siyal ZYNQ

Nimewo PIN

1 IO35_L1P C20 2 IO35_L15N F20
3 IO35_L1N B20 4 IO35_L15P F19
5 IO35_L18N G20 6 IO35_L5P E18
7 IO35_L18P G19 8 IO35_L5N E19
9 GND T13 10 GND T13
11 IO35_L10N J19 12 IO35_L3N D18
13 IO35_L10P K19 14 IO35_L3P E17
15 IO35_L2N A20 16 IO35_L4P D19
17 IO35_L2P B19 18 IO35_L4N D20
19 GND T13 20 GND T13
21 IO35_L8P M17 22 IO35_L9N L20
23 IO35_L8N M18 24 IO35_L9P L19
25 IO35_L7P M19 26 IO35_L6P F16
27 IO35_L7N M20 28 IO35_L6N F17
29 GND T13 30 GND T13
31 IO35_L17N H20 32 IO35_L16N G18
33 IO35_L17P J20 34 IO35_L16P G17
35 IO35_L19N G15 36 IO35_L13N H17
37 IO35_L19P H15 38 IO35_L13P H16
39 GND T13 40 GND T13
41 IO35_L12N K18 42 IO35_L14N H18
43 IO35_L12P K17 44 IO35_L14P J18
45 IO35_L24N J16 46 IO35_L20P K14
47 IO35_L24P K16 48 IO35_L20N J14
49 GND T13 50 GND T13
51 IO35_L21N N16 52 IO35_L11P L16
53 IO35_L21P N15 54 IO35_L11N L17
55 IO35_L22N L15 56 IO35_L23P M14
57 IO35_L22P L14 58 IO35_L23N M15
59 GND T13 60 GND T13
61 PS_MIO22 B17 62 PS_MIO50 B13
63 PS_MIO27 D13 64 PS_MIO45 B15
65 PS_MIO23 D11 66 PS_MIO46 D16
67 PS_MIO24 A16 68 PS_MIO41 C17
69 GND T13 70 GND T13
71 PS_MIO25 F15 72 PS_MIO7 D8
73 PS_MIO26 A15 74 PS_MIO12 D9
75 PS_MIO21 F14 76 PS_MIO10 E9
77 PS_MIO16 A19 78 PS_MIO11 C6
79 GND T13 80 GND T13
81 PS_MIO20 A17 82 PS_MIO9 B5
83 PS_MIO19 D10 84 PS_MIO14 C5
85 PS_MIO18 B18 86 PS_MIO8 D5
87 PS_MIO17 E14 88 PS_MIO0 E6
89 GND T13 90 GND T13
91 PS_MIO39 C18 92 PS_MIO13 E8
93 PS_MIO38 E13 94 PS_MIO47 B14
95 PS_MIO37 A10 96 PS_MIO48 B12
97 PS_MIO28 C16 98 PS_MIO49 C12
99 GND T13 100 GND T13
101 PS_MIO35 F12 102 PS_MIO52 C10
103 PS_MIO34 A12 104 PS_MIO51 B9
105 PS_MIO33 D15 106 PS_MIO40 D14
107 PS_MIO32 A14 108 PS_MIO44 F13
109 GND T13 110 GND T13
111 PS_MIO31 E16 112 PS_MIO15 C8
113 PS_MIO36 A11 114 PS_MIO42 E12
115 PS_MIO29 C13 116 PS_MIO43 A9
117 PS_MIO30 C15 118 PS_MIO53 C11
119 QSPI_D3_PS_MIO5 A6 120 QSPI_D2_PS_MIO4 B7

www.alinx.com

Dokiman / Resous

ALINX AC7Z020 ZYNQ7000 FPGA Komisyon Konsèy Devlopman [pdfManyèl Itilizatè
AC7Z020, AC7Z020 ZYNQ7000 FPGA Komisyon Konsèy Devlopman, ZYNQ7000 FPGA Komisyon Konsèy Devlopman, Komisyon Konsèy Devlopman FPGA, Komisyon Konsèy Devlopman, Komisyon Konsèy

Referans

Kite yon kòmantè

Adrès imel ou p ap pibliye. Jaden obligatwa yo make *