Vývojová deska FPGA ALINX AC7Z020 ZYNQ7000

Informace o produktu

ZYNQ7000 FPGA Development Board je vývojová deska, která obsahuje čip XC7Z100-1CLG400I, který je součástí řady ZYNQ7000. Má dvoujádrový aplikační procesor ARM CortexA9 s taktovací frekvencí až 800 MHz, 256 KB RAM na čipu a rozhraní pro externí úložiště, které podporuje 16/32bitové DDR2, DDR3 rozhraní. Deska má také podporu dvou gigabitových NIC, dvě rozhraní USB2.0 OTG, dvě rozhraní sběrnice CAN2.0B, dvě karty SD, SDIO, řadiče kompatibilní s MMC, 2 SPI, 2 UART, 2 rozhraní I2C a 4 páry 32bit GPIO. Deska má základní desku (AC7Z010), která využívá dva čipy Micron MT41K128M16TW-107 DDR3 s kombinovanou kapacitou 256 MB a šířkou datové sběrnice 32 bitů. Deska má také uživatelské LED, uživatelské klávesy, rozšiřující záhlaví, JTAG ladicí port a napájecí zdroj.

Návod k použití produktu

Chcete-li použít vývojovou desku FPGA ZYNQ7000, postupujte takto:

1. Připojte napájecí zdroj k desce.
2. Připojte desku k počítači pomocí USB kabelu.
3. Nainstalujte do počítače všechny potřebné ovladače pro desku.
4. Otevřete prostředí pro vývoj softwaru a vytvořte nový projekt.
5. Nakonfigurujte nastavení projektu pro použití vývojové desky FPGA ZYNQ7000.
6. Napište svůj kód a zkompilujte jej.
7. Nahrajte zkompilovaný kód na tabuli pomocí JTAG ladicí port.
8. Otestujte svůj kód na tabuli.

Poznámka: Podrobnější informace o funkcích a použití desky najdete v uživatelské příručce.

Záznam verze

Verze	Datum	Release By	Popis
Rev 1.0	2019-12-15	Rachel Zhou	První vydání

Základní deska AC7Z010

Základní deska AC7Z010 Úvod

• AC7Z010 (model základní desky, stejný níže) Základní deska FPGA, čip ZYNQ je založen na XC7Z010-1CLG400I řady ZYNQ7000 společnosti XILINX. PS systém čipu ZYNQ integruje dva procesory ARM CortexTM-A9, propojení AMBA®, vnitřní paměť, externí paměťová rozhraní a periferie. FPGA čipu ZYNQ obsahuje velké množství programovatelných logických buněk, DSP a interní RAM.
• Tato základní deska používá dva čipy Micron MT41K128M16TW-107 DDR3, z nichž každý má kapacitu 256 MB; dva čipy DDR se spojí a vytvoří 32bitovou datovou sběrnici a hodinovou frekvenci čtení a zápisu dat mezi ZYNQ a DDR3 Až 533 MHz; tato konfigurace může vyhovět potřebám zpracování dat s velkou šířkou pásma systému
• Pro připojení k nosné desce jsou dva konektory desky-deska této základní desky rozšířeny o porty USB na straně PS, rozhraní Gigabit Ethernet, slot pro kartu SD a další zbývající porty MIO (48). Kromě téměř všech IO portů (100) BANK13 (pouze pro AC7Z010), BAN34 a BANK35 na straně PL lze úrovně IO BANK34 a BANK35 poskytovat prostřednictvím nosné desky, aby byly splněny požadavky uživatelů na rozhraní různých úrovní. Pro uživatele, kteří potřebují hodně IO, bude tato základní deska dobrou volbou. A část připojení IO, čip ZYNQ k rozhraní mezi stejnou délkou a diferenciálním zpracováním a velikost základní desky je pouze 35 * 42 (mm), což je velmi vhodné pro sekundární vývoj.

Čip ZYNQ

Základní deska FPGA AC7Z010 využívá čip Xilinx řady Zynq7000, modul XC7Z010-1CLG400I. Systém PS čipu integruje dva procesory ARM Cortex™-A9, propojení AMBA®, vnitřní paměť, externí paměťová rozhraní a periferní zařízení. Mezi tyto periferie patří především rozhraní USB sběrnice, Ethernetové rozhraní, SD/SDIO rozhraní, I2C sběrnicové rozhraní, CAN sběrnicové rozhraní, UART rozhraní, GPIO atd. PS může pracovat samostatně a spouštět se při zapnutí nebo resetu. Obrázek 2-2-1 podrobně popisuje celkové blokové schéma čipu ZYNQ7000.

Hlavní parametry části systému PS jsou následující:

• Dvoujádrový aplikační procesor ARM založený na CortexA9, architektura ARM-v7, až 800 MHz
• 32 kB mezipaměť instrukcí a dat úrovně 1 na CPU, 512 kB mezipaměť mezipaměti úrovně 2 2 sdílení CPU
• Zaváděcí ROM na čipu a 256 kB RAM na čipu
• Rozhraní externího úložiště, podpora rozhraní 16/32 bit DDR2, DDR3
• Podpora dvou gigabitových NIC: divergentně-agregované rozhraní DMA, GMII, RGMII, SGMII
• Dvě rozhraní USB 2.0 OTG, každé podporuje až 12 uzlů
• Dvě rozhraní sběrnice CAN2.0B
• Dvě SD karty, SDIO, MMC kompatibilní řadiče
• 2 SPI, 2 UART, 2 I2C rozhraní
• 4 páry 32bit GPIO, 54 (32 + 22) jako PS systém IO, 64 připojených k PL
• Vysokorychlostní připojení v rámci PS a PS do PL

Hlavní parametry logické části PL jsou následující:

• Logické buňky: 28 kB
• Vyhledávací tabulky (LUT): 17600 XNUMX
• Žabky: 35,200 XNUMX
• 18 x 25 MACC: 80
• Blok RAM: 240 KB
• Dva AD převodníky pro on-chip objtage, teplotní snímání a až 17 externích diferenciálních vstupních kanálů, 1MBPS
• Třída rychlosti čipu XC7Z100-1CLG400I je -1, průmyslová třída, pouzdro je BGA400, rozteč kolíků je 0.8 mm, konkrétní definice modelu čipu řady ZYNQ7000 je uvedena na obrázku 2-2-2

DDR3 DRAM

• Základní deska FPGA AC7Z010 je osazena dvěma čipy Micron DDR3 SDRAM (celkem 1 GB), model MT41K128M16TW-107 (kompatibilní s Hynix
• H5TQ2G63AFR-PBI). Celková šířka sběrnice DDR3 SDRAM je 32 bitů. DDR3 SDRAM pracuje na maximální rychlosti 533 MHz (datová rychlost 1066 Mbps). Paměťový systém DDR3 je přímo připojen k paměťovému rozhraní BANK 502 systému ZYNQ Processing System (PS). Konkrétní konfigurace DDR3 SDRAM je uvedena v tabulce 2-3-1 níže:

Číslo bitu	Model čipu	Kapacita	Továrna
U8, U9	MT41K128M16TW-107	256M x 16bit	Mikron

Tabulka 2-3-1: Konfigurace DDR3 SDRAM

Hardwarový design DDR3 vyžaduje přísné zvážení integrity signálu. Plně jsme zvážili přizpůsobení odporu/svorkového odporu, řízení impedance stopy a řízení délky stopy v návrhu obvodu a návrhu PCB, abychom zajistili vysokorychlostní a stabilní provoz DDR3.

Přiřazení pinů DDR3 DRAM:

Název signálu	Název pinu ZYNQ	Číslo PIN ZYNQ
DDR3_DQS0_P	PS_DDR_DQS_P0_502	C2
DDR3_DQS0_N	PS_DDR_DQS_N0_502	B2
DDR3_DQS1_P	PS_DDR_DQS_P1_502	G2
DDR3_DQS1_N	PS_DDR_DQS_N1_502	F2
DDR3_DQS2_P	PS_DDR_DQS_P2_502	R2
DDR3_DQS2_N	PS_DDR_DQS_N2_502	T2
DDR3_DQS3_P	PS_DDR_DQS_P3_502	W5
DDR3_DQS4_N	PS_DDR_DQS_N3_502	W4
DDR3_D0	PS_DDR_DQ0_502	C3
DDR3_D1	PS_DDR_DQ1_502	B3
DDR3_D2	PS_DDR_DQ2_502	A2
DDR3_D3	PS_DDR_DQ3_502	A4
DDR3_D4	PS_DDR_DQ4_502	D3
DDR3_D5	PS_DDR_DQ5_502	D1
DDR3_D6	PS_DDR_DQ6_502	C1
DDR3_D7	PS_DDR_DQ7_502	E1
DDR3_D8	PS_DDR_DQ8_502	E2
DDR3_D9	PS_DDR_DQ9_502	E3

DDR3_D10	PS_DDR_DQ10_502	G3
DDR3_D11	PS_DDR_DQ11_502	H3
DDR3_D12	PS_DDR_DQ12_502	J3
DDR3_D13	PS_DDR_DQ13_502	H2
DDR3_D14	PS_DDR_DQ14_502	H1
DDR3_D15	PS_DDR_DQ15_502	J1
DDR3_D16	PS_DDR_DQ16_502	P1
DDR3_D17	PS_DDR_DQ17_502	P3
DDR3_D18	PS_DDR_DQ18_502	R3
DDR3_D19	PS_DDR_DQ19_502	R1
DDR3_D20	PS_DDR_DQ20_502	T4
DDR3_D21	PS_DDR_DQ21_502	U4
DDR3_D22	PS_DDR_DQ22_502	U2
DDR3_D23	PS_DDR_DQ23_502	U3
DDR3_D24	PS_DDR_DQ24_502	V1
DDR3_D25	PS_DDR_DQ25_502	Y3
DDR3_D26	PS_DDR_DQ26_502	W1
DDR3_D27	PS_DDR_DQ27_502	Y4
DDR3_D28	PS_DDR_DQ28_502	Y2
DDR3_D29	PS_DDR_DQ29_502	W3
DDR3_D30	PS_DDR_DQ30_502	V2
DDR3_D31	PS_DDR_DQ31_502	V3
DDR3_DM0	PS_DDR_DM0_502	A1
DDR3_DM1	PS_DDR_DM1_502	F1
DDR3_DM2	PS_DDR_DM2_502	T1
DDR3_DM3	PS_DDR_DM3_502	Y1
DDR3_A0	PS_DDR_A0_502	N2
DDR3_A1	PS_DDR_A1_502	K2
DDR3_A2	PS_DDR_A2_502	M3
DDR3_A3	PS_DDR_A3_502	K3
DDR3_A4	PS_DDR_A4_502	M4
DDR3_A5	PS_DDR_A5_502	L1
DDR3_A6	PS_DDR_A6_502	L4
DDR3_A7	PS_DDR_A7_502	K4
DDR3_A8	PS_DDR_A8_502	K1
DDR3_A9	PS_DDR_A9_502	J4

DDR3_A10	PS_DDR_A10_502	F5
DDR3_A11	PS_DDR_A11_502	G4
DDR3_A12	PS_DDR_A12_502	E4
DDR3_A13	PS_DDR_A13_502	D4
DDR3_A14	PS_DDR_A14_502	F4
DDR3_BA0	PS_DDR_BA0_502	L5
DDR3_BA1	PS_DDR_BA1_502	R4
DDR3_BA2	PS_DDR_BA2_502	J5
DDR3_S0	PS_DDR_CS_B_502	N1
DDR3_RAS	PS_DDR_RAS_B_502	P4
DDR3_CAS	PS_DDR_CAS_B_502	P5
DDR3_WE	PS_DDR_WE_B_502	M5
DDR3_ODT	PS_DDR_ODT_502	N5
DDR3_RESET	PS_DDR_DRST_B_502	B4
DDR3_CLK0_P	PS_DDR_CKP_502	L2
DDR3_CLK0_N	PS_DDR_CKN_502	M2
DDR3_CKE	PS_DDR_CKE_502	N3

Flash QSPI

Základní deska FPGA AC7Z010 je osazena jedním 256MBit Quad-SPI FLASH čipem, model flash je W25Q256FVEI, který využívá 3.3V CMOS sv.tage standardní. Vzhledem k energeticky nezávislé povaze QSPI FLASH jej lze použít jako spouštěcí zařízení systému pro uložení spouštěcího obrazu systému. Tyto obrázky obsahují hlavně bit FPGA files, kód aplikace ARM a další uživatelská data files. Konkrétní modely a související parametry QSPI FLASH jsou uvedeny v tabulce 2-4-1.

Pozice	Model	Kapacita	Továrna
U15	W25Q256FVEI	32 milionů bajtů	Winbond

Tabulka 2-4-1: Specifikace QSPI FLASH
QSPI FLASH je připojen k portu GPIO BANK500 v sekci PS čipu ZYNQ. Při návrhu systému je třeba funkce portu GPIO těchto portů PS nakonfigurovat jako rozhraní QSPI FLASH. Obrázek 2-4-1 ukazuje QSPI Flash ve schématu.

Nakonfigurujte přiřazení pinů čipu:

Název signálu	Název pinu ZYNQ	Číslo PIN ZYNQ
QSPI_SCK	PS_MIO6_500	A5
QSPI_CS	PS_MIO1_500	A7
QSPI_D0	PS_MIO2_500	B8
QSPI_D1	PS_MIO3_500	D6
QSPI_D2	PS_MIO4_500	B7
QSPI_D3	PS_MIO5_500	A6

Konfigurace hodin

Základní deska AC7Z010 poskytuje aktivní hodiny pro systém PS, takže systém PS může pracovat nezávisle.
Zdroj hodin systému PS
Čip ZYNQ poskytuje 33.333333MHz hodinový vstup pro část PS prostřednictvím krystalu X1 na základní desce. Hodinový vstup je připojen na pin PS_CLK_500 čipu ZYNQ BANK500. Jeho schematický diagram je znázorněn na obrázku 2-5-1:

Přiřazení hodinového pinu:

Název signálu	Pin ZYNQ
PS_CLK_500	E7

Napájení
Napájecí zdroj objtage základní desky AC7Z010 je DC5V, který je napájen připojením nosné desky. Kromě toho je napájení BANK34 a BANK35 také poskytováno prostřednictvím nosné desky. Schematický diagram návrhu napájecího zdroje na základní desce je znázorněn na obrázku 2-6-1:

Vývojová deska FPGA je napájena + 5 V a je převedena na čtyři napájecí zdroje + 1.0 V, + 1.8 V, + 1.5 V, + 3.3 V prostřednictvím čtyř napájecích čipů DC / DC. Výstupní proud + 1.0 V může dosáhnout 6 A, + 1.8 V a + 1.5 V výstupní proud je 3 A, výstupní proud + 3.3 V je 500 mA. J29 má také 4 piny každý pro napájení FPGA BANK34 a BANK35. Výchozí hodnota je 3.3 V. Uživatelé mohou změnit výkon BANK34 a BANK35 změnou VCCIO34 a VCCIO35 na základní desce. 1.5V generuje objem VTT a VREFtagvyžaduje DDR3 přes TPS51206 TI. Funkce jednotlivých rozvodů energie jsou uvedeny v následující tabulce:

Napájení	Funkce
+1.0V	ZYNQ PS a PL sekce Core Voltage
+1.8V	ZYNQ PS a PL dílčí pomocné svtage BANK501 IO svtage
+3.3V	ZYNQ Bank0,Bank500,QSIP FLASH Křišťálové hodiny

+1.5V	DDR3, ZYNQ Bank501
VREF,VTT(+0.75V)	DDR3
VCCIO34/35	Banka 34, Banka 35

Protože napájecí zdroj ZYNQ FPGA má požadavky na zapínací sekvenci, v návrhu obvodu jsme navrhli podle požadavků na napájení čipu. Sekvence zapnutí je +1.0V->+1.8V->(+1.5V, +3.3V, VCCIO) návrh obvodu, aby byl zajištěn normální provoz čipu. Protože standardy úrovní BANK34 a BANK35 jsou určeny napájením poskytovaným nosnou deskou, nejvyšší je 3.3V. Když navrhnete nosnou desku tak, aby poskytovala napájení VCCIO34 a VCCIO35 pro základní desku, sekvence zapínání je pomalejší než + 5 V.

AC7Z010 Rozměry základní desky

Přiřazení pinů konektorů desky k desce
Základní deska má celkem dva vysokorychlostní rozšiřující porty. Pro připojení k nosné desce používá dva 120pinové mezideskové konektory (J29/J30). Rozteč PIN konektoru desky k desce je 0.5 mm, mezi nimi je J29 připojen k napájení 5V, napájení VCCIO, některé signály IO a JTAG a J30 je připojen ke zbývajícím IO signálům a MIO. Úroveň IO BANK34 a BANK35 lze změnit úpravou vstupu VCCIO na konektoru, nejvyšší úroveň nepřesahuje 3.3V. Nosná deska AX7Z010, kterou jsme navrhli, je standardně 3.3 V. Všimněte si, že IO BANK13 není

Přiřazení pinů desky ke konektoru desky J29

Pin J29	Signál  Jméno	Pin ZYNQ Číslo	Pin J29	Název signálu	Pin ZYNQ Číslo
1	VCC 5V	–	2	VCC 5V	–
3	VCC 5V	–	4	VCC 5V	–
5	VCC 5V	–	6	VCC 5V	–
7	VCC 5V	–	8	VCC 5V	–
9	GND	–	10	GND	–
11	VCCIO_34	–	12	VCCIO_35	–
13	VCCIO_34	–	14	VCCIO_35	–
15	VCCIO_34	–	16	VCCIO_35	–
17	VCCIO_34	–	18	VCCIO_35	–
19	GND	–	20	GND	–
21	IO34_L10P	V15	22	IO34_L7P	Y16
23	IO34_L10N	W15	24	IO34_L7N	Y17
25	IO34_L15N	U20	26	IO34_L17P	Y18
27	IO34_L15P	T20	28	IO34_L17N	Y19
29	GND	–	30	GND	–
31	IO34_L9N	U17	32	IO34_L8P	W14
33	IO34_L9P	T16	34	IO34_L8N	Y14
35	IO34_L12N	U19	36	IO34_L3P	U13
37	IO34_L12P	U18	38	IO34_L3N	V13
39	GND	–	40	GND	–
41	IO34_L14N	P20	42	IO34_L21N	V18
43	IO34_L14P	N20	44	IO34_L21P	V17
45	IO34_L16N	W20	46	IO34_L18P	V16
47	IO34_L16P	V20	48	IO34_L18N	W16
49	GND	–	50	GND	–
51	IO34_L22N	W19	52	IO34_L23P	N17
53	IO34_L22P	W18	54	IO34_L23N	P18
55	IO34_L20N	R18	56	IO34_L13N	P19
57	IO34_L20P	T17	58	IO34_L13P	N18
59	GND	–	60	GND	–

61	IO34_L19N	R17	62	IO34_L11N	U15
63	IO34_L19P	R16	64	IO34_L11P	U14
65	IO34_L24P	P15	66	IO34_L5N	T15
67	IO34_L24N	P16	68	IO34_L5P	T14
69	GND	–	70	GND	–
71	IO34_L4P	V12	72	IO34_L2N	U12
73	IO34_L4N	W13	74	IO34_L2P	T12
75	IO34_L1P	T11	76	IO34_L6N	R14
77	IO34_L1N	T10	78	IO34_L6P	P14
79	GND	–	80	GND	–
81	IO13_L13P	Y7	82	IO13_L21P	V11
83	IO13_L13N	Y6	84	IO13_L21N	V10
85	IO13_L11N	V7	86	IO13_L14N	Y8
87	IO13_L11P	U7	88	IO13_L14P	Y9
89	GND	–	90	GND	–
91	IO13_L19N	U5	92	IO13_L22N	W6
93	IO13_L19P	T5	94	IO13_L22P	V6
95	IO13_L16P	W10	96	IO13_L15P	V8
97	IO13_L16N	W9	98	IO13_L15N	W8
99	GND	–	100	GND	–
101	IO13_L17P	U9	102	IO13_L20P	Y12
103	IO13_L17N	U8	104	IO13_L20N	Y13
105	IO13_L18P	W11	106	IO13_L12N	U10
107	IO13_L18N	Y11	108	IO13_L12P	T9
109	GND	–	110	GND	–
111	FPGA_TCK	F9	112	VP	K9
113	FPGA_TMS	J6	114	VN	L10
115	FPGA_TDO	F6	116	PS_POR_B	C7
117	FPGA_TDI	G6	118	FPGA_HOTOVO	R11

Přiřazení pinů desky ke konektoru desky J30

Pin J30	Název signálu	Pin ZYNQ Číslo	Pin J30	Název signálu	ZYNQ Číslo PIN
1	IO35_L1P	C20	2	IO35_L15N	F20

3	IO35_L1N	B20	4	IO35_L15P	F19
5	IO35_L18N	G20	6	IO35_L5P	E18
7	IO35_L18P	G19	8	IO35_L5N	E19
9	GND	T13	10	GND	T13
11	IO35_L10N	J19	12	IO35_L3N	D18
13	IO35_L10P	K19	14	IO35_L3P	E17
15	IO35_L2N	A20	16	IO35_L4P	D19
17	IO35_L2P	B19	18	IO35_L4N	D20
19	GND	T13	20	GND	T13
21	IO35_L8P	M17	22	IO35_L9N	L20
23	IO35_L8N	M18	24	IO35_L9P	L19
25	IO35_L7P	M19	26	IO35_L6P	F16
27	IO35_L7N	M20	28	IO35_L6N	F17
29	GND	T13	30	GND	T13
31	IO35_L17N	H20	32	IO35_L16N	G18
33	IO35_L17P	J20	34	IO35_L16P	G17
35	IO35_L19N	G15	36	IO35_L13N	H17
37	IO35_L19P	H15	38	IO35_L13P	H16
39	GND	T13	40	GND	T13
41	IO35_L12N	K18	42	IO35_L14N	H18
43	IO35_L12P	K17	44	IO35_L14P	J18
45	IO35_L24N	J16	46	IO35_L20P	K14
47	IO35_L24P	K16	48	IO35_L20N	J14
49	GND	T13	50	GND	T13
51	IO35_L21N	N16	52	IO35_L11P	L16
53	IO35_L21P	N15	54	IO35_L11N	L17
55	IO35_L22N	L15	56	IO35_L23P	M14
57	IO35_L22P	L14	58	IO35_L23N	M15
59	GND	T13	60	GND	T13
61	PS_MIO22	B17	62	PS_MIO50	B13
63	PS_MIO27	D13	64	PS_MIO45	B15
65	PS_MIO23	D11	66	PS_MIO46	D16
67	PS_MIO24	A16	68	PS_MIO41	C17
69	GND	T13	70	GND	T13
71	PS_MIO25	F15	72	PS_MIO7	D8
73	PS_MIO26	A15	74	PS_MIO12	D9

75	PS_MIO21	F14	76	PS_MIO10	E9
77	PS_MIO16	A19	78	PS_MIO11	C6
79	GND	T13	80	GND	T13
81	PS_MIO20	A17	82	PS_MIO9	B5
83	PS_MIO19	D10	84	PS_MIO14	C5
85	PS_MIO18	B18	86	PS_MIO8	D5
87	PS_MIO17	E14	88	PS_MIO0	E6
89	GND	T13	90	GND	T13
91	PS_MIO39	C18	92	PS_MIO13	E8
93	PS_MIO38	E13	94	PS_MIO47	B14
95	PS_MIO37	A10	96	PS_MIO48	B12
97	PS_MIO28	C16	98	PS_MIO49	C12
99	GND	T13	100	GND	T13
101	PS_MIO35	F12	102	PS_MIO52	C10
103	PS_MIO34	A12	104	PS_MIO51	B9
105	PS_MIO33	D15	106	PS_MIO40	D14
107	PS_MIO32	A14	108	PS_MIO44	F13
109	GND	T13	110	GND	T13
111	PS_MIO31	E16	112	PS_MIO15	C8
113	PS_MIO36	A11	114	PS_MIO42	E12
115	PS_MIO29	C13	116	PS_MIO43	A9
117	PS_MIO30	C15	118	PS_MIO53	C11
119	QSPI_D3_PS_MIO5	A6	120	QSPI_D2_PS_MIO4	B7

www.alinx.com

Dokumenty / zdroje

Vývojová deska FPGA ALINX AC7Z020 ZYNQ7000 [pdfUživatelská příručka AC7Z020, AC7Z020 ZYNQ7000 FPGA Development Board, ZYNQ7000 FPGA Development Board, FPGA Development Board, Development Board, Board

Reference

• Uživatelská příručka